WO2018193929A1

WO2018193929A1 - 半導体モジュールおよび電力変換装置

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Publication number: WO2018193929A1
Application number: PCT/JP2018/015198
Authority: WO
Inventors: 翔太森崎; 美子玉田; 純一中嶋; 大介大宅
Original assignee: 三菱電機株式会社
Priority date: 2017-04-19
Filing date: 2018-04-11
Publication date: 2018-10-25
Also published as: JPWO2018193929A1; CN110495087B; JP6912560B2; US20200266240A1; CN110495087A; US11271043B2; DE112018002101T5

Abstract

半導体スイッチング素子（２ｂ）のエミッタと負極電極（１２）とを接続するエミッタ配線、半導体スイッチング素子（２ａ）のエミッタと負極電極（１２）とを接続するエミッタ配線の間で、長さと幅の一方または両方が相違する。スイッチング時において、そのような相違に起因して生じる半導体スイッチング素子（２ｂ）のエミッタ電位と半導体スイッチング素子（２ａ）のエミッタ電位との差を低減するように、正極電極（１０）を流れる電流および負極電極（１２）を流れる電流の少なくとも一方によって、ゲート制御ワイヤ（６１ａ），（６１ｂ）に、あるいはゲートパターン（６ａ），（６ｂ）、あるいはエミッタワイヤ（４１ａ），（４１ｂ）に誘導起電力を発生させる。

Description

半導体モジュールおよび電力変換装置

　本発明は、半導体モジュールおよび電力変換装置に関し、特に半導体スイッチング素子を有する半導体モジュールおよびそのような半導体モジュールを備える電力変換装置に関する。

　複数個の半導体スイッチング素子を並列に接続する場合、複数個の半導体スイッチング素子間で外部電極との接触面である電極端子からのエミッタ配線距離が異なる。その結果、エミッタ配線に起因する寄生インダクタンスに差異が生じ、半導体素子の信頼性が損なわれるという問題がある。

　また、主電流により各半導体スイッチング素子のゲート－エミッタ間に誘導起電力を発生すると、各半導体スイッチング素子間においてゲート－エミッタ間電圧に差が発生する。その結果、各半導体スイッチング素子に流れる電流が不均一となり、半導体モジュールの信頼性が低下するという問題がある。

　これらの問題を回避するための手段として、たとえば、特許文献１では、半導体スイッチング素子間でエミッタ配線長を揃えるとともに、主電流により各半導体スイッチング素子のゲート制御配線において発生する誘導起電力による電圧とエミッタ配線において発生する誘導起電力による電圧とが同一となるように配置する。

特開２０１０－０２７７１０号公報

　特許文献１に記載された構造は、半導体スイッチング素子間でエミッタ配線長を揃えた構成において有効である。

　しかしながら、電力用半導体モジュールは、大電流をスイッチングするため、その電流の大きさに対応して複数個の半導体素子を並列接続することによって回路を構成する必要がある。複数個の半導体スイッチング素子を並列接続する場合、並列数が多くなるほど、外部電極との接触面である電極端子からの配線距離が異なる。その結果、複数個の半導体スイッチング素子間で寄生インダクタンスの差異が生じ、電力用半導体モジュールの信頼性の不具合を引き起こす。

　それゆえに、本発明の目的は、複数個の半導体スイッチング素子間の寄生インダクタンスの差異の影響を低減することによって、高い信頼性を有する半導体モジュールおよび電力変換装置を提供することである。

　上記課題を解決するために、本発明は、正極電極と、負極電極と、絶縁板上に設けられ、正極電極と負極電極の間に並列に接続された第１の半導体スイッチング素子および第２の半導体スイッチング素子と、第１の半導体スイッチング素子のゲートおよび第２の半導体スイッチング素子のゲートを制御するゲート制御電極と、ゲート制御電極と接続されるゲートパターンと、第１の半導体スイッチング素子のゲートとゲートパターンとを接続する第１のゲート制御ワイヤと、第２の半導体スイッチング素子のゲートとゲートパターンとを接続する第２のゲート制御ワイヤと、負極電極と接続されるエミッタパターンと、第１の半導体スイッチング素子のエミッタとエミッタパターンとを接続する第１のエミッタワイヤと、第２の半導体スイッチング素子のエミッタとエミッタパターンとを接続する第２のエミッタワイヤとを備える。第１の半導体スイッチング素子のエミッタと負極電極とを接続する第１のエミッタ配線と、第２の半導体スイッチング素子のエミッタと負極電極とを接続する第２のエミッタ配線との間で、長さと幅の一方または両方が相違する。スイッチング時において、相違に起因して生じる第１の半導体スイッチング素子のエミッタ電位と第２の半導体スイッチング素子のエミッタ電位との差を低減するように、正極電極を流れる電流および負極電極を流れる電流の少なくとも一方によって、第１のゲート制御ワイヤと第２のゲート制御ワイヤに、あるいはゲートパターンに、あるいは第１のエミッタワイヤと第２のエミッタワイヤに誘導起電力を発生させる。

　本発明によれば、並列接続された２つの半導体スイッチング素子のゲート制御ワイヤ、またはエミッタワイヤに誘導起電力を発生させ、２つの半導体スイッチング素子間の寄生インダクタンスに基づくゲート-エミッタ電圧の差を低減することによって、半導体モジュールおよび電力変換装置の信頼性を向上することができる。

実施の形態１による半導体モジュールの内部配線構造を示す斜視図である。電極部を除いた実施の形態１の半導体モジュールの上面図である。電極部を含む実施の形態１の半導体モジュールの上面図である。実施の形態１の半導体モジュールの主要な構成の回路図である。実施の形態１の半導体モジュールにおいて半導体スイッチング素子間でエミッタ側インダクタンスに差が出る箇所を表わす図である。半導体モジュールの電流経路を表わす図である。実施の形態１の負極電極に含まれる近接電極部分の主電流の電流経路を表す図である。実施の形態１の負極電極の主電流の電流経路を表わす図である。実施の形態１の負極電極の主電流の電流経路を表わす図である。実施の形態１による２つの半導体スイッチング素子の電位を表わす図である。実施の形態２の負極電極に含まれる近接電極部分の主電流の電流経路を表す図である。実施の形態２による２つの半導体スイッチング素子の電位を表わす図である。実施の形態３による半導体モジュールの内部配線構造を示す斜視図である。電極部を除いた実施の形態３の半導体モジュールの上面図である。実施の形態３の半導体モジュールにおいて半導体スイッチング素子間でエミッタ側インダクタンスに差が出る箇所を表わす図である。実施の形態３の正極電極に含まれる近接電極部分の主電流の電流経路を表す図である。実施の形態３の正極電極の主電流の電流経路を表わす図である。実施の形態３の正極電極の主電流の電流経路を表わす図である。実施の形態３による２つの半導体スイッチング素子の電位を表わす図である。実施の形態４による半導体モジュールの内部配線構造を示す斜視図である。電極部を除いた実施の形態４の半導体モジュールの上面図である。実施の形態４の半導体モジュールの主要な構成の回路図である。実施の形態４の半導体モジュールにおいて半導体スイッチング素子間でエミッタ側インダクタンスに差が出る箇所を表わす図である。実施の形態４の正極電極に含まれる近接電極部分の主電流の電流経路を表す図である。実施の形態４の２つの正極電極の主電流の電流経路を表わす図である。実施の形態４の２つの正極電極の主電流の電流経路を表わす図である。実施の形態４による２つの半導体スイッチング素子の電位を表わす図である。実施の形態５による半導体モジュールの内部配線構造を示す斜視図である。電極部を除いた実施の形態５の半導体モジュールの上面図である。実施の形態５の半導体モジュールにおいて半導体スイッチング素子間でエミッタ側インダクタンスに差が出る箇所を表わす図である。実施の形態５の正極電極に含まれる近接電極部分の主電流の電流経路を表す図である。実施の形態６による半導体モジュールの内部配線構造を示す斜視図である。電極部を除いた実施の形態６の半導体モジュールの上面図である。実施の形態６の半導体モジュールにおいて半導体スイッチング素子間でエミッタ側インダクタンスに差が出る箇所を表わす図である。実施の形態６の正極電極に含まれる近接電極部分の主電流の電流経路を表す図である。実施の形態６による２つの半導体スイッチング素子の電位を表わす図である。実施の形態７による半導体モジュールの内部配線構造を示す斜視図である。電極部を除いた実施の形態７の半導体モジュールの上面図である。実施の形態７の半導体モジュールにおいて半導体スイッチング素子間でエミッタ側インダクタンスに差が出る箇所を表わす図である。実施の形態７の正極電極に含まれる近接電極部分の主電流の電流経路を表す図である。実施の形態７による２つの半導体スイッチング素子の電位を表わす図である。実施の形態８による半導体モジュールの内部配線構造を示す斜視図である。電極部を除いた実施の形態８の半導体モジュールの上面図である。実施の形態８の半導体モジュールの主要な構成の回路図である。実施の形態８の半導体モジュールにおいて半導体スイッチング素子間でエミッタ側インダクタンスに差が出る箇所を表わす図である。実施の形態８の正極電極に含まれる近接電極部分の主電流の電流経路を表す図である。実施の形態８の２つの正極電極の主電流の電流経路を表わす図である。実施の形態８の２つの正極電極の主電流の電流経路を表わす図である。実施の形態８による２つの半導体スイッチング素子の電位を表わす図である。実施の形態９にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。

　以下、本発明の実施の形態について、図面を用いて説明する。
　実施の形態１．
　図１は、実施の形態１による半導体モジュール１０１の内部配線構造を示す斜視図である。図２は、電極部を除いた実施の形態１の半導体モジュール１０１の上面図である。図３は、電極部を含む実施の形態１の半導体モジュール１０１の上面図である。図４は、実施の形態１の半導体モジュール１０１の主要な構成の回路図である。

　図４を参照して、半導体モジュール１０１は、正極電極１０と、負極電極１２と、出力電極６３とを備える。さらに、半導体モジュール１０１は、上アームについて、ゲート制御電極６０、エミッタ制御電極４０、半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄ、およびダイオードＤａ，Ｄｂ，Ｄｃ，Ｄｄとを備える。

　半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄは、正極電極１０と負極電極１２ｂの間に並列接続される。ダイオードＤａ，Ｄｂ，Ｄｃ，Ｄｄは、半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄと並列に接続される。

　ゲート制御電極６０は、ゲート制御ワイヤ６１ａ，６１ｂ，６１ｃ，６１ｄを通じて、半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄと接続される。ゲート制御電極６０は、半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄのゲートを制御する。

　エミッタ制御電極４０は、半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄのエミッタを制御する。

　半導体モジュール１０１は、さらに、下アームについても、上アームと同様の構成を備える。図１には、下アーム用のゲート制御電極８２、エミッタ制御電極８１が示されている。以下では、上アームの素子に関して説明する。上アームと下アームとの構成が同じなので、下アームの構成の説明は繰り返さない。

　図１には、ベース板６９と、正極電極１０と、負極電極１２と、絶縁板５ａ，５ｂと、出力電極６３と、上アームのゲート制御電極６０およびエミッタ制御電極４０と、下アームのゲート制御電極８２およびエミッタ制御電極８１の３次元的な配置が示されている。

　図２において、ベース板６９の長手方向をｘ軸方向とし、ベース板６９の短手方向をｙ軸とする。ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）チップ等からなる半導体スイッチング素子２ａ，２ｂは、絶縁板５ａに配置されたコレクタパターン３ａ上に配置される。半導体スイッチング素子２ｃ，２ｄは、絶縁板５ｂに配置されたコレクタパターン３ｂ上に配置される。半導体スイッチング素子２ａ，２ｂのコレクタとコレクタパターン３ａは、はんだ等により接続されている。半導体スイッチング素子２ｃ，２ｄのコレクタとコレクタパターン３ｂは、はんだ等により接続されている。コレクタパターン３ａ，３ｂは絶縁板５ａ，５ｂ上に配置される。

　エミッタパターン４ａ，４ｂと半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄのエミッタとは、エミッタワイヤ４１ａ，４１ｂ，４１ｃ，４１ｄによって接続される。エミッタパターン４ａ，４ｂは、絶縁板５ａ，５ｂ上に配置される。

　半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄのエミッタ配線ＥＭＡ，ＥＭＢ，ＥＭＣ，ＥＭＤは、負極電極１２と半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄのエミッタとを接続する配線である。エミッタ配線ＥＭＡ，ＥＭＡ，ＥＭＣ，ＥＭＤには、エミッタワイヤ４１ａ，４１ｂ，４１ｃ，４１ｄが含まれる。

　正極電極１０は、正極電極接合部１１ａ、１１ｂを介して、コレクタパターン３ａ，３ｂと接続される。

　負極電極１２は、負極電極接合部６５ａ，６５ｂを介して、逆アーム（下アーム）の半導体スイッチング素子のエミッタパターン９ａ，９ｂに接続される。

　図１を参照して、ベース板６９、絶縁板５ａ、絶縁板５ｂに垂直で、絶縁板５ａ，５ｂが配置されている方向を鉛直方向（ｚ軸方向）とする。

　正極電極１０の構成部分の中の絶縁板５ａ，５ｂに対して平行な部分（部分１０Ｈ）と、負極電極１２の構成部分の中の絶縁板５ａ，５ｂに対して平行な部分（部分１２Ｈ）とでは、鉛直方向から見たときに重畳されて配置されている。部分１２Ｈが配置されている層が、部分１０Ｈが配置されている層よりも下方にある。したがって、部分１２Ｈが部分１０Ｈよりも絶縁板５ａ，５ｂに接近した位置に配置される。実施の形態１では、部分１２Ｈを近接電極部分ということにする。

　図２を参照して、半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄを制御するためのゲート制御電極６０は、ゲートパターン６に接続される。ゲートパターン６と半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄの各ゲートとはゲート制御ワイヤ６１ａ、６１ｂ、６１ｃ、６１ｄによって接続される。

　さらに、半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄを制御するためのエミッタ制御電極４０は、エミッタパターン４ａ上に接続される。

　半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄは、ｘ軸方向の位置が揃えて配置されている。

　実施の形態１に示す半導体モジュール１０１の、ターンオン時の動作について、図５、図６、図７を用いて説明する。特に、絶縁板５ａ，５ｂ上の主回路パターンおよび正極電極１０と負極電極１２の重畳部分は対称線Ｏで大凡線対称となっているため、半導体スイッチング素子２ａ，２ｂに着目して説明する。

　実施の形態１において、負極電極１２と半導体スイッチング素子２ａのエミッタとを接続するエミッタ配線ＥＭＡと、負極電極１２と半導体スイッチング素子２ｂのエミッタとを接続するエミッタ配線ＥＭＢの間で、配線長、配線幅、または配線長および配線幅の両方が異なる場合がある。そのような場合には、半導体スイッチング素子２ａ，２ｂ間でエミッタ配線ＥＭＡ，ＥＭＢ上の寄生インダクタンス、すなわちエミッタ側インダクタンスに差異が生じる場合がある。

　図５に示すように、半導体スイッチング素子２ｂのエミッタから負極電極１２までの経路と、半導体スイッチング素子２ａのエミッタから負極電極１２までの経路との間において、太矢印部で経路長差が生じる。したがって、半導体スイッチング素子２ｂのエミッタ側インダクタンスが半導体スイッチング素子２ａのエミッタ側インダクタンスよりも大きくなる。すなわち、半導体スイッチング素子２ａのエミッタ側インダクタンスをＬａ、半導体スイッチング素子２ｂのエミッタ側インダクタンスをＬｂとすると、Ｌａ＜Ｌｂとなる。

　このとき、半導体モジュール１０１をターンオンすると、半導体スイッチング素子２ａ～２ｄのゲートにパルス状の電圧が同時に印加される。このとき、正極電極１０から負極電極１２へ流れる電流ｉ（以下、主電流ともいう）が時間的に変化する。つまり、電流変化ｄｉ／ｄｔが発生する。図６は、半導体モジュール１０１の電流経路を表わす図である。図６において、太線が主電流ｉの電流経路ＬＸ１を表わす。点線部分にも主電流ｉが流れるが、本実施の形態の構成では、無視し得るほど微小であるとする。

　電流変化ｄｉ／ｄｔが生じると、半導体スイッチング素子２ａのエミッタ側インダクタンスＬａと電流変化ｄｉ／ｄｔとにより、半導体スイッチング素子２ａのエミッタ配線ＥＭＡに誘導起電力Ｖａ＝Ｌａ×ｄｉ／ｄｔが生じる。また、半導体スイッチング素子２ｂのエミッタ側インダクタンスＬｂと電流変化ｄｉ／ｄｔとにより、半導体スイッチング素子２ｂのエミッタ配線ＥＭＢに誘導起電力Ｖｂ＝Ｌｂ×ｄｉ／ｄｔが生じる。Ｌａ＜Ｌｂの関係があるため、Ｖａ＜Ｖｂとなる。すなわち、半導体スイッチング素子２ａのエミッタ電位Ｖｅａ、半導体スイッチング素子２ｂのエミッタ電位Ｖｅｂとすると、半導体スイッチング素子２ａ，２ｂのエミッタ配線ＥＭＡ，ＥＭＢ上に生じた誘導起電力の違いにより、ＶｅａはＶｅｂよりも低くなり、Ｖｅａ＜Ｖｅｂとなる。２つの半導体スイッチング素子２ａ，２ｂ間でエミッタ電位に差が生じると、２つの半導体スイッチング素子２ａ，２ｂのゲート－エミッタ間電圧の間に差異が生じるため、並列接続された半導体スイッチング素子２ａ，２ｂに流れる電流が不均一となる。

　以上の点を考慮し、実施の形態１においては、図７に示すように、半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ、６１ｂを、負極電極１２に含まれる近接電極部分１２Ｈの主電流の電流経路Ｙに対して平行となるように配置する。近接電極部分１２Ｈの主電流の電流経路の電流の向き（ｘ軸の負方向）と、ゲート制御ワイヤ６１ａおよびゲート制御ワイヤ６１ｂを流れる電流の向き（ｘ軸の正方向）とが逆方向となる。

　さらに、負極電極１２に含まれる近接電極部分１２Ｈの主電流の電流経路Ｙから半導体スイッチング素子２ａのゲート制御ワイヤ６１ａまでの距離をＡａ、負極電極１２に含まれる近接電極部分１２Ｈの主電流の電流経路Ｙから半導体スイッチング素子２ｂのゲート制御ワイヤ６１ｂまでの距離をＡｂとした場合、Ａａ＞Ａｂとなるように配置する。

　図８および図９は、実施の形態１の負極電極１２の主電流の電流経路を表わす図である。

　図８および図９において、太線で示すように、負極電極１２の主電流の電流経路は、負極電極接合部６５ａ，６５ｂから負極電極１２の端子９１までの経路である。負極電極１２に含まれる近接電極部分１２Ｈは、対称線Ｏに対して対称構造である。そのため、近接電極部分１２Ｈの中心線である対称線Ｏにおいて最も電流密度が高くなる。負極電極１２の近接電極部分１２Ｈにおいて電流密度が最も高くなる箇所を近接電極部分１２Ｈの主電流の電流経路Ｙとする。

　半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂをこのように配置したことにより、負極電極１２の近接電極部分１２Ｈの電流経路Ｙを通流する主電流の時間変化によってゲート制御ワイヤ６１，６１ｂを磁束が鎖交すると、半導体スイッチング素子２ａのゲート制御ワイヤ６１ａには誘導起電力Ｇａ、半導体スイッチング素子２ｂのゲート制御ワイヤ６１ｂには誘導起電力Ｇｂが発生する。このときの誘導起電力Ｇａ，Ｇｂは、ゲートパターン６よりも半導体スイッチング素子２ａ，２ｂのゲートの方が電位が高くなるように発生する。また、このとき発生する誘導起電力は、近接電極部分１２Ｈの電流経路Ｙを通流する主電流から半導体スイッチング素子２ａ、２ｂのゲート制御ワイヤ６１ａ，６１ｂまでの距離が近いほど大きくなる。したがって、半導体スイッチング素子２ａ，２ｂに接続されるゲート制御ワイヤ６１ａ，６１ｂ上に発生する誘導起電力はＧａ＜Ｇｂとなる。

　半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂを接続するゲートパターン６と負極電極１２の近接電極部分１２Ｈの主電流の電流経路Ｙとは直交しているため、ゲートパターン６上には誘導起電力は発生しない。そのため、ゲートパターン６上はほぼ同電位となる。したがって、半導体スイッチング素子２ａのゲート電位Ｖｇａは、半導体スイッチング素子２ｂのゲート電位Ｖｇｂよりも低くなり、Ｖｇａ＜Ｖｇｂとなる。

　したがって、図１０に示すように、半導体スイッチング素子２ａ，２ｂ間のエミッタ側インダクタンス差により生じたゲート－エミッタ間電圧の差（Ｖｅｂ－Ｖｅａ）を低減するように、半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂに発生する誘導起電力に差（Ｖｇｂ－Ｖｇａ）が生じる。その結果、半導体スイッチング素子２ａ，２ｂのゲート－エミッタ間電圧の差（Ｖｅｂ－Ｖｅａ）が小さくなり、半導体スイッチング素子２ａと２ｂに流れる電流が均等化する。

　上記において、負極電極１２の近接電極部分１２Ｈの主電流の電流経路Ｙの影響を考慮し、正極電極１０の主電流の電流経路の影響を考慮しなかったのは、鉛直方向の上方に積層されている電極の方が下方に積層されている電極よりもゲート制御ワイヤからの距離が離れるためである。すなわち、下方に積層されている電極によってゲート制御ワイヤに生じる誘電起電力に比べて、上方に積層されている電極によってゲート制御ワイヤへ生じる誘導起電力は、微小となるからである。

　以上のように本実施の形態によれば、各半導体スイッチング素子に流れる電流を同一にし、寿命が長く信頼性の高い半導体モジュールを提供することができるとともに、余分な電流を流すことがなくなるので、エネルギー消費量を削減することができる。

　また、各半導体スイッチング素子の発熱を均一にすることにより、特定の半導体スイッチング素子のみが多く発熱することを回避することができるので、冷却構造が小さくて済み、減量化を図ることができるとともに、装置全体が小さく済むので、包装も小さくて済む。また装置自体が小さいので、廃棄する際ゴミも少なくて済み、従って環境に対しても優しいものとなる。

　実施の形態２．
　実施の形態２の半導体モジュール１０２は、実施の形態１の半導体モジュール１０１と略同様の構成を備える。

　実施の形態２においても、実施の形態１と同様に、半導体スイッチング素子２ａのエミッタ側インダクタンスが半導体スイッチング素子２ｂのエミッタ側インダクタンスよりも小さくなる。すなわち、半導体スイッチング素子２ａのエミッタ側インダクタンスをＬａ、半導体スイッチング素子２ｂのエミッタ側インダクタンスをＬｂとすると、Ｌａ＜Ｌｂとなる。このとき、実施の形態１と同様に、半導体モジュールをターンオンし、主回路電流が時間変化すると、半導体スイッチング素子２ａのゲート－エミッタ間電圧Ｖｅａは、半導体スイッチング素子２ｂのゲート－エミッタ間電圧Ｖｅｂよりも低くなり、Ｖｅａ＜Ｖｅｂとなる。

　実施の形態１では、半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ、６１ｂを、負極電極１２の近接電極部分１２Ｈの主電流の電流経路Ｙに対して平行となるように配置し、かつ、近接電極部分１２Ｈの主電流の電流経路Ｙから半導体スイッチング素子２ａのゲート制御ワイヤ６１ａまでの距離が、近接電極部分１２Ｈの主電流の電流経路Ｙから半導体スイッチング素子２ｂのゲート制御ワイヤ６１ｂまでの距離よりも短くした。

　これに対して、実施の形態２においては、図１１に示すように、半導体スイッチング素子２ａ，２ｂのエミッタワイヤ４１ａ、４１ｂを、近接電極部分１２Ｈの主電流の電流経路Ｙに対して平行となるように配置する。近接電極部分１２Ｈの電流経路Ｙの主電流の向き（ｘ軸の負方向）と、エミッタワイヤ４１ａおよびエミッタワイヤ４１ｂを流れる電流の向き（ｘ軸の正方向）とが逆方向となる。さらに、近接電極部分１２Ｈの主電流の電流経路Ｙから半導体スイッチング素子２ａのエミッタワイヤ４１ａまでの距離をＢａ、近接電極部分１２Ｈの主電流の電流経路Ｙから半導体スイッチング素子２ｂのエミッタワイヤ４１ｂまでの距離をＢｂとした場合、Ｂａ＞Ｂｂとなるように配置する。

　半導体スイッチング素子２ａ，２ｂのエミッタワイヤ４１ａ，４１ｂをこのように配置したことにより、近接電極部分１２Ｈの電流経路Ｙを通流する主電流の時間変化によってエミッタワイヤ４１ａ，４１ｂを磁束が鎖交すると、半導体スイッチング素子２ａのエミッタワイヤ４１ａには誘導起電力Ｅａ、半導体スイッチング素子２ｂのエミッタワイヤ４１ｂには誘導起電力Ｅｂが発生する。このときの誘導起電力Ｅａ，Ｅｂは、半導体スイッチング素子２ａ，２ｂのエミッタよりもエミッタパターン４ａの方が電位が高くなるように発生する。このとき発生する誘導起電力は、近接電極部分１２Ｈの電流経路Ｙを通流する主電流から半導体スイッチング素子２ａ，２ｂのエミッタワイヤ４１ａ，４１ｂまでの距離が近いほど大きくなる。したがって、半導体スイッチング素子２ａ，２ｂのエミッタワイヤ４１ａ，４１ｂ上に発生する誘導起電力Ｅａ，Ｅｂは、Ｅａ＜Ｅｂとなる。

　したがって、図１２に示すように、半導体スイッチング素子２ａ，２ｂ間のエミッタ側インダクタンス差により生じたゲート－エミッタ間電圧の差（Ｖｅｂ－Ｖｅａ）を低減するように、半導体スイッチング素子２ａ，２ｂのエミッタワイヤ４１ａ，４１ｂに発生する誘導起電力に差（Ｅｂ－Ｅａ）が発生する。その結果、半導体スイッチング素子２ａ，２ｂのゲート－エミッタ間電圧の差（Ｖｅｂ－Ｖｅａ）が小さくなり、半導体スイッチング素子２ａと２ｂに流れる電流が均等化する。

　また、半導体スイッチング素子２ｂ，２ｃのエミッタワイヤ４１ｂ，４１ｃに生じる電流変化ｄｉ／ｄｔと負極電極１２に生じる電流変化ｄｉ／ｄｔとが平行かつ逆方向となるので、磁束のキャンセルが行われ、インダクタンスが低減する。

　以上のように、本実施の形態によれば、各半導体スイッチング素子に流れる電流を同一にし、寿命が長く信頼性の高い半導体モジュールを提供することができるとともに、半導体モジュールの内部インダクタンスを低減することができる。

　実施の形態３．
　図１３は、実施の形態３による半導体モジュール１０３の内部配線構造を示す斜視図である。図１４は、電極部を除いた実施の形態３の半導体モジュール１０３の上面図である。

　実施の形態３の半導体モジュール１０３は、エミッタ制御パターンおよびエミッタ制御ワイヤをさらに含む点で実施の形態１の半導体モジュール１０１と異なる。すなわち、半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄを制御するためのエミッタ制御電極４０は、エミッタ制御パターン７に接続される。エミッタ制御パターン７と半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄのエミッタは、エミッタ制御ワイヤ７１ａ、７１ｂ、７１ｃ、７１ｄによって接続される。

　実施の形態３の半導体モジュール１０３は、正極電極１０と負極電極１２の形状が異なる点で実施の形態１の半導体モジュール１０１と異なる。

　正極電極１０の構成部分の中の絶縁板５ａ，５ｂに対して平行な部分（部分１０Ｈ）と、負極電極１２の構成部分の中の絶縁板５ａ，５ｂに対して平行な部分（部分１２Ｈ）とでは、鉛直方向から見たときに重畳されて配置されている。部分１２Ｈが配置されている層が、部分１０Ｈが配置されている層よりも上方にある。したがって、部分１０Ｈが部分１２Ｈよりも絶縁板５ａ，５ｂに接近した位置に配置される。実施の形態３では、部分１０Ｈを近接電極部分ということにする。

　図１３のその他の構成は、図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

　実施の形態３に示す半導体モジュール１０３の、ターンオン時の動作について、図１５を用いて説明する。実施の形態１と同様に、半導体スイッチング素子２ａ，２ｂに着目して説明する。

　実施の形態３においても、実施の形態１と同様に、半導体スイッチング素子２ａのエミッタ側インダクタンスが半導体スイッチング素子２ｂのエミッタ側インダクタンスよりも小さくなる。すなわち、半導体スイッチング素子２ａのエミッタ側インダクタンスをＬａ、半導体スイッチング素子２ｂのエミッタ側インダクタンスをＬｂとすると、Ｌａ＜Ｌｂとなる。このとき、実施の形態１と同様に、半導体モジュールをターンオンし、主回路電流が時間変化すると、半導体スイッチング素子２ａのゲート－エミッタ間電圧Ｖｅａは、半導体スイッチング素子２ｂのゲート－エミッタ間電圧Ｖｅｂよりも低くなり、Ｖｅａ＜Ｖｅｂとなる。

　以上の点を考慮し、実施の形態３においては、図１６に示すように、半導体スイッチング素子２ａ，２ｂのエミッタ制御ワイヤ７１ａ、７１ｂを、正極電極１０の近接電極部分１０Ｈの主電流の電流経路Ｘに対して平行となるように配置する。近接電極部分１０Ｈの電流経路Ｘの主電流の向き（ｘ軸の正方向）と、エミッタ制御ワイヤ７１ａおよびエミッタ制御ワイヤ７１ｂを流れる電流の向き（ｘ軸の正方向）とが逆方向となる。

　さらに、正極電極１０の近接電極部分１０Ｈの主電流の電流経路Ｘから半導体スイッチング素子２ａのエミッタ制御ワイヤ７１ａまでの距離をＣａ、正極電極１０の近接電極部分１０Ｈの主電流の電流経路Ｘから半導体スイッチング素子２ｂのエミッタ制御ワイヤ７１ｂまでの距離をＣｂとした場合、Ｃａ＞Ｃｂとなるように配置する。

　図１７および図１８は、実施の形態３の正極電極１０の主電流の電流経路を表わす図である。

　図１７および図１８において、太線で示すように、正極電極１０の主電流の電流経路は、正極電極１０の端子９２から正極電極接合部１１ａ，１１ｂまでの経路である。正極電極１０に含まれる近接電極部分１０Ｈは、対称線Ｏに対して対称構造である。そのため、近接電極部分１０Ｈの中心線である対称線Ｏにおいて最も電流密度が高くなる。正極電極１０の近接電極部分１０Ｈにおいて電流密度が最も高くなる箇所を近接電極部分１０Ｈの主電流の電流経路Ｘとする。

　半導体スイッチング素子２ａ，２ｂのエミッタ制御ワイヤ７１ａ，７１ｂをこのように配置したことにより、正極電極１０の近接電極部分１０Ｈの電流経路Ｘを通流する主電流の時間変化によってエミッタ制御ワイヤ７１ａ，７１ｂを磁束が鎖交すると、半導体スイッチング素子２ａのエミッタ制御ワイヤ７１ａには誘導起電力Ｅｓａ、半導体スイッチング素子２ｂのエミッタ制御ワイヤ７１ｂには誘導起電力Ｅｓｂが発生する。このときの誘導起電力Ｅｓａ，Ｅｓｂは、半導体スイッチング素子２ａ，２ｂのエミッタよりもエミッタ制御パターン７の方が電位が高くなるように発生する。また、このとき発生する誘導起電力は、近接電極部分１０Ｈの電流経路Ｘを通流する主電流から半導体スイッチング素子２ａ，２ｂのエミッタ制御ワイヤ７１ａ，７１ｂまでの距離が近いほど大きくなる。したがって、半導体スイッチング素子２ａ，２ｂに接続されるエミッタ制御ワイヤ７１ａ，７１ｂ上に発生する誘導起電力はＥｓａ＜Ｅｓｂとなる。

　半導体スイッチング素子２ａ，２ｂのエミッタ制御ワイヤ７１ａ，７１ｂを接続するエミッタパターン７と近接電極部分１０Ｈの電流経路Ｘとは直交しているため、エミッタパターン７上には誘導起電力は発生しない。そのため、エミッタパターン７上はほぼ同電位となる。

　したがって、図１９に示すように、半導体スイッチング素子間のエミッタ側インダクタンス差により生じたゲート－エミッタ間電圧の差（Ｖｅｂ－Ｖｅａ）を低減するように、半導体スイッチング素子２ａ，２ｂのエミッタ制御ワイヤ７１ａ，７１ｂに発生する誘導起電力に差（Ｅｓｂ－Ｅｓａ）が生じる。その結果、半導体スイッチング素子２ａ，２ｂのゲート－エミッタ間電圧の差（Ｖｅｂ－Ｖｅａ）が小さくなり、半導体スイッチング素子２ａと２ｂに流れる電流が均等化する。

　以上のように本実施の形態によれば、エミッタ制御ワイヤを有する半導体モジュールにおいても、各半導体スイッチング素子に流れる電流を同一にし、寿命が長く信頼性の高い半導体モジュールを提供することができる。

　実施の形態４．
　図２０は、実施の形態４による半導体モジュール１０４の内部配線構造を示す斜視図である。図２１は、電極部を除いた実施の形態４の半導体モジュール１０４の上面図である。図２２は、実施の形態４の半導体モジュール１０４の主要な構成の回路図である。

　図２２を参照して、実施の形態４の半導体モジュール１０４は、正極電極１０ａ，１０ｂと、負極電極１２ａ，１２ｂとを含む点で実施の形態１の半導体モジュール１０１と異なる。

　正極電極１０ａと負極電極１２ａの間に、並列接続された半導体スイッチング素子２ａと半導体スイッチング素子２ｂが配置される。正極電極１０ｂと負極電極１２ｂの間に、並列接続された半導体スイッチング素子２ｃと半導体スイッチング素子２ｄが配置される。

　正極電極１０ａは、コレクタパターン３ａに接続される。正極電極１０ｂは、コレクタパターン３ｂに接続される。負極電極１２ａは、逆アームの半導体スイッチング素子のエミッタパターン９ａに接続される。負極電極１２ｂは、逆アームの半導体スイッチング素子のエミッタパターン９ｂに接続される。２つの正極電極１０ａ，１０ｂおよび２つの負極電極１２ａ，１２ｂを設けることによって、電流容量を上げることが可能となる。

　図２０に示すように、正極電極１０ａの構成部分の中の絶縁板５ａに対して平行な部分（部分１０ＡＨ）と、負極電極１２ａの構成部分の中の絶縁板５ａに対して平行な部分（部分１２ＡＨ）とでは、鉛直方向から見たときに重畳されて配置されている。部分１０ＡＨが配置されている層が、部分１２ＡＨが配置されている層よりも下方にある。したがって、部分１０ＡＨが部分１２ＡＨよりも絶縁板５ａに接近した位置に配置される。同様に正極電極１０ｂの構成部分の中の絶縁板５ｂに対して平行な部分（部分１０ＢＨ）と、負極電極１２ｂの構成部分の中の絶縁板５ｂに対して平行な部分（部分１２ＢＨ）とでは、鉛直方向から見たときに重畳されて配置されている。部分１０ＢＨが配置されている層が、部分１２ＢＨが配置されている層よりも下方にある。したがって、部分１０ＢＨが部分１２ＢＨよりも絶縁板５ｂに接近した位置に配置される。実施の形態４では、部分１０ＡＨ、部分１０ＢＨを近接電極部分ということにする。

　図２０のその他の構成は、図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

　実施の形態４に示す半導体モジュール１０４の、ターンオン時の動作について、図２３を用いて説明する。実施の形態１と同様に、半導体スイッチング素子２ａ，２ｂに着目して説明する。

　実施の形態４においても、実施の形態１と同様に、半導体スイッチング素子２ａのエミッタ側インダクタンスが半導体スイッチング素子２ｂのエミッタ側インダクタンスよりも小さくなる。すなわち、半導体スイッチング素子２ａのエミッタ側インダクタンスをＬａ、半導体スイッチング素子２ｂのエミッタ側インダクタンスをＬｂとすると、Ｌａ＜Ｌｂとなる。このとき、実施の形態１と同様に、半導体モジュールをターンオンし、主回路電流が時間変化すると、半導体スイッチング素子２ａのゲート－エミッタ間電圧Ｖｅａは、半導体スイッチング素子２ｂのゲート－エミッタ間電圧Ｖｅｂよりも低くなり、Ｖｅａ＜Ｖｅｂとなる。

　以上の点を考慮し、実施の形態４においては、図２４に示すように、半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂを、正極電極１０ａの近接電極部分１０ＡＨの主電流の電流経路Ｘａに対して平行となるように配置する。近接電極部分１０ＡＨの電流経路Ｘａの主電流の向き（ｘ軸の正方向）と、ゲート制御ワイヤ６１ａおよびゲート制御ワイヤ６１ｂを流れる電流の向き（ｘ軸の正方向）とが同一方向となる。さらに、正極電極１０ａの近接電極部分１０ＡＨの主電流の電流経路Ｘａから半導体スイッチング素子２ａのゲート制御ワイヤ６１ａまでの距離をＡａ、正極電極１０ａの近接電極部分１０ＡＨの主電流の電流経路Ｘａから半導体スイッチング素子２ｂのゲート制御ワイヤ６１ｂまでの距離をＡｂとした場合、Ａａ＜Ａｂとなるように配置する。

　図２５および図２６は、実施の形態４の正極電極１０ａ，１０ｂの主電流の電流経路を表わす図である。

　図２５および図２６において、太線で示すように、正極電極１０ａの主電流の電流経路は、正極電極１０ａの端子９２ａから正極電極接合部１１ａまでの経路である。正極電極１０ａに含まれる近接電極部分１０ＡＨは、対称線ＯＡに対して対称構造である。そのため、近接電極部分１０ＡＨの中心線である対称線ＯＡにおいて最も電流密度が高くなる。正極電極１０ａの近接電極部分１０ＡＨにおいて電流密度が最も高くなる箇所を近接電極部分１０ＡＨの主電流の電流経路Ｘａとする。正極電極１０ｂの主電流の電流経路は、正極電極１０ｂの端子９２ｂから正極電極接合部１１ｂまでの経路である。正極電極１０ｂに含まれる近接電極部分１０ＢＨは、対称線ＯＢに対して対称構造である。そのため、近接電極部分１０ＢＨの中心線である対称線ＯＢにおいて最も電流密度が高くなる。正極電極１０ｂの近接電極部分１０ＢＨにおいて電流密度が最も高くなる箇所を近接電極部分１０ＢＨの主電流の電流経路Ｘｂとする。

　半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂをこのように配置したことにより、正極電極１０ａの近接電極部分１０ＡＨの電流経路Ｘａを通流する主電流の時間変化によってゲート制御ワイヤ６１ａ，６１ｂを磁束が鎖交すると、半導体スイッチング素子２ａのゲート制御ワイヤ６１ａには誘導起電力Ｇａ、半導体スイッチング素子２ｂのゲート制御ワイヤ６１ｂには誘導起電力Ｇｂが発生する。このときの誘導起電力Ｇａ，Ｇｂは、半導体スイッチング素子２ａ，２ｂのゲートよりもゲートパターン６の方が電位が高くなるように発生する。また、このとき発生する誘導起電力は、近接電極部分１０ＡＨの電流経路Ｘａを通流する主電流から半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤまでの距離が近いほど大きくなる。したがって、半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂ上に発生する誘導起電力はＧａ＞Ｇｂとなる。

　半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂを接続するゲートパターン６と近接電極部分１０ＡＨの電流経路Ｘａとは直交しているため、ゲートパターン６上には誘導起電力は発生しない。そのため、ゲートパターン６上は同電位となる。したがって、半導体スイッチング素子２ａのゲート電位Ｖｇａは半導体スイッチング素子２ｂのゲート電位Ｖｇｂよりも低くなり、Ｖｇａ＜Ｖｇｂとなる。

　したがって、図２７に示すように、半導体スイッチング素子２ａ，２ｂ間のエミッタ側インダクタンス差により生じたゲート－エミッタ間電圧の差（Ｖｅｂ－Ｖｅａ）を低減するように、半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂに発生する誘導起電力に差（Ｇａ－Ｇｂ）が生じる。その結果、半導体スイッチング素子２ａ，２ｂのゲート－エミッタ間電圧の差（Ｖｅｂ－Ｖｅａ）が小さくなり、半導体スイッチング素子２ａと２ｂに流れる電流が均等化する。

　実施の形態５．
　図２８は、実施の形態５による半導体モジュール１０５の内部配線構造を示す斜視図である。図２９は、電極部を除いた実施の形態５の半導体モジュール１０５の上面図である。

　実施の形態５の半導体モジュール１０５は、エミッタ制御パターンおよびエミッタ制御ワイヤをさらに含む点で実施の形態４の半導体モジュール１０４と異なる。半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄを制御するためのエミッタ制御電極４０は、エミッタ制御パターン７に接続される。エミッタ制御パターン７と半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄのエミッタは、エミッタ制御ワイヤ７１ａ、７１ｂ、７１ｃ、７１ｄによって接続される。図２８、図２９のその他の構成は、図２０、図２１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

　実施の形態５に示す半導体モジュール１０５の、ターンオン時の動作について、図３０を用いて説明する。実施の形態１と同様に、半導体スイッチング素子２ａ，２ｂに着目して説明する。

　実施の形態５においても、実施の形態１と同様に、半導体スイッチング素子２ａのエミッタ側インダクタンスが半導体スイッチング素子２ｂのエミッタ側インダクタンスよりも小さくなる。すなわち、半導体スイッチング素子２ａのエミッタ側インダクタンスをＬａ、半導体スイッチング素子２ｂのエミッタ側インダクタンスをＬｂとすると、Ｌａ＜Ｌｂとなる。このとき、実施の形態１と同様に、半導体モジュールをターンオンし、主回路電流が時間変化すると、半導体スイッチング素子２ａのゲート－エミッタ間電圧Ｖｅａは、半導体スイッチング素子２ｂのゲート－エミッタ間電圧Ｖｅｂよりも低くなり、Ｖｅａ＜Ｖｅｂとなる。

　以上の点を考慮し、実施の形態５においては、図３１に示すように、半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂおよびエミッタ制御ワイヤ７１ａ，７１ｂを、正極電極１０ａの近接電極部分１０ＡＨの主電流の電流経路Ｘａに対して平行となるように配置する。近接電極部分１０ＡＨの電流経路Ｘａの主電流の向き（ｘ軸の正方向）と、ゲート制御ワイヤ６１ａ，６１ｂを流れる電流の向き（ｘ軸の正方向）とが同一方向となる。また、近接電極部分１０ＡＨの電流経路Ｘａの主電流の向き（ｘ軸の正方向）と、エミッタ制御ワイヤ７１ａ，７１ｂを流れる電流の向き（ｘ軸の正方向）とが逆方向となる。

　さらに、正極電極１０ａの近接電極部分１０ＡＨの主電流の電流経路Ｘａから半導体スイッチング素子２ａのゲート制御ワイヤ６１ａまでの距離をＡａ、正極電極１０ａの近接電極部分１０ＡＨの主電流の電流経路Ｘａから半導体スイッチング素子２ａのエミッタ制御ワイヤ７１ａまでの距離をＣａ、正極電極１０ａの近接電極部分１０ＡＨの主電流の電流経路Ｘａから半導体スイッチング素子２ｂのゲート制御ワイヤ６１ｂまでの距離をＡｂ、正極電極１０ａの近接電極部分１０ＡＨの主電流の電流経路Ｘａから半導体スイッチング素子２ａのエミッタ制御ワイヤ７１ｂまでの距離をＣｂとする。ここで、Ａａ＜Ａｂとなるように配置する。

　半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂおよびエミッタ制御ワイヤ７１ａ，７１ｂをこのように配置したことにより、正極電極１０ａの近接電極部分１０ＡＨの電流経路Ｘａを通流する主電流の時間変化によってゲート制御ワイヤ６１ａ，６１ｂおよびエミッタ制御ワイヤ７１ａ，７１ｂを磁束が鎖交すると、半導体スイッチング素子２ａのゲート制御ワイヤ６１ａには誘導起電力Ｇａ、エミッタ制御ワイヤ７１ａには誘導起電力Ｅｓａ、半導体スイッチング素子２ｂのゲート制御ワイヤ６１ｂには誘導起電力Ｇｂ、エミッタ制御ワイヤ７１ｂには誘導起電力Ｅｓｂが発生する。このとき誘導起電力Ｇａ、Ｇｂは、半導体スイッチング素子２ａ，２ｂのゲートよりもゲートパターン６の方が電位が高くなるように発生し、誘導起電力Ｅｓａ，Ｅｓｂは、半導体スイッチング素子２ａ，２ｂのエミッタよりもエミッタ制御パターン７の方が電位が高くなるように発生する。このとき発生する誘導起電力は、正極電極１０ａの近接電極部分１０ＡＨの電流経路Ｘａを通流する主電流から半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂ、エミッタ制御ワイヤ７１ａ，７１ｂまでの距離が近いほど大きくなる。そのため、半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂ上に発生する誘導起電力は、Ｇａ＞Ｇｂとなる。

　半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂを接続するゲートパターン６とエミッタ制御ワイヤ７１ａ，７１ｂを接続するエミッタ制御パターン７は、それそれ正極電極１０ａの近接電極部分１０ＡＨの電流経路Ｘａとは直交しているため、ゲートパターン６上およびエミッタ制御パターン７上には誘導起電力は発生しない。そのため、ゲートパターン６上の半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ接続部はほぼ同電位となる。したがって、半導体スイッチング素子２ａのゲート電位Ｖｇａは半導体スイッチング素子２ｂのゲート電位Ｖｇｂよりも高くなる。

　起電力Ｇａ，Ｇｂによって、半導体スイッチング素子２ａ，２ｂのゲート－エミッタ間電圧が同等となった場合、半導体スイッチング素子２ａ，２ｂのエミッタ制御ワイヤ７１ａ，７１ｂは、Ｃａ＝Ｃｂとなるように配置すればよい。

　起電力Ｇａ，Ｇｂによって、（Ｖｅｂ－Ｖｅａ）－（Ｖｇａ－Ｖｇｂ）＞０となった場合、各半導体スイッチング素子２ａ，２ｂのエミッタ制御ワイヤ７１ａ，７１ｂは、Ｃａ＞Ｃｂとなるように配置すればよい。

　起電力Ｇａ，Ｇｂによって、（Ｖｅｂ－Ｖｅａ）－（Ｖｇａ－Ｖｇｂ）＜０となった場合、半導体スイッチング素子２ａ，２ｂのエミッタ制御ワイヤ７１ａ，７１ｂは、Ｃａ＜Ｃｂとなるように配置すればよい。

　以上のように、本実施の形態によれば、エミッタ制御パターンおよびエミッタ制御ワイヤを有する半導体モジュールにおいても、各半導体スイッチング素子に流れる電流を同一にすることができる。

　実施の形態６．
　図３２は、実施の形態６による半導体モジュール１０６の内部配線構造を示す斜視図である。図３３は、電極部を除いた実施の形態６の半導体モジュール１０６の上面図である。

　実施の形態６の半導体モジュール１０６は、半導体スイッチング素子２ａ，２ｄの位置が実施の形態４の半導体モジュール１０４と異なる。すなわち、半導体スイッチング素子２ａ，２ｄのｘ軸方向の位置は、半導体スイッチング素子２ｂ，２ｃのｘ軸方向の位置と異なる。図３２、図３３のその他の構成は、図２０、図２１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

　実施の形態６に示す半導体モジュール１０６の、ターンオン時の動作について、図３４を用いて説明する。実施の形態１と同様に、半導体スイッチング素子２ａ，２ｂに着目して説明する。

　実施の形態６においては、半導体スイッチング素子２ａのエミッタワイヤ４１ａの長さは、半導体スイッチング素子２ｂのエミッタワイヤ４１ｂの長さよりも短い。そのため、半導体スイッチング素子２ａのエミッタ側インダクタンスが半導体スイッチング素子２ｂのエミッタ側インダクタンスよりも小さくなる。すなわち、半導体スイッチング素子のエミッタ側インダクタンスをＬａ、半導体スイッチング素子のエミッタ側インダクタンスをＬｂとすると、Ｌａ＜Ｌｂとなる。このとき、半導体モジュール１０６をターンオンし、主電流が時間変化すると、半導体スイッチング素子２ａのエミッタ電位Ｖｅａは、半導体スイッチング素子２ｂのエミッタ電位Ｖｅｂよりも低くなり、Ｖｅａ＜Ｖｅｂとなる。

　以上の点を考慮し、本実施の形態６においては、図３５に示すように、半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ、６１ｂを、正極電極１０ａの近接電極部分１０ＡＨの主電流の電流経路Ｘａに対して平行となるように配置する。近接電極部分１０ＡＨの電流経路Ｘａの主電流の向き（ｘ軸の正方向）と、ゲート制御ワイヤ６１ａ，６１ｂを流れる電流の向き（ｘ軸の正方向）とが同一方向となる。

　ゲート制御ワイヤ６１ａのうち、正極電極１０ａの近接電極部分１０ＡＨの主電流の電流経路Ｘａと平行になる部分の長さ（ゲート制御ワイヤ６１ａが電流経路Ｘａに平行な場合は、ゲート制御ワイヤ６１ａの長さ）をＤａとする。ゲート制御ワイヤ６１ｂのうち、正極電極１０ａの近接電極部分１０ＡＨの主電流の電流経路Ｘａと平行になる部分の長さ（ゲート制御ワイヤ６１ｂが電流経路Ｘａに平行な場合は、ゲート制御ワイヤ６１ｂの長さ）をＤｂとする。Ｄａ＞Ｄｂとなるようにゲート制御ワイヤ６１ａ，６１ｂを半導体スイッチング素子２ａ，２ｂのゲートに接続する。

　半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂをこのように配置したことにより、正極電極１０ａ近接電極部分１０ＡＨの電流経路Ｘａを通流する主電流の時間変化によってゲート制御ワイヤ６１ａ，６１ｂを磁束が鎖交すると、半導体スイッチング素子２ａのゲート制御ワイヤ６１ａには誘導起電力Ｇａ、半導体スイッチング素子２ｂのゲート制御ワイヤ６１ｂには誘導起電力Ｇｂが発生する。このときの誘導起電力Ｇａ，Ｇｂは、半導体スイッチング素子２ａ，２ｂのゲートよりもゲートパターン６の方が電位が高くなるように発生する。また、このとき発生する誘導起電力は、正極電極１０ａの近接電極部分１０ＡＨの主電流の電流経路Ｘａと平行になっている部分の長さが長いゲート制御ワイヤ６１ａほど大きくなる。そのため、半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂ上に発生する誘導起電力はＧａ＞Ｇｂとなる。

　半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂを接続するゲートパターン６と正極電極１０ａの近接電極部分１０ＡＨの主電流の電流経路Ｘａとは直交しているため、ゲートパターン６上には誘導起電力は発生しない。そのため、ゲートパターン６上は同電位となる。したがって、半導体スイッチング素子２ａのゲート電位Ｖｇａは半導体スイッチング素子２ｂのゲート電位Ｖｇｂよりも低くなり、Ｖｇａ＜Ｖｇｂとなる。

　したがって、図３６に示すように、半導体スイッチング素子２ａ，２ｂ間のエミッタ側インダクタンス差により生じたエミッタ電位差を低減するように、半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂに発生する誘導起電力Ｇａ，Ｇｂに差が生じるため、半導体スイッチング素子２ａ，２ｂのゲート－エミッタ間電圧の差が小さくり、半導体スイッチング素子２ａと２ｂに流れる電流が均等化する。

　以上のように、本実施の形態によれば、各半導体スイッチング素子に流れる電流を同一にし、寿命が長く信頼性の高い半導体モジュールを提供することができる。また、半導体スイッチング素子同士の間隔を空けることに、互いの発熱による熱干渉による温度上昇を抑制することができ、さらに信頼性を向上させることができる。

　実施の形態７．
　図３７は、実施の形態７による半導体モジュール１０７の内部配線構造を示す斜視図である。図３８は、電極部を除いた実施の形態７の半導体モジュール１０７の上面図である。図３７、図３８の構成は、図２０、図２１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

　実施の形態７に示す半導体モジュール１０７の、ターンオン時の動作について、図３９を用いて説明する。実施の形態１と同様に、半導体スイッチング素子２ａ，２ｂに着目して説明する。

　実施の形態７においても、実施の形態１と同様に、半導体スイッチング素子２ａのエミッタ側インダクタンスが半導体スイッチング素子２ｂのエミッタ側インダクタンスよりも小さくなる。すなわち、半導体スイッチング素子のエミッタ側インダクタンスをＬａ、半導体スイッチング素子のエミッタ側インダクタンスをＬｂとすると、Ｌａ＜Ｌｂとなる。このとき、半導体モジュール１０７をターンオンし、主回路電流が時間変化すると、半導体スイッチング素子２ａのエミッタ電位Ｖｅａは、半導体スイッチング素子２ｂのエミッタ電位Ｖｅｂよりも低くなり、Ｖｅａ＜Ｖｅｂとなる。

　以上の点を考慮し、本実施の形態７においては、図４０に示すように、半導体スイッチング素子２ａ，２ｂのエミッタワイヤ４１ａ、４１ｂを、正極電極１０ａの近接電極部分１０ＡＨの主電流の電流経路Ｘａに対して平行となるように配置する。近接電極部分１０ＡＨの電流経路Ｘａの主電流の向き（ｘ軸の正方向）と、エミッタワイヤ４１ａ、４１ｂを流れる電流の向き（ｘ軸の正方向）とが同一方向となる。さらに、正極電極１０ａの近接電極部分１０ＡＨの主電流の電流経路Ｘａから半導体スイッチング素子２ａのエミッタワイヤ４１ａまでの距離をＢａ、正極電極の近接電極部分１０ＡＨの主電流の電流経路Ｘａから半導体スイッチング素子２ａのエミッタワイヤ４１ｂまでの距離をＢｂとした場合、Ｂａ＜Ｂｂとなるように、半導体スイッチング素子２ａ，２ｂを配置する。

　半導体スイッチング素子２ａ，２ｂのエミッタワイヤ４１ａ，４１ｂをこのように配置したことにより、正極電極１０ａを通流する電流の時間変化によってエミッタワイヤ４１ａ，４１ｂを磁束が鎖交すると、半導体スイッチング素子２ａのエミッタワイヤ４１ａには誘導起電力Ｅａ、半導体スイッチング素子２ｂのエミッタワイヤ４１ｂには誘導起電力Ｅｂが発生する。このときの誘導起電力Ｅａ，Ｅｂは、エミッタパターン４ａよりも半導体スイッチング素子２ａ，２ｂのエミッタの方が電位が高くなるように発生する。また、このとき発生する誘導起電力は、正極電極１０ａの近接電極部分１０ＡＨを通流する主電流の電流経路Ｘａから半導体スイッチング素子２ａ．２ｂのエミッタワイヤ４１ａ，４１ｂまでの距離が近いほど大きくなる。そのため、半導体スイッチング素子２ａ，２ｂのエミッタワイヤ４１ａ，４１ｂ上に発生する誘導起電力はＥａ＞Ｅｂとなる。そのため、図４１に示すように、半導体スイッチング素子２ａ，２ｂのエミッタ側インダクタンスの差により発生するエミッタ電位差を低減するように、半導体スイッチング素子２ａ，２ｂのエミッタワイヤ４１ａ，４１ｂに発生する誘導起電力Ｅａ，Ｅｂに差が生じるため、半導体スイッチング素子２ａ，２ｂのゲート－エミッタ間電圧の差が小さくり、半導体スイッチング素子２ａと２ｂに流れる電流が均等化する。

　以上のように、本実施の形態によれば、各半導体スイッチング素子に流れる電流を同一にし、寿命が長く信頼性の高い半導体モジュールを提供することができるとともに、余分な電流を流すことがなくなるので、エネルギー消費量を削減することができる。

　実施の形態８．
　図４２は、実施の形態８による半導体モジュール１０８の内部配線構造を示す斜視図である。図４３は、電極部を除いた実施の形態８の半導体モジュール１０８の上面図である。図４４は、実施の形態８の半導体モジュール１０８の主要な構成の回路図である。

　図４２を参照して、半導体モジュール１０８は、正極電極１０ａ，１０ｂと、負極電極１２ａ，１２ｂと、出力電極６３とを備える。さらに、半導体モジュール１０８は、上アームについて、ゲート制御電極６０と、エミッタ制御電極４０と、半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈと、ダイオードＤａ，Ｄｂ，Ｄｃ，Ｄｄとを備える。

　半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄは、正極電極１０ａと負極電極１２ａの間に並列接続される。半導体スイッチング素子２ｅ，２ｆ，２ｇ，２ｈは、正極電極１０ｂと負極電極１２ｂの間に並列接続される。ダイオードＤａ，Ｄｂ，Ｄｃ，Ｄｄは、半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈと並列に接続される。

　ゲート制御電極６０は、ゲートパターン６に接続される。ゲート制御ワイヤ６１ａ，６１ｂ，６１ｃ，６１ｄは、ゲートパターン６の部分６ａに接続され、ゲート制御ワイヤ６１ｅ，６１ｆ，６１ｇ，６１ｈはゲートパターン６の部分６ｂに接続される。ゲート制御電極６０は、半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈのゲートを制御する。

　エミッタ制御電極４０は、半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈのエミッタを制御する。

　半導体モジュール１０８は、さらに、下アームについても、上アームと同様の構成を備える。図４２には、下アーム用のゲート制御電極８２、エミッタ制御電極８１が示されている。以下では、上アームの素子に関して説明する。上アームと下アームとの構成が同じなので、下アームの構成の説明は繰り返さない。

　図４２には、ベース板６９と、正極電極１０ａ，１０ｂと、負極電極１２ａ，１２ｂと、絶縁板５と、出力電極６３と、上アームのゲート制御電極６０およびエミッタ制御電極４０と、下アームのゲート制御電極８２およびエミッタ制御電極８１の３次元的な配置が示されている。

　図４３において、ベース板６９の長手方向をｘ軸方向とし、ベース板６９の短手方向をｙ軸とする。ＩＧＢＴチップ等からなる半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄは、絶縁板５に配置されたコレクタパターン３ａ上に配置される。半導体スイッチング素子２ｅ，２ｆ，２ｇ，２ｈは、絶縁板５に配置されたコレクタパターン３ｂ上に配置される。半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄのコレクタとコレクタパターン３ａは、はんだ等により接続されている。半導体スイッチング素子２ｅ，２ｆ，２ｇ，２ｈのコレクタとコレクタパターン３ｂは、はんだ等により接続されている。コレクタパターン３ａ，３ｂは絶縁板５上に配置される。

　エミッタパターン４と半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈのエミッタとは、エミッタワイヤ４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ，４１ｆ，４１ｇ，４１ｈによって接続される。エミッタパターン４は、絶縁板５上に配置される。

　半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈのエミッタ配線ＥＭＡ，ＥＭＢ，ＥＭＣ，ＥＭＤ，ＥＭＥ，ＥＭＦ，ＥＭＧ，ＥＭＨは、負極電極１２と半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈのエミッタとを接続する配線である。エミッタ配線ＥＭＡ，ＥＭＢ，ＥＭＣ，ＥＭＤ，ＥＭＥ，ＥＭＦ，ＥＭＧ，ＥＭＨには、エミッタワイヤ４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ，４１ｆ，４１ｇ，４１ｈが含まれる。

　正極電極１０ａは、正極電極接合部１１ａを介して、コレクタパターン３ａに接続される。正極電極１０ｂは、正極電極接合部１１ｂを介して、コレクタパターン３ｂに接続される。

　負極電極１２ａは、負極電極接合部６５ａを介して、逆アーム（下アーム）の半導体スイッチング素子のエミッタパターン９ａ，９ｂに接続される。負極電極１２ｂは、負極電極接合部６５ａを介して、逆アーム（下アーム）の半導体スイッチング素子のエミッタパターン９ｂ，９ｃに接続される。

　図４２を参照して、ベース板６９、絶縁板５に垂直で、絶縁板５が配置されている方向を鉛直方向（ｚ軸方向）とする。

　正極電極１０ａの構成部分の中の絶縁板５に対して平行な部分（部分１０ＡＨ）と、負極電極１２ａの構成部分の中の絶縁板５に対して平行な部分（部分１２ＡＨ）とでは、鉛直方向から見たときに重畳されて配置されている。部分１０ＡＨが配置されている層が、部分１２ＡＨが配置されている層よりも下方にある。したがって、部分１０ＡＨが部分１２ＡＨよりも絶縁板５に接近した位置に配置される。実施の形態８では、部分１０ＡＨを近接電極部分ということにする。同様に、正極電極１０ｂの構成部分の中の絶縁板５に対して平行な部分（部分１０ＢＨ）と、負極電極１２ｂの構成部分の中の絶縁板５に対して平行な部分（部分１２ＢＨ）とでは、鉛直方向から見たときに重畳されて配置されている。部分１０ＢＨが配置されている層が、部分１２ＢＨが配置されている層よりも下方にある。したがって、部分１０ＢＨが部分１２ＢＨよりも絶縁板５に接近した位置に配置される。実施の形態８では、部分１０ＢＨを近接電極部分ということにする。

　図４３を参照して、半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈを制御するためのゲート制御電極６０は、ゲートパターン６に接続される。ゲートパターン６と半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈの各ゲートとはゲート制御ワイヤ６１ａ、６１ｂ、６１ｃ、６１ｄ，６１ｅ、６１ｆ、６１ｇ、６１ｈによって接続される。

　さらに、半導体スイッチング素子２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈを制御するためのエミッタ制御電極４０は、エミッタパターン４上に接続される。

　実施の形態８に示す半導体モジュール１０Ｘの、ターンオン時の動作について、図４５～図４８を用いて説明する。特に、絶縁板５上の主回路パターンおよび正極電極１０と負極電極１２は対称線Ｏで大凡線対称となっている。対称線ＯよりＹ軸方向に対し上の領域における絶縁板５上の主回路パターンおよび正極電極１０と負極電極１２は、対称線ＯＸで大凡線対称となっている。対称線ＯよりＹ軸方向に下の領域における絶縁板５上の主回路パターンおよび正極電極１０と負極電極１２は、対称線ＯＹで大凡線対称となっている。したがって、半導体スイッチング素子２ａ，２ｂに着目して説明する。

　実施の形態８において、負極電極１２ａと半導体スイッチング素子２ａのエミッタとを接続するエミッタ配線ＥＭＡと、負極電極１２ａと半導体スイッチング素子２ｂのエミッタとを接続するエミッタ配線ＥＭＢの間で、配線長、配線幅、または配線長および配線幅の両方が異なる場合がある。そのような場合には、半導体スイッチング素子２ａ，２ｂ間でエミッタ配線ＥＭＡ，ＥＭＢ上の寄生インダクタンス、すなわちエミッタ側インダクタンスに差異が生じる場合がある。

　図４５に示すように、半導体スイッチング素子２ｂのエミッタから負極電極１２ａまでの経路と、半導体スイッチング素子２ａのエミッタから負極電極１２ａまでの経路との間において、太矢印部で経路長差が生じる。したがって、半導体スイッチング素子２ｂのエミッタ側インダクタンスが半導体スイッチング素子２ａのエミッタ側インダクタンスよりも大きくなる。すなわち、半導体スイッチング素子２ａのエミッタ側インダクタンスをＬａ、半導体スイッチング素子２ｂのエミッタ側インダクタンスをＬｂとすると、Ｌａ＜Ｌｂとなる。

　このとき、半導体モジュール１０１をターンオンすると、半導体スイッチング素子２ａ～２ｈのゲートにパルス状の電圧が同時に印加され、正極電極１０ａ，１０ｂから負極電極１２ａ，１２ｂへ流れる電流ｉ（以下、主電流ともいう）が時間的に変化する。つまり、電流変化ｄｉ／ｄｔが発生する。

　以上の点を考慮し、実施の形態８においては、図４６に示すように、半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ、６１ｂを接続するゲートパターン６の部分６ａを、正極電極１０ａに含まれる近接電極部分１０ＡＨの主電流の電流経路Ｘａに対して平行かつ鉛直方向下向きに位置するように配置する。近接電極部分１０ＡＨの主電流の電流経路の電流の向き（ｘ軸の正方向）と、部分６ａを流れる電流の向き（ｘ軸の正方向）とが同方向となる。

　半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂを接続するゲートパターン６の部分６ａをこのように配置したことにより、正極電極１０ａの近接電極部分１０ＡＨの電流経路Ｘａを通流する主電流の時間変化によって部分６ａを磁束が鎖交すると、部分６ａには誘導起電力ＧＸａが発生する。このときの誘導起電力ＧＸａは、部分６ａとゲート制御ワイヤ６１ａとの接続点よりも、部分６ａとゲート制御ワイヤ６１ｂとの接続点の方が電位が高くなるように発生する。

　半導体スイッチング素子２ａ，２ｂのゲート制御ワイヤ６１ａ，６１ｂと負極電極１０ａの近接電極部分１０ＡＨの主電流の電流経路Ｘａとは直交しているため、ゲート制御ワイヤ６１ａ，６１ｂ上には誘導起電力は発生しない。そのため、ゲート制御ワイヤ６１ａ，６１ｂ上はほぼ同電位となる。したがって、半導体スイッチング素子２ａのゲート電位Ｖｇａは、半導体スイッチング素子２ｂのゲート電位Ｖｇｂよりも低くなり、Ｖｇａ＜Ｖｇｂとなる。

　したがって、図４９に示すように、半導体スイッチング素子２ａ，２ｂ間のエミッタ側インダクタンス差により生じたゲート－エミッタ間電圧の差（Ｖｅｂ－Ｖｅａ）を低減するように、ゲートパターン６ａに発生する誘導起電力ＧＸａにより、ゲート制御ワイヤ６１ａ，６１ｂに差（Ｖｇｂ－Ｖｇａ）が生じる。その結果、半導体スイッチング素子２ａ，２ｂのゲート－エミッタ間電圧の差（Ｖｅｂ－Ｖｅａ）が小さくなり、半導体スイッチング素子２ａと２ｂに流れる電流が均等化する。

　上記において、正極電極１０ａの近接電極部分１０ＡＨの主電流の電流経路Ｘａの影響を考慮し、負極電極１２ａの主電流の電流経路の影響を考慮しなかったのは、鉛直方向の上方に積層されている電極の方が下方に積層されている電極よりもゲートパターンからの距離が離れるためである。すなわち、下方に積層されている電極によってゲートパターンに生じる誘電起電力に比べて、上方に積層されている電極によってゲートパターンへ生じる誘導起電力は、微小となるからである。

　実施の形態９．
　本実施の形態は、上述した実施の形態１～８にかかる半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態８として、三相のインバータに本発明を適用した場合について説明する。

　図５０は、実施の形態９にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。

　図５０に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。

　電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図４２に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１を制御する制御信号を主変換回路２０１に出力する制御回路２０３とを備えている。

　負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。

　以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子や各還流ダイオードは、上述した実施の形態のいずれかに相当する半導体モジュール２０２によって構成する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。

　また、主変換回路２０１は、各スイッチング素子を駆動する駆動回路（図示なし）を備えているが、駆動回路は半導体モジュール２０２に内蔵されていてもよいし、半導体モジュール２０２とは別に駆動回路を備える構成であってもよい。駆動回路は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。

　制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路２０１が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。

　本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子と還流ダイオードとして実施の形態１～７にかかる半導体モジュールを適用するため、大容量化（信頼性向上）を実現することができる。

　本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。

　また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。

　［各実施の形態で共通の変形例］
　本発明は、上記の実施形態に限定されるものではなく、たとえば、以下のような変形例も含む。

　（１）半導体スイッチング素子の材料
　半導体スイッチング素子の材料として、Ｓｉ（シリコン）だけでなく、ＳｉＣ（炭化ケイ素）、ＧａＮ（窒化ガリウム）、Ｃ（ダイヤモンド）などのワイドギャップ半導体を用いてもよい。ワイドギャップ半導体スイッチング素子は、高速スイッチングに適しており、高いｄｉ／ｄｔで動作可能である。

　しかしながら、従来技術では、ワイドギャップ半導体スイッチング素子の特性を活かして高速スイッチングをすると、Ｌ×ｄｉ／ｄｔによる誘導起電力が大きくなるため、半導体スイッチング素子間でのエミッタ電位のばらつきが顕著になり、半導体スイッチング素子間で電流が大きくばらつく。上記の実施形態のように、半導体スイッチング素子間のエミッタ電位差を低減するように、各ゲート配線、各エミッタ配線ＥＭＡ、各エミッタ制御配線の少なくとも1つに誘導起電力を発生させることで、半導体スイッチング素子間で電流が均一化する、この結果、高速スイッチングに適したワイドギャップ半導体素子の特性を活かすことができる。

　（２）主電流の方向と、誘電起電力が発生するワイヤの方向について
　たとえば、実施の形態１において、負極電極１２の主電流の電流経路と、ゲート制御ワイヤは、平行かつ逆方向のときに最も効果が高いが、必須ではない。ゲート制御ワイヤを通流する電流のベクトルが、負極電極１２を通流する主電流の電流経路と平行となる成分を有している（つまり、垂直でない）ものとすればよい。他の実施形態も同様である。

　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。なお、上記の実施の形態では、ターンオン時の動作について説明したが、電流の向きを逆にすることでターンオフ時の動作でも同様の効果を得ることができる。すなわち、ターンオン時または、ターンオフ時のいずれのスイッチング動作時においても同様の効果を得ることができる。

　２ａ，２ｂ，２ｃ，２ｄ　半導体スイッチング素子、３ａ，３ｂ　コレクタパターン、４ａ，４ｂ，９ａ，９ｂ　エミッタパターン、５ａ，５ｂ　絶縁板、６　ゲートパターン、７　エミッタ制御パターン、１０，１０ａ，１０ｂ　正極電極、１１ａ，１１ｂ　正極電極接合部、１２，１２ａ，１２ｂ　負極電極、４１ａ，４１ｂ，４１ｃ，４１ｄ　エミッタワイヤ、６１ａ，６１ｂ，６１ｃ，６１ｄ　ゲート制御ワイヤ、６０　ゲート制御電極、６３　出力電極、６５ａ，６５ｂ　負極電極接合部、６９　ベース板、７０　エミッタ制御電極、７１ａ，７１ｂ，７１ｃ，７１ｄ　エミッタ制御ワイヤ、８１　エミッタ制御電極、８２　ゲート制御電極、１００　電源、２００　電力変換装置、２０１　主変換回路、１０１～１０８，２０２　半導体モジュール、２０３　制御回路、３００　負荷、Ｄａ，Ｄｂ，Ｄｃ，Ｄｄ　ダイオード。

Claims

　絶縁板と、
　正極電極と、
　負極電極と、
　前記絶縁板上に設けられ、前記正極電極と前記負極電極の間に並列に接続された第１の半導体スイッチング素子および第２の半導体スイッチング素子と、
　前記第１の半導体スイッチング素子のゲートおよび前記第２の半導体スイッチング素子のゲートを制御するゲート制御電極と、
　前記ゲート制御電極と接続されるゲートパターンと、
　前記第１の半導体スイッチング素子のゲートと前記ゲートパターンとを接続する第１のゲート制御ワイヤと、
　前記第２の半導体スイッチング素子のゲートと前記ゲートパターンとを接続する第２のゲート制御ワイヤと、
　前記負極電極と接続されるエミッタパターンと、
　前記第１の半導体スイッチング素子のエミッタと前記エミッタパターンとを接続する第１のエミッタワイヤと、
　前記第２の半導体スイッチング素子のエミッタと前記エミッタパターンとを接続する第２のエミッタワイヤとを備え、
　前記第１の半導体スイッチング素子のエミッタと前記負極電極とを接続する第１のエミッタ配線と、前記第２の半導体スイッチング素子のエミッタと前記負極電極とを接続する第２のエミッタ配線との間で、長さと幅の一方または両方が相違し、
　スイッチング時において、前記相違に起因して生じる前記第１の半導体スイッチング素子のエミッタ電位と前記第２の半導体スイッチング素子のエミッタ電位との差を低減するように、前記正極電極を流れる電流および前記負極電極を流れる電流の少なくとも一方によって、前記第１のゲート制御ワイヤと前記第２のゲート制御ワイヤに、あるいはゲートパターンに、あるいは前記第１のエミッタワイヤと前記第２のエミッタワイヤに誘導起電力を発生させる、半導体モジュール。
　前記正極電極および前記負極電極の少なくとも一方は、前記第１のゲート制御ワイヤおよび前記第２のゲート制御ワイヤと垂直ではない主電流の電流経路を有する、請求項１に記載の半導体モジュール。
　前記正極電極および前記負極電極の少なくとも一方は、前記第１のゲート制御ワイヤおよび前記第２のゲート制御ワイヤと平行である主電流の電流経路を有する、請求項２に記載の半導体モジュール。
　前記スイッチング時に前記第１の半導体スイッチング素子のエミッタ電位が、前記第２の半導体スイッチング素子のエミッタ電位よりも大きくなり、
　前記正極電極の構成部分の中の前記絶縁板に対して平行な部分と、前記負極電極の構成部分の中の前記絶縁板に対して平行な部分のうち、前記絶縁板に近い方を近接電極部分としたときに、
　前記第１のゲート制御ワイヤおよび前記第２のゲート制御ワイヤと、前記近接電極部分の主電流の電流経路とが平行であり、
　前記近接電極部分の主電流の電流経路の電流の向きと、前記第１のゲート制御ワイヤおよび前記第２のゲート制御ワイヤを流れる電流の向きとが逆方向であり、
　前記第１のゲート制御ワイヤは、前記第２のゲート制御ワイヤよりも前記近接電極部分の主電流の電流経路に近い位置に配置される、請求項３に記載の半導体モジュール。
　前記スイッチング時に前記第１の半導体スイッチング素子のエミッタ電位が、前記第２の半導体スイッチング素子のエミッタ電位よりも大きくなり、
　前記正極電極の構成部分の中の前記絶縁板に対して平行な部分と、前記負極電極の構成部分の中の前記絶縁板に対して平行な部分のうち、前記絶縁板に近い方を近接電極部分としたときに、
　前記第１のゲート制御ワイヤおよび前記第２のゲート制御ワイヤと、前記近接電極部分の主電流の電流経路とが平行であり、
　前記近接電極部分の主電流の電流経路の電流の向きと、前記第１のゲート制御ワイヤおよび前記第２のゲート制御ワイヤを流れる電流の向きとが同一方向であり、
　前記第１のゲート制御ワイヤは、前記第２のゲート制御ワイヤよりも前記近接電極部分の主電流の電流経路から遠い位置に配置される、請求項３に記載の半導体モジュール。
　前記第１の半導体スイッチング素子のエミッタおよび前記第２の半導体スイッチング素子のエミッタを制御するエミッタ制御電極と、
　前記エミッタ制御電極と接続されるエミッタ制御パターンと、
　前記第１の半導体スイッチング素子のエミッタと前記エミッタ制御パターンとを接続する第１のエミッタ制御ワイヤと、
　前記第２の半導体スイッチング素子のエミッタと前記エミッタ制御パターンとを接続する第２のエミッタ制御ワイヤとをさらに備え、
　前記正極電極を流れる電流および前記負極電極を流れる電流の少なくとも一方により前記第１のエミッタ制御ワイヤおよび前記第２のエミッタ制御ワイヤに誘導起電力を発生させ、
　前記スイッチング時の前記第１の半導体スイッチング素子のエミッタ電位と前記第２の半導体スイッチング素子のエミッタ電位との差と、前記第２のゲート制御ワイヤに発生する誘電起電力と前記第１のゲート制御ワイヤに発生する誘電起電力との差が等しい場合に、前記近接電極部分の主電流の電流経路と前記第１のエミッタ制御ワイヤとの間の距離と、前記近接電極部分の主電流の電流経路と前記第２のエミッタ制御ワイヤとの間の距離とが等しく、
　前記スイッチング時の前記第１の半導体スイッチング素子のエミッタ電位と前記第２の半導体スイッチング素子のエミッタ電位との差が、前記第２のゲート制御ワイヤに発生する誘電起電力と前記第１のゲート制御ワイヤに発生する誘電起電力との差よりも大きい場合に、前記近接電極部分の主電流の電流経路と前記第１のエミッタ制御ワイヤとの間の距離が、前記近接電極部分の主電流の電流経路と前記第２のエミッタ制御ワイヤとの間の距離よりも小さく、
　前記スイッチング時の前記第１の半導体スイッチング素子のエミッタ電位と前記第２の半導体スイッチング素子のエミッタ電位との差が、前記第２のゲート制御ワイヤに発生する誘電起電力と前記第１のゲート制御ワイヤに発生する誘電起電力との差よりも小さい場合に、前記近接電極部分の主電流の電流経路と前記第１のエミッタ制御ワイヤとの間の距離が、前記近接電極部分の主電流の電流経路と前記第２のエミッタ制御ワイヤとの間の距離よりも大きい、請求項５に記載の半導体モジュール。
　前記第１のゲート制御ワイヤは、前記第２のゲート制御ワイヤよりも短い、請求項３に記載の半導体モジュール。
　前記正極電極および前記負極電極の少なくとも一方は、前記ゲートパターンと平行である主電流の電流経路を有する、請求項２に記載の半導体モジュール。
　前記正極電極および前記負極電極の少なくとも一方は、前記第１のエミッタワイヤおよび前記第２のエミッタワイヤと垂直ではない主電流の電流経路を有する、請求項１に記載の半導体モジュール。
　前記正極電極および前記負極電極の少なくとも一方は、前記第１のエミッタワイヤおよび前記第２のエミッタワイヤと平行な主電流の電流経路を有する、請求項８に記載の半導体モジュール。
　前記スイッチング時に前記第１の半導体スイッチング素子のエミッタ電位が、前記第２の半導体スイッチング素子のエミッタ電位よりも大きくなり、
　前記正極電極の構成部分の中の前記絶縁板に対して平行な部分と、前記負極電極の構成部分の中の前記絶縁板に対して平行な部分のうち、前記絶縁板に近い方を近接電極部分としたときに、
　前記第１のエミッタワイヤおよび前記第２のエミッタワイヤと、前記近接電極部分の主電流の電流経路とが平行であり、
　前記近接電極部分の主電流の電流経路の電流の向きと、前記第１のエミッタワイヤおよび前記第２のエミッタワイヤを流れる電流の向きとが逆方向であり、
　前記第１のエミッタワイヤは、前記第２のエミッタワイヤよりも前記近接電極部分の主電流の電流経路に近い位置に配置される、請求項１０に記載の半導体モジュール。
　前記スイッチング時に前記第１の半導体スイッチング素子のエミッタ電位が、前記第２の半導体スイッチング素子のエミッタ電位よりも大きくなり、
　前記正極電極の構成部分の中の前記絶縁板に対して平行な部分と、前記負極電極の構成部分の中の前記絶縁板に対して平行な部分のうち、前記絶縁板に近い方を近接電極部分としたときに、
　前記第１のエミッタワイヤおよび前記第２のエミッタワイヤと、前記近接電極部分の主電流の電流経路とが平行であり、
　前記近接電極部分の主電流の電流経路の電流の向きと、前記第１のエミッタワイヤおよび前記第２のエミッタワイヤを流れる電流の向きとが同一方向であり、
　前記第１のエミッタワイヤは、前記第２のエミッタワイヤよりも前記近接電極部分の主電流の電流経路から遠い位置に配置される、請求項１０に記載の半導体モジュール。
　絶縁板と、
　正極電極と、
　負極電極と、
　前記絶縁板上に設けられ、記正極電極と前記負極電極の間に並列に接続された第１の半導体スイッチング素子および第２の半導体スイッチング素子と、
　前記第１の半導体スイッチング素子のゲートおよび前記第２の半導体スイッチング素子のゲートを制御するゲート制御電極と、
　前記ゲート制御電極と接続されるゲートパターンと、
　前記第１の半導体スイッチング素子のゲートと前記ゲートパターンとを接続する第１のゲート制御ワイヤと、
　前記第２の半導体スイッチング素子のゲートと前記ゲートパターンとを接続する第２のゲート制御ワイヤと、
　前記負極電極と接続されるエミッタパターンと、
　前記第１の半導体スイッチング素子のエミッタと前記エミッタパターンとを接続する第１のエミッタワイヤと、
　前記第２の半導体スイッチング素子のエミッタと前記エミッタパターンとを接続する第２のエミッタワイヤと、
　前記第１の半導体スイッチング素子のエミッタおよび前記第２の半導体スイッチング素子のエミッタを制御するエミッタ制御電極と、
　前記エミッタ制御電極と接続されるエミッタ制御パターンと、
　前記第１の半導体スイッチング素子のエミッタと前記エミッタ制御パターンとを接続する第１のエミッタ制御ワイヤと、
　前記第２の半導体スイッチング素子のエミッタと前記エミッタ制御パターンとを接続する第２のエミッタ制御ワイヤとを備え、
　前記第１の半導体スイッチング素子のエミッタと前記負極電極とを接続する第１のエミッタ配線と、前記第２の半導体スイッチング素子のエミッタと前記負極電極とを接続する第２のエミッタ配線との間で、長さと幅の一方または両方が相違し、
　スイッチング時において、前記相違に起因して生じる前記第１の半導体スイッチング素子のエミッタ電位と前記第２の半導体スイッチング素子のエミッタ電位との差を低減するように、前記正極電極を流れる電流および前記負極電極を流れる電流の少なくとも一方によって、前記第１のエミッタ制御ワイヤと前記第２のエミッタ制御ワイヤに誘導起電力を発生させる、半導体モジュール。
　前記正極電極および前記負極電極の少なくとも一方は、前記第１のエミッタ制御ワイヤおよび前記第２のエミッタ制御ワイヤと垂直ではない主電流の電流経路を有する、請求項１３に記載の半導体モジュール。
　前記正極電極および前記負極電極の少なくとも一方は、前記第１のエミッタ制御ワイヤおよび前記第２のエミッタ制御ワイヤと平行である主電流の電流経路を有する、請求項１４に記載の半導体モジュール。
　前記スイッチング時に前記第１の半導体スイッチング素子のエミッタ電位が、前記第２の半導体スイッチング素子のエミッタ電位よりも大きくなり、
　前記正極電極の構成部分の中の前記絶縁板に対して平行な部分と、前記負極電極の構成部分の中の前記絶縁板に対して平行な部分のうち、前記絶縁板に近い方を近接電極部分としたときに、
　前記第１のエミッタ制御ワイヤおよび前記第２のエミッタ制御ワイヤと、前記近接電極部分の主電流の電流経路とが平行であり、
　前記近接電極部分の主電流の電流経路の電流の向きと、前記第１のエミッタ制御ワイヤおよび前記第２のエミッタ制御ワイヤを流れる電流の向きとが同一逆方向であり、
　前記第１のエミッタ制御ワイヤは、前記第２のエミッタ制御ワイヤよりも前記近接電極部分の主電流の電流経路に近い位置に配置される、請求項１５に記載の半導体モジュール。
　前記第１の半導体スイッチング素子および前記第２の半導体スイッチング素子は、ケイ素よりもバンドギャップが広いワイドギャップ半導体で形成された自己消弧型半導体デバイスである、請求項１～１６のいずれか１項に記載の半導体モジュール。
　前記ワイドギャップ半導体は、炭化ケイ素、窒化ガリウム、およびダイヤモンドのうちのいずれか１つである、請求項１７に記載の半導体モジュール。
　請求項１～１８のいずれか１項に記載の半導体モジュールを有し、入力される電力を変換して出力する主変換回路と、
　前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路と、
　を備えた電力変換装置。