JP7170943B2 - パワー半導体モジュール及び電力変換装置 - Google Patents

パワー半導体モジュール及び電力変換装置 Download PDF

Info

Publication number
JP7170943B2
JP7170943B2 JP2022533116A JP2022533116A JP7170943B2 JP 7170943 B2 JP7170943 B2 JP 7170943B2 JP 2022533116 A JP2022533116 A JP 2022533116A JP 2022533116 A JP2022533116 A JP 2022533116A JP 7170943 B2 JP7170943 B2 JP 7170943B2
Authority
JP
Japan
Prior art keywords
conductive pattern
power semiconductor
emitter
gate
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022533116A
Other languages
English (en)
Other versions
JPWO2022009482A1 (ja
Inventor
一也 岡田
誠次 岡
翔太 森崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2022009482A1 publication Critical patent/JPWO2022009482A1/ja
Application granted granted Critical
Publication of JP7170943B2 publication Critical patent/JP7170943B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Description

本開示は、パワー半導体モジュール及び電力変換装置に関する。
国際公開第２０１７／１７５６８６号（特許文献１）は、第１絶縁基板と、第１半導体デバイスと、第２絶縁基板と、第１柱状電極と、第２柱状電極とを備えるパワーモジュールを開示している。
第１絶縁基板は、第１導電層を含む。第１半導体デバイスは、第１導電層の上に配置されている。第１半導体デバイスの主電極の一方は、第１導電層と接続されている。第２絶縁基板は、第１絶縁基板の上方に、かつ、第１半導体デバイスと対向して、配置されている。第２絶縁基板は、第２絶縁基板のおもて面上に設けられている第２導電層と、第２絶縁基板の裏面上に設けられている第３導電層とを含む。第１柱状電極は、第１導電層と第２導電層とを接続する。第２柱状電極は、第１半導体デバイスの主電極の他方と第３導電層とを接続する。第２導電層は、第１半導体デバイスに電圧を供給する正極パターンまたは負極パターンのうちの一方である。第３導電層は、第１半導体デバイスに電圧を供給する正極パターンまたは負極パターンのうちの他方である。
国際公開第２０１７／１７５６８６号
パワー半導体モジュールの電力容量を増加させるために、パワー半導体モジュールが複数のパワー半導体素子を含む必要がある。しかし、複数のパワー半導体素子をターンオンさせると、複数のパワー半導体素子のうちの一つに過大な電流が流れて、複数のパワー半導体素子のうちの一つが壊れることがあった。そのため、パワー半導体モジュールの寿命が短かった。
本開示は、上記の課題を鑑みてなされたものであり、その第一局面の目的は、パワー半導体モジュールの電力容量を増加させるとともに、パワー半導体モジュールの寿命を延ばすことである。本開示の第二局面の目的は、電力変換装置の電力容量を増加させるとともに、電力変換装置の寿命を延ばすことである。
本開示のパワー半導体モジュールは、絶縁回路基板と、第１パワー半導体素子と、第２パワー半導体素子と、プリント配線基板とを備える。絶縁回路基板は、第１主面を含む絶縁板と、絶縁板の第１主面上に設けられている導電パターンとを含む。第１パワー半導体素子は、第１エミッタ電極と、第１ゲート電極とを含む。第２パワー半導体素子は、第２エミッタ電極と、第２ゲート電極とを含む。プリント配線基板は、絶縁基板の第１主面に対向して配置されている。プリント配線基板は、絶縁基板と、エミッタ導電パターンと、第１ゲート導電パターンとを含む。絶縁基板は、第２主面と、第２主面とは反対側の第３主面とを含む。第１パワー半導体素子及び第２パワー半導体素子は、導電パターンに固定されている。第１エミッタ電極及び第２エミッタ電極は、エミッタ導電パターンに電気的に接続されている。第１ゲート電極及び第２ゲート電極は、第１ゲート導電パターンに電気的に接続されている。エミッタ導電パターンは、第２主面上に設けられている。第１ゲート導電パターンは、第３主面上に設けられており、かつ、絶縁基板の第３主面の平面視においてエミッタ導電パターンの第１縁に沿って配置されている。
本開示の電力変換装置は、入力される電力を変換して出力する主変換回路と、主変換回路を制御する制御信号を主変換回路に出力する制御回路とを備える。主変換回路は、本開示のパワー半導体モジュールを有する。
本開示のパワー半導体モジュールは、第１パワー半導体素子に加えて、第２パワー半導体素子を備えている。そのため、パワー半導体モジュールの電力容量を増加させることができる。また、第１ゲート導電パターンは、絶縁基板の第３主面の平面視においてエミッタ導電パターンの第１縁に沿って配置されている。そのため、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動の少なくとも一部は、第１パワー半導体素子と第２パワー半導体素子との間のゲート電圧の変動によって打ち消される。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュールの寿命を延ばすことができる。
本開示の電力変換装置は、本開示のパワー半導体モジュールを含む。そのため、本開示の電力変換装置によれば、電力変換装置の電力容量を増加させるとともに、電力変換装置の寿命を延ばすことができる。
実施の形態１のパワー半導体モジュールの概略平面図である。 実施の形態１のパワー半導体モジュールの、図１に示される断面線ＩＩ－ＩＩにおける概略断面図である。 実施の形態１のパワー半導体モジュールの、図１に示される断面線ＩＩＩ－ＩＩＩにおける概略断面図である。 実施の形態１のパワー半導体モジュールの、図１に示される断面線ＩＶ－ＩＶにおける概略断面図である。 実施の形態１のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１及び比較例のパワー半導体モジュールの、エミッタ制御端子から第１電極端子までの等価回路図である。 比較例のパワー半導体モジュールにおいてパワー半導体素子をターンオンした時にパワー半導体素子に流れるコレクタ－エミッタ間電流の時間波形を示す図である。 実施の形態１のパワー半導体モジュールの、ゲート制御端子からパワー半導体素子のゲート電極までの等価回路図である。 実施の形態１のパワー半導体モジュールにおいてパワー半導体素子をターンオンした時にパワー半導体素子に流れるコレクタ－エミッタ間電流の時間波形を示す図である。 実施の形態１の第１変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１の第１変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１の第１変形例のパワー半導体モジュールの、図１１に示される断面線ＸＩＩＩ－ＸＩＩＩにおける概略部分拡大断面図である。 実施の形態１の第２変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１の第２変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１の第３変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１の第３変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１の第４変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１の第４変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２のパワー半導体モジュールの概略平面図である。 実施の形態２のパワー半導体モジュールの、図２０に示される断面線ＸＸＩ－ＸＸＩにおける概略断面図である。 実施の形態２のパワー半導体モジュールの、図２０に示される断面線ＸＸＩＩ－ＸＸＩＩにおける概略断面図である。 実施の形態２のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２の第１変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２の第１変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２の第１変形例のパワー半導体モジュールの、図２５に示される断面線ＸＸＶＩＩ－ＸＸＶＩＩにおける概略部分拡大断面図である。 実施の形態２の第２変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２の第２変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２の第３変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２の第３変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２の第４変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２の第４変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態３のパワー半導体モジュールの概略平面図である。 実施の形態３のパワー半導体モジュールの、図３４に示される断面線ＸＸＸＶ－ＸＸＸＶにおける概略断面図である。 実施の形態３のパワー半導体モジュールの、図３４に示される断面線ＸＸＸＶＩ－ＸＸＸＶＩにおける概略断面図である。 実施の形態３のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態３のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態４のパワー半導体モジュールの概略平面図である。 実施の形態４のパワー半導体モジュールの、図３９に示される断面線ＸＬ－ＸＬにおける概略断面図である。 実施の形態４のパワー半導体モジュールの、図３９に示される断面線ＸＬＩ－ＸＬＩにおける概略断面図である。 実施の形態４のパワー半導体モジュールの、図３９に示される断面線ＸＬＩＩ－ＸＬＩＩにおける概略断面図である。 実施の形態４のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態４のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態５のパワー半導体モジュールの概略平面図である。 実施の形態５のパワー半導体モジュールの、図４５に示される断面線ＸＬＶＩ－ＸＬＶＩにおける概略断面図である。 実施の形態５のパワー半導体モジュールの、図４５に示される断面線ＸＬＶＩＩ－ＸＬＶＩＩにおける概略断面図である。 実施の形態５のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態５の第１変形例のパワー半導体モジュールの概略平面図である。 実施の形態５の第１変形例のパワー半導体モジュールの、図４９に示される断面線Ｌ－Ｌにおける概略断面図である。 実施の形態５の第１変形例のパワー半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態５の第２変形例のパワー半導体モジュールの概略断面図である。 実施の形態６に係る電力変換システムの構成を示すブロック図である。
以下、本開示の実施の形態を説明する。なお、同一の構成には同一の参照番号を付し、その説明は繰り返さない。
実施の形態１．
図１から図６を参照して、実施の形態１のパワー半導体モジュール１を説明する。パワー半導体モジュール１は、絶縁回路基板１０と、パワー半導体素子２０ａ，２０ｂ，２０ｃと、プリント配線基板３０と、導電ワイヤ５０とを主に備える。パワー半導体モジュール１は、導電ポスト４０と、第１電極端子４２と、第２電極端子４４と、エミッタ制御端子４６と、ゲート制御端子４８とをさらに備えてもよい。
絶縁回路基板１０は、絶縁板１２と、導電回路パターン１３とを含む。絶縁回路基板１０は、さらに、ベース板１１を含んでもよい。
絶縁板１２は、主面１２ａを含む。絶縁板１２の主面１２ａは、第１方向（ｘ方向）と第２方向（ｙ方向）とに延在している。
絶縁板１２は、特に限定されないが、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（Ｓｉ3Ｎ4）、二酸化ケイ素（ＳｉＯ2）または窒化ホウ素（ＢＮ）のような無機セラミックス材料で形成されてもよい。絶縁板１２は、微粒子及びフィラーの少なくとも１つが分散された樹脂材料で形成されてもよい。微粒子及びフィラーの少なくとも１つは、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（Ｓｉ3Ｎ4）、二酸化ケイ素（ＳｉＯ2）、窒化ホウ素（ＢＮ）、ダイヤモンド（Ｃ）、炭化ケイ素（ＳｉＣ）または酸化ホウ素（Ｂ2Ｏ3）のような無機セラミックス材料で形成されてもよいし、シリコーン樹脂またはアクリル樹脂のような樹脂材料で形成されてもよい。微粒子及びフィラーの少なくとも１つが分散される樹脂は、特に限定されないが、エポキシ樹脂、ポリイミド樹脂、シリコーン樹脂またはアクリル樹脂で形成されてもよい。
導電回路パターン１３は、絶縁板１２の主面１２ａ上に設けられている。導電回路パターン１３は、銅またはアルミニウムのような金属で形成されている。
ベース板１１は、絶縁板１２の主面１２ａとは反対側の絶縁板１２の主面上に設けられている。ベース板１１は、銅またはアルミニウムのような金属で形成されている。
パワー半導体素子２０ａ，２０ｂ，２０ｃは、各々、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）または金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のようなパワー半導体素子である。パワー半導体素子２０ａ，２０ｂ，２０ｃは、各々、コレクタ電極２１と、エミッタ電極２２と、ゲート電極２３とを含む。パワー半導体素子２０ａ，２０ｂ，２０ｃは、各々、主に、シリコン（Ｓｉ）、または、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）もしくはダイヤモンドのようなワイドバンドギャップ半導体材料で形成されている。
パワー半導体素子２０ａ，２０ｂ，２０ｃは、導電回路パターン１３に固定されている。具体的には、パワー半導体素子２０ａ，２０ｂ，２０ｃのコレクタ電極２１は、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材１５を用いて、導電回路パターン１３に接合されている。パワー半導体素子２０ａ，２０ｂ，２０ｃは、第１エミッタ導電パターン３３に電気的に接続されている。具体的には、パワー半導体素子２０ａ，２０ｂ，２０ｃのエミッタ電極２２は、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材２５を用いて、第１エミッタ導電パターン３３に接合されている。本明細書のはんだは、例えば、Ｓｎ－Ａｇ－Ｉｎ系はんだ、または、Ｓｎ－Ａｇ－Ｃｕ系はんだなどである。本明細書の金属微粒子焼結体は、例えば、銀ナノ粒子焼結体などである。後に詳しく述べるように、パワー半導体素子２０ａ，２０ｂ，２０ｃのゲート電極２３は、第１ゲート導電パターン３６に電気的に接続されている。パワー半導体素子２０ａ，２０ｂ，２０ｃは、互いに電気的に並列接続されている。
プリント配線基板３０は、第１方向（ｘ方向）及び第２方向（ｙ方向）に垂直な第３方向（ｚ方向）において、絶縁回路基板１０から離間されており、かつ、絶縁板１２の主面１２ａに対向して配置されている。プリント配線基板３０は、絶縁基板３１と、第１エミッタ導電パターン３３と、第１ゲート導電パターン３６と、第１コレクタ導電パターン３５とを含む。プリント配線基板３０は、第１導電パッド３４と、第２導電パッド３７と、第１導電ビア３８とをさらに含んでもよい。
絶縁基板３１は、例えば、ガラスエポキシ基材又はガラスコンポジット基材である。ガラスエポキシ基材は、例えば、エポキシ樹脂を含浸したガラス織布が熱硬化されて形成される。ガラスコンポジット基材は、例えば、エポキシ樹脂を含浸したガラス不織布が熱硬化されて形成される。
絶縁基板３１は、主面３１ａと、主面３１ａとは反対側の主面３１ｂとを含む。絶縁基板３１の主面３１ｂの平面視において、絶縁基板３１の長手方向は第１方向（ｘ方向）であり、絶縁基板３１の短手方向は第２方向（ｙ方向）である。なお、絶縁基板３１の主面３１ｂの平面視は、絶縁基板３１の主面３１ａの平面視と同様である。絶縁基板３１の短手方向（ｙ方向）は、絶縁基板３１の長手方向（ｘ方向）に垂直である。主面３１ａと主面３１ｂとは、第１方向（ｘ方向）と第２方向（ｙ方向）とに延在している。主面３１ａの長手方向と主面３１ｂの長手方向とは、各々、第１方向（ｘ方向）である。主面３１ａの短手方向と主面３１ｂの短手方向とは、各々、第２方向（ｙ方向）である。本実施の形態では、絶縁基板３１の主面３１ａは、導電回路パターン１３に面している。絶縁基板３１の主面３１ａは、絶縁板１２の主面１２ａに対向している。
絶縁基板３１の主面３１ｂの平面視において、絶縁基板３１は、縁３１ｃと、縁３１ｃとは反対側の縁３１ｄと、縁３１ｅと、縁３１ｅとは反対側の縁３１ｆとを含む。絶縁基板３１の縁３１ｃは、絶縁基板３１の長手方向（第１方向（ｘ方向））に沿って延在してもよく、絶縁基板３１の主面３１ｂの平面視における絶縁基板３１の長辺であってもよい。絶縁基板３１の縁３１ｄは、絶縁基板３１の長手方向（第１方向（ｘ方向））に沿って延在してもよく、絶縁基板３１の主面３１ｂの平面視における絶縁基板３１の長辺であってもよい。縁３１ｃと縁３１ｄとは、絶縁基板３１の短手方向（第２方向（ｙ方向））において、互いに対向している。
絶縁基板３１の縁３１ｅは、縁３１ｃと縁３１ｄとを接続している。絶縁基板３１の縁３１ｅは、絶縁基板３１の短手方向（第２方向（ｙ方向））に沿って延在してもよく、絶縁基板３１の主面３１ｂの平面視における絶縁基板３１の短辺であってもよい。絶縁基板３１の縁３１ｆは、縁３１ｃと縁３１ｄとを接続している。絶縁基板３１の縁３１ｆは、絶縁基板３１の短手方向（第２方向（ｙ方向））に沿って延在してもよく、絶縁基板３１の主面３１ｂの平面視における絶縁基板３１の短辺であってもよい。縁３１ｅと縁３１ｆとは、絶縁基板３１の長手方向（第１方向（ｘ方向））において、互いに対向している。
第１エミッタ導電パターン３３と、第１ゲート導電パターン３６と、第１コレクタ導電パターン３５と、第１導電パッド３４と、第２導電パッド３７とは、銅またはアルミニウムのような金属で形成されている。第１エミッタ導電パターン３３と、第１導電パッド３４とは、主面３１ａ上に設けられている。第１エミッタ導電パターン３３が設けられている絶縁基板３１の主面３１ａが、導電回路パターン１３に面している。第１エミッタ導電パターン３３が設けられている絶縁基板３１の主面３１ａが、絶縁板１２の主面１２ａに対向している。第１エミッタ導電パターン３３と第１導電パッド３４とは、互いに離間されており、かつ、互いに電気的に絶縁されている。
第１ゲート導電パターン３６と、第１コレクタ導電パターン３５と、第２導電パッド３７とは、主面３１ｂ上に設けられている。第１ゲート導電パターン３６と第１コレクタ導電パターン３５と第２導電パッド３７とは、互いに離間されており、かつ、互いに電気的に絶縁されている。プリント配線基板３０は、例えば、両面銅張積層板である。
第１エミッタ導電パターン３３は、第１方向（ｘ方向）と第２方向（ｙ方向）とに延在している。第１エミッタ導電パターン３３の長手方向は、第１方向（ｘ方向）であり、第１エミッタ導電パターン３３の短手方向は、第２方向（ｙ方向）である。第１エミッタ導電パターン３３は、第１エミッタ導電パターン３３の長手方向（第１方向（ｘ方向））に沿って延在する第１縁３３ａを含む。絶縁基板３１の主面３１ｂの平面視において、第１エミッタ導電パターン３３の第１縁３３ａは、絶縁基板３１の縁３１ｃに沿って配置されている。第１エミッタ導電パターン３３の第１縁３３ａは、絶縁基板３１の長手方向（第１方向（ｘ方向））に延在している。
第１エミッタ導電パターン３３は、第１導電ビア３８に接続されている。第１導電ビア３８は、絶縁基板３１を貫通している。第１導電ビア３８は、第１エミッタ導電パターン３３と第２導電パッド３７とを電気的に接続している。第１導電ビア３８は、例えば、銅またはアルミニウムのような金属で形成されている。
第１コレクタ導電パターン３５は、第１方向（ｘ方向）と第２方向（ｙ方向）とに延在している。第１コレクタ導電パターン３５の長手方向は、第１方向（ｘ方向）であり、第１コレクタ導電パターン３５の短手方向は、第２方向（ｙ方向）である。
第１コレクタ導電パターン３５は、導電ポスト４０に接続されている。導電ポスト４０は、プリント配線基板３０を貫通している。導電ポスト４０は、導電回路パターン１３と第１コレクタ導電パターン３５とに電気的に接続されている。導電ポスト４０は、銅またはアルミニウムのような金属で形成されている。導電ポスト４０は、プリント配線基板３０を支持している。具体的には、導電ポスト４０は、はんだのような導電接合部材（図示せず）を用いて、導電回路パターン１３に固定されている。導電ポスト４０は、はんだのような導電接合部材（図示せず）を用いて、第１コレクタ導電パターン３５と第１導電パッド３４とに固定されている。
第１ゲート導電パターン３６の長手方向は、第１方向（ｘ方向）であり、第１ゲート導電パターン３６の短手方向は、第２方向（ｙ方向）である。第１ゲート導電パターン３６の長手方向は、絶縁基板３１の縁３１ｃが延在する第１方向（ｘ方向）である。第１ゲート導電パターン３６の長手方向は、第１エミッタ導電パターン３３の第１縁３３ａが延在する第１方向（ｘ方向）である。
図１、図５及び図６に示されるように、第１ゲート導電パターン３６は、絶縁基板３１の主面３１ｂの平面視において絶縁基板３１の縁３１ｃに沿って配置されている。第１ゲート導電パターン３６は、絶縁基板３１の主面３１ｂの平面視において第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されている。特定的には、絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６は、第１エミッタ導電パターン３３の第１縁３３ａに重なっている。さらに特定的には、絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６の短手方向（第２方向（ｙ方向））における第１ゲート導電パターン３６の中心線は、第１エミッタ導電パターン３３の第１縁３３ａに重なっている。
第１ゲート導電パターン３６の第１幅ｗg1は、第１エミッタ導電パターン３３のうち、絶縁基板３１の主面３１ｂの平面視において第１ゲート導電パターン３６の長手方向（第１方向（ｘ方向））で第１ゲート導電パターン３６に対応する第１部分３３ｐの幅ｗe1より小さい。第１ゲート導電パターン３６の第１幅ｗg1は、第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1の二分の一以下であってもよく、第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1の三分の一以下であってもよく、第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1の四分の一以下であってもよく、第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1の五分の一以下であってもよい。
第１ゲート導電パターン３６の第１幅ｗg1は、第１ゲート導電パターン３６の短手方向（第２方向（ｙ方向））における第１ゲート導電パターン３６の長さとして定義される。第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1は、第１エミッタ導電パターン３３の短手方向（第２方向（ｙ方向））における第１エミッタ導電パターン３３の第１部分３３ｐの長さとして定義される。
一般に、導電パターンの幅が減少するにつれて、導電パターンのインダクタンスは増加する。第１ゲート導電パターン３６の第１幅ｗg1は、第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1より狭い。そのため、第１ゲート導電パターン３６の寄生インダクタンス６５，６６（図９を参照）を、第１エミッタ導電パターン３３の寄生インダクタンス６０，６１（図７を参照）よりも大きくすることができる。
導電ワイヤ４７は、パワー半導体素子２０ａのエミッタ電極２２とエミッタ制御端子４６とにボンディングされている。導電ワイヤ４７が接続されるパワー半導体素子２０ａは、パワー半導体素子２０ａ，２０ｂ，２０ｃのうち、第１電極端子４２または絶縁基板３１の縁３１ｅから最も遠位するパワー半導体素子である。導電ワイヤ４７が接続されるパワー半導体素子２０ａは、パワー半導体素子２０ａ，２０ｂ，２０ｃのうち、絶縁基板３１の縁３１ｆに最も近位するパワー半導体素子である。導電ワイヤ４７は、例えば、金、銀、銅またはアルミニウムのような金属で形成されている。
エミッタ制御端子４６は、例えば、ベース板１１上に載置された絶縁ブロック（図示せず）上に設けられている。パワー半導体モジュール１の外部から、エミッタ制御端子４６に、エミッタ電圧が供給される。エミッタ制御端子４６は、例えば、銅またはアルミニウムのような金属で形成されている。エミッタ制御端子４６は、導電ワイヤ４７を介して、パワー半導体素子２０ａのエミッタ電極２２に接続されている。エミッタ制御端子４６は、導電ワイヤ４７、パワー半導体素子２０ａのエミッタ電極２２及び第１エミッタ導電パターン３３を介して、パワー半導体素子２０ｂ，２０ｃのエミッタ電極２２に接続されている。
パワー半導体素子２０ａ，２０ｂ，２０ｃは、第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されている。パワー半導体素子２０ａ，２０ｂ，２０ｃは、第１ゲート導電パターン３６に沿って配置されている。パワー半導体素子２０ａ，２０ｂ，２０ｃは、絶縁基板３１の縁３１ｃに沿って配置されている。絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６の長手方向（第１方向（ｘ方向））は、パワー半導体素子２０ａ，２０ｂ，２０ｃの配列方向（第１方向（ｘ方向））である。絶縁基板３１の主面３１ｂの平面視において、パワー半導体素子２０ａ，２０ｂ，２０ｃの配列方向（第１方向（ｘ方向））は、絶縁基板３１の長手方向（第１方向（ｘ方向））である。絶縁基板３１の主面３１ｂの平面視において、パワー半導体素子２０ａ，２０ｂ，２０ｃのゲート電極２３は、絶縁基板３１（プリント配線基板３０）から露出している。
導電ワイヤ５０は、パワー半導体素子２０ａ，２０ｂ，２０ｃのゲート電極２３と第１ゲート導電パターン３６とにボンディングされている。導電ワイヤ５０は、例えば、金、銀、銅またはアルミニウムのような金属で形成されている。パワー半導体素子２０ａ，２０ｂ，２０ｃのゲート電極２３は、導電ワイヤ５０を介して、第１ゲート導電パターン３６に電気的に接続されている。
導電ワイヤ４９は、第１ゲート導電パターン３６とゲート制御端子４８とにボンディングされている。導電ワイヤ４９は、例えば、金、銀、銅またはアルミニウムのような金属で形成されている。第１ゲート導電パターン３６は、導電ワイヤ４９を介して、ゲート制御端子４８に電気的に接続されている。パワー半導体モジュール１の外部から、ゲート制御端子４８に、ゲート電圧が供給される。ゲート制御端子４８は、例えば、ベース板１１上に載置された絶縁ブロック（図示せず）上に設けられている。ゲート制御端子４８は、例えば、銅またはアルミニウムのような金属で形成されている。ゲート制御端子４８は、導電ワイヤ４９、第１ゲート導電パターン３６及び導電ワイヤ５０を介して、パワー半導体素子２０ａ，２０ｂ，２０ｃのゲート電極２３に電気的に接続されている。
パワー半導体モジュール１の外部から、エミッタ制御端子４６とゲート制御端子４８との間に、エミッタ－ゲート間電圧が供給される。エミッタ－ゲート間電圧に応じて、パワー半導体素子２０ａ，２０ｂ，２０ｃはオン状態とオフ状態との間でスイッチングされる。
第１電極端子４２と第２電極端子４４とは、例えば、銅またはアルミニウムのような金属で形成されている。絶縁基板３１の主面３１ｂの平面視において、第１電極端子４２と第２電極端子４４とは、絶縁基板３１の縁３１ｅに配置されている。
第１電極端子４２は、はんだのような導電接合部材４３を用いて、第２導電パッド３７に固定されている。図３に示されるように、第１電極端子４２は、第２導電パッド３７及び第１導電ビア３８、第１エミッタ導電パターン３３及び導電接合部材２５を介して、パワー半導体素子２０ａ，２０ｂ，２０ｃのエミッタ電極２２に電気的に接続されている。第１電極端子４２は、エミッタ電極端子として機能する。
第２電極端子４４は、はんだのような導電接合部材４５を用いて、第１コレクタ導電パターン３５に固定されている。図３及び図４に示されるように、第２電極端子４４は、第１コレクタ導電パターン３５、導電ポスト４０、導電回路パターン１３及び導電接合部材１５を介して、パワー半導体素子２０ａ，２０ｂ，２０ｃのコレクタ電極２１に電気的に接続されている。第２電極端子４４は、コレクタ電極端子として機能する。導電回路パターン１３の一部はコレクタ導電パターンとして機能する。すなわち、導電回路パターン１３は、コレクタ導電パターンを含む。
図５から図１０を参照して、比較例のパワー半導体モジュールと対比しながら、本実施の形態のパワー半導体モジュール１の作用を説明する。比較例のパワー半導体モジュールは、本実施の形態のパワー半導体モジュール１と異なり、第１ゲート導電パターン３６が、絶縁基板３１の主面３１ｂの平面視において、第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されていない。
パワー半導体素子２０ａ，２０ｂ，２０ｃの各々に印加されるゲート－エミッタ間電圧（すなわち、ゲート制御端子４８に印加されるゲート電圧とエミッタ制御端子４６に印加されるエミッタ電圧との間の差）を閾値電圧よりも大きくして、パワー半導体素子２０ａ，２０ｂ，２０ｃをターンオンさせる。主電流５５は、第２電極端子４４から、第１コレクタ導電パターン３５、導電ポスト４０、導電回路パターン１３、パワー半導体素子２０ａ，２０ｂ，２０ｃ、第１エミッタ導電パターン３３、第１導電ビア３８及び第２導電パッド３７を通って、第１電極端子４２に流れる。図５から図７に示されるように、パワー半導体素子２０ａ，２０ｂ，２０ｃでは、主電流５５は、パワー半導体素子２０ａ、パワー半導体素子２０ｂ、パワー半導体素子２０ｃの順に流れる。
一般に、導電パターンの縁が、導電パターンのうち、電流が最も多く流れる部分である。そのため、図５及び図６に示されるように、主電流５５は、第１エミッタ導電パターン３３のうちパワー半導体素子２０ａ，２０ｂ，２０ｃに近位する第１縁３３ａに沿って流れる。第１エミッタ導電パターン３３を流れる主電流５５は、主電流５５の周りに（例えば、第１エミッタ導電パターン３３に）磁束Φを形成する。
パワー半導体素子２０ａ，２０ｂ，２０ｃをターンオンさせると、主電流５５は時間が経つにつれて増加し（図８または図１０を参照）、主電流５５が形成する磁束Φも時間が経つにつれて増加する。図７に示されるように、第１エミッタ導電パターン３３は、寄生インダクタンス６０，６１を有している。そのため、第１エミッタ導電パターン３３の第１縁３３ａに沿って流れる主電流５５が形成する磁束Φの時間変化ｄΦ／ｄｔは、第１エミッタ導電パターン３３に、第１誘導起電力６２，６３（図７を参照）を発生させる。
第１誘導起電力６２，６３は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間でエミッタ電圧を変動させる。第１誘導起電力６２，６３は、パワー半導体素子２０ａの第１ゲート－エミッタ間電圧Ｖgeaと、パワー半導体素子２０ｂの第２ゲート－エミッタ間電圧Ｖgebと、パワー半導体素子２０ｃの第３ゲート－エミッタ間電圧Ｖgecとを互いに異ならせる。例えば、第３ゲート－エミッタ間電圧Ｖgecは第２ゲート－エミッタ間電圧Ｖgebよりも大きくなり、第２ゲート－エミッタ間電圧Ｖgebは第１ゲート－エミッタ間電圧Ｖgeaよりも大きくなる。
そのため、パワー半導体素子２０ａ，２０ｂ，２０ｃのうちの一つのパワー半導体素子２０ｃのコレクタ－エミッタ間電流が急増する。例えば、図８に示されるように、パワー半導体素子２０ａのコレクタ－エミッタ間電流Ｉceaとパワー半導体素子２０ｂのコレクタ－エミッタ間電流Ｉcebとに比べて、パワー半導体素子２０ｃのコレクタ－エミッタ間電流Ｉcecが急増する。比較例では、パワー半導体素子２０ｃのコレクタ－エミッタ間電流Icecがパワー半導体素子２０ｃの定格電流を超えて、パワー半導体素子２０ｃが破壊されてしまう。比較例のパワー半導体モジュールの寿命は相対的に短い。
これに対し、本実施の形態のパワー半導体モジュール１では、第１ゲート導電パターン３６は、絶縁基板３１の主面３１ｂの平面視において、第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されている。そのため、第１エミッタ導電パターン３３を流れる主電流５５は、第１ゲート導電パターン３６にも磁束Φを形成する。第１ゲート導電パターン３６は、寄生インダクタンス６５，６６を有している。第１エミッタ導電パターン３３の第１縁３３ａに沿って流れる主電流５５が形成する磁束Φの時間変化ｄΦ／ｄｔは、第１ゲート導電パターン３６に、第２誘導起電力６７，６８（図９を参照）を発生させる。
第２誘導起電力６７，６８は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間でゲート電圧を変動させる。パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動の少なくとも一部を打ち消す。特定的には、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動を完全に打ち消す。例えば、パワー半導体素子２０ｂの第２ゲート－エミッタ間電圧Ｖgebとパワー半導体素子２０ａの第１ゲート－エミッタ間電圧Ｖgeaとの間の差が減少する。パワー半導体素子２０ｃの第３ゲート－エミッタ間電圧Ｖgecとパワー半導体素子２０ｂの第２ゲート－エミッタ間電圧Ｖgebとの間の差が減少する。特定的には、パワー半導体素子２０ａの第１ゲート－エミッタ間電圧Ｖgeaとパワー半導体素子２０ｂの第２ゲート－エミッタ間電圧Ｖgebとパワー半導体素子２０ｃの第３ゲート－エミッタ間電圧Ｖgecとは、互いに等しくなる。
そのため、図１０に示されるように、パワー半導体素子２０ａ，２０ｂ，２０ｃのコレクタ－エミッタ間電流が急増することが防止される。本実施の形態では、パワー半導体素子２０ａ，２０ｂ，２０ｃが破壊されることが防止されて、パワー半導体モジュール１の寿命を延ばすことができる。
第１ゲート導電パターン３６の寄生インダクタンス６５，６６を第１エミッタ導電パターン３３の寄生インダクタンス６０，６１より大きくする。例えば、先に記載したとおり、第１ゲート導電パターン３６の第１幅ｗg1を第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1より小さくすることによって、第１ゲート導電パターン３６の寄生インダクタンス６５，６６を第１エミッタ導電パターン３３の寄生インダクタンス６０，６１より大きくすることができる。
そうすると、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ａの第１ゲート－エミッタ間電圧Ｖgeaとパワー半導体素子２０ｂの第２ゲート－エミッタ間電圧Ｖgebとパワー半導体素子２０ｃの第３ゲート－エミッタ間電圧Ｖgecとの間の変動をより一層小さくすることができる。
図１１から図１９を参照して、本実施の形態のいくつかの変形例を説明する。
図１１から図１３に示されるように、本実施の形態の第１変形例では、絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６は、第１エミッタ導電パターン３３の第１縁３３ａから離間されてもよい。
第一の例では、第１ゲート導電パターン３６の長手方向（第１方向（ｘ方向））に垂直な断面における、第１ゲート導電パターン３６と第１エミッタ導電パターン３３との間の第１最大距離ｄ1は、３．０ｍｍ以下である。そのため、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動が増加する。パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ａ，２０ｂ，２０ｃのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
第二の例では、絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６の短手方向（第２方向（ｙ方向））における第１中心線と第１エミッタ導電パターン３３との間の第２最大距離ｄ2は、絶縁基板３１の厚さＴの７倍以下である。そのため、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動が増加する。パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ａ，２０ｂ，２０ｃのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
第三の例では、絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６と第１エミッタ導電パターン３３との間の第３最大距離ｄ3は、絶縁基板３１の厚さＴの５倍以下である。そのため、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動が増加する。パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ａ，２０ｂ，２０ｃのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
図１４及び図１５に示されるように、本実施の形態の第２変形例では、第１エミッタ導電パターン３３に、第１エミッタ導電パターン３３の第１縁３３ａに沿う第１スリット３３ｓが設けられている。第１スリット３３ｓの外縁は、第１エミッタ導電パターン３３の縁でもある。一般に、導電パターンのうち、導電パターンの縁には、より多く電流が流れる。そのため、第１エミッタ導電パターン３３を流れる主電流５５は、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第１縁３３ａと第１スリット３３ｓとの間の第１領域に、より集中的に流れる。主電流５５が第１ゲート導電パターン３６に形成する磁束Φが増加する。第１ゲート導電パターン３６における磁束Φの時間変化ｄΦ／ｄｔの大きさが増加する。
そのため、第１ゲート導電パターン３６に発生する第２誘導起電力６７，６８（図９を参照）の大きさが増加する。パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動が増加する。パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ａ，２０ｂ，２０ｃのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
本実施の形態の第２変形例では、第１ゲート導電パターン３６の第１幅ｗg1は、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第１縁３３ａと第１スリット３３ｓとの間の第１領域の第２幅ｗr1より狭くてもよい。第１エミッタ導電パターン３３の第１領域の第２幅ｗr1は、第１ゲート導電パターン３６の短手方向（第２方向（ｙ方向））における第１エミッタ導電パターン３３の第１領域の長さとして定義される。
図１６及び図１７に示されるように、本実施の形態の第３変形例では、第１ゲート導電パターン３６の第１幅ｗg1は、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第１縁３３ａと第１スリット３３ｓとの間の第１領域の第２幅ｗr1より広い。
そのため、主電流５５が第１ゲート導電パターン３６に形成する磁束Φが増加する。第１ゲート導電パターン３６に発生する第２誘導起電力６７，６８（図９を参照）の大きさが増加する。パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動が増加する。パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動は、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ａ，２０ｂ，２０ｃのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
図１８及び図１９に示されるように、本実施の形態の第４変形例では、第１エミッタ導電パターン３３の第１縁３３ａに、第１縁３３ａから後退している少なくとも一つの第１後退部３３ｈが設けられている。絶縁基板３１の主面３１ｂの平面視において、少なくとも一つの第１後退部３３ｈでは、少なくとも一つの第１後退部３３ｈに対応するパワー半導体素子２０ａ，２０ｂ，２０ｃの少なくとも一つは、第１エミッタ導電パターン３３から露出してもよい。
少なくとも一つの第１後退部３３ｈは、第１エミッタ導電パターン３３を流れる主電流５５ｂと第１ゲート導電パターン３６との間の距離を増加させる。少なくとも一つの第１後退部３３ｈは、主電流５５が第１ゲート導電パターン３６に形成する磁束Φを減少させる。少なくとも一つの第１後退部３３ｈは、第１ゲート導電パターン３６に発生する第２誘導起電力６７，６８（図９を参照）の大きさを減少させて、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動を減少させる。少なくとも一つの第１後退部３３ｈは、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動が、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動を過度に打ち消すことを防止する。
少なくとも一つの第１後退部３３ｈは、複数の第１後退部３３ｈであってもよい。複数の第１後退部３３ｈは、それぞれパワー半導体素子２０ａ，２０ｂ，２０ｃに対応するように、第１エミッタ導電パターン３３の第１縁３３ａに設けられている。絶縁基板３１の主面３１ｂの平面視において、複数の第１後退部３３ｈでは、パワー半導体素子２０ａ，２０ｂ，２０ｃは、第１エミッタ導電パターン３３から露出してもよい。複数の第１後退部３３ｈは、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のゲート電圧の変動が、パワー半導体素子２０ａ，２０ｂ，２０ｃ間のエミッタ電圧の変動を過度に打ち消すことを防止する。
本実施の形態のパワー半導体モジュール１の効果を説明する。
本実施の形態のパワー半導体モジュール１は、絶縁回路基板１０と、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と、第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）と、プリント配線基板３０とを備える。絶縁回路基板１０は、第１主面（主面１２ａ）を含む絶縁板１２と、絶縁板１２の第１主面上に設けられている導電回路パターン１３とを含む。第１パワー半導体素子は、第１エミッタ電極（例えば、パワー半導体素子２０ａのエミッタ電極２２）と、第１ゲート電極（例えば、パワー半導体素子２０ａのゲート電極２３）とを含む。第２パワー半導体素子は、第２エミッタ電極（例えば、パワー半導体素子２０ｃのエミッタ電極２２）と、第２ゲート電極（例えば、パワー半導体素子２０ｃのゲート電極２３）とを含む。プリント配線基板３０は、絶縁板１２の第１主面に対向して配置されている。プリント配線基板３０は、絶縁基板３１と、第１エミッタ導電パターン３３と、第１ゲート導電パターン３６とを含む。絶縁基板３１は、第２主面（例えば、主面３１ａ）と第２主面とは反対側の第３主面（例えば、主面３１ｂ）とを含む。第１パワー半導体素子及び第２パワー半導体素子は、導電回路パターン１３に固定されている。
第１エミッタ電極（例えば、パワー半導体素子２０ａのエミッタ電極２２）及び第２エミッタ電極（例えば、パワー半導体素子２０ｃのエミッタ電極２２）は、第１エミッタ導電パターン３３に電気的に接続されている。第１ゲート電極（例えば、パワー半導体素子２０ａのゲート電極２３）及び第２ゲート電極（例えば、パワー半導体素子２０ｃのゲート電極２３）は、第１ゲート導電パターン３６に電気的に接続されている。第１エミッタ導電パターン３３は、第２主面（例えば、主面３１ａ）上に設けられている。第１ゲート導電パターン３６は、第３主面（例えば、主面３１ｂ）上に設けられており、かつ、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されている。
パワー半導体モジュール１は、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）に加えて、第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）を備えている。そのため、パワー半導体モジュール１の電力容量を増加させることができる。
また、第１ゲート導電パターン３６は、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されている。そのため、第１エミッタ導電パターン３３を流れる主電流５５は、第１エミッタ導電パターン３３だけでなく、第１ゲート導電パターン３６にも磁束Φを形成する。第１パワー半導体素子（例えば、パワー半導体素子２０ａ）及び第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）のターンオン時における磁束Φの時間変化ｄΦ／ｄｔは、第１エミッタ導電パターン３３に第１誘導起電力６２，６３（図７を参照）を発生させるとともに、第１ゲート導電パターン３６に第２誘導起電力６７，６８（図９を参照）を発生させる。
第１エミッタ導電パターン３３に発生する第１誘導起電力６２，６３は、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のエミッタ電圧の変動をもたらす。第１ゲート導電パターン３６に発生する第２誘導起電力６７，６８（図９を参照）は、第１パワー半導体素子と第２パワー半導体素子との間のゲート電圧の変動をもたらす。第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のエミッタ電圧の変動の少なくとも一部は、第１パワー半導体素子と第２パワー半導体素子との間のゲート電圧の変動によって打ち消される。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１では、第１ゲート導電パターン３６の第１長手方向（第１方向（ｘ方向））に垂直な断面における、第１ゲート導電パターン３６と第１エミッタ導電パターン３３との間の第１最大距離ｄ1は、３．０ｍｍ以下である。
第１ゲート導電パターン３６と第１エミッタ導電パターン３３との間の第１最大距離ｄ1が３．０ｍｍ以下であるため、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１では、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において、第１ゲート導電パターン３６の第１短手方向（第１方向（ｘ方向））における第１中心線と第１エミッタ導電パターン３３との間の第２最大距離ｄ2は、絶縁基板３１の厚さＴの７倍以下である。
第２最大距離ｄ2が絶縁基板３１の厚さＴの７倍以下であるため、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１では、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において、第１ゲート導電パターン３６と第１エミッタ導電パターン３３との間の第３最大距離ｄ3は、絶縁基板３１の厚さＴの５倍以下である。
第３最大距離ｄ3が絶縁基板３１の厚さＴの５倍以下であるため、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１では、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において、第１ゲート導電パターン３６は、第１エミッタ導電パターン３３の第１縁３３ａに重なっている。
そのため、第１エミッタ導電パターン３３を流れる主電流５５が第１ゲート導電パターン３６に形成する磁束Φが増加する。第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１では、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において、第１ゲート導電パターン３６の短手方向（第２方向（ｙ方向））における第１ゲート導電パターン３６の中心線は、第１エミッタ導電パターン３３の第１縁３３ａに重なっている。
そのため、第１エミッタ導電パターン３３を流れる主電流５５が第１ゲート導電パターン３６に形成する磁束Φがさらに増加する。第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１では、第１エミッタ導電パターン３３に、第１エミッタ導電パターン３３の第１縁３３ａに沿う第１スリット３３ｓが設けられている。
第１エミッタ導電パターン３３を流れる主電流５５は、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第１縁３３ａと第１スリット３３ｓとの間の第１領域に、集中的に流れる。第１エミッタ導電パターン３３を流れる主電流５５が第１ゲート導電パターン３６に形成する磁束Φが増加する。第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１では、第１ゲート導電パターン３６の第１幅ｗg1は、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第１縁３３ａと第１スリット３３ｓとの間の第１領域の第２幅ｗr1より広い。
そのため、第１エミッタ導電パターン３３を流れる主電流５５が第１ゲート導電パターン３６に形成する磁束Φが増加する。第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１では、第１エミッタ導電パターン３３の第１縁３３ａに、第１縁３３ａから後退している少なくとも一つの第１後退部３３ｈが設けられている。
少なくとも一つの第１後退部３３ｈは、第１エミッタ導電パターン３３を流れる主電流５５が第１ゲート導電パターン３６に形成する磁束Φを減少させる。少なくとも一つの第１後退部３３ｈは、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動を過度に打ち消すことを防止する。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１では、少なくとも一つの第１後退部３３ｈは、複数の第１後退部３３ｈである。複数の第１後退部３３ｈは、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）とに対応するように、第１エミッタ導電パターン３３の第１縁３３ａに設けられている。
複数の第１後退部３３ｈは、第１エミッタ導電パターン３３を流れる主電流５５が第１ゲート導電パターン３６に形成する磁束Φを減少させる。複数の第１後退部３３ｈは、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動を過度に打ち消すことを防止する。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１では、第１エミッタ導電パターン３３の第１縁３３ａと第１ゲート導電パターン３６とは、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）及び第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）に沿って配置されている。そのため、第１パワー半導体素子及び第２パワー半導体素子のゲート電極２３と第１ゲート導電パターン３６との間の電気的接続が容易になる。第１パワー半導体素子及び第２パワー半導体素子のエミッタ電極２２と第１エミッタ導電パターン３３との間の電気的接続が容易になる。
本実施の形態のパワー半導体モジュール１では、絶縁基板３１の第２主面（例えば、主面３１ａ）は、導電回路パターン１３に面している。そのため、パワー半導体モジュール１の電力容量を増加させることができるとともに、パワー半導体モジュール１の寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１では、第１ゲート導電パターン３６の第１幅ｗg1は、第１エミッタ導電パターン３３のうち、第３主面（例えば、主面３１ｂ）の平面視において第１ゲート導電パターン３６の第１長手方向（ｘ方向）で第１ゲート導電パターン３６に対応する第１部分３３ｐの幅ｗe1より小さい。
そのため、第１ゲート導電パターン３６の寄生インダクタンス６５，６６を第１エミッタ導電パターン３３の寄生インダクタンス６０，６１より大きくすることができる。第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１の寿命を延ばすことができる。また、第１パワー半導体素子及び第２パワー半導体素子のスイッチング動作の際に発生するノイズが第１ゲート導電パターン３６に及ぼす悪影響が低減され得る。
実施の形態２．
図２０から図２４を参照して、実施の形態２のパワー半導体モジュール１ｅを説明する。本実施の形態のパワー半導体モジュール１ｅは、実施の形態１のパワー半導体モジュール１と同様の構成を備えるが、以下の点で主に異なる。
パワー半導体モジュール１ｅは、パワー半導体素子２０ｄ，２０ｅ，２０ｆと、導電ポスト４０ｅと、導電ワイヤ５０ｅとをさらに備える。プリント配線基板３０は、第２ゲート導電パターン３６ｂと、第１導電パッド３４ｅとをさらに含む。プリント配線基板３０は、第３ゲート導電パターン３６ｃをさらに含んでもよい。
パワー半導体素子２０ｄ，２０ｅ，２０ｆは、各々、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）または金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のようなパワー半導体素子である。パワー半導体素子２０ｄ，２０ｅ，２０ｆは、各々、エミッタ電極２２と、ゲート電極２３、コレクタ電極２１とを含む。パワー半導体素子２０ｄ，２０ｅ，２０ｆは、各々、主に、シリコン（Ｓｉ）、または、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）もしくはダイヤモンドのようなワイドバンドギャップ半導体材料で形成されている。
パワー半導体素子２０ｄ，２０ｅ，２０ｆは、導電回路パターン１３に固定されている。具体的には、パワー半導体素子２０ｄ，２０ｅ，２０ｆのコレクタ電極２１は、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材１５を用いて、導電回路パターン１３に接合されている。パワー半導体素子２０ｄ，２０ｅ，２０ｆのエミッタ電極２２は、第１エミッタ導電パターン３３に電気的に接続されている。具体的には、パワー半導体素子２０ｄ，２０ｅ，２０ｆのエミッタ電極２２は、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材２５を用いて、第１エミッタ導電パターン３３に接合されている。後に詳しく述べるように、パワー半導体素子２０ｄ，２０ｅ，２０ｆのゲート電極２３は、第１ゲート導電パターン３６に電気的に接続されている。パワー半導体素子２０ｄ，２０ｅ，２０ｆは、互いに電気的に並列接続されている。パワー半導体素子２０ａ，２０ｂ，２０ｃとパワー半導体素子２０ｄ，２０ｅ，２０ｆとは、互いに電気的に並列接続されている。
本実施の形態のパワー半導体モジュール１ｅに含まれるパワー半導体素子２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆの数は、実施の形態１のパワー半導体モジュール１に含まれるパワー半導体素子２０ａ，２０ｂ，２０ｃの数よりも多い。本実施の形態のパワー半導体モジュール１ｅは、実施の形態１のパワー半導体モジュール１より大きな電流容量を有している。そのため、本実施の形態のパワー半導体モジュール１ｅは、実施の形態１のパワー半導体モジュール１より多くの導電ポスト４０，４０ｅを備えている。具体的には、パワー半導体モジュール１ｅは、導電ポスト４０に加えて、導電ポスト４０ｅをさらに備えている。
第１導電パッド３４ｅは、絶縁基板３１の主面３１ａ上に設けられている。第１導電パッド３４ｅは、第１エミッタ導電パターン３３及び第１導電パッド３４から離間されており、かつ、第１エミッタ導電パターン３３及び第１導電パッド３４から電気的に絶縁されている。第１導電パッド３４ｅは、銅またはアルミニウムのような金属で形成されている。
第１コレクタ導電パターン３５は、導電ポスト４０ｅに接続されている。導電ポスト４０ｅは、プリント配線基板３０を貫通している。導電ポスト４０ｅは、導電回路パターン１３と第１コレクタ導電パターン３５とに電気的に接続されている。導電ポスト４０ｅは、銅またはアルミニウムのような金属で形成されている。導電ポスト４０ｅは、プリント配線基板３０を支持している。具体的には、導電ポスト４０ｅは、はんだのような導電接合部材（図示せず）を用いて、導電回路パターン１３に固定されている。導電ポスト４０ｅは、はんだのような導電接合部材（図示せず）を用いて、第１コレクタ導電パターン３５と第１導電パッド３４ｅとに固定されている。
第１エミッタ導電パターン３３は、第１エミッタ導電パターン３３の長手方向（第１方向（ｘ方向））に沿って延在する第２縁３３ｂを含む。絶縁基板３１の主面３１ｂの平面視において、第１エミッタ導電パターン３３の第２縁３３ｂは、絶縁基板３１の縁３１ｄに沿って配置されている。第１エミッタ導電パターン３３の第２縁３３ｂは、絶縁基板３１の長手方向（第１方向（ｘ方向））に延在している。第１エミッタ導電パターン３３の第２縁３３ｂは、第１エミッタ導電パターン３３の短手方向（第２方向（ｙ方向））において、第１エミッタ導電パターン３３の第１縁３３ａに対向している。
第２ゲート導電パターン３６ｂは、主面３１ｂ上に設けられている。第２ゲート導電パターン３６ｂは、銅またはアルミニウムのような金属で形成されている。第２ゲート導電パターン３６ｂは、第１コレクタ導電パターン３５と第２導電パッド３７とから離間されており、かつ、第１コレクタ導電パターン３５と第２導電パッド３７とから電気的に絶縁されている。
第２ゲート導電パターン３６ｂの長手方向は、第１方向（ｘ方向）であり、第２ゲート導電パターン３６ｂの短手方向は、第２方向（ｙ方向）である。第２ゲート導電パターン３６ｂの長手方向は、絶縁基板３１の縁３１ｄが延在する第１方向（ｘ方向）である。第２ゲート導電パターン３６ｂの長手方向は、第１エミッタ導電パターン３３の第２縁３３ｂが延在する第１方向（ｘ方向）である。
図２０、図２３及び図２４に示されるように、第２ゲート導電パターン３６ｂは、絶縁基板３１の縁３１ｄに沿って配置されている。第２ゲート導電パターン３６ｂは、絶縁基板３１の主面３１ｂの平面視において、第１縁３３ａとは反対側の第１エミッタ導電パターン３３の第２縁３３ｂに沿って配置されている。特定的には、絶縁基板３１の主面３１ｂの平面視において、第２ゲート導電パターン３６ｂは、第１エミッタ導電パターン３３の第２縁３３ｂに重なっている。さらに特定的には、絶縁基板３１の主面３１ｂの平面視において、第２ゲート導電パターン３６ｂの短手方向（第２方向（ｙ方向））における第２ゲート導電パターン３６ｂの第２中心線は、第１エミッタ導電パターン３３の第２縁３３ｂに重なっている。
第２ゲート導電パターン３６ｂの第３幅ｗg2は、第１エミッタ導電パターン３３のうち、絶縁基板３１の主面３１ｂの平面視において第２ゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））で第２ゲート導電パターン３６ｂに対応する第２部分３３ｑの幅ｗe2より小さい。第２ゲート導電パターン３６ｂの第３幅ｗg2は、第１エミッタ導電パターン３３の第２部分３３ｑの幅ｗe2の二分の一以下であってもよく、第１エミッタ導電パターン３３の第２部分３３ｑの幅ｗe2の三分の一以下であってもよく、第１エミッタ導電パターン３３の第２部分３３ｑの幅ｗe2の四分の一以下であってもよく、第１エミッタ導電パターン３３の第２部分３３ｑの幅ｗe2の五分の一以下であってもよい。
第２ゲート導電パターン３６ｂの第３幅ｗg2は、第２ゲート導電パターン３６ｂの短手方向（第２方向（ｙ方向））における第２ゲート導電パターン３６ｂの長さとして定義される。第１エミッタ導電パターン３３の第２部分３３ｑの幅ｗe2は、第１エミッタ導電パターン３３の短手方向（第２方向（ｙ方向））における第１エミッタ導電パターン３３の第２部分３３ｑの長さとして定義される。本実施の形態では、第１エミッタ導電パターン３３の第２部分３３ｑは、第１エミッタ導電パターン３３の第１部分３３ｐと同じである。
一般に、導電パターンの幅が減少するにつれて、導電パターンのインダクタンスは増加する。第２ゲート導電パターン３６ｂの第３幅ｗg2は、第１エミッタ導電パターン３３の第２部分３３ｑの幅ｗe2より狭い。そのため、第２ゲート導電パターン３６ｂの寄生インダクタンスを、第１エミッタ導電パターン３３の寄生インダクタンスより大きくすることができる。
第２ゲート導電パターン３６ｂは、第１ゲート導電パターン３６に電気的に接続されている。例えば、第３ゲート導電パターン３６ｃは、第１ゲート導電パターン３６と第２ゲート導電パターン３６ｂとを接続する。第２ゲート導電パターン３６ｂは、第３ゲート導電パターン３６ｃを介して、第１ゲート導電パターン３６に電気的に接続されている。第２ゲート導電パターン３６ｂは、導電ワイヤ４９と第１ゲート導電パターン３６と第３ゲート導電パターン３６ｃとを介して、ゲート制御端子４８に電気的に接続されている。
第３ゲート導電パターン３６ｃは、第１コレクタ導電パターン３５と第２導電パッド３７とから離間されており、かつ、第１コレクタ導電パターン３５と第２導電パッド３７とから電気的に絶縁されている。第３ゲート導電パターン３６ｃは、銅またはアルミニウムのような金属で形成されている。特定的には、第３ゲート導電パターン３６ｃは、絶縁基板３１の縁３１ｆに沿って配置されている。第３ゲート導電パターン３６ｃは、第１エミッタ導電パターン３３の縁に沿って配置されている。さらに特定的には、絶縁基板３１の主面３１ｂの平面視において、第３ゲート導電パターン３６ｃは、第１エミッタ導電パターン３３の縁に重なっている。絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６、第２ゲート導電パターン３６ｂ及び第３ゲート導電パターン３６ｃは、第１コレクタ導電パターン３５の三辺に対向している。
具体的には、第３ゲート導電パターン３６ｃは、第１ゲート導電パターン３６の第１端と第２ゲート導電パターン３６ｂの第２端とを接続する。第１ゲート導電パターン３６の第１端は、絶縁基板３１の縁３１ｆに近位する第１ゲート導電パターン３６の端である。第１ゲート導電パターン３６の第１端は、第１ゲート導電パターン３６の端のうち、第１電極端子４２及び第２電極端子４４から遠位する端である。第１ゲート導電パターン３６の第１端は、第１ゲート導電パターン３６の端のうち、エミッタ制御端子４６から延びる導電ワイヤ４７がボンディングされるパワー半導体素子２０ａに近位する端である。第２ゲート導電パターン３６ｂの第２端は、絶縁基板３１の縁３１ｆに近位する第２ゲート導電パターン３６ｂの端である。第２ゲート導電パターン３６ｂの第２端は、第２ゲート導電パターン３６ｂの端のうち、第１電極端子４２及び第２電極端子４４から遠位する端である。第２ゲート導電パターン３６ｂの第２端は、第１ゲート導電パターン３６の端のうち、エミッタ制御端子４６から延びる導電ワイヤ４７がボンディングされるパワー半導体素子２０ａに近位する端である。
エミッタ制御端子４６は、導電ワイヤ４７、パワー半導体素子２０ａのエミッタ電極２２及び第１エミッタ導電パターン３３を介して、パワー半導体素子２０ｄ，２０ｅ，２０ｆのエミッタ電極２２に接続されている。
パワー半導体素子２０ｄ，２０ｅ，２０ｆは、第１エミッタ導電パターン３３の第２縁３３ｂに沿って配置されている。パワー半導体素子２０ｄ，２０ｅ，２０ｆは、第２ゲート導電パターン３６ｂに沿って配置されている。パワー半導体素子２０ｄ，２０ｅ，２０ｆは、絶縁基板の縁３１ｄに沿って配置されている。絶縁基板３１の主面３１ｂの平面視において、第２ゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））は、パワー半導体素子２０ｄ，２０ｅ，２０ｆの配列方向（第１方向（ｘ方向））である。絶縁基板３１の主面３１ｂの平面視において、パワー半導体素子２０ｄ，２０ｅ，２０ｆの配列方向（第１方向（ｘ方向））は、絶縁基板３１の長手方向（第１方向（ｘ方向））である。絶縁基板３１の主面３１ｂの平面視において、パワー半導体素子２０ｄ，２０ｅ，２０ｆのゲート電極２３は、絶縁基板３１（プリント配線基板３０）から露出している。
導電ワイヤ５０ｅは、パワー半導体素子２０ｄ，２０ｅ，２０ｆのゲート電極２３と第２ゲート導電パターン３６ｂとにボンディングされている。導電ワイヤ５０ｅは、例えば、金、銀、銅またはアルミニウムのような金属で形成されている。パワー半導体素子２０ｄ，２０ｅ，２０ｆのゲート電極２３は、導電ワイヤ５０ｅを介して、第２ゲート導電パターン３６ｂに電気的に接続されている。ゲート制御端子４８は、導電ワイヤ４９、第１ゲート導電パターン３６、第３ゲート導電パターン３６ｃ、第２ゲート導電パターン３６ｂ及び導電ワイヤ５０ｅを介して、パワー半導体素子２０ｄ，２０ｅ，２０ｆのゲート電極２３に電気的に接続されている。
パワー半導体モジュール１の外部から、エミッタ制御端子４６とゲート制御端子４８との間に、エミッタ－ゲート間電圧が供給される。エミッタ－ゲート間電圧に応じて、パワー半導体素子２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆはオン状態とオフ状態との間でスイッチングされる。
本実施の形態のパワー半導体モジュール１ｅの作用は、実施の形態１のパワー半導体モジュール１の作用に加えて、以下の作用を奏する。
パワー半導体素子２０ｄ，２０ｅ，２０ｆの各々に印加されるゲート－エミッタ間電圧を閾値電圧よりも大きくして、パワー半導体素子２０ｄ，２０ｅ，２０ｆをいずれもターンオンさせる。第２電極端子４４から、第１コレクタ導電パターン３５、導電ポスト４０，４０ｅ、導電回路パターン１３、パワー半導体素子２０ｄ，２０ｅ，２０ｆ、第１エミッタ導電パターン３３、第１導電ビア３８、第２導電パッド３７を通って、第１電極端子４２に主電流５５ｂが流れる。図２３及び図２４に示されるように、主電流５５ｂは、パワー半導体素子２０ｄ，２０ｅ，２０ｆでは、パワー半導体素子２０ｄ、パワー半導体素子２０ｅ、パワー半導体素子２０ｆの順に流れる。
一般に、導電パターンの縁が、導電パターンのうち、電流が最も多く流れる部分である。そのため、図２３及び図２４に示されるように、主電流５５ｂは、第１エミッタ導電パターン３３のうちパワー半導体素子２０ｄ，２０ｅ，２０ｆに近位する第２縁３３ｂに沿って流れる。第１エミッタ導電パターン３３を流れる主電流５５は、主電流５５の周りに（例えば、第１エミッタ導電パターン３３に）磁束Φを形成する。第１エミッタ導電パターン３３を流れる主電流５５ｂは、主電流５５ｂの周りに磁束Φを形成する。
パワー半導体素子２０ｄ，２０ｅ，２０ｆをターンオンさせると、主電流５５ｂは時間が経つにつれて増加し、主電流５５ｂが形成する磁束も時間が経つにつれて増加する。第１エミッタ導電パターン３３は、寄生インダクタンスを有している。そのため、第１エミッタ導電パターン３３の第２縁３３ｂに沿って流れる主電流５５ｂが形成する磁束Φの時間変化ｄΦ／ｄｔは、第１エミッタ導電パターン３３に、第３誘導起電力を発生させる。
第３誘導起電力は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間でエミッタ電圧を変動させる。第３誘導起電力は、パワー半導体素子２０ｄの第４ゲート－エミッタ間電圧Ｖgedと、パワー半導体素子２０ｅの第５ゲート－エミッタ間電圧Ｖgeeと、パワー半導体素子２０ｆの第６ゲート－エミッタ間電圧Ｖgefとを互いに異ならせる。
しかし、第２ゲート導電パターン３６ｂは、絶縁基板３１の主面３１ｂの平面視において、第１エミッタ導電パターン３３の第２縁３３ｂに沿って配置されている。そのため、第１エミッタ導電パターン３３を流れる主電流５５ｂは、第２ゲート導電パターン３６ｂにも磁束Φを形成する。第２ゲート導電パターン３６ｂは、寄生インダクタンスを有している。第１エミッタ導電パターン３３の第２縁３３ｂに沿って流れる主電流５５ｂが形成する磁束Φの時間変化ｄΦ／ｄｔは、第２ゲート導電パターン３６ｂに、第４誘導起電力を発生させる。
第４誘導起電力は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間でゲート電圧を変動させる。パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動の少なくとも一部を打ち消す。特定的には、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動を完全に打ち消す。例えば、パワー半導体素子２０ｅの第５ゲート－エミッタ間電圧Ｖgeeとパワー半導体素子２０ｄの第４ゲート－エミッタ間電圧Ｖgedとの間の差が減少する。パワー半導体素子２０ｆの第６ゲート－エミッタ間電圧Ｖgefとパワー半導体素子２０ｅの第５ゲート－エミッタ間電圧Ｖgeeとの間の差が減少する。特定的には、パワー半導体素子２０ｄの第４ゲート－エミッタ間電圧Ｖgedとパワー半導体素子２０ｅの第５ゲート－エミッタ間電圧Ｖgeeとパワー半導体素子２０ｆの第６ゲート－エミッタ間電圧Ｖgefとは、互いに等しくなる。
そのため、パワー半導体素子２０ｄ，２０ｅ，２０ｆのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体素子２０ｄ，２０ｅ，２０ｆが破壊されることが防止されて、パワー半導体モジュール１ｅの寿命を延ばすことができる。
第２ゲート導電パターン３６ｂの寄生インダクタンスを第１エミッタ導電パターン３３の寄生インダクタンスより大きくする。例えば、先に記載したとおり、第２ゲート導電パターン３６ｂの第３幅ｗg2を、第１エミッタ導電パターン３３の第２部分３３ｑの幅ｗe2より小さくすることによって、第２ゲート導電パターン３６ｂの寄生インダクタンスを第１エミッタ導電パターン３３の寄生インダクタンスより大きくすることができる。
そうすると、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ｄの第４ゲート－エミッタ間電圧Ｖgedとパワー半導体素子２０ｅの第５ゲート－エミッタ間電圧Ｖgeeとパワー半導体素子２０ｆの第６ゲート－エミッタ間電圧Ｖgefとの間の変動をより一層小さくすることができる。
図２５から図３３を参照して、本実施の形態のいくつかの変形例を説明する。
図２５から図２７に示されるように、本実施の形態の第１変形例では、絶縁基板３１の主面３１ｂの平面視において、第２ゲート導電パターン３６ｂは、第１エミッタ導電パターン３３の第２縁３３ｂから離間されてもよい。
第一の例では、第２ゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））に垂直な断面における、第２ゲート導電パターン３６ｂと第１エミッタ導電パターン３３との間の第４最大距離ｄ4は、３．０ｍｍ以下である。そのため、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動が増加する。パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ｄ，２０ｅ，２０ｆのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
第二の例では、絶縁基板３１の主面３１ｂの平面視において、第２ゲート導電パターン３６ｂの短手方向（第２方向（ｙ方向））における第２中心線と第１エミッタ導電パターン３３との間の第５最大距離ｄ5は、絶縁基板３１の厚さＴの７倍以下である。そのため、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動が増加する。パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ｄ，２０ｅ，２０ｆのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
第三の例では、絶縁基板３１の主面３１ｂの平面視において、第２ゲート導電パターン３６ｂと第１エミッタ導電パターン３３との間の第６最大距離ｄ6は、絶縁基板３１の厚さＴの５倍以下である。そのため、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動が増加する。パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ｄ，２０ｅ，２０ｆのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
図２８及び図２９に示されるように、本実施の形態の第２変形例では、第１エミッタ導電パターン３３に、第１エミッタ導電パターン３３の第２縁３３ｂに沿う第２スリット３３ｔが設けられている。第２スリット３３ｔの外縁は、第１エミッタ導電パターン３３の縁でもある。一般に、導電パターンのうち、導電パターンの縁には、より多く電流が流れる。そのため、第１エミッタ導電パターン３３を流れる主電流５５ｂは、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第２縁３３ｂと第２スリット３３ｔとの間の第２領域に、より集中的に流れる。主電流５５ｂが第２ゲート導電パターン３６ｂに形成する磁束Φが増加する。第２ゲート導電パターン３６ｂにおける磁束Φの時間変化ｄΦ／ｄｔの大きさが増加する。
そのため、第２ゲート導電パターン３６ｂに発生する第４誘導起電力の大きさが増加する。パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動が増加する。パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ｄ，２０ｅ，２０ｆのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
本実施の形態の第２変形例では、第２ゲート導電パターン３６ｂの第３幅ｗg2は、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第２縁３３ｂと第２スリット３３ｔとの間の第２領域の第４幅ｗr2より狭くてもよい。第１エミッタ導電パターン３３の第２領域の第４幅ｗr2は、第２ゲート導電パターン３６ｂの短手方向（第２方向（ｙ方向））における第１エミッタ導電パターン３３の第２領域の長さとして定義される。
図３０及び図３１に示されるように、本実施の形態の第３変形例では、第２ゲート導電パターン３６ｂの第３幅ｗg2は、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第２縁３３ｂと第２スリット３３ｔとの間の第２領域の第４幅ｗr2より広い。
そのため、主電流５５ｂが第２ゲート導電パターン３６ｂに形成する磁束Φが増加する。第２ゲート導電パターン３６ｂに発生する第４誘導起電力の大きさが増加する。パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動が増加する。パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動は、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動をより一層打ち消すことができる。パワー半導体素子２０ｄ，２０ｅ，２０ｆのコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
図３２及び図３３に示されるように、本実施の形態の第４変形例では、第１エミッタ導電パターン３３の第２縁３３ｂに、第２縁３３ｂから後退している少なくとも一つの第２後退部３３ｊが設けられている。絶縁基板３１の主面３１ｂの平面視において、少なくとも一つの第２後退部３３ｊでは、少なくとも一つの第２後退部３３ｊに対応するパワー半導体素子２０ｄ，２０ｅ，２０ｆの少なくとも一つは、第１エミッタ導電パターン３３から露出してもよい。
少なくとも一つの第２後退部３３ｊは、第１エミッタ導電パターン３３を流れる主電流５５ｂと第２ゲート導電パターン３６ｂとの間の距離を増加させる。少なくとも一つの第２後退部３３ｊは、主電流５５ｂが第２ゲート導電パターン３６ｂに形成する磁束Φを減少させる。少なくとも一つの第２後退部３３ｊは、第２ゲート導電パターン３６ｂに発生する第４誘導起電力の大きさを減少させて、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動を減少させる。少なくとも一つの第２後退部３３ｊは、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動が、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動を過度に打ち消すことを防止する。
少なくとも一つの第２後退部３３ｊは、複数の第２後退部３３ｊであってもよい。複数の第２後退部３３ｊは、それぞれパワー半導体素子２０ｄ，２０ｅ，２０ｆに対応するように、第１エミッタ導電パターン３３の第２縁３３ｂに設けられている。絶縁基板３１の主面３１ｂの平面視において、複数の第２後退部３３ｊでは、パワー半導体素子２０ｄ，２０ｅ，２０ｆは、第１エミッタ導電パターン３３から露出してもよい。複数の第２後退部３３ｊは、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のゲート電圧の変動が、パワー半導体素子２０ｄ，２０ｅ，２０ｆ間のエミッタ電圧の変動を過度に打ち消すことを防止する。
本実施の形態のパワー半導体モジュール１ｅは、実施の形態１のパワー半導体モジュール１の効果に加えて、以下の効果を奏する。
本実施の形態のパワー半導体モジュール１ｅは、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と、第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）とをさらに備える。第３パワー半導体素子は、第３エミッタ電極（例えば、パワー半導体素子２０ｄのエミッタ電極２２）と、第３ゲート電極（例えば、パワー半導体素子２０ｄのゲート電極２３）とを含む。第４パワー半導体素子は、第４エミッタ電極（例えば、パワー半導体素子２０ｆのエミッタ電極２２）と、第４ゲート電極（例えば、パワー半導体素子２０ｆのゲート電極２３）とを含む。プリント配線基板３０は、第１ゲート導電パターン３６に電気的に接続されている第２ゲート導電パターン３６ｂをさらに含む。第３パワー半導体素子及び第４パワー半導体素子は、導電回路パターン１３に固定されている。
第３エミッタ電極（例えば、パワー半導体素子２０ｄのエミッタ電極２２）及び第４エミッタ電極（例えば、パワー半導体素子２０ｆのエミッタ電極２２）は、第１エミッタ導電パターン３３に電気的に接続されている。第３ゲート電極（例えば、パワー半導体素子２０ｄのゲート電極２３）及び第４ゲート電極（例えば、パワー半導体素子２０ｆのゲート電極２３）は、第２ゲート導電パターン３６ｂに電気的に接続されている。第２ゲート導電パターン３６ｂは、第３主面（主面３１ｂ）上に設けられており、かつ、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において、第１縁３３ａとは反対側の第１エミッタ導電パターン３３の第２縁３３ｂに沿って配置されている。
パワー半導体モジュール１ｅは、第１パワー半導体素子及び第２パワー半導体素子に加えて、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）とを備えている。そのため、パワー半導体モジュール１ｅの電力容量を増加させることができる。
また、第２ゲート導電パターン３６ｂは、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において第１エミッタ導電パターン３３の第２縁３３ｂに沿って配置されている。そのため、第１エミッタ導電パターン３３を流れる主電流５５ｂは、第１エミッタ導電パターン３３だけでなく、第２ゲート導電パターン３６ｂにも磁束Φを形成する。第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）及び第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）のターンオン時における磁束Φの時間変化ｄΦ／ｄｔは、は、第１エミッタ導電パターン３３に第３誘導起電力を発生させるとともに、第２ゲート導電パターン３６ｂに第４誘導起電力を発生させる。
第１エミッタ導電パターン３３に発生する第３誘導起電力は、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のエミッタ電圧の変動をもたらす。第２ゲート導電パターン３６ｂに発生する第４誘導起電力は、第３パワー半導体素子と第４パワー半導体素子との間のゲート電圧の変動をもたらす。第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のエミッタ電圧の変動の少なくとも一部は、第３パワー半導体素子と第４パワー半導体素子との間のゲート電圧の変動によって打ち消される。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｅでは、プリント配線基板３０は、第１ゲート導電パターン３６の第１端と第２ゲート導電パターン３６ｂの第２端とを接続する第３ゲート導電パターン３６ｃをさらに含む。そのため、パワー半導体モジュール１ｅの電力容量を増加させることができるとともに、パワー半導体モジュール１ｅの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｅでは、第２ゲート導電パターン３６ｂの第２長手方向に垂直な断面における、第２ゲート導電パターン３６ｂと第１エミッタ導電パターン３３との間の第４最大距離ｄ4は、３．０ｍｍ以下である。
第２ゲート導電パターン３６ｂと第１エミッタ導電パターン３３との間の第４最大距離ｄ4が３．０ｍｍ以下であるため、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｅでは、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において、第２ゲート導電パターン３６ｂの第２短手方向（第１方向（ｘ方向））における第２中心線と第１エミッタ導電パターン３３との間の第５最大距離ｄ5は、絶縁基板３１の厚さＴ（図１３を参照）の７倍以下である。
第５最大距離ｄ5が絶縁基板３１の厚さＴの７倍以下であるため、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｅでは、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において、第２ゲート導電パターン３６ｂと第１エミッタ導電パターン３３との間の第６最大距離ｄ6は、絶縁基板３１の厚さＴ（図１３を参照）の５倍以下である。
第６最大距離ｄ6が絶縁基板３１の厚さＴの５倍以下であるため、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｅでは、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において、第２ゲート導電パターン３６ｂは、第１エミッタ導電パターン３３の第２縁３３ｂに重なっている。
そのため、第１エミッタ導電パターン３３を流れる主電流５５ｂが第２ゲート導電パターン３６ｂに形成する磁束Φが増加する。第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動が増加する。このゲート電圧の変動は、第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｅでは、絶縁基板３１の第３主面（例えば、主面３１ｂ）の平面視において、第２ゲート導電パターン３６ｂの第２短手方向（第２方向（ｙ方向））における第２ゲート導電パターン３６ｂの第２中心線は、第１エミッタ導電パターン３３の第２縁３３ｂに重なっている。
そのため、第１エミッタ導電パターン３３を流れる主電流５５ｂが第２ゲート導電パターン３６ｂに形成する磁束Φがさらに増加する。第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動がさらに増加する。このゲート電圧の変動は、第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｅでは、第１エミッタ導電パターン３３に、第１エミッタ導電パターン３３の第２縁３３ｂに沿う第２スリット３３ｔが設けられている。
第１エミッタ導電パターン３３を流れる主電流５５ｂは、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第２縁３３ｂと第２スリット３３ｔとの間の第２領域に、集中的に流れる。主電流５５ｂが第２ゲート導電パターン３６ｂに形成する磁束Φが増加する。第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動がさらに増加する。このゲート電圧の変動は、第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｅでは、第２ゲート導電パターン３６ｂの第３幅ｗg2は、第１エミッタ導電パターン３３のうち、第１エミッタ導電パターン３３の第２縁３３ｂと第２スリット３３ｔとの間の第２領域の第４幅ｗr2より広い。
そのため、第１エミッタ導電パターン３３を流れる主電流５５ｂが第２ゲート導電パターン３６ｂに形成する磁束Φが増加する。第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動がさらに増加する。このゲート電圧の変動は、第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｅでは、第１エミッタ導電パターン３３の第２縁３３ｂに、第２縁３３ｂから後退している少なくとも一つの第２後退部３３ｊが設けられている。
少なくとも一つの第２後退部３３ｊは、第１エミッタ導電パターン３３を流れる主電流５５ｂが第２ゲート導電パターン３６ｂに形成する磁束Φを減少させる。少なくとも一つの第２後退部３３ｊは、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動が第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動を過度に打ち消すことを防止する第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｅでは、少なくとも一つの第２後退部３３ｊは、複数の第２後退部３３ｊである。複数の第２後退部３３ｊは、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）とに対応するように、第１エミッタ導電パターン３３の第２縁３３ｂに設けられている。
複数の第２後退部３３ｊは、第１エミッタ導電パターン３３を流れる主電流５５ｂが第２ゲート導電パターン３６ｂに形成する磁束Φを減少させる。複数の第２後退部３３ｊは、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動が第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動を過度に打ち消すことを防止する。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｅでは、第１エミッタ導電パターン３３の第２縁３３ｂと第２ゲート導電パターン３６ｂとは、第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）及び第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）に沿って配置されている。そのため、第３パワー半導体素子及び第４パワー半導体素子のゲート電極２３と第２ゲート導電パターン３６ｂとの間の電気的接続が容易になる。第３パワー半導体素子及び第４パワー半導体素子のエミッタ電極２２と第１エミッタ導電パターン３３との間の電気的接続が容易になる。
本実施の形態のパワー半導体モジュール１ｅでは、第２ゲート導電パターン３６ｂの第３幅ｗg2は、第１エミッタ導電パターン３３のうち、第３主面（例えば、主面３１ｂ）の平面視において第２ゲート導電パターン３６ｂの第２長手方向（第１方向（ｘ方向））で第２ゲート導電パターン３６ｂに対応する第２部分３３ｑの幅ｗe2より小さい。
そのため、第２ゲート導電パターン３６ｂの寄生インダクタンスを第１エミッタ導電パターン３３の寄生インダクタンスより大きくすることができる。第３パワー半導体素子（例えば、パワー半導体素子２０ｄ）と第４パワー半導体素子（例えば、パワー半導体素子２０ｆ）との間のゲート電圧の変動がさらに増加する。このゲート電圧の変動は、第３パワー半導体素子と第４パワー半導体素子との間のエミッタ電圧の変動をより一層打ち消すことができる。第３パワー半導体素子及び第４パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｅの寿命を延ばすことができる。また、第３パワー半導体素子及び第４パワー半導体素子のスイッチング動作の際に発生するノイズが第２ゲート導電パターン３６ｂに及ぼす悪影響が低減され得る。
実施の形態３．
図３４から図３８を参照して、実施の形態３のパワー半導体モジュール１ｆを説明する。本実施の形態のパワー半導体モジュール１ｆは、実施の形態２のパワー半導体モジュール１ｅと同様の構成を備えるが、以下の点で主に異なる。
パワー半導体モジュール１ｆでは、第３ゲート導電パターン３６ｃは、第１ゲート導電パターン３６の第１中央部と第２ゲート導電パターン３６ｂの第２中央部とを接続している。第１ゲート導電パターン３６の第１中央部は、第１ゲート導電パターン３６の長手方向（第１方向（ｘ方向））において第１ゲート導電パターン３６を三等分された部分に分けたときの中央部分である。第２ゲート導電パターン３６ｂの第２中央部は、第２ゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））において第２ゲート導電パターン３６ｂを三等分された部分に分けたときの中央部分である。
プリント配線基板３０は、第２コレクタ導電パターン３５ｆをさらに含む。第２コレクタ導電パターン３５ｆは、銅またはアルミニウムのような金属で形成されている。第２コレクタ導電パターン３５ｆは、絶縁基板３１の主面３１ｂ上に設けられている。第２コレクタ導電パターン３５ｆは、第３ゲート導電パターン３６ｃに対して、絶縁基板３１の縁３１ｆに近位している。第２コレクタ導電パターン３５ｆは、第３ゲート導電パターン３６ｃに対して、絶縁基板３１の縁３１ｅから遠位している。第２コレクタ導電パターン３５ｆは、第３ゲート導電パターン３６ｃに対して、第１電極端子４２、第２電極端子４４及び第２導電パッド３７から遠位している。
第１コレクタ導電パターン３５は、第３ゲート導電パターン３６ｃに対して、絶縁基板３１の縁３１ｅに近位している。第１コレクタ導電パターン３５は、第３ゲート導電パターン３６ｃに対して、絶縁基板３１の縁３１ｆから遠位している。第１コレクタ導電パターン３５は、第１電極端子４２、第２電極端子４４及び第２導電パッド３７に近位している。第１コレクタ導電パターン３５は、第３ゲート導電パターン３６ｃに対して、第１電極端子４２及び第２電極端子４４に近位している。第１コレクタ導電パターン３５と第２コレクタ導電パターン３５ｆとは、第１ゲート導電パターン３６、第２ゲート導電パターン３６ｂ及び第３ゲート導電パターン３６ｃから離間されており、かつ、第１ゲート導電パターン３６、第２ゲート導電パターン３６ｂ及び第３ゲート導電パターン３６ｃから電気的に絶縁されている。
第２コレクタ導電パターン３５ｆは、導電ポスト４０ｅに接続されている。導電ポスト４０ｅは、プリント配線基板３０を貫通している。導電ポスト４０ｅは、導電回路パターン１３と第２コレクタ導電パターン３５ｆとに電気的に接続されている。導電ポスト４０ｅは、はんだのような導電接合部材（図示せず）を用いて、導電回路パターン１３に固定されている。導電ポスト４０ｅは、はんだのような導電接合部材（図示せず）を用いて、第２コレクタ導電パターン３５ｆと第１導電パッド３４ｅとに固定されている。
本実施の形態のパワー半導体モジュール１ｆは、実施の形態２のパワー半導体モジュール１ｅと同様の以下の効果を奏する。
本実施の形態のパワー半導体モジュール１ｆでは、プリント配線基板３０は、第１ゲート導電パターン３６の第１中央部と第２ゲート導電パターン３６ｂの第２中央部とを接続する第３ゲート導電パターン３６ｃをさらに含む。そのため、パワー半導体モジュール１ｆの電力容量を増加させることができるとともに、パワー半導体モジュール１ｆの寿命を延ばすことができる。
実施の形態４．
図３９から図４４を参照して、実施の形態４のパワー半導体モジュール１ｇを説明する。本実施の形態のパワー半導体モジュール１ｇは、実施の形態１のパワー半導体モジュール１と同様の構成を備えるが、以下の点で主に異なる。
プリント配線基板３０は、第１導電パッド３４（図６を参照）に代えて、第２エミッタ導電パターン７２を含む。パワー半導体モジュール１ｇは、導電ブロック７４（図４２を参照）とゲート端子７０（図３９を参照）とをさらに備える。
第１コレクタ導電パターン３５と第２エミッタ導電パターン７２と第１ゲート導電パターン３６とは、絶縁基板３１の主面３１ａ上に設けられている。第１ゲート導電パターン３６が設けられている絶縁基板３１の主面３１ａが、導電回路パターン１３に面している。第１ゲート導電パターン３６が設けられている絶縁基板３１の主面３１ａが、絶縁板１２の主面１２ａに対向している。第１コレクタ導電パターン３５と第２エミッタ導電パターン７２と第１ゲート導電パターン３６とは、互いに離間されており、かつ、互いに電気的に絶縁されている。第２エミッタ導電パターン７２は、銅またはアルミニウムのような金属で形成されている。
第１エミッタ導電パターン３３と第２導電パッド３７とは、絶縁基板３１の主面３１ｂ上に設けられている。第１エミッタ導電パターン３３と第２導電パッド３７とは、互いに離間されており、かつ、互いに電気的に絶縁されている。
図４３及び図４４に示されるように、第１コレクタ導電パターン３５は、第１コレクタ導電パターン３５の長手方向（第１方向（ｘ方向））に沿って延在する第３縁３５ａを含む。第１コレクタ導電パターン３５の第３縁３５ａは、絶縁基板３１の縁３１ｃに近位する第１コレクタ導電パターン３５の縁である。絶縁基板３１の主面３１ｂの平面視において、第１コレクタ導電パターン３５の第３縁３５ａは、絶縁基板３１の縁３１ｃに沿って配置されている。第１コレクタ導電パターン３５の第３縁３５ａは、絶縁基板３１の長手方向（第１方向（ｘ方向））に延在している。
第１コレクタ導電パターン３５の第３縁３５ａに、第３縁３５ａから後退している第３後退部３５ｒが設けられている。第３後退部３５ｒによって第１コレクタ導電パターン３５から露出した絶縁基板３１の主面３１ａ上に、第２エミッタ導電パターン７２と第１ゲート導電パターン３６とが配置されている。絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６は、第２エミッタ導電パターン７２より、第１コレクタ導電パターン３５の第３縁３５ａに近位している。絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６は、第２エミッタ導電パターン７２より、第１エミッタ導電パターン３３の第１縁３３ａに近位している。絶縁基板３１の主面３１ｂの平面視において、第１ゲート導電パターン３６は、第２エミッタ導電パターン７２より、絶縁基板３１の縁３１ｃに近位している。
図４２に示されるように、第１コレクタ導電パターン３５は、第１導電ビア３８に接続されている。第１導電ビア３８は、絶縁基板３１を貫通している。第１導電ビア３８は、第１コレクタ導電パターン３５と第２導電パッド３７とを電気的に接続している。導電ブロック７４は、第１コレクタ導電パターン３５と導電回路パターン１３とを電気的に接続している。導電ブロック７４は、プリント配線基板３０を支持している。具体的には、導電ブロック７４は、はんだのような導電接合部材（図示せず）を用いて、第１コレクタ導電パターン３５と導電回路パターン１３とに固定されている。
図４１に示されるように、第１エミッタ導電パターン３３は、導電ポスト４０に接続されている。導電ポスト４０は、プリント配線基板３０を貫通している。導電ポスト４０は、第１エミッタ導電パターン３３と第２エミッタ導電パターン７２とに電気的に接続されている。パワー半導体素子２０ａ，２０ｂ，２０ｃのエミッタ電極２２は、第２エミッタ導電パターン７２に電気的に接続されている。具体的には、パワー半導体素子２０ａ，２０ｂ，２０ｃのエミッタ電極２２は、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材２５を用いて、第２エミッタ導電パターン７２に接合されている。
図３９、図４３及び図４４に示されるように、絶縁基板３１の主面３１ｂの平面視において、パワー半導体素子２０ａ，２０ｂ，２０ｃのゲート電極２３は、絶縁基板３１（プリント配線基板３０）に覆われている。絶縁基板３１の主面３１ｂの平面視において、ゲート端子７０は、絶縁基板３１（プリント配線基板３０）から露出している。ゲート端子７０は、例えば、ベース板１１上に載置された絶縁ブロック（図示せず）上に設けられている。ゲート端子７０は、例えば、銅またはアルミニウムのような金属で形成されている。ゲート端子７０は、第１ゲート導電パターン３６に電気的に接続されている。具体的には、ゲート端子７０は、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材（図示せず）を用いて、第１ゲート導電パターン３６に接合されている。
導電ワイヤ４９は、ゲート端子７０とゲート制御端子４８とにボンディングされている。ゲート端子７０は、導電ワイヤ４９を介して、ゲート制御端子４８に電気的に接続されている。パワー半導体素子２０ａ，２０ｂ，２０ｃのゲート電極２３は、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材２５を用いて、第１ゲート導電パターン３６に固定されている。
第１電極端子４２は、はんだのような導電接合部材４３を用いて、第１エミッタ導電パターン３３に固定されている。第１電極端子４２は、第１エミッタ導電パターン３３、導電ポスト４０及び第２エミッタ導電パターン７２を介して、パワー半導体素子２０ａ，２０ｂ，２０ｃのエミッタ電極２２に電気的に接続されている。第１電極端子４２は、エミッタ電極端子として機能する。
第２電極端子４４は、はんだのような導電接合部材４５を用いて、第２導電パッド３７に固定されている。第２電極端子４４は、第２導電パッド３７及び第１導電ビア３８、第１コレクタ導電パターン３５及び導電ブロック７４を介して、パワー半導体素子２０ａ，２０ｂ，２０ｃのコレクタ電極２１に電気的に接続されている。第１電極端子４２は、コレクタ電極端子として機能する。
エミッタ制御端子４６は、導電ワイヤ４７、第１エミッタ導電パターン３３、導電ポスト４０、第２エミッタ導電パターン７２を介して、パワー半導体素子２０ａ，２０ｂ，２０ｃのエミッタ電極２２に電気的に接続されている。ゲート制御端子４８は、導電ワイヤ４９、ゲート端子７０、第１ゲート導電パターン３６を介して、パワー半導体素子２０ａ，２０ｂ，２０ｃのゲート電極２３に電気的に接続されている。
本実施の形態のパワー半導体モジュール１ｇは、実施の形態１のパワー半導体モジュール１と同様の以下の効果を奏する。
本実施の形態のパワー半導体モジュール１ｇは、絶縁回路基板１０と、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と、第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）と、プリント配線基板３０とを備える。絶縁回路基板１０は、第１主面（主面１２ａ）を含む絶縁板１２と、絶縁板１２の第１主面上に設けられている導電回路パターン１３とを含む。第１パワー半導体素子は、第１エミッタ電極（例えば、パワー半導体素子２０ａのエミッタ電極２２）と、第１ゲート電極（例えば、パワー半導体素子２０ａのゲート電極２３）とを含む。第２パワー半導体素子は、第２エミッタ電極（例えば、パワー半導体素子２０ｃのエミッタ電極２２）と、第２ゲート電極（例えば、パワー半導体素子２０ｃのゲート電極２３）とを含む。プリント配線基板３０は、絶縁板１２の第１主面に対向して配置されている。プリント配線基板３０は、絶縁基板３１と、第１エミッタ導電パターン３３と、第１ゲート導電パターン３６とを含む。絶縁基板３１は、第２主面（例えば、主面３１ｂ）と第２主面とは反対側の第３主面（例えば、主面３１ａ）とを含む。第１パワー半導体素子及び第２パワー半導体素子は、導電回路パターン１３に固定されている。
第１エミッタ電極（例えば、パワー半導体素子２０ａのエミッタ電極２２）及び第２エミッタ電極（例えば、パワー半導体素子２０ｃのエミッタ電極２２）は、第１エミッタ導電パターン３３に電気的に接続されている。第１ゲート電極（例えば、パワー半導体素子２０ａのゲート電極２３）及び第２ゲート電極（例えば、パワー半導体素子２０ｃのゲート電極２３）は、第１ゲート導電パターン３６に電気的に接続されている。第１エミッタ導電パターン３３は、第２主面（例えば、主面３１ｂ）上に設けられている。第１ゲート導電パターン３６は、第３主面（例えば、主面３１ａ）上に設けられている。第１ゲート導電パターン３６は、第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されている。第１ゲート導電パターン３６は、絶縁基板３１の縁３１ｃに沿って配置されている。
パワー半導体モジュール１ｇは、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）に加えて、第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）を備えている。そのため、パワー半導体モジュール１ｇの電力容量を増加させることができる。
また、第１ゲート導電パターン３６は、絶縁基板３１の第３主面（例えば、主面３１ａ）の平面視において第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されている。そのため、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のエミッタ電圧の変動の少なくとも一部は、第１パワー半導体素子（例えば、パワー半導体素子２０ａ）と第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）との間のゲート電圧の変動によって打ち消される。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｇの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｇでは、第３主面（例えば、主面３１ａ）は、導電回路パターン１３に面している。そのため、パワー半導体モジュール１ｇの電力容量を増加させることができるとともに、パワー半導体モジュール１ｇの寿命を延ばすことができる。
実施の形態５．
図４５から図４８を参照して、実施の形態５のパワー半導体モジュール１ｈを説明する。本実施の形態のパワー半導体モジュール１ｈは、実施の形態１のパワー半導体モジュール１と同様の構成を備えるが、以下の点で主に異なる。
図４６及び図４７を参照して、プリント配線基板３０は、絶縁基板３１の主面３１ａと主面３１ｂとの間に配置されている少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）を含む。少なくとも一つの内側ゲート導電パターンは、複数の内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）であってもよい。本実施の形態では、少なくとも一つの内側ゲート導電パターンは、内側ゲート導電パターン８１ｂ，８１ｃである。内側ゲート導電パターン８１ｂ，８１ｃは、プリント配線基板３０の厚さ方向（ｚ方向）において、第１エミッタ導電パターン３３と第１ゲート導電パターン３６とから離間されている。少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）は、銅またはアルミニウムのような金属で形成されている。プリント配線基板３０は、例えば、多層銅張積層板である。
図４５から図４８を参照して、少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）は、複数のパワー半導体素子２０ａ，２０ｂ，２０ｃの少なくとも一つに対応して設けられている。例えば、内側ゲート導電パターン８１ｂは、パワー半導体素子２０ｂに対応して設けられている。内側ゲート導電パターン８１ｃは、パワー半導体素子２０ｃに対応して設けられている。絶縁基板３１の主面３１ｂの平面視において、内側ゲート導電パターン８１ｂは、パワー半導体素子２０ｂに重なってもよい。絶縁基板３１の主面３１ｂの平面視において、内側ゲート導電パターン８１ｃは、パワー半導体素子２０ｃに重なってもよい。
図４６及び図４７を参照して、少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）は、第１ゲート導電パターン３６に電気的に接続されている。例えば、内側ゲート導電パターン８１ｂは、導電ビア８２ｂを用いて、第１ゲート導電パターン３６に電気的に接続されている。内側ゲート導電パターン８１ｃは、導電ビア８２ｃを用いて、第１ゲート導電パターン３６に電気的に接続されている。導電ビア８２ｂ，８２ｃは、例えば、銅またはアルミニウムのような金属で形成されている。
少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）は、絶縁基板３１の主面３１ｂの平面視において第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されている。特定的には、絶縁基板３１の主面３１ｂの平面視において、内側ゲート導電パターン８１ｂ，８１ｃは、第１エミッタ導電パターン３３の第１縁３３ａに重なっている。さらに特定的には、絶縁基板３１の主面３１ｂの平面視において、内側ゲート導電パターン８１ｂ，８１ｃの短手方向（例えば、第１ゲート導電パターン３６の短手方向、第２方向（ｙ方向））における内側ゲート導電パターン８１ｂ，８１ｃの中心線は、第１エミッタ導電パターン３３の第１縁３３ａに重なっている。
図４５及び図４８を参照して、少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）の幅ｗigは、第１エミッタ導電パターン３３のうち、絶縁基板３１の主面３１ｂの平面視において第１ゲート導電パターン３６の長手方向（第１方向（ｘ方向））で第１ゲート導電パターン３６に対応する第１部分３３ｐの幅ｗe1（図６を参照）より小さい。そのため、少なくとも一つの内側ゲート導電パターンの寄生インダクタンスを、第１エミッタ導電パターン３３の寄生インダクタンス６０，６１（図７を参照）よりも大きくすることができる。少なくとも一つの内側ゲート導電パターンの幅ｗigは、第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1の二分の一以下であってもよく、第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1の三分の一以下であってもよく、第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1の四分の一以下であってもよく、第１エミッタ導電パターン３３の第１部分３３ｐの幅ｗe1の五分の一以下であってもよい。
少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）の幅ｗigは、第１ゲート導電パターン３６の第１幅ｗg1より大きくてもよい。少なくとも一つの内側ゲート導電パターンの幅ｗigは、第１ゲート導電パターン３６の第１幅ｗg1に等しくてもよいし、第１ゲート導電パターン３６の第１幅ｗg1より小さくてもよい。少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）の第１幅ｗigは、少なくとも一つの内側ゲート導電パターンの短手方向（第１ゲート導電パターン３６の短手方向、第２方向（ｙ方向））における少なくとも一つの内側ゲート導電パターンの長さとして定義される。
少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）は、第１ゲート導電パターン３６より、第１エミッタ導電パターン３３の近くに配置されている。第１エミッタ導電パターン３３を流れる主電流５５が少なくとも一つの内側ゲート導電パターンにおいて形成する磁束Φは、主電流５５が第１ゲート導電パターン３６において形成する磁束Φより大きい。少なくとも一つの内側ゲート導電パターンに発生する第２誘導起電力は、第１ゲート導電パターン３６に発生する第２誘導起電力より大きくなる。
図４９から図５１を参照して、本実施の形態の第１変形例では、プリント配線基板３０は、絶縁基板３１の主面３１ａと主面３１ｂとの間に配置されているシールドパターン８４をさらに含む。シールドパターン８４は、例えば、パワー半導体素子２０ａに対応して設けられている。絶縁基板３１の主面３１ｂの平面視において、シールドパターン８４は、パワー半導体素子２０ａに重なってもよい。シールドパターン８４は、第１ゲート導電パターン３６から電気的に絶縁されている。シールドパターン８４は、第１エミッタ導電パターン３３から電気的に絶縁されている。
シールドパターン８４は、絶縁基板３１の主面３１ｂの平面視において第１エミッタ導電パターン３３の第１縁３３ａに沿って配置されている。特定的には、絶縁基板３１の主面３１ｂの平面視において、シールドパターン８４は、第１エミッタ導電パターン３３の第１縁３３ａに重なっている。さらに特定的には、絶縁基板３１の主面３１ｂの平面視において、シールドパターン８４の短手方向（例えば、第１ゲート導電パターン３６の短手方向、第２方向（ｙ方向））におけるシールドパターン８４の中心線は、第１エミッタ導電パターン３３の第１縁３３ａに重なっている。
シールドパターン８４の幅ｗsは、第１ゲート導電パターン３６の第１幅ｗg1に等しいまたはより大きい。そのため、シールドパターン８４は、第１エミッタ導電パターン３３を流れる主電流５５が形成する磁束Φの少なくとも一部を遮蔽する。シールドパターン８４は、シールドパターン８４に対応する第１ゲート導電パターン３６の部分において磁束Φを減少させる。シールドパターン８４は、第１ゲート導電パターン３６の当該部分に発生する第２誘導起電力を減少させる。シールドパターン８４の幅ｗsは、シールドパターン８４の短手方向（第１ゲート導電パターン３６の短手方向、第２方向（ｙ方向））におけるシールドパターン８４の長さとして定義される。
シールドパターン８４の幅ｗsは、少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）の幅ｗig（図４８を参照）に等しくてもよい。シールドパターン８４の幅ｗsは、少なくとも一つの内側ゲート導電パターンの幅ｗigより大きくてもよい。シールドパターン８４の幅ｗsは、第１エミッタ導電パターン３３のうち、絶縁基板３１の主面３１ｂの平面視において第１ゲート導電パターン３６の長手方向（第１方向（ｘ方向））で第１ゲート導電パターン３６に対応する第１部分３３ｐの幅ｗe1（図６を参照）より小さい。
図５２を参照して、本実施の形態の第２変形例では、少なくとも一つの内側ゲート導電パターンは、第１パワー半導体素子（例えば、パワー半導体素子２０ｂ）に対応して設けられている第１内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ）と、第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）に対応して設けられている第２内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｃ）とを含む。第２主面（例えば、主面３１ａ）と第３主面（例えば、主面３１ｂ）とが互いに離間されている方向（絶縁基板３１の厚さ方向、ｚ方向）において、第１エミッタ導電パターン３３と第１内側ゲート導電パターンとの間の第１距離は、第１エミッタ導電パターン３３と第２内側ゲート導電パターンとの間の第２距離と異なっている。
例えば、第２主面（例えば、主面３１ａ）と第３主面（例えば、主面３１ｂ）とが互いに離間されている方向（絶縁基板３１の厚さ方向、ｚ方向）において、第１エミッタ導電パターン３３と第１内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ）との間の第１距離は、第１エミッタ導電パターン３３と第２内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｃ）との間の第２距離より大きい。第１内側ゲート導電パターンは、内側ゲート導電パターン８１ｃより遠くに配置されている。第１エミッタ導電パターン３３を流れる主電流５５が第１内側ゲート導電パターンにおいて形成する磁束Φは、主電流５５が第２内側ゲート導電パターンにおいて形成する磁束Φより小さい。第１内側ゲート導電パターンに発生する第２誘導起電力は、第２内側ゲート導電パターンに発生する第２誘導起電力より小さくなる。
本実施の形態のパワー半導体モジュール１ｈは、実施の形態１のパワー半導体モジュール１の効果に加えて、以下の効果を奏する。
本実施の形態のパワー半導体モジュール１ｈでは、プリント配線基板３０は、絶縁基板３１の第２主面（例えば、主面３１ａ）と第３主面（例えば、主面３１ｂ）との間に配置されている少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）を含む。少なくとも一つの内側ゲート導電パターンは、第１パワー半導体素子（例えば、パワー半導体素子２０ｂ）または第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）の少なくとも一つに対応して設けられている。少なくとも一つの内側ゲート導電パターンは、第１ゲート導電パターン３６に電気的に接続されている。少なくとも一つの内側ゲート導電パターンは、絶縁基板３１の第３主面の平面視においてエミッタ導電パターン（第１エミッタ導電パターン３３）の第１縁３３ａに沿って配置されている。
そのため、少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ，８１ｃ）は、第１ゲート導電パターン３６より、第１エミッタ導電パターン３３の近くに配置されている。少なくとも一つの内側ゲート導電パターンに発生する第２誘導起電力は増加し得る。第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動が第１パワー半導体素子と第２パワー半導体素子との間のゲート電圧の変動によってより適切に打ち消されるように、第１パワー半導体素子と第２パワー半導体素子との間のゲート電圧は調整され得る。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｈの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｈでは、少なくとも一つの内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ）は、第１パワー半導体素子（例えば、パワー半導体素子２０ｂ）に対応して設けられている。プリント配線基板３０は、絶縁基板３１の第２主面（例えば、主面３１ａ）と第３主面（例えば、主面３１ｂ）との間に配置されているシールドパターン８４をさらに含む。シールドパターン８４は、第２パワー半導体素子（例えば、パワー半導体素子２０ａ）に対応して設けられている。シールドパターン８４は、第１ゲート導電パターン３６から電気的に絶縁されている。シールドパターン８４は、絶縁基板３１の第３主面の平面視においてエミッタ導電パターン（第１エミッタ導電パターン３３）の第１縁３３ａに沿って配置されている。
シールドパターン８４は、シールドパターン８４に対応する第１ゲート導電パターン３６の部分において、第１エミッタ導電パターン３３を流れる主電流５５が形成する磁束Φを減少させる。シールドパターン８４は、第１ゲート導電パターン３６の当該部分に発生する第２誘導起電力を減少させる。第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動が第１パワー半導体素子と第２パワー半導体素子との間のゲート電圧の変動によってより適切に打ち消されるように、第１パワー半導体素子と第２パワー半導体素子との間のゲート電圧は調整され得る。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｈの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｈでは、少なくとも一つの内側ゲート導電パターンは、第１パワー半導体素子（例えば、パワー半導体素子２０ｂ）に対応して設けられている第１内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｂ）と、第２パワー半導体素子（例えば、パワー半導体素子２０ｃ）に対応して設けられている第２内側ゲート導電パターン（例えば、内側ゲート導電パターン８１ｃ）とを含む。第２主面（例えば、主面３１ａ）と第３主面（例えば、主面３１ｂ）とが互いに離間されている方向（絶縁基板３１の厚さ方向、ｚ方向）において、エミッタ導電パターン（第１エミッタ導電パターン３３）と第１内側ゲート導電パターンとの間の第１距離は、エミッタ導電パターンと第２内側ゲート導電パターンとの間の第２距離と異なっている。
そのため、第１パワー半導体素子と第２パワー半導体素子との間のエミッタ電圧の変動が第１パワー半導体素子と第２パワー半導体素子との間のゲート電圧の変動によってより適切に打ち消されるように、第１パワー半導体素子と第２パワー半導体素子との間のゲート電圧は調整され得る。第１パワー半導体素子及び第２パワー半導体素子のコレクタ－エミッタ間電流が急増することが防止される。パワー半導体モジュール１ｈの寿命を延ばすことができる。
実施の形態６．
本実施の形態は、上述した実施の形態１から実施の形態５のパワー半導体モジュール１，１ｅ，１ｆ，１ｇ，１ｈを電力変換装置に適用したものである。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態５として、三相のインバータに本開示のパワー半導体モジュール１，１ｅ，１ｆ，１ｇ，１ｈを適用した場合について説明する。
図５３に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は、特に限定されないが、例えば、直流系統、太陽電池または蓄電池で構成されてもよいし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成されてもよい。電源１００は、直流系統から出力される直流電力を別の直流電力に変換するＤＣ／ＤＣコンバータによって構成されてもよい。
電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図５３に示されるように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１を制御する制御信号を主変換回路２０１に出力する制御回路２０３とを備えている。
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子（図示せず）と還流ダイオード（図示せず）を備えている。スイッチング素子が電源１００から供給される電圧をスイッチングすることによって、主変換回路２０１は、電源１００から供給される直流電力を交流電力に変換して、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態の主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードとから構成され得る。主変換回路２０１の各スイッチング素子の少なくともいずれかは、上述した実施の形態１から実施の形態５のいずれかのパワー半導体モジュール１，１ｅ，１ｆ，１ｇ，１ｈに相当する半導体装置２０２が有するスイッチング素子である。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
また、主変換回路２０１は、各スイッチング素子を駆動する駆動回路（図示せず）を備えている。駆動回路は、半導体装置２０２に内蔵されていてもよいし、半導体装置２０２の外部に設けられてもよい。駆動回路は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成して、主変換回路２０１のスイッチング素子の制御電極に駆動信号を供給する。具体的には、制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
制御回路２０３は、負荷３００に電力が供給されるように主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、負荷３００に出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって、主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路２０１が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
本実施の形態の電力変換装置では、主変換回路２０１を構成する半導体装置２０２として、実施の形態１から実施の形態５のいずれかのパワー半導体モジュール１，１ｅ，１ｆ，１ｇ，１ｈが適用される。そのため、電力変換装置の電力容量を増加させるとともに、電力変換装置の寿命を延ばすことができる。
本実施の形態では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では２レベルの電力変換装置としたが、３レベルの電力変換装置またはマルチレベルの電力変換装置であってもよいし、電力変換装置が単相負荷に電力を供給する場合には、単相のインバータに本開示が適用されてもよい。電力変換装置が直流負荷等に電力を供給する場合には、ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに本開示が適用され得る。
本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
今回開示された実施の形態１から実施の形態６及びそれらの変形例はすべての点で例示であって制限的なものではないと考えられるべきである。矛盾のない限り、今回開示された実施の形態１から実施の形態６及びそれらの変形例の少なくとも２つを組み合わせてもよい。本開示の範囲は、上記した説明ではなく請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
１，１ｅ，１ｆ，１ｇ，１ｈ パワー半導体モジュール、１０ 絶縁回路基板、１１ ベース板、１２ 絶縁板、１２ａ 主面、１３ 導電回路パターン、１５，２５，４３，４５ 導電接合部材、２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ パワー半導体素子、２１ コレクタ電極、２２ エミッタ電極、２３ ゲート電極、３０ プリント配線基板、３１ 絶縁基板、３１ａ，３１ｂ 主面、３１ｃ，３１ｄ，３１ｅ，３１ｆ 縁、３３ 第１エミッタ導電パターン、３３ａ 第１縁、３３ｂ 第２縁、３３ｈ 第１後退部、３３ｊ 第２後退部、３３ｐ 第１部分、３３ｑ 第２部分、３３ｓ 第１スリット、３３ｔ 第２スリット、３４，３４ｅ 第１導電パッド、３５ 第１コレクタ導電パターン、３５ａ 第３縁、３５ｆ 第２コレクタ導電パターン、３５ｒ 第３後退部、３６ 第１ゲート導電パターン、３６ｂ 第２ゲート導電パターン、３６ｃ 第３ゲート導電パターン、３７ 第２導電パッド、３８ 第１導電ビア、４０，４０ｅ 導電ポスト、４２ 第１電極端子、４４ 第２電極端子、４６ エミッタ制御端子、４７，４９，５０，５０ｅ 導電ワイヤ、４８ ゲート制御端子、５５，５５ｂ 主電流、６０，６１，６５，６６ 寄生インダクタンス、６２，６３ 第１誘導起電力、６７，６８ 第２誘導起電力、７０ ゲート端子、７２ 第２エミッタ導電パターン、７４ 導電ブロック、８１ｂ，８１ｃ 内側ゲート導電パターン、８２ｂ，８２ｃ 導電ビア、８４ シールドパターン、１００ 電源、２００ 電力変換装置、２０１ 主変換回路、２０２ 半導体装置、２０３ 制御回路、３００ 負荷。

Claims (20)

  1. 第１主面を含む絶縁板と、前記第１主面上に設けられている導電パターンとを含む絶縁回路基板と、
    第１エミッタ電極と、第１ゲート電極とを含む第１パワー半導体素子と、
    第２エミッタ電極と、第２ゲート電極とを含む第２パワー半導体素子と、
    前記第１主面に対向して配置されているプリント配線基板とを備え、
    前記プリント配線基板は、絶縁基板と、エミッタ導電パターンと、第１ゲート導電パターンとを含み、
    前記絶縁基板は、第２主面と、前記第２主面とは反対側の第３主面とを含み、
    前記第１パワー半導体素子及び前記第２パワー半導体素子は、前記導電パターンに固定されており、
    前記第１エミッタ電極及び前記第２エミッタ電極は、前記エミッタ導電パターンに主電流が流れる方向に沿って順次電気的に接続されており、
    前記第１ゲート電極及び前記第２ゲート電極は、前記第１ゲート導電パターンに前記エミッタ導電パターンに前記主電流が流れる前記方向に沿って順次電気的に接続されており、
    前記エミッタ導電パターンは、前記第２主面上に設けられており、
    前記第１ゲート導電パターンは、前記第３主面上に設けられており、かつ、前記第３主面の平面視において前記エミッタ導電パターンの前記主電流が流れる前記方向に沿う第１縁に沿って配置されている、パワー半導体モジュール。
  2. 前記第１ゲート導電パターンの第１長手方向に垂直な断面における、前記第１ゲート導電パターンと前記エミッタ導電パターンとの間の第１最大距離は、３．０ｍｍ以下である、請求項１に記載のパワー半導体モジュール。
  3. 前記第３主面の前記平面視において、前記第１ゲート導電パターンの第１短手方向における第１中心線と前記エミッタ導電パターンとの間の第２最大距離は、前記絶縁基板の厚さの７倍以下である、請求項１または請求項２に記載のパワー半導体モジュール。
  4. 前記第３主面の前記平面視において、前記第１ゲート導電パターンと前記エミッタ導電パターンとの間の第３最大距離は、前記絶縁基板の厚さの５倍以下である、請求項１から請求項３のいずれか一項に記載のパワー半導体モジュール。
  5. 前記第３主面の前記平面視において、前記第１ゲート導電パターンは、前記エミッタ導電パターンの前記第１縁に重なっている、請求項１または請求項２に記載のパワー半導体モジュール。
  6. 前記第３主面の前記平面視において、前記第１ゲート導電パターンの短手方向における前記第１ゲート導電パターンの中心線は、前記エミッタ導電パターンの前記第１縁に重なっている、請求項５に記載のパワー半導体モジュール。
  7. 前記エミッタ導電パターンに、前記エミッタ導電パターンの前記第１縁に沿う第１スリットが設けられている、請求項１から請求項６のいずれか一項に記載のパワー半導体モジュール。
  8. 前記第１ゲート導電パターンの第１幅は、前記エミッタ導電パターンのうち、前記エミッタ導電パターンの前記第１縁と前記第１スリットとの間の第１領域の第２幅より広い、請求項７に記載のパワー半導体モジュール。
  9. 前記エミッタ導電パターンの前記第１縁に、前記第１縁から後退している少なくとも一つの第１後退部が設けられている、請求項１から請求項６のいずれか一項に記載のパワー半導体モジュール。
  10. 前記少なくとも一つの第１後退部は、複数の第１後退部であり、
    前記複数の第１後退部は、前記第１パワー半導体素子と前記第２パワー半導体素子とに対応するように、前記エミッタ導電パターンの前記第１縁に設けられている、請求項９に記載のパワー半導体モジュール。
  11. 前記エミッタ導電パターンの前記第１縁と前記第１ゲート導電パターンとは、前記第１パワー半導体素子及び前記第２パワー半導体素子に沿って配置されている、請求項１から請求項１０のいずれか一項に記載のパワー半導体モジュール。
  12. 前記第２主面は、前記導電パターンに面している、請求項１から請求項１１のいずれか一項に記載のパワー半導体モジュール。
  13. 前記第３主面は、前記導電パターンに面している、請求項１から請求項１１のいずれか一項に記載のパワー半導体モジュール。
  14. 前記第１ゲート導電パターンの第１幅は、前記エミッタ導電パターンのうち、前記第３主面の前記平面視において前記第１ゲート導電パターンの第１長手方向で前記第１ゲート導電パターンに対応する第１部分の幅より小さい、請求項１に記載のパワー半導体モジュール。
  15. 第３エミッタ電極と、第３ゲート電極とを含む第３パワー半導体素子と、
    第４エミッタ電極と、第４ゲート電極とを含む第４パワー半導体素子とをさらに備え、
    前記プリント配線基板は、前記第１ゲート導電パターンに電気的に接続されている第２ゲート導電パターンをさらに含み、
    前記第３パワー半導体素子及び前記第４パワー半導体素子は、前記導電パターンに固定されており、
    前記第３エミッタ電極及び前記第４エミッタ電極は、前記エミッタ導電パターンに電気的に接続されており、
    前記第３ゲート電極及び前記第４ゲート電極は、前記第２ゲート導電パターンに電気的に接続されており、
    前記第２ゲート導電パターンは、前記第３主面上に設けられており、かつ、前記第３主面の前記平面視において、前記第１縁とは反対側の前記エミッタ導電パターンの第２縁に沿って配置されている、請求項１から請求項１４のいずれか一項に記載のパワー半導体モジュール。
  16. 前記プリント配線基板は、前記第１ゲート導電パターンの第１端と前記第２ゲート導電パターンの第２端とを接続する第３ゲート導電パターンをさらに含む、請求項１５に記載のパワー半導体モジュール。
  17. 前記プリント配線基板は、前記第２主面と前記第３主面との間に配置されている少なくとも一つの内側ゲート導電パターンを含み、
    前記少なくとも一つの内側ゲート導電パターンは、前記第１パワー半導体素子または前記第２パワー半導体素子の少なくとも一つに対応して設けられており、前記第１ゲート導電パターンに電気的に接続されており、かつ、前記第３主面の前記平面視において前記エミッタ導電パターンの前記第１縁に沿って配置されている、請求項１から請求項１６のいずれか一項に記載のパワー半導体モジュール。
  18. 前記少なくとも一つの内側ゲート導電パターンは、前記第１パワー半導体素子に対応して設けられており、
    前記プリント配線基板は、前記第２主面と前記第３主面との間に配置されているシールドパターンをさらに含み、
    前記シールドパターンは、前記第２パワー半導体素子に対応して設けられており、前記第１ゲート導電パターンから電気的に絶縁されており、かつ、前記第３主面の前記平面視において前記エミッタ導電パターンの前記第１縁に沿って配置されている、請求項１７に記載のパワー半導体モジュール。
  19. 前記少なくとも一つの内側ゲート導電パターンは、前記第１パワー半導体素子に対応して設けられている第１内側ゲート導電パターンと、前記第２パワー半導体素子に対応して設けられている第２内側ゲート導電パターンとを含み、
    前記第２主面と前記第３主面とが互いに離間されている方向において、前記エミッタ導電パターンと前記第１内側ゲート導電パターンとの間の第１距離は、前記エミッタ導電パターンと前記第２内側ゲート導電パターンとの間の第２距離と異なっている、請求項１７に記載のパワー半導体モジュール。
  20. 請求項１から請求項１９のいずれか一項に記載の前記パワー半導体モジュールを有し、入力される電力を変換して出力する主変換回路と、
    前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路とを備える、電力変換装置。
JP2022533116A 2020-07-08 2021-03-19 パワー半導体モジュール及び電力変換装置 Active JP7170943B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020117644 2020-07-08
JP2020117644 2020-07-08
PCT/JP2021/011484 WO2022009482A1 (ja) 2020-07-08 2021-03-19 パワー半導体モジュール及び電力変換装置

Publications (2)

Publication Number Publication Date
JPWO2022009482A1 JPWO2022009482A1 (ja) 2022-01-13
JP7170943B2 true JP7170943B2 (ja) 2022-11-14

Family

ID=79552847

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022533116A Active JP7170943B2 (ja) 2020-07-08 2021-03-19 パワー半導体モジュール及び電力変換装置

Country Status (2)

Country Link
JP (1) JP7170943B2 (ja)
WO (1) WO2022009482A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024013857A1 (ja) * 2022-07-12 2024-01-18 三菱電機株式会社 半導体装置および電力変換装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141463A (ja) 2000-10-31 2002-05-17 Mitsubishi Electric Corp 半導体モジュール
JP2009064852A (ja) 2007-09-05 2009-03-26 Okutekku:Kk 半導体装置及び半導体装置の製造方法
JP2009231690A (ja) 2008-03-25 2009-10-08 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
WO2018193929A1 (ja) 2017-04-19 2018-10-25 三菱電機株式会社 半導体モジュールおよび電力変換装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3085453B2 (ja) * 1996-09-06 2000-09-11 株式会社日立製作所 半導体モジュール及びこれを用いたインバータ装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141463A (ja) 2000-10-31 2002-05-17 Mitsubishi Electric Corp 半導体モジュール
JP2009064852A (ja) 2007-09-05 2009-03-26 Okutekku:Kk 半導体装置及び半導体装置の製造方法
JP2009231690A (ja) 2008-03-25 2009-10-08 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
WO2018193929A1 (ja) 2017-04-19 2018-10-25 三菱電機株式会社 半導体モジュールおよび電力変換装置

Also Published As

Publication number Publication date
WO2022009482A1 (ja) 2022-01-13
JPWO2022009482A1 (ja) 2022-01-13

Similar Documents

Publication Publication Date Title
WO2018143429A1 (ja) 電力用半導体モジュールおよび電力変換装置
US10121732B2 (en) Semiconductor device and electric power conversion device having relay terminal directly fixed to an insulating film of base plate
JP6288769B2 (ja) 半導体パワーモジュール、電力変換装置、およびこれを用いた移動体
US11271043B2 (en) Semiconductor module and power conversion apparatus
WO2019021731A1 (ja) 半導体モジュール
JPWO2014122877A1 (ja) 半導体装置
JP7070149B2 (ja) スイッチング回路
WO2020021843A1 (ja) 半導体装置
CN112054739A (zh) 用于并联相桥开关的dc逆变器/转换器电流平衡
JP7170943B2 (ja) パワー半導体モジュール及び電力変換装置
US11127603B2 (en) Semiconductor module and power conversion device
JP6896831B2 (ja) 半導体モジュールおよび電力変換装置
WO2020157963A1 (ja) 半導体装置および電力変換装置
JP6899976B1 (ja) パワー半導体モジュール及び電力変換装置
JPWO2018180580A1 (ja) 半導体装置および電力変換装置
JP6698968B1 (ja) 半導体装置および電力変換装置
WO2020071098A1 (ja) 半導体モジュール
WO2022259426A1 (ja) 半導体モジュールおよび電力変換装置
WO2018189948A1 (ja) 半導体モジュール、半導体モジュールの製造方法および電力変換装置
WO2019229894A1 (ja) 半導体モジュールおよび電力変換装置
US20230207534A1 (en) Semiconductor device and power conversion apparatus
US20230163052A1 (en) Semiconductor device and power conversion device
WO2024013857A1 (ja) 半導体装置および電力変換装置
WO2023140077A1 (ja) 半導体装置および半導体装置を備えたインバータ
US20230017535A1 (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220602

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20220602

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220712

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220902

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221101

R150 Certificate of patent or registration of utility model

Ref document number: 7170943

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150