WO2019021731A1 - 半導体モジュール - Google Patents

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WO2019021731A1
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俊介 荒井
真二 平光
拓生 長瀬
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株式会社デンソー
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    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Definitions

  • the present disclosure relates to a semiconductor module including a plurality of switching elements connected in parallel to one another.
  • Patent Document 1 discloses a semiconductor module including a plurality of switching elements connected in parallel to one another.
  • the switching element has a gate electrode, and a first main electrode and a second main electrode through which a main current flows.
  • the semiconductor module includes a first main terminal and a second main terminal as external connection terminals in addition to the switching element.
  • the above-described semiconductor module incorporates, for example, two switching elements.
  • the two switching elements are simultaneously driven by one driver.
  • one of the two switching elements is referred to as a first switching element, and the other is referred to as a second switching element.
  • the semiconductor module includes one each of the first main terminal and the second main terminal.
  • the first main terminal and the second main terminal are arranged side by side along the direction in which the two switching elements are arranged. In the above-mentioned arrangement direction, the first main terminal is disposed biased to the first switching element side, and the second main terminal is disposed biased to the second switching element side.
  • An object of the present disclosure is to provide a semiconductor module capable of suppressing current imbalance at the time of switching.
  • a semiconductor module includes a gate electrode, and a plurality of switching elements connected in parallel with each other and including a first main electrode and a second main electrode through which a main current flows, and an external connection terminal. Formed between each of the first main electrodes and the first main terminal as a current path between the first main terminal and the second main terminal, and the first main terminal and the second main terminal through the switching element And a second current path formed between each of the first and second main electrodes and the second main terminal.
  • Lsn be the self-inductance of the optional current path which is the second current path in the optional switching element
  • Mn be the mutual inductance between the other current paths excluding the optional current path and the optional current path
  • Ln be the sum of Mn and Lsn
  • the inventors of the present invention have intensively studied, and it is apparent that not only the difference in self-inductance of the second current path but also the difference in mutual inductance between the second current path and the other current paths is a factor of the difference in parasitic inductance. It became.
  • the switching element and the current path are disposed taking into consideration not only the self-inductance Lsn of the second current path but also the mutual inductance Mn between the second current path and another current path, taking advantage of the above knowledge. There is. Therefore, it is possible to suppress the unbalance of the gate voltages in the plurality of switching elements at the time of switching, and hence the current unbalance.
  • a semiconductor module includes a first main electrode formed on one side and a second main electrode and a gate electrode formed on the back side opposite to the one side, each side Are arranged side by side so that they are on the same side, and two switching elements connected in parallel with each other, first main terminals and second main terminals as external connection terminals, and two first main terminals are connected.
  • a second conductor plate connected to the A second connection portion, which is a connection portion between the second main terminal and the second conductor plate, is provided between two switching elements in the direction in which the two switching elements are arranged.
  • the first connection portion which is a connection portion between the first main terminal and the first conductor plate, is provided on both sides in the alignment direction with respect to the second connection portion.
  • two first main terminals are arranged to sandwich the second main terminal therebetween, so that deviation of the arrangement of the main terminals can be suppressed, and the unbalance of the inductance sum can be reduced. it can. Therefore, current imbalance of the plurality of switching elements at the time of switching can be suppressed.
  • a semiconductor module includes a first main electrode formed on one side and a second main electrode and a gate electrode formed on the back side opposite to the one side, each side Are arranged side by side on the same side, and two switching elements connected in parallel with each other, a first main terminal and a second main terminal as an external connection terminal, and a first main terminal are connected in series And a first conductor plate in which first main electrodes of two switching elements are electrically connected together, and two second main terminals are connected in series, and the second main electrodes of two switching elements are both electrically And a second conductor plate connected to the A first connection portion, which is a connection portion between the first main terminal and the first conductor plate, is provided between two switching elements in the alignment direction of the two switching elements.
  • the second connection portion which is a connection portion between the second main terminal and the second conductor plate, is provided on both sides in the alignment direction with respect to the first connection portion.
  • two second main terminals are disposed to sandwich the first main terminal between them, so that the imbalance of the arrangement of the main terminals can be suppressed and the unbalance of the inductance sum can be reduced. it can. Therefore, current imbalance of the plurality of switching elements at the time of switching can be suppressed.
  • a semiconductor module includes, as an external connection terminal, two switching elements including a gate electrode, and a first main electrode and a second main electrode through which a main current flows.
  • the first connection portion which is a connection portion between the first main terminal and the first conductor portion, and the second connection portion which is a connection portion between the second main terminal and the second conductor portion are arranged in the direction in which the two switching elements are arranged. Are provided between the two switching elements.
  • the first connecting portion and the second connecting portion are respectively provided between two switching elements in the arrangement direction of the two switching elements, one first main terminal and one second main terminal are provided.
  • the deviation of the arrangement of the main terminals is suppressed and the imbalance of the inductance sum is reduced. can do. Therefore, it is possible to suppress the current unbalance of the plurality of switching elements at the time of switching while reducing the number of main terminals.
  • FIG. 1 is a view showing a schematic configuration of a power conversion device to which the semiconductor module of the first embodiment is applied.
  • FIG. 2 is a plan view showing the semiconductor module of the first embodiment.
  • FIG. 3 is a cross-sectional view taken along the line III-III in FIG.
  • FIG. 4 is a cross-sectional view taken along line IV-IV of FIG.
  • FIG. 5 is a plan view seen from the main terminal side.
  • FIG. 6 is an equivalent circuit diagram considering an inductance.
  • FIG. 7 is a plan view showing the positional relationship between the IGBT and the main terminal.
  • FIG. 8 is a plan view showing a first modification.
  • FIG. 1 is a view showing a schematic configuration of a power conversion device to which the semiconductor module of the first embodiment is applied.
  • FIG. 2 is a plan view showing the semiconductor module of the first embodiment.
  • FIG. 3 is a cross-sectional view taken along the line III-III in FIG.
  • FIG. 4 is a cross-sectional
  • FIG. 9 is a plan view showing a second modification.
  • FIG. 10 is a plan view showing the positional relationship between the IGBT and the main terminal in the semiconductor module according to the second embodiment.
  • FIG. 11 is a plan view showing the positional relationship between the IGBT and the main terminal in the semiconductor module according to the third embodiment, and corresponds to FIG.
  • FIG. 12 is a plan view showing a third modification.
  • FIG. 13 is a plan view showing a semiconductor module according to the fourth embodiment.
  • FIG. 14 is a plan view showing a fourth modification.
  • FIG. 15 is a plan view showing a fifth modification.
  • FIG. 16 is a plan view showing a sixth modification.
  • the thickness direction of the switching element is orthogonal to the Z direction and the Z direction, and the direction in which the two switching elements are arranged is referred to as the X direction. Further, a direction orthogonal to both the Z direction and the X direction is referred to as a Y direction. Unless otherwise specified, the shape along the XY plane defined by the above-described X direction and Y direction is a planar shape.
  • Power converter 1 shown in FIG. 1 is mounted on, for example, an electric car or a hybrid car.
  • the power conversion device 1 is configured to convert a DC voltage supplied from a DC power supply 2 mounted on a vehicle into a three-phase alternating current and output the same to a three-phase alternating current motor 3.
  • the motor 3 functions as a travel drive source of the vehicle.
  • the power conversion device 1 can also convert the power generated by the motor 3 into direct current and charge the direct current power supply 2.
  • the power conversion device 1 is capable of bi-directional power conversion.
  • the power converter 1 includes a smoothing capacitor 4 and an inverter 5.
  • the positive electrode side terminal of the smoothing capacitor 4 is connected to the positive electrode which is the electrode on the high potential side of the DC power supply 2, and the negative electrode side terminal is connected to the negative electrode which is the electrode on the low potential side of the DC power supply 2.
  • the inverter 5 converts the input DC power into a three-phase AC of a predetermined frequency, and outputs it to the motor 3.
  • the inverter 5 converts alternating current power generated by the motor 3 into direct current power.
  • the inverter 5 consists of six arms. Each arm is constituted by a semiconductor module 10. That is, the six semiconductor modules 10 constitute an inverter 5. Of the six arms, three are the upper arm 5H, and the remaining three are the lower arm 5L. The upper arm 5H and the lower arm 5L are connected in series to constitute one phase upper and lower arms. The connection point between the upper arm 5 H and the lower arm 5 L is connected to the output line 8 to the motor 3. And inverter 5 is constituted by upper and lower arms for three phases.
  • an insulated gate bipolar transistor (hereinafter referred to as an IGBT) is employed as a switching element constituting the inverter 5.
  • the semiconductor module 10 includes two IGBTs 12 and 13 connected in parallel to each other. Respective diodes 12a and 13a for reflux are connected in anti-parallel to the IGBTs 12 and 13, respectively.
  • symbol 14a shown in FIG. 1 is a gate electrode of IGBT12,13.
  • the switching element has the gate electrode 14a.
  • Two IGBTs 12 and 13 connected in parallel are simultaneously driven by one driver. In other words, the gate electrodes 14a of the two IGBTs 12 and 13 are electrically connected to the same driver.
  • n-channel type is adopted as the IGBTs 12 and 13.
  • collector electrodes 14b of IGBTs 12 and 13 are electrically connected to high potential power supply line 6.
  • emitter electrodes 14c of IGBTs 12 and 13 are electrically connected to low potential power supply line 7.
  • the emitter electrodes 14c of the IGBTs 12 and 13 in the upper arm 5H and the collector electrodes 14b of the IGBTs 12 and 13 in the lower arm 5L are connected to each other.
  • the power conversion device 1 has a boost converter that boosts the DC voltage supplied from the DC power supply 2 and a gate drive circuit that controls the operations of the inverter 5 and switching elements that constitute the boost converter. You may
  • the semiconductor module 10 includes the sealing resin body 11, the IGBTs 12 and 13, the first heat sink 15, the terminal 17, the second heat sink 19, the first main terminal 21, and the second main terminal 22. And a signal terminal 23.
  • Sealing resin body 11 is made of, for example, an epoxy resin. Sealing resin body 11 is formed by, for example, a transfer molding method. As shown in FIGS. 2 to 4, the sealing resin body 11 has a surface 11a orthogonal to the Z direction, a back surface 11b opposite to the surface 11a, and a side surface connecting the surface 11a and the back surface 11b. There is.
  • the one surface 11a and the back surface 11b are, for example, flat surfaces.
  • the IGBTs 12 and 13 as semiconductor elements are formed on a semiconductor substrate (semiconductor chip) such as silicon or silicon carbide.
  • the IGBTs 12 and 13 correspond to switching elements connected in parallel to each other. Also, the IGBT 12 corresponds to a first switching element, and the IGBT 13 corresponds to a second switching element.
  • the IGBTs 12 and 13 have a meaning as an element constituting a circuit and a meaning as a chip.
  • both of the IGBTs 12 and 13 are n-channel type.
  • the above-described diodes 12 a and 13 a for reflux are integrally formed in the IGBTs 12 and 13.
  • the diode 12 b is formed in the IGBT 12
  • the diode 13 a is formed in the IGBT 13.
  • reverse conducting (RC) -IGBT is adopted as the IGBTs 12 and 13.
  • the IGBTs 12 and 13 have a vertical structure so that current flows in the Z direction.
  • the gate electrodes 14a described above are also formed in the IGBTs 12 and 13, respectively.
  • the gate electrode 14a has a trench structure.
  • a collector electrode 14b is formed on one surface of the IGBTs 12 and 13, and an emitter electrode 14c is formed on the back surface opposite to the one surface. It is done.
  • the collector electrode 14b doubles as a cathode electrode of the diodes 12a and 13a, and the emitter electrode 14c doubles as an anode electrode of the diodes 12a and 13a.
  • the collector electrode 14 b corresponds to a first main electrode
  • the emitter electrode 14 c corresponds to a second main electrode.
  • the IGBTs 12 and 13 have substantially the same planar shape as each other, specifically, a substantially rectangular planar shape, and have substantially the same thickness and approximately the same thickness.
  • the IGBTs 12 and 13 have the same configuration.
  • the IGBTs 12 and 13 are arranged such that their collector electrodes 14b are on the same side in the Z direction and their emitter electrodes 14c are on the same side in the Z direction.
  • the IGBTs 12 and 13 are located substantially at the same height in the Z direction, and are arranged side by side in the X direction. The details of the arrangement of the IGBTs 12 and 13 will be described later.
  • pads 14 d which are electrodes for signal are also formed on the back surfaces of the IGBTs 12 and 13, that is, on the emitter electrode formation surface.
  • the pad 14d is formed at a position different from the emitter electrode 14c.
  • the pad 14 d is electrically separated from the emitter electrode 14 c.
  • the pad 14 d is formed at the end opposite to the region where the emitter electrode 14 c is formed in the Y direction.
  • each of the IGBTs 12 and 13 has five pads 14 d.
  • the five pads 14d for the gate electrode, for the Kelvin emitter for detecting the potential of the emitter electrode 14c, for the current sensing, for the anode potential of the temperature sensor (temperature sensitive diode) for detecting the temperature of the IGBTs 12 and 13. , Also for the cathode potential.
  • the five pads 14 d are collectively formed on one end side in the Y direction in the planar substantially rectangular IGBT 12 and are formed side by side in the X direction.
  • the first heat sink 15 functions to radiate the heat of the IGBTs 12 and 13 to the outside of the semiconductor module 10, and also functions as a wiring. For this reason, in order to ensure heat conductivity and electrical conductivity, it is formed using at least a metal material.
  • the first heat sink 15 is also referred to as a heat sink.
  • the first heat sink 15 corresponds to a first conductor plate.
  • the first heat sink 15 is provided so as to enclose the IGBTs 12 and 13 in the projection view from the Z direction.
  • the first heat sink 15 is disposed on one surface 11 a side of the sealing resin body 11 with respect to the IGBTs 12 and 13 in the Z direction.
  • the first heat sink 15 has a substantially rectangular planar shape with the X direction as the longitudinal direction.
  • the thickness of the first heat sink 15 is substantially constant, and the thickness direction is substantially parallel to the Z direction.
  • the collector electrodes 14 b of the IGBTs 12 and 13 are individually connected to the same surface of the first heat sink 15 via the solder 16. Most part of the first heat sink 15 is covered by the sealing resin body 11. Of the surface of the first heat sink 15, the heat release surface 15 a, which is the surface opposite to the IGBTs 12 and 13, is exposed from the sealing resin body 11. The heat radiation surface 15a is substantially flush with the one surface 11a. Of the surface of the first heat sink 15, the portion excluding the connection portion with the solder 16 and the heat dissipation surface 15 a is covered with the sealing resin body 11.
  • the terminals 17 are respectively interposed between the IGBT 12 and the second heat sink 19 and between the IGBT 13 and the second heat sink 19.
  • the terminal 17 is provided for each of the IGBTs 12 and 13.
  • the terminal 17 is formed using at least a metal material in order to ensure thermal conductivity and electrical conductivity, since the terminal 17 is located in the middle of the thermal conduction and electrical conduction path between the IGBTs 12 and 13 and the second heat sink 19.
  • the terminal 17 is disposed opposite to the emitter electrode 14 c of the corresponding IGBT 12 or 13 and is electrically connected to the emitter electrode 14 c through the solder 18.
  • the second heat sink 19 Similar to the first heat sink 15, the second heat sink 19 also functions to radiate the heat of the IGBTs 12 and 13 to the outside of the semiconductor module 10 and also functions as a wiring.
  • the second heat sink 19 is also referred to as a heat sink.
  • the second heat sink 19 corresponds to a second conductor plate.
  • the second heat sink 19 is also provided so as to enclose the IGBTs 12 and 13 in the projection view from the Z direction.
  • the second heat sink 19 is disposed on the back surface 11 b side of the sealing resin body 11 with respect to the IGBTs 12 and 13 in the Z direction.
  • the second heat sink 19 also has a substantially rectangular planar shape with the X direction as the longitudinal direction. The four corners of the rectangle are cut out.
  • the second heat sink 19 substantially coincides with the first heat sink 15 in the projection view from the Z direction.
  • the thickness of the second heat sink 19 is also substantially constant, and the thickness direction is substantially parallel to the Z direction.
  • the emitter electrodes 14 c of the IGBTs 12 and 13 are individually and electrically connected to the same surface of the second heat sink 19 via the solder 20. Specifically, the emitter electrode 14 c and the second heat sink 19 are electrically connected via the solder 18, the terminal 17, and the solder 20. Most part of the second heat sink 19 is covered by the sealing resin body 11. Of the surface of the second heat sink 19, the heat release surface 19 a, which is the surface opposite to the IGBTs 12 and 13, is exposed from the sealing resin body 11. The heat radiation surface 19a is substantially flush with the back surface 11b. Of the surface of the second heat sink 19, the portion excluding the connection portion with the solder 20 and the heat dissipation surface 19 a is covered with the sealing resin body 11.
  • the first main terminal 21 and the second main terminal 22 are main terminals through which a main current flows, among external connection terminals for electrically connecting the semiconductor module 10 and an external device.
  • the first main terminal 21 is electrically connected to the collector electrodes 14 b of the IGBTs 12 and 13. For this reason, the first main terminal 21 is also referred to as a collector terminal.
  • the first main terminal 21 is connected to the first heat sink 15 and extends from the first heat sink 15 in the Y direction.
  • the first main terminal 21 is electrically connected to the collector electrode 14 b via the first heat sink 15 and the solder 16.
  • the semiconductor module 10 is provided with two first main terminals 21. Further, by processing the same metal plate, the first main terminal 21 is provided integrally with the first heat sink 15. Reference numeral 21 a shown in FIG. 2 indicates a first connecting portion in which the first main terminal 21 is connected to the first heat sink 15. One end of the first main terminal 21 is a first connecting portion 21 a.
  • the first main terminal 21 is thinner than the first heat sink 15 and is flush with the surface of the first heat sink 15 opposite to the heat dissipation surface 15 a.
  • the first main terminal 21 has a bent portion in the sealing resin body 11. As shown in FIG. 5, the first main terminal 21 protrudes from the vicinity of the center in the Z direction out of the side surface 11 c of the sealing resin body 11. Details of the arrangement of the first main terminals 21 will be described later.
  • the second main terminal 22 is electrically connected to the emitter electrodes 14 c of the IGBTs 12 and 13. For this reason, the second main terminal 22 is also referred to as an emitter terminal.
  • the second main terminal 22 is connected to the second heat sink 19 and extends in the Y direction from the second heat sink 19 in the same direction as the first main terminal 21.
  • the second main terminal 22 is electrically connected to the emitter electrode 14 c via the second heat sink 19, the solder 20, the terminal 17, and the solder 18.
  • the semiconductor module 10 is provided with one second main terminal 22. Further, by processing the same metal plate, the second main terminal 22 is provided integrally with the second heat sink 19.
  • symbol 22a shown in FIG.2 and FIG.4 shows the 2nd connection part which is a part which the 2nd main terminal 22 continues in a row with the 2nd heat sink 19. As shown in FIG. One end of the second main terminal 22 is a second connecting portion 22a.
  • the second main terminal 22 is thinner than the second heat sink 19 and is flush with the surface of the second heat sink 19 opposite to the heat radiation surface 19 a.
  • the second main terminal 22 has a bent portion in the sealing resin body 11. As shown in FIG. 5, the second main terminal 22 protrudes to the outside from the side surface 11 c from which the first main terminal 21 protrudes. Similar to the first main terminal 21, the second main terminal 22 also protrudes outward from the vicinity of the center in the Z direction. The details of the arrangement of the second main terminals 22 will be described later.
  • the signal terminals 23 are electrically connected to the pads 14 d of the corresponding IGBTs 12 and 13 via bonding wires 24.
  • bonding wires 24 In the present embodiment, an aluminum-based bonding wire 24 is employed.
  • the signal terminal 23 is connected to the bonding wire 24 inside the sealing resin body 11, and protrudes to the outside from the side surface of the sealing resin body 11, more specifically, the surface opposite to the side surface 11c.
  • Signal terminals 23 corresponding to each of the IGBTs 12 and 13 are extended in the Y direction.
  • the sealing resin body 11 makes the IGBTs 12 and 13, a part of the first heat sink 15, the terminal 17, a part of the second heat sink 19, and a part of the first main terminal 21. , Part of the second main terminal 22 and part of the signal terminal 23 are integrally sealed.
  • the IGBTs 12 and 13 are sealed by the sealing resin body 11. That is, the elements constituting one arm are sealed. For this reason, the semiconductor module 10 is also referred to as a 1 in 1 package.
  • the heat dissipation surface 15 a of the first heat sink 15 is substantially flush with the one surface 11 a of the sealing resin body 11. Further, the heat radiation surface 19 a of the second heat sink 19 is substantially flush with the back surface 11 b of the sealing resin body 11.
  • the semiconductor module 10 has a double-sided heat radiation structure in which the heat radiation surfaces 15 a and 19 a are both exposed from the sealing resin body 11.
  • Such a semiconductor module 10 can be formed, for example, by cutting the first heat sink 15 and the second heat sink 19 together with the sealing resin body 11. Further, it can also be formed by molding the sealing resin body 11 such that the heat radiation surfaces 15a and 19a come in contact with the cavity wall surface of the mold for molding the sealing resin body 11.
  • FIG. 7 is a view in which the sealing resin body 11 is omitted from FIG.
  • FIG. 6 is an equivalent circuit diagram of the semiconductor module 10 in consideration of the inductance.
  • a current path through which a main current flows between the first main terminal 21 and the second main terminal 22 includes the first current paths 25 and 26 and the second current paths 27 and 28.
  • the first current path 25 is formed between the first connection portion 21 a of the first main terminal 21 and the collector electrode 14 b of the IGBT 12.
  • the first current path 26 is formed between the first connecting portion 21 a and the collector electrode 14 b of the IGBT 13.
  • the second current path 27 is formed between the second connection portion 22 a of the second main terminal 22 and the emitter electrode 14 c of the IGBT 12.
  • the second current path 28 is formed between the second connection portion 22 a and the emitter electrode 14 c of the IGBT 13.
  • the first current paths 25 and 26 are paths of collector current, and the second current paths 27 and 28 are paths of emitter current.
  • the self inductances of the first current paths 25 and 26 are denoted by Lc1 and Lc2 and the self inductances of the second current paths 27 and 28 are denoted by Ls1 and Ls2.
  • the mutual inductance between the first current path 25 and the second current path 27 is M11
  • the mutual inductance between the second current path 27 and the first current path 26 is M12
  • the second current path 28 and the first is M22.
  • Lsn is the self-inductance of an arbitrary current path which is a second current path in an arbitrary IGBT, and other current paths and arbitrary current paths other than an arbitrary current path.
  • the current paths are arranged such that the sum of inductances Ln of the respective IGBTs become equal to each other, where Mn represents the mutual inductance with each other, and Mn represents the sum (inductance sum) of self inductance Lsn and mutual inductance Mn as Ln. .
  • the mutual inductance Mn when acting to weaken the self inductance Lsn is negative, and the mutual inductance Mn when acting to strengthen the self inductance Lsn is positive.
  • the IGBTs 12 and 13 and the current paths are equalized so that the inductance sum L1 of the IGBTs 12 and the inductance sum L2 of the IGBTs 13 become equal to each other. 26 and second current paths 27, 28) are arranged.
  • the semiconductor module 10 serves as the main terminal in the first embodiment, as described above.
  • a book second main terminal 22 is provided.
  • the second main terminal 22 is connected to one end in the Y direction of the second heat sink 19 having a substantially rectangular planar shape.
  • the second connecting portion 22 a of the second main terminal 22 is provided between the center 12 c of the IGBT 12 and the center 13 c of the IGBT 13 in the X direction which is the direction in which the IGBTs 12 and 13 are aligned.
  • the center of the second connecting portion 22 a in the width direction of the second main terminal 22 is on the center line CL parallel to the Y direction passing through the center between the IGBTs 12 and 13 in the X direction.
  • the configurations of the two IGBTs 12 and 13 are the same, and the connection structure between the IGBTs 12 and 13 and the first heat sink 15 and the second heat sink 19 is also the same. Therefore, the difference between the self inductances Ls1 and Ls2 of the second current paths 27 and 28 is the positional relationship between the emitter electrode 14c and the second connection portion 22a, in other words, the positions of the IGBTs 12 and 13 and the second connection portion 22a It is almost determined by the relationship. In the present embodiment, as described above, since the centers of the second connection portions 22a are provided on the center line CL, the self inductances Ls1 and Ls2 are substantially equal to each other.
  • the two first main terminals 21 are one end in the Y direction of the first heat sink 15 having a substantially rectangular planar shape, and more specifically, an end on the same side as the end of the second heat sink 19 where the second main terminals 22 are connected. It is connected to the department.
  • the first main terminal 21 is provided to sandwich the second main terminal 22 in the X direction. As shown in FIG. 5, in the X direction orthogonal to the thickness direction, the first main terminals 21, the second main terminals 22, and the first main terminals 21 are arranged in order.
  • the two first connection parts 21a are provided on both sides in the X direction with respect to the second connection part 22a.
  • the first main terminals 21 are respectively continuous near both ends in the X direction of the first heat sink 15.
  • the arrangements of the IGBTs 12 and 13 are line symmetrical with respect to the center line CL. Therefore, mutual inductances M1 and M2 are substantially equal to each other.
  • the first heat sink 15 and the second heat sink 19 are also line symmetrical with respect to the center line CL.
  • the knowledge that mutual inductance is also a factor of current imbalance at the time of switching is utilized. Specifically, not only the self inductances Ls1 and Ls2 of the second current paths 27 and 28 but also mutual inductances M1 and M2 between the second current paths 27 and 28 and the other current paths are considered, and the IGBTs 12 and 13 and A first main terminal 21 and a second main terminal 22, which are elements for determining the current paths 25, 26, 27, 28, are disposed. Therefore, the unbalance of the gate voltages Vge of the IGBTs 12 and 13 at the time of switching, and hence the current unbalance can be effectively suppressed.
  • the dashed-dotted arrow shown in FIG. 7 indicates the collector current Ic, and the dashed-dotted arrow indicates the emitter current Ie.
  • the direction of the arrow is the direction of current flow.
  • reference numeral 100 denotes a bus bar 100 connecting the two first main terminals 21.
  • the semiconductor module 10 includes the two first main terminals 21 and the one second main terminal 22, and the second connecting portion 22 a of the second main terminal 22 is the IGBT 12 or 13. In the X direction which is a line direction, it is provided between IGBT12 and IGBT13. In addition, the first connecting portions 21a are provided on both sides in the X direction with respect to the second connecting portions 22a.
  • the two first main terminals 21 are arranged so as to sandwich the second main terminal 22 between them, one first main terminal and one second main terminal are provided, and the first main terminal and the second main terminal are provided.
  • Y is arranged in a direction perpendicular to the thickness direction, it is possible to suppress the deviation of the arrangement of the main terminals, thereby reducing the unbalance of the inductance sums L1 and L2. Therefore, the current unbalance of IGBT12, 13 at the time of switching can be suppressed.
  • the relationship of the inductance sums L1 and L2 to L1 L2
  • the IGBTs 12 and 13 and the first main terminal 21 and the second main terminal 22 may be arranged to satisfy the following.
  • the second main terminal 22 is disposed on the side of the IGBT 13 with respect to the center line CL between the IGBTs 12 and 13 so that Ls1> Ls2.
  • the IGBTs 12 and 13 and the first main terminal 21 and the second main terminal 22 may be arranged to satisfy the following.
  • the second main terminal 22 is disposed to be biased toward the IGBT 12 with respect to the center line CL between the IGBTs 12 and 13, whereby Ls 1 ⁇ Ls 2.
  • This embodiment can refer to the preceding embodiments. Therefore, the description of the parts common to the semiconductor module 10 shown in the preceding embodiment will be omitted.
  • the semiconductor module 10 includes one first main terminal 21 and two second main terminals 22 as main terminals.
  • FIG. 10 corresponds to FIG. 7, and the sealing resin body 11 is omitted.
  • the configuration is substantially the same as that of the first embodiment (see FIG. 7) except that the numbers of the first main terminals 21 and the second main terminals 22 and the connection positions are different.
  • the first main terminal 21 is provided between the IGBTs 12 and 13 in the X direction such that the center in the width direction of the first connecting portion 21 a of the first main terminal 21 is on the center line CL.
  • the second main terminals 22 are respectively continuous near both ends of the second heat sink 19 in the X direction.
  • the arrangement of the IGBTs 12 and 13, the one first main terminal 21, and the two second main terminals 22 are line symmetrical with respect to the center line CL.
  • Reference numeral 101 shown in FIG. 10 is a bus bar connecting the two second main terminals 22.
  • the semiconductor module 10 includes one first main terminal 21 and two second main terminals 22, and the first connecting portion 21 a of the first main terminal 21 corresponds to the IGBTs 12 and 13. In the X direction which is a line direction, it is provided between IGBT12 and IGBT13. In addition, second connecting portions 22a are provided on both sides in the X direction with respect to the first connecting portions 21a.
  • the two second main terminals 22 are arranged to sandwich the first main terminal 21 between them, one first main terminal and one second main terminal are provided, and the first main terminal and the second main terminal are provided.
  • Y is arranged in a direction perpendicular to the thickness direction, it is possible to suppress the deviation of the arrangement of the main terminals and thereby reduce the unbalance of the inductance sums L1 and L2. Therefore, the current unbalance of IGBT12, 13 at the time of switching can be suppressed.
  • This embodiment can refer to the preceding embodiments. Therefore, the description of the parts common to the semiconductor module 10 shown in the preceding embodiment will be omitted.
  • the semiconductor module 10 includes one first main terminal 21 and one second main terminal 22.
  • FIG. 11 corresponds to FIG. 7 and the sealing resin body 11 is omitted.
  • the first main terminal 21 is illustrated slightly shifted for convenience of description.
  • the configuration is substantially the same as that of the first embodiment (see FIG. 7) except that the numbers of the first main terminals 21 and the second main terminals 22 and the connection positions are different.
  • the first main terminal 21 and the second main terminal 22 are extended to the same side in the Y direction.
  • the first main terminal 21 and the first main terminal 21 are arranged such that the center in the width direction of the first connecting portion 21a of the first main terminal 21 and the center in the width direction of the second connecting portion 22a of the second main terminal 22 are on the center line CL.
  • the second main terminal 22 is provided between the IGBTs 12 and 13 in the X direction. Thereby, in the XY plane, the arrangement of the IGBTs 12 and 13, one first main terminal 21, and one second main terminal 22 is line symmetrical with respect to the center line CL.
  • collector current Ic and emitter current Ie flow in line symmetry with respect to center line CL between IGBTs 12 and 13.
  • current imbalance can be effectively suppressed.
  • the semiconductor module 10 includes one first main terminal 21 and one second main terminal 22, and the first connecting portion 21 a of the first main terminal 21 and the second main terminal 22.
  • the second connection portion 22 a is provided between the IGBT 12 and the IGBT 13 in the X direction, which is the direction in which the IGBTs 12 and 13 are aligned.
  • the first heat sink 15 corresponds to a first conductor portion
  • the second heat sink 19 corresponds to a second conductor portion.
  • first connecting portion 21a and the second connecting portion 22a are both provided between the IGBTs 12 and 13 in the X direction, one first main terminal and one second main terminal are provided, and the first connecting portion and the second connecting portion are provided.
  • the two connecting portions is provided outside between the two IGBTs, it is possible to suppress the deviation of the arrangement of the main terminals and thereby reduce the unbalance of the inductance sums L1 and L2. Therefore, the current imbalance of the IGBTs 12 and 13 at the time of switching can be suppressed while reducing the number of main terminals.
  • the first main terminal 21 and the second main terminal 22 are disposed between the first main terminal 21 and the second main terminal 22 in the case of an arrangement in which they do not overlap with each other in the projection view in the Z direction. It may further comprise an electrically insulating spacer.
  • the spacer is in close contact with the side surface 11 c of the sealing resin body 11. The spacer can suppress the resin from leaking between the first main terminal 21 and the second main terminal 22 at the time of molding the sealing resin body 11.
  • the semiconductor module 10 can also be set as the structure which is not equipped with a spacer by removing a spacer after shaping
  • the configuration in which the first connecting portion 21 a and the second connecting portion 22 a are provided between the IGBTs 12 and 13 in the X direction is not limited to the above example.
  • the first main terminal 21 and the second main terminal 22 may be extended to opposite sides in the Y direction.
  • both the center in the width direction of the first connecting portion 21a and the center in the width direction of the second connecting portion 22a are on the center line CL. Therefore, the current imbalance of the IGBTs 12 and 13 can be suppressed more effectively.
  • the signal terminals 23 and the bonding wires 24 are omitted for the sake of convenience.
  • one first main terminal 21 and one second main terminal 22 are provided, and the first connecting portion 21a and the second connecting portion 22a are both between the IGBTs 12 and 13 in the X direction.
  • An example is provided.
  • one first main terminal 21 and one second main terminal 22 are provided, and the first connecting portion 21a and the second connecting portion 22a Both are provided between the IGBTs 12 and 13 in the X direction.
  • the semiconductor module 10 shown in FIG. 13 includes an insulating plate 29, conductor layers 30 and 31, and a bonding wire 32 in addition to the two IGBTs 12 and 13, the first main terminal 21 and the second main terminal 22.
  • the insulating plate 29 is formed of a ceramic or the like using an electrically insulating material.
  • Conductor layers 30 and 31 made of a metal material such as copper are provided on one surface of the insulating plate 29.
  • the conductor layers 30 and 31 are provided on the same surface and electrically separated from each other.
  • the IGBTs 12 and 13 are mounted on the conductor layer 30.
  • the IGBTs 12 and 13 are arranged such that the collector electrode formation surface faces the conductor layer 30, and the collector electrode 14b (not shown) and the conductor layer 30 are electrically connected via solder or the like.
  • the IGBTs 12 and 13 are arranged side by side in the X direction.
  • the first main terminal 21 is connected to the conductor layer 30.
  • the first main terminal 21 is connected to the conductor layer 30 via a solder (not shown).
  • the connection portion with the conductor layer 30 is the first connecting portion 21 a of the first main terminal 21.
  • the first connecting portion 21 a is provided between the center of the IGBT 12 and the center of the IGBT 13 in the X direction.
  • the conductor layer 30 corresponds to a first conductor portion.
  • Emitter electrodes 14 c (not shown) of the IGBTs 12 and 13 are electrically connected to the conductor layer 31 via bonding wires 32.
  • the conductor layer 31 and the bonding wire 32 correspond to a second conductor portion.
  • the second main terminal 22 is connected to the conductor layer 31.
  • the second main terminal 22 is connected to the conductor layer 31 via a solder (not shown).
  • the connection portion with the conductor layer 31 is the second connection portion 22 a of the second main terminal 22.
  • the second connecting portion 22 a is also provided between the center of the IGBT 12 and the center of the IGBT 13 in the X direction.
  • the first connecting portion 21 a and the second connecting portion 22 a are both provided between the IGBTs 12 and 13 in the X direction, one first main terminal and one second main terminal are provided.
  • the deviation of the arrangement of the main terminals is suppressed, whereby the inductance sum L1, L2 Balance can be reduced. Therefore, the current imbalance of the IGBTs 12 and 13 at the time of switching can be suppressed while reducing the number of main terminals.
  • the conductor layer 30 is substantially U-shaped in a plane.
  • the conductor layer 30 has one bending portion of 180 degrees.
  • the IGBT 12 is mounted on one end side of the conductor layer 30, and the IGBT 13 is mounted on the other end side.
  • the first main terminal 21 is continued in the vicinity of the center of the conductor layer 30 so that the center in the width direction of the first connecting portion 21 a is on the center line CL.
  • the first main terminal 21 is extended in the Y direction.
  • the conductor layer 31 is disposed between the facing regions of the conductor layer 30.
  • the conductor layer 31 is disposed between the IGBTs 12 and 13.
  • the conductor layer 31 is provided on the center line CL.
  • the second main terminal 22 is connected to the conductor layer 31 such that the center in the width direction of the second connecting portion 22a is on the center line CL.
  • the second main terminal 22 has a bent portion, and is arranged to overlap the first main terminal 21 in the projection view in the Z direction.
  • collector current Ic and emitter current Ie flow in line symmetry with respect to center line CL between IGBTs 12 and 13.
  • current imbalance can be effectively suppressed.
  • the configuration in which one first main terminal 21 and one second main terminal 22 are provided and the first connecting portion 21a and the second connecting portion 22a are provided between the IGBTs 12 and 13 is not limited to the above example. .
  • the first main terminal 21 and the second main terminal 22 may be extended in the Z direction.
  • each of the first main terminal 21 and the second main terminal 22 has a bent portion of approximately 90 degrees to form an L shape.
  • the other configuration is the same as in FIG. Even in such a configuration, the collector current Ic and the emitter current Ie flow in line symmetry with respect to a center line CL (not shown) between the IGBTs 12 and 13. Therefore, current imbalance can be effectively suppressed.
  • a metal lead 33 is employed.
  • the lead 33 corresponds to a second conductor portion.
  • the leads 33 extend in the X direction.
  • the lead 33 has two bent portions, and bridges the emitter electrodes 14 c (not shown) of the IGBTs 12 and 13.
  • the second main terminal 22 is connected to the lead 33.
  • the second main terminal 22 and the lead 33 are integrated by processing the same metal plate.
  • the second main terminal 22 has a planar L-shape.
  • the second connecting portion 22a is provided on the center line CL (not shown), and does not overlap the first main terminal 21 in the projection view in the Z direction. Even in such a configuration, the collector current Ic and the emitter current Ie flow in line symmetry with respect to a center line CL (not shown) between the IGBTs 12 and 13. Therefore, current imbalance can be effectively suppressed.
  • the semiconductor module 10 may further include a heat dissipation member such as a heat sink and a sealing resin body.
  • the heat dissipation member is connected to the surface of the insulating plate 29 opposite to the conductor layers 30 and 31.
  • the sealing resin body seals the IGBTs 12, 13 and the like.
  • the semiconductor module 10 to the inverter 5 was shown, it is not limited to this.
  • it can be applied to a boost converter.
  • the present invention can be applied to both the inverter 5 and the boost converter.
  • the diodes 12a and 13a for reflux are formed integrally with the IGBTs 12 and 13, the invention is not limited thereto.
  • the refluxing diodes 12a and 13a may be separate chips.
  • IGBT12,13 was shown as a switching element, it is not limited to this. It may be a switching element having a gate electrode and a first main electrode and a second main electrode through which a main current flows.
  • a MOSFET can be employed.
  • a vertical switching element It is applicable also to a horizontal switching element (for example, LDMOS).
  • the example provided with the terminal 17 was shown as a semiconductor module 10 of a double-sided thermal radiation structure, it is not limited to this.
  • the terminal 17 may not be provided.
  • the second heat sink 19 may be provided with a convex portion that protrudes toward the emitter electrode 14c.
  • the heat release surfaces 15a and 19a are exposed from the sealing resin body 11 is shown, the heat dissipation surfaces 15a and 19a may not be exposed from the sealing resin body 11.
  • the sealing resin body 11 may not be provided.
  • the semiconductor module 10 showed the example provided with two IGBT12 and 13 connected in parallel, it is not limited to this.
  • the present invention can also be applied to a configuration in which three or more IGBTs are connected in parallel.
  • three IGBTs 12, 13, 34 are provided.
  • the collector electrodes 14 b of the IGBTs 12, 13 and 34 are connected to the same first heat sink 15, and the emitter electrodes 14 c of the IGBTs 12, 13 and 34 are connected to the same second heat sink 19.
  • Lsn is the self-inductance of any current path which is the second current path in any IGBT, and other current paths other than any current path
  • Mn the mutual inductance of the current path and the arbitrary current path
  • Mn the sum of the self-inductance Lsn and the mutual inductance Mn
  • the plurality of IGBTs and current paths may be arranged such that the inductance sum Ln of each IGBT becomes equal to each other.

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Abstract

半導体モジュール（１０）において、複数のスイッチング素子（１２，１３，３４）が並列接続されている。第１主電極（１４ｂ）のそれぞれと第１主端子（２１）との間に第１電流経路（２５，２６）が形成され、第２主電極のそれぞれと第２主端子（２２）との間に第２電流経路（２７，２８）が形成される。任意のスイッチング素子における第２電流経路である任意電流経路の自己インダクタンスをＬｓｎ、任意電流経路を除く他の電流経路と任意電流経路との相互インダクタンスをＭｎ、ＬｓｎとＭｎとの和をＬｎとすると、各スイッチング素子のＬｎが互いに等しくなるように、複数のスイッチング素子及び電流経路が配置されている。

Description

半導体モジュール 関連出願の相互参照
　本開示は、２０１７年７月２７日に出願された日本出願番号２０１７－１４５７８６号に基づくもので、ここにその記載内容を援用する。
　本開示は、互いに並列接続された複数のスイッチング素子を備える半導体モジュールに関する。
　特許文献１には、互いに並列接続された複数のスイッチング素子を備える半導体モジュールが開示されている。スイッチング素子は、ゲート電極と、主電流が流れる第１主電極及び第２主電極を有している。半導体モジュールは、スイッチング素子に加えて、外部接続端子としての第１主端子及び第２主端子を備えている。
特開２００９－１８８３４６号公報
　上記した半導体モジュールは、たとえばスイッチング素子を２つ内蔵している。２つのスイッチング素子は、１つのドライバにより同時に駆動する。以下、２つのスイッチング素子の一方を第１スイッチング素子、他方を第２スイッチング素子と示す。
　半導体モジュールは、第１主端子及び第２主端子をそれぞれ１つずつ備えている。そして、２つのスイッチング素子の並び方向に沿って第１主端子及び第２主端子が横並びで配置されている。上記した並び方向において、第１主端子が第１スイッチング素子側に偏って配置され、第２主端子が第２スイッチング素子側に偏って配置されている。
　このため、第１スイッチング素子と第２スイッチング素子とで、第２主電極（たとえばエミッタ電極）と第２主端子（たとえばエミッタ端子）との間に形成される電流経路の自己インダクタンスに差異が生じる。このような自己インダクタンスの差異は、上記した電流経路の寄生インダクタンスの差異につながる。寄生インダクタンスが異なると、スイッチング時において寄生インダクタンスに異なる電圧が誘起されるため、第１スイッチング素子と第２スイッチング素子とでゲート電圧がアンバランスとなる。すなわち、２つのスイッチング素子に流れる電流にアンバランス（偏り）が生じる。
　本開示は、スイッチング時における電流アンバランスを抑制できる半導体モジュールを提供することを目的とする。
　本開示の一態様に係る半導体モジュールは、ゲート電極と、主電流が流れる第１主電極及び第２主電極と、を有し、互いに並列接続された複数のスイッチング素子と、外部接続端子としての、第１主端子及び第２主端子と、スイッチング素子を通じた第１主端子と第２主端子との間の電流経路としての、第１主電極のそれぞれと第１主端子との間に形成される第１電流経路及び第２主電極のそれぞれと第２主端子との間に形成される第２電流経路と、を備える。任意のスイッチング素子における第２電流経路である任意電流経路の自己インダクタンスをＬｓｎ、任意電流経路を除く他の電流経路と任意電流経路との相互インダクタンスをＭｎ、ＬｓｎとＭｎとの和をＬｎとすると、各スイッチング素子のＬｎが互いに等しくなるように、複数のスイッチング素子及び電流経路が配置されている。
　本発明者が鋭意検討したところ、第２電流経路の自己インダクタンスの差異だけでなく、第２電流経路と他の電流経路との相互インダクタンスの差異も、寄生インダクタンスの差異の要因であることが明らかとなった。
　上記半導体モジュールでは、上記知見を活かし、第２電流経路の自己インダクタンスＬｓｎだけでなく、第２電流経路と他の電流経路との相互インダクタンスＭｎも考慮して、スイッチング素子及び電流経路が配置されている。したがって、スイッチング時における複数のスイッチング素子におけるゲート電圧のアンバランス、ひいては電流アンバランスを抑制することができる。
　本開示の他の態様に係る半導体モジュールは、一面側に形成された第１主電極と、一面と反対の裏面側に形成された第２主電極及びゲート電極と、を有し、それぞれの一面が同じ側となるように並んで配置されるとともに、互いに並列接続された２つのスイッチング素子と、外部接続端子としての、第１主端子及び第２主端子と、第１主端子が２本連なっており、２つのスイッチング素子の第１主電極がともに電気的に接続された第１導体板と、第２主端子が１本連なっており、２つのスイッチング素子の第２主電極がともに電気的に接続された第２導体板と、を備える。第２主端子と第２導体板との連結部分である第２連結部は、２つのスイッチング素子の並び方向において、２つのスイッチング素子の間に設けられる。第１主端子と第１導体板との連結部分である第１連結部は、第２連結部に対して並び方向における両側に設けられている。
　上記の半導体モジュールでは、間に第２主端子を挟むように２本の第１主端子が配置されているため、主端子の配置の偏りを抑制でき、インダクタンス和のアンバランスを低減することができる。したがって、スイッチング時における複数のスイッチング素子の電流アンバランスを抑制することができる。
　本開示の他の態様に係る半導体モジュールは、一面側に形成された第１主電極と、一面と反対の裏面側に形成された第２主電極及びゲート電極と、を有し、それぞれの一面が同じ側となるように並んで配置されるとともに、互いに並列接続された２つのスイッチング素子と、外部接続端子としての、第１主端子及び第２主端子と、第１主端子が１本連なっており、２つのスイッチング素子の第１主電極がともに電気的に接続された第１導体板と、第２主端子が２本連なっており、２つのスイッチング素子の第２主電極がともに電気的に接続された第２導体板と、を備える。第１主端子と第１導体板との連結部分である第１連結部は、２つのスイッチング素子の並び方向において、２つのスイッチング素子の間に設けられる。第２主端子と第２導体板との連結部分である第２連結部は、第１連結部に対して並び方向における両側に設けられている。
　上記の半導体モジュールでは、間に第１主端子を挟むように２本の第２主端子が配置されているため、主端子の配置の偏りを抑制し、インダクタンス和のアンバランスを低減することができる。したがって、スイッチング時における複数のスイッチング素子の電流アンバランスを抑制することができる。
　本開示の他の態様に係る半導体モジュールは、ゲート電極と、主電流が流れる第１主電極及び第２主電極と、を有し、互いに並列接続された２つのスイッチング素子と、外部接続端子としての、第１主端子及び第２主端子と、第１主端子が１本連なり、２つのスイッチング素子の第１主電極がともに電気的に接続された第１導体部と、第２主端子が１本連なり、２つのスイッチング素子の第２主電極がともに電気的に接続された第２導体部と、を備える。第１主端子と第１導体部との連結部分である第１連結部、及び、第２主端子と第２導体部との連結部分である第２連結部は、２つのスイッチング素子の並び方向において２つのスイッチング素子の間にそれぞれ設けられている。
　上記半導体モジュールでは、第１連結部及び第２連結部が、２つのスイッチング素子の並び方向において２つのスイッチング素子の間にそれぞれ設けられているため、第１主端子と第２主端子を１本ずつ備え、第１連結部及び第２連結部の少なくとも一方が２つのスイッチング素子の間よりも外に設けられる構成に較べて、主端子の配置の偏りを抑制し、インダクタンス和のアンバランスを低減することができる。したがって、主端子の本数を低減しつつ、スイッチング時における複数のスイッチング素子の電流アンバランスを抑制することができる。
　本開示における上記あるいは他の目的、構成、利点は、下記の図面を参照しながら、以下の詳細説明から、より明白となる。図面において、
図１は、第１実施形態の半導体モジュールが適用される電力変換装置の概略構成を示す図である。 図２は、第１実施形態の半導体モジュールを示す平面図である。 図３は、図２のIII-III線に沿う断面図である。 図４は、図２のIV-IV線に沿う断面図である。 図５は、主端子側から見た平面図である。 図６は、インダクタンスを考慮した等価回路図である。 図７は、ＩＧＢＴと主端子の位置関係を示す平面図である。 図８は、第１変形例を示す平面図である。 図９は、第２変形例を示す平面図である。 図１０は、第２実施形態に係る半導体モジュールにおけるＩＧＢＴと主端子の位置関係を示す平面図である。 図１１は、第３実施形態に係る半導体モジュールにおけるＩＧＢＴと主端子の位置関係を示す平面図であり、図７に対応している。 図１２は、第３変形例を示す平面図である。 図１３は、第４実施形態に係る半導体モジュールを示す平面図である。 図１４は、第４変形例を示す平面図である。 図１５は、第５変形例を示す平面図である。 図１６は、第６変形例を示す平面図である。
　図面を参照しながら、複数の実施形態を説明する。複数の実施形態において、機能的に及び／又は構造的に対応する部分には同一の参照符号を付与する。以下において、スイッチング素子の厚み方向をＺ方向、Ｚ方向に直交し、２つのスイッチング素子の並び方向をＸ方向と示す。また、Ｚ方向及びＸ方向の両方向に直交する方向をＹ方向と示す。特に断わりのない限り、上記したＸ方向及びＹ方向により規定されるＸＹ面に沿う形状を平面形状とする。
　（第１実施形態）
　先ず、図１に基づき、半導体モジュールが適用される電力変換装置について説明する。
　図１に示す電力変換装置１は、たとえば電気自動車やハイブリッド自動車に搭載される。電力変換装置１は、車両に搭載された直流電源２から供給される直流電圧を、三相交流に変換して、三相交流方式のモータ３に出力するように構成されている。モータ３は、車両の走行駆動源として機能する。電力変換装置１は、モータ３により発電された電力を、直流に変換して直流電源２に充電することもできる。このように、電力変換装置１は、双方向の電力変換が可能となっている。
　電力変換装置１は、平滑コンデンサ４及びインバータ５を有している。平滑コンデンサ４の正極側端子は、直流電源２の高電位側の電極である正極に接続され、負極側端子は、直流電源２の低電位側の電極である負極に接続されている。インバータ５は、入力された直流電力を所定周波数の三相交流に変換し、モータ３に出力する。インバータ５は、モータ３により発電された交流電力を、直流電力に変換する。
　インバータ５は、６つのアームよりなる。各アームは、半導体モジュール１０により構成されている。すなわち、６つの半導体モジュール１０により、インバータ５が構成されている。６つのアームのうち、３つが上アーム５Ｈであり、残りの３つが下アーム５Ｌである。上アーム５Ｈと下アーム５Ｌが直列接続されて、一相分の上下アームが構成されている。上アーム５Ｈと下アーム５Ｌとの接続点は、モータ３への出力ライン８に接続されている。そして、三相分の上下アームによってインバータ５が構成されている。
　本実施形態では、インバータ５を構成するスイッチング素子として、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと示す）を採用している。半導体モジュール１０は、互いに並列接続された２つのＩＧＢＴ１２，１３を備えている。ＩＧＢＴ１２，１３のそれぞれには、還流用のダイオード１２ａ，１３ａが逆並列に接続されている。図１に示す符号１４ａは、ＩＧＢＴ１２，１３のゲート電極である。このように、スイッチング素子はゲート電極１４ａを有している。並列接続された２つのＩＧＢＴ１２，１３は、１つドライバにより同時に駆動する。換言すれば、２つのＩＧＢＴ１２，１３のゲート電極１４ａは、互いに同じドライバに電気的に接続される。
　また、ＩＧＢＴ１２，１３としてｎチャネル型を採用している。上アーム５Ｈにおいて、ＩＧＢＴ１２，１３のコレクタ電極１４ｂが、高電位電源ライン６と電気的に接続されている。下アーム５Ｌにおいて、ＩＧＢＴ１２，１３のエミッタ電極１４ｃが、低電位電源ライン７と電気的に接続されている。そして、上アーム５ＨにおけるＩＧＢＴ１２，１３のエミッタ電極１４ｃと、下アーム５ＬにおけるＩＧＢＴ１２，１３のコレクタ電極１４ｂが相互に接続されている。
　電力変換装置１は、上記したインバータ５に加えて、直流電源２から供給される直流電圧を昇圧する昇圧コンバータ、インバータ５や昇圧コンバータを構成するスイッチング素子の動作を制御するゲート駆動回路などを有してもよい。
　次に、図２～図５に基づき、半導体モジュール１０の概略構成について説明する。
　図２～図５に示すように、半導体モジュール１０は、封止樹脂体１１、ＩＧＢＴ１２，１３、第１ヒートシンク１５、ターミナル１７、第２ヒートシンク１９、第１主端子２１、第２主端子２２、及び信号端子２３を備えている。
　封止樹脂体１１は、たとえばエポキシ系樹脂からなる。封止樹脂体１１は、たとえばトランスファモールド法により成形されている。図２～図４に示すように、封止樹脂体１１は、Ｚ方向に直交する一面１１ａと、一面１１ａと反対の裏面１１ｂと、一面１１ａと裏面１１ｂとをつなぐ側面と、を有している。一面１１ａ及び裏面１１ｂは、たとえば平坦面となっている。
　半導体素子としてのＩＧＢＴ１２，１３は、シリコンやシリコンカーバイドなどの半導体基板（半導体チップ）に構成されている。ＩＧＢＴ１２，１３が、互いに並列接続されたスイッチング素子に相当する。また、ＩＧＢＴ１２が第１スイッチング素子に相当し、ＩＧＢＴ１３が第２スイッチング素子に相当する。ＩＧＢＴ１２，１３は、回路を構成する素子としての意味合いと、チップとしての意味合いをもつ。
　本実施形態では、上記したようにＩＧＢＴ１２，１３がいずれもｎチャネル型とされている。ＩＧＢＴ１２，１３には、上記した還流用のダイオード１２ａ，１３ａも一体的に形成されている。詳しくは、ＩＧＢＴ１２にダイオード１２ｂが形成され、ＩＧＢＴ１３にダイオード１３ａが形成されている。このように、ＩＧＢＴ１２，１３として、逆導通（ＲＣ）－ＩＧＢＴを採用している。
　ＩＧＢＴ１２，１３は、Ｚ方向に電流が流れるように縦型構造をなしている。図示を省略するが、ＩＧＢＴ１２，１３には、上記したゲート電極１４ａもそれぞれ形成されている。ゲート電極１４ａはトレンチ構造をなしている。また、図３に示すように、ＩＧＢＴ１２，１３の素子の板厚方向、すなわちＺ方向において、ＩＧＢＴ１２，１３の一面にコレクタ電極１４ｂがそれぞれ形成され、一面と反対の裏面にエミッタ電極１４ｃがそれぞれ形成されている。コレクタ電極１４ｂはダイオード１２ａ，１３ａのカソード電極も兼ねており、エミッタ電極１４ｃはダイオード１２ａ，１３ａのアノード電極も兼ねている。コレクタ電極１４ｂが第１主電極に相当し、エミッタ電極１４ｃが第２主電極に相当する。
　ＩＧＢＴ１２，１３は、互いにほぼ同じ平面形状、具体的には平面略矩形状をなすとともに、互いにほぼ同じ大きさとほぼ同じ厚みを有している。ＩＧＢＴ１２，１３は、互いに同じ構成となっている。ＩＧＢＴ１２，１３は、お互いのコレクタ電極１４ｂがＺ方向における同じ側となり、お互いのエミッタ電極１４ｃがＺ方向における同じ側となるように配置されている。ＩＧＢＴ１２，１３は、Ｚ方向においてほぼ同じ高さに位置するとともに、Ｘ方向において横並びで配置されている。ＩＧＢＴ１２，１３の配置の詳細については後述する。
　図２及び図４に示すように、ＩＧＢＴ１２，１３の裏面、すなわちエミッタ電極形成面には、信号用の電極であるパッド１４ｄも形成されている。パッド１４ｄは、エミッタ電極１４ｃとは別の位置に形成されている。パッド１４ｄは、エミッタ電極１４ｃと電気的に分離されている。パッド１４ｄは、Ｙ方向において、エミッタ電極１４ｃの形成領域とは反対側の端部に形成されている。
　本実施形態では、各ＩＧＢＴ１２，１３が、それぞれ５つのパッド１４ｄを有している。具体的には、５つのパッド１４ｄとして、ゲート電極用、エミッタ電極１４ｃの電位を検出するケルビンエミッタ用、電流センス用、ＩＧＢＴ１２，１３の温度を検出する温度センサ（感温ダイオード）のアノード電位用、同じくカソード電位用を有している。５つのパッド１４ｄは、平面略矩形状のＩＧＢＴ１２において、Ｙ方向の一端側にまとめて形成されるとともに、Ｘ方向に並んで形成されている。
　第１ヒートシンク１５は、ＩＧＢＴ１２，１３の熱を半導体モジュール１０の外部に放熱する機能を果たすとともに、配線としての機能も果たす。このため、熱伝導性及び電気伝導性を確保すべく、少なくとも金属材料を用いて形成されている。第１ヒートシンク１５は、放熱板とも称される。第１ヒートシンク１５が、第１導体板に相当する。本実施形態では、第１ヒートシンク１５が、Ｚ方向からの投影視において、ＩＧＢＴ１２，１３を内包するように設けられている。第１ヒートシンク１５は、Ｚ方向において、ＩＧＢＴ１２，１３に対し、封止樹脂体１１の一面１１ａ側に配置されている。第１ヒートシンク１５は、Ｘ方向を長手方向にして平面略矩形状をなしている。第１ヒートシンク１５の厚みはほぼ一定とされ、その板厚方向はＺ方向に略平行となっている。
　第１ヒートシンク１５の同一面には、ＩＧＢＴ１２，１３のコレクタ電極１４ｂが、それぞれ個別にはんだ１６を介して接続されている。第１ヒートシンク１５の大部分は封止樹脂体１１によって覆われている。第１ヒートシンク１５の表面のうち、ＩＧＢＴ１２，１３とは反対の面である放熱面１５ａが、封止樹脂体１１から露出されている。放熱面１５ａは、一面１１ａと略面一となっている。第１ヒートシンク１５の表面のうち、はんだ１６との接続部及び放熱面１５ａを除く部分は、封止樹脂体１１によって覆われている。
　ターミナル１７は、ＩＧＢＴ１２と第２ヒートシンク１９との間、及び、ＩＧＢＴ１３と第２ヒートシンク１９との間にそれぞれ介在している。ターミナル１７は、ＩＧＢＴ１２，１３ごとに設けられている。ターミナル１７は、ＩＧＢＴ１２，１３と第２ヒートシンク１９との熱伝導、電気伝導経路の途中に位置するため、熱伝導性及び電気伝導性を確保すべく、少なくとも金属材料を用いて形成されている。ターミナル１７は、対応するＩＧＢＴ１２，１３のエミッタ電極１４ｃに対向配置され、はんだ１８を介してエミッタ電極１４ｃと電気的に接続されている。
　第２ヒートシンク１９も、第１ヒートシンク１５同様、ＩＧＢＴ１２，１３の熱を半導体モジュール１０の外部に放熱する機能を果たすとともに、配線としての機能も果たす。第２ヒートシンク１９は、放熱板とも称される。第２ヒートシンク１９が、第２導体板に相当する。本実施形態では、第２ヒートシンク１９も、Ｚ方向からの投影視において、ＩＧＢＴ１２，１３を内包するように設けられている。第２ヒートシンク１９は、Ｚ方向において、ＩＧＢＴ１２，１３に対し、封止樹脂体１１の裏面１１ｂ側に配置されている。第２ヒートシンク１９も、Ｘ方向を長手方向にして平面略矩形状をなしている。矩形の四隅が切り欠かれている。第２ヒートシンク１９は、Ｚ方向からの投影視において、第１ヒートシンク１５とほぼ一致する。第２ヒートシンク１９も厚みがほぼ一定とされ、その板厚方向はＺ方向に略平行となっている。
　第２ヒートシンク１９の同一面には、ＩＧＢＴ１２，１３のエミッタ電極１４ｃが、それぞれ個別にはんだ２０を介して電気的に接続されている。具体的には、エミッタ電極１４ｃと第２ヒートシンク１９とは、はんだ１８、ターミナル１７、及びはんだ２０を介して、電気的に接続されている。第２ヒートシンク１９の大部分は封止樹脂体１１によって覆われている。第２ヒートシンク１９の表面のうち、ＩＧＢＴ１２，１３とは反対の面である放熱面１９ａが、封止樹脂体１１から露出されている。放熱面１９ａは、裏面１１ｂと略面一となっている。第２ヒートシンク１９の表面のうち、はんだ２０との接続部及び放熱面１９ａを除く部分は、封止樹脂体１１によって覆われている。
　第１主端子２１及び第２主端子２２は、半導体モジュール１０と外部機器とを電気的に接続するための外部接続端子のうち、主電流が流れる主端子である。第１主端子２１は、ＩＧＢＴ１２，１３のコレクタ電極１４ｂと電気的に接続されている。このため、第１主端子２１は、コレクタ端子とも称される。第１主端子２１は、第１ヒートシンク１５に連なっており、第１ヒートシンク１５からＹ方向に延設されている。第１主端子２１は、第１ヒートシンク１５及びはんだ１６を介して、コレクタ電極１４ｂと電気的に接続されている。
　図２などに示すように、本実施形態では、半導体モジュール１０が、２本の第１主端子２１を備えている。また、同一の金属板を加工することで、第１主端子２１が第１ヒートシンク１５と一体的に設けられている。図２に示す符号２１ａは、第１主端子２１が第１ヒートシンク１５に連なる部分である第１連結部を示す。第１主端子２１の一端が第１連結部２１ａとされている。
　第１主端子２１は、第１ヒートシンク１５よりも厚みが薄くされ、第１ヒートシンク１５の放熱面１５ａと反対の面に略面一で連なっている。第１主端子２１は、封止樹脂体１１内に屈曲部を有している。第１主端子２１は、図５に示すように、封止樹脂体１１の側面１１ｃのうち、Ｚ方向における中央付近から外部に突出している。第１主端子２１の配置の詳細については後述する。
　第２主端子２２は、ＩＧＢＴ１２，１３のエミッタ電極１４ｃと電気的に接続されている。このため、第２主端子２２は、エミッタ端子とも称される。第２主端子２２は、第２ヒートシンク１９に連なっており、第２ヒートシンク１９からＹ方向であって、第１主端子２１と同じ方向に延設されている。第２主端子２２は、第２ヒートシンク１９、はんだ２０、ターミナル１７、及びはんだ１８を介して、エミッタ電極１４ｃと電気的に接続されている。
　図２などに示すように、本実施形態では、半導体モジュール１０が、１本の第２主端子２２を備えている。また、同一の金属板を加工することで、第２主端子２２が第２ヒートシンク１９と一体的に設けられている。図２及び図４に示す符号２２ａは、第２主端子２２が第２ヒートシンク１９に連なる部分である第２連結部を示す。第２主端子２２の一端が第２連結部２２ａとされている。
　図４に示すように、第２主端子２２は、第２ヒートシンク１９よりも厚みが薄くされ、第２ヒートシンク１９の放熱面１９ａと反対の面に略面一で連なっている。第２主端子２２は、封止樹脂体１１内に屈曲部を有している。第２主端子２２は、図５に示すように、第１主端子２１が突出する側面１１ｃから外部に突出している。第１主端子２１同様、第２主端子２２も、Ｚ方向における中央付近から外部に突出している。第２主端子２２の配置の詳細については後述する。
　信号端子２３は、対応するＩＧＢＴ１２，１３のパッド１４ｄに、ボンディングワイヤ２４を介して電気的に接続されている。本実施形態では、アルミニウム系のボンディングワイヤ２４を採用している。信号端子２３は、封止樹脂体１１の内部でボンディングワイヤ２４と接続されており、封止樹脂体１１の側面、詳しくは側面１１ｃと反対の面から外部に突出している。ＩＧＢＴ１２，１３のそれぞれに対応する信号端子２３は、Ｙ方向に延設されている。
　以上のように構成される半導体モジュール１０では、封止樹脂体１１により、ＩＧＢＴ１２，１３、第１ヒートシンク１５の一部、ターミナル１７、第２ヒートシンク１９の一部、第１主端子２１の一部、第２主端子２２の一部、及び信号端子２３の一部が、一体的に封止されている。封止樹脂体１１によって、ＩＧＢＴ１２，１３が封止されている。すなわち、１つのアームを構成する要素が封止されている。このため、半導体モジュール１０は、１ｉｎ１パッケージとも称される。
　また、第１ヒートシンク１５の放熱面１５ａが、封止樹脂体１１の一面１１ａと略面一とされている。また、第２ヒートシンク１９の放熱面１９ａが、封止樹脂体１１の裏面１１ｂと略面一とされている。このように、半導体モジュール１０は、放熱面１５ａ，１９ａがともに封止樹脂体１１から露出された両面放熱構造をなしている。このような半導体モジュール１０は、たとえば、第１ヒートシンク１５及び第２ヒートシンク１９を、封止樹脂体１１とともに切削加工することで形成することができる。また、放熱面１５ａ，１９ａが、封止樹脂体１１を成形する型のキャビティ壁面に接触するようにして、封止樹脂体１１を成形することによっても形成することができる。
　次に、図５～図７に基づき、半導体モジュール１０における電流経路、及び、ＩＧＢＴ１２，１３、第１主端子２１、第２主端子２２の配置について説明する。なお、図７は、図２に対して封止樹脂体１１を省略した図となっている。
　図６は、インダクタンスを考慮した半導体モジュール１０の等価回路図である。第１主端子２１と第２主端子２２との間の主電流が流れる電流経路は、第１電流経路２５，２６及び第２電流経路２７，２８を含んでいる。第１電流経路２５は、第１主端子２１の第１連結部２１ａとＩＧＢＴ１２のコレクタ電極１４ｂとの間に形成されている。第１電流経路２６は、第１連結部２１ａとＩＧＢＴ１３のコレクタ電極１４ｂとの間に形成されている。
　一方、第２電流経路２７は、第２主端子２２の第２連結部２２ａとＩＧＢＴ１２のエミッタ電極１４ｃとの間に形成されている。第２電流経路２８は、第２連結部２２ａとＩＧＢＴ１３のエミッタ電極１４ｃとの間に形成されている。第１電流経路２５，２６はコレクタ電流の経路であり、第２電流経路２７，２８はエミッタ電流の経路である。
　ここで、第１電流経路２５，２６の自己インダクタンスをＬｃ１，Ｌｃ２と示し、第２電流経路２７，２８の自己インダクタンスをＬｓ１，Ｌｓ２と示す。また、第１電流経路２５と第２電流経路２７との間の相互インダクタンスをＭ１１、第２電流経路２７と第１電流経路２６との間の相互インダクタンスをＭ１２、第２電流経路２８と第１電流経路２５との間の相互インダクタンスをＭ２１、第１電流経路２６と第２電流経路２８との間の相互インダクタンスをＭ２２と示す。
　並列接続されるＩＧＢＴ１２，１３において、第２電流経路２７，２８の自己インダクタンスＬｓ１，Ｌｓ２に差異が生じると、第２電流経路２７，２８の寄生インダクタンスの差異につながる。寄生インダクタンスが異なると、スイッチング時において寄生インダクタンスに異なる電圧が誘起されるため、エミッタ電位が異なることとなり、ＩＧＢＴ１２のゲート電圧ＶｇｅとＩＧＢＴ１３のゲート電圧Ｖｇｅがアンバランスとなる。すなわち、２つのＩＧＢＴ１２，１３に流れる電流にアンバランス（偏り）が生じる。
　さらに、本発明者がシミュレーション等により鋭意検討したところ、自己インダクタンスＬｓ１，Ｌｓ２の差異だけでなく、第２電流経路２７，２８のそれぞれと他の電流経路との相互インダクタンスの差異も、寄生インダクタンスの差異の要因、すなわちゲート電圧Ｖｇｅのアンバランスの要因であることが明らかとなった。
　そこで、本実施形態では、複数のＩＧＢＴが並列接続される構成において、任意のＩＧＢＴにおける第２電流経路である任意電流経路の自己インダクタンスをＬｓｎ、任意電流経路を除く他の電流経路と任意電流経路との相互インダクタンスをＭｎ、自己インダクタンスＬｓｎと相互インダクタンスＭｎとの和（インダクタンス和）をＬｎとすると、各ＩＧＢＴのインダクタンス和Ｌｎが互いに等しくなるように、複数のＩＧＢＴ及び電流経路が配置されている。なお、自己インダクタンスＬｓｎを弱めるように作用するときの相互インダクタンスＭｎを負、自己インダクタンスＬｓｎを強めるように作用するときの相互インダクタンスＭｎを正とする。
　具体的には、２つのＩＧＢＴ１２，１３が並列接続される構成において、ＩＧＢＴ１２のインダクタンス和Ｌ１とＩＧＢＴ１３のインダクタンス和Ｌ２とが互いに等しくなるように、ＩＧＢＴ１２，１３と電流経路（第１電流経路２５，２６及び第２電流経路２７，２８）とが配置されている。
　なお、ＩＧＢＴ１２側の第２電流経路２７と他の電流経路との間の相互インダクタンスＭ１は、上記した相互インダクタンスＭ１１，Ｍ１２の和、すなわちＭ１＝Ｍ１１＋Ｍ１２となる。ＩＧＢＴ１３側の第２電流経路２８と他の電流経路との間の相互インダクタンスＭ２は、上記した相互インダクタンスＭ２１，Ｍ２２の和、すなわちＭ２＝Ｍ２１＋Ｍ２２となる。また、ＩＧＢＴ１２のインダクタンス和Ｌ１は、自己インダクタンスＬｓ１と相互インダクタンスＭ１との和、すなわちＬ１＝Ｌｓ１＋Ｍ１となる。ＩＧＢＴ１３のインダクタンス和Ｌ２は、自己インダクタンスＬｓ２と相互インダクタンスＭ２との和、すなわちＬ２＝Ｌｓ２＋Ｍ２、となる。したがって、Ｌ１＝Ｌ２の場合、下記式の関係を満たすこととなる。（式１）Ｌｓ１＋Ｍ１１＋Ｍ１２＝Ｌｓ２＋Ｍ２１＋Ｍ２２
　Ｌ１＝Ｌ２の関係、すなわち数式１の関係を満たすため、図７に示すように、本実施形態では、半導体モジュール１０が、主端子として、上記したように２本の第１主端子２１及び１本の第２主端子２２を備えている。第２主端子２２は、平面略矩形状をなす第２ヒートシンク１９においてＹ方向の一端に連なっている。第２主端子２２の第２連結部２２ａは、ＩＧＢＴ１２，１３の並び方向であるＸ方向において、ＩＧＢＴ１２の中心１２ｃとＩＧＢＴ１３の中心１３ｃとの間に設けられている。第２主端子２２の幅方向における第２連結部２２ａの中心は、Ｘ方向において、ＩＧＢＴ１２，１３間の中心を通るＹ方向に平行な中心線ＣＬ上にある。
　上記したように、２つのＩＧＢＴ１２，１３の構成は同じであり、各ＩＧＢＴ１２，１３と第１ヒートシンク１５及び第２ヒートシンク１９との接続構造も同じである。よって、第２電流経路２７，２８の自己インダクタンスＬｓ１，Ｌｓ２の差異は、それぞれのエミッタ電極１４ｃと第２連結部２２ａとの位置関係、換言すればＩＧＢＴ１２，１３と第２連結部２２ａとの位置関係によりほぼ決定される。本実施形態では、上記したように、第２連結部２２ａの中心が中心線ＣＬ上に設けられているため、自己インダクタンスＬｓ１，Ｌｓ２が互いにほぼ等しい。
　また、２本の第１主端子２１は、平面略矩形状をなす第１ヒートシンク１５においてＹ方向の一端、詳しくは、第２主端子２２が連なる第２ヒートシンク１９の端部と同じ側の端部に連なっている。第１主端子２１は、Ｘ方向において、間に第２主端子２２を挟むように設けられている。図５に示すように、板厚方向と直交するＸ方向において、第１主端子２１、第２主端子２２、第１主端子２１の順に並んで配置されている。２つの第１連結部２１ａは、第２連結部２２ａに対して、Ｘ方向の両側に設けられている。
　第１主端子２１は、第１ヒートシンク１５におけるＸ方向の両端付近にそれぞれ連なっている。これにより、ＸＹ平面において、ＩＧＢＴ１２，１３、２本の第１主端子２１、及び１本の第２主端子２２の配置が中心線ＣＬに対して線対称となっている。したがって、相互インダクタンスＭ１，Ｍ２が互いにほぼ等しい。なお、第１ヒートシンク１５及び第２ヒートシンク１９も、中心線ＣＬに対してそれぞれ線対称となっている。このようにして、半導体モジュール１０において、Ｌｓ１＝Ｌｓ２の場合にＭ１＝Ｍ２が実現され、これによりＬ１＝Ｌ２が満たされている。
　以上のように、本実施形態の半導体モジュール１０によれば、相互インダクタンスもスイッチング時の電流アンバランスの要因であるとの知見を活かしている。具体的には、第２電流経路２７，２８の自己インダクタンスＬｓ１，Ｌｓ２だけでなく、第２電流経路２７，２８と他の電流経路との相互インダクタンスＭ１，Ｍ２も考慮して、ＩＧＢＴ１２，１３と、各電流経路２５，２６，２７，２８を決定する要素である第１主端子２１及び第２主端子２２とが配置されている。したがって、スイッチング時におけるＩＧＢＴ１２，１３のゲート電圧Ｖｇｅのアンバランス、ひいては電流アンバランスを効果的に抑制することができる。
　図７に示す一点鎖線の矢印はコレクタ電流Ｉｃを示し、二点鎖線の矢印はエミッタ電流Ｉｅを示している。矢印の方向は電流の流れ方向である。また、符号１００は、２本の第１主端子２１を繋ぐバスバー１００である。上記した配置により、コレクタ電流Ｉｃ及びエミッタ電流Ｉｅは、ＩＧＢＴ１２，１３間の中心線ＣＬに対して線対称となるように流れる。このように、電流アンバランスを効果的に抑制することができる。
　また、本実施形態では、半導体モジュール１０が２本の第１主端子２１及び１本の第２主端子２２を備えており、第２主端子２２の第２連結部２２ａが、ＩＧＢＴ１２，１３の並び方向であるＸ方向において、ＩＧＢＴ１２とＩＧＢＴ１３との間に設けられている。また、第１連結部２１ａが、第２連結部２２ａに対して、Ｘ方向の両側にそれぞれ設けられている。
　間に第２主端子２２を挟むように２本の第１主端子２１が配置されているため、第１主端子と第２主端子を１本ずつ備え、第１主端子及び第２主端子がその板厚方向にと直交する方向に並んで配置された従来の構成に較べて、主端子の配置の偏りを抑制でき、これによりインダクタンス和Ｌ１，Ｌ２のアンバランスを低減することができる。したがって、スイッチング時におけるＩＧＢＴ１２，１３の電流アンバランスを抑制することができる。
　本実施形態では、第２電流経路２７，２８の自己インダクタンスＬｓ１，Ｌｓ２がＬｓ１＝Ｌｓ２の関係を満たす例を示したが、これに限定されない。
　たとえば、第２電流経路２７，２８の自己インダクタンスＬｓ１，Ｌｓ２がＬｓ１＞Ｌｓ２とされ、且つ、相互インダクタンスＭ１，Ｍ２がＭ１＜Ｍ２とされることで、インダクタンス和Ｌ１，Ｌ２がＬ１＝Ｌ２の関係を満たすように、ＩＧＢＴ１２，１３と、第１主端子２１及び第２主端子２２とが配置されてもよい。図８に示す第１変形例では、第２主端子２２がＩＧＢＴ１２，１３間の中心線ＣＬに対してＩＧＢＴ１３側に偏って配置され、これによりＬｓ１＞Ｌｓ２となっている。また、Ｌ１＝Ｌ２となるようにＭ１＜Ｍ２を満たすべく、第１主端子２１が第２主端子２２の両側に配置されている。
　また、第２電流経路２７，２８の自己インダクタンスＬｓ１，Ｌｓ２がＬｓ１＜Ｌｓ２とされ、且つ、相互インダクタンスＭ１，Ｍ２がＭ１＞Ｍ２とされることで、インダクタンス和Ｌ１，Ｌ２がＬ１＝Ｌ２の関係を満たすように、ＩＧＢＴ１２，１３と、第１主端子２１及び第２主端子２２とが配置されてもよい。図９に示す第２変形例では、第２主端子２２がＩＧＢＴ１２，１３間の中心線ＣＬに対してＩＧＢＴ１２側に偏って配置され、これによりＬｓ１＜Ｌｓ２とされている。また、Ｌ１＝Ｌ２となるようにＭ１＞Ｍ２を満たすべく、第１主端子２１が第２主端子２２の両側に配置されている。
　（第２実施形態）
　本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した半導体モジュール１０と共通する部分についての説明は省略する。
　本実施形態の半導体モジュール１０は、図１０に示すように、主端子として、１本の第１主端子２１及び２本の第２主端子２２を備えている。図１０は、図７に対応しており、封止樹脂体１１を省略して図示している。第１主端子２１及び第２主端子２２の本数、連結位置が異なる点を除けば、第１実施形態（図７参照）とほぼ同じ構成となっている。
　図１０では、Ｌｓ１＝Ｌｓ２、且つ、Ｍ１＝Ｍ２によって、Ｌ１＝Ｌ２の関係を満たすように、ＩＧＢＴ１２，１３と、第１主端子２１及び第２主端子２２とが配置されている。具体的には、第１主端子２１の第１連結部２１ａの幅方向の中心が中心線ＣＬ上となるように、第１主端子２１がＸ方向においてＩＧＢＴ１２，１３の間に設けられている。第２主端子２２は、第２ヒートシンク１９におけるＸ方向の両端付近にそれぞれ連なっている。これにより、ＸＹ平面において、ＩＧＢＴ１２，１３、１本の第１主端子２１、及び２本の第２主端子２２の配置が、中心線ＣＬに対して線対称となっている。
　このようにして、１本の第１主端子２１及び２本の第２主端子２２を備える構成において、Ｌｓ１＝Ｌｓ２の場合にＭ１＝Ｍ２が実現され、これによりＬ１＝Ｌ２が満たされている。したがって、先行実施形態同様、スイッチング時におけるＩＧＢＴ１２，１３の電流アンバランスを効果的に抑制することができる。
　図１０に示す符号１０１は、２本の第２主端子２２を繋ぐバスバーである。上記配置により、コレクタ電流Ｉｃ及びエミッタ電流Ｉｅは、ＩＧＢＴ１２，１３間の中心線ＣＬに対して線対称となるように流れる。このように、電流アンバランスを効果的に抑制することができる。
　また、本実施形態では、半導体モジュール１０が１本の第１主端子２１及び２本の第２主端子２２を備えており、第１主端子２１の第１連結部２１ａが、ＩＧＢＴ１２，１３の並び方向であるＸ方向において、ＩＧＢＴ１２とＩＧＢＴ１３との間に設けられている。また、第２連結部２２ａが、第１連結部２１ａに対して、Ｘ方向の両側にそれぞれ設けられている。
　間に第１主端子２１を挟むように２本の第２主端子２２が配置されているため、第１主端子と第２主端子を１本ずつ備え、第１主端子及び第２主端子がその板厚方向にと直交する方向に並んで配置された従来の構成に較べて、主端子の配置の偏りを抑制し、これによりインダクタンス和Ｌ１，Ｌ２のアンバランスを低減することができる。したがって、スイッチング時におけるＩＧＢＴ１２，１３の電流アンバランスを抑制することができる。
　なお、本実施形態でも、第２電流経路２７，２８の自己インダクタンスＬｓ１，Ｌｓ２がＬｓ１＝Ｌｓ２の関係を満たす例に限定されない。本実施形態に示した１本の第１主端子２１及び２本の第２主端子２２を備える構成において、Ｌｓ１＞Ｌｓ２の場合にＭ１＜Ｍ２が実現され、これによりＬ１＝Ｌ２の関係を満たしてもよい。また、Ｌｓ１＜Ｌｓ２の場合にＭ１＞Ｍ２が実現され、これによりＬ１＝Ｌ２の関係を満たしてもよい。
　（第３実施形態）
　本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した半導体モジュール１０と共通する部分についての説明は省略する。
　本実施形態の半導体モジュール１０は、図１１に示すように、第１主端子２１及び第２主端子２２をそれぞれ１本ずつ備えている。図１１は、図７に対応しており、封止樹脂体１１を省略して図示している。図１１では、説明の都合上、第１主端子２１を少しずらして図示している。第１主端子２１及び第２主端子２２の本数、連結位置が異なる点を除けば、第１実施形態（図７参照）とほぼ同じ構成となっている。
　図１１では、Ｌｓ１＝Ｌｓ２、且つ、Ｍ１＝Ｍ２によって、Ｌ１＝Ｌ２の関係を満たすように、ＩＧＢＴ１２，１３と、第１主端子２１及び第２主端子２２とが配置されている。具体的には、第１主端子２１及び第２主端子２２がＹ方向における同じ側に延設されている。第１主端子２１の第１連結部２１ａの幅方向の中心及び第２主端子２２の第２連結部２２ａの幅方向の中心がともに中心線ＣＬ上となるように、第１主端子２１及び第２主端子２２が、Ｘ方向においてＩＧＢＴ１２，１３の間に設けられている。これにより、ＸＹ平面において、ＩＧＢＴ１２，１３、１本の第１主端子２１、及び１本の第２主端子２２の配置が、中心線ＣＬに対して線対称となっている。
　このようにして、１本の第１主端子２１及び１本の第２主端子２２を備える構成において、Ｌｓ１＝Ｌｓ２の場合にＭ１＝Ｍ２が実現され、これによりＬ１＝Ｌ２が満たされている。したがって、先行実施形態同様、スイッチング時におけるＩＧＢＴ１２，１３の電流アンバランスを抑制することができる。特に、主端子の本数を低減しつつ、ＩＧＢＴ１２，１３の電流アンバランスを効果的に抑制することができる。
　上記配置により、図１１に示すように、コレクタ電流Ｉｃ及びエミッタ電流Ｉｅは、ＩＧＢＴ１２，１３間の中心線ＣＬに対して線対称となるように流れる。このように、電流アンバランスを効果的に抑制することができる。
　また、本実施形態では、半導体モジュール１０が１本の第１主端子２１及び１本の第２主端子２２を備えており、第１主端子２１の第１連結部２１ａ及び第２主端子２２の第２連結部２２ａが、ともにＩＧＢＴ１２，１３の並び方向であるＸ方向において、ＩＧＢＴ１２とＩＧＢＴ１３との間に設けられている。なお、第１ヒートシンク１５が第１導体部に相当し、第２ヒートシンク１９が第２導体部に相当する。
　第１連結部２１ａ及び第２連結部２２ａが、ともにＸ方向においてＩＧＢＴ１２，１３の間に設けられているため、第１主端子と第２主端子を１本ずつ備え、第１連結部及び第２連結部の少なくとも一方が２つのＩＧＢＴの間よりも外に設けられる構成に較べて、主端子の配置の偏りを抑制し、これによりインダクタンス和Ｌ１，Ｌ２のアンバランスを低減することができる。したがって、主端子の本数を低減しつつ、スイッチング時におけるＩＧＢＴ１２，１３の電流アンバランスを抑制することができる。
　なお、第２電流経路２７，２８の自己インダクタンスＬｓ１，Ｌｓ２がＬｓ１＝Ｌｓ２の関係を満たす例に限定されない。本実施形態に示した１本の第１主端子２１及び１本の第２主端子２２を備える構成において、Ｌｓ１＞Ｌｓ２の場合にＭ１＜Ｍ２が実現され、これによりＬ１＝Ｌ２の関係を満たしてもよい。また、Ｌｓ１＜Ｌｓ２の場合にＭ１＞Ｍ２が実現され、これによりＬ１＝Ｌ２の関係を満たしてもよい。
　特に言及しなかったが、第１主端子２１及び第２主端子２２がＺ方向の投影視において少なからず重なる配置の場合、第１主端子２１と第２主端子２２との間に配置される電気絶縁性のスペーサをさらに備えてもよい。このスペーサは、封止樹脂体１１の側面１１ｃに密着している。スペーサにより、封止樹脂体１１の成形時において、第１主端子２１と第２主端子２２の間から樹脂が漏れるのを抑制することができる。なお、成形後にスペーサを除去することで、半導体モジュール１０がスペーサを備えない構成とすることもできる。
　第１連結部２１ａ及び第２連結部２２ａが、Ｘ方向においてＩＧＢＴ１２，１３の間に設けられる構成は、上記例に限定されない。たとえば図１２に示す第３変形例のように、第１主端子２１及び第２主端子２２がＹ方向において互いに反対側に延設されてもよい。特に図１２では、図１１同様、第１連結部２１ａの幅方向の中心及び第２連結部２２ａの幅方向の中心がともに中心線ＣＬ上となっている。このため、ＩＧＢＴ１２，１３の電流アンバランスをより効果的に抑制することができる。なお、図１２では、便宜上、信号端子２３及びボンディングワイヤ２４の図示を省略している。
　（第４実施形態）
　本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した半導体モジュール１０と共通する部分についての説明は省略する。
　第３実施形態では、両面放熱構造において、第１主端子２１及び第２主端子２２を１本ずつ備え、第１連結部２１ａ及び第２連結部２２ａが、ともにＸ方向においてＩＧＢＴ１２，１３の間に設けられる例を示した。これに対し、本実施形態では、図１３に示すように、片面放熱構造において、第１主端子２１及び第２主端子２２を１本ずつ備え、第１連結部２１ａ及び第２連結部２２ａが、ともにＸ方向においてＩＧＢＴ１２，１３の間に設けられている。
　図１３に示す半導体モジュール１０は、２つのＩＧＢＴ１２，１３、第１主端子２１、第２主端子２２に加えて、絶縁板２９、導体層３０，３１、及びボンディングワイヤ３２を備えている。絶縁板２９は、セラミックスなどを電気絶縁性の材料を用いて形成されている。絶縁板２９の一面上に、銅などの金属材料からなる導体層３０，３１が設けられている。導体層３０，３１は同じ一面上に設けられるとともに、互いに電気的に分離されている。
　導体層３０上には、ＩＧＢＴ１２，１３が実装されている。ＩＧＢＴ１２，１３は、コレクタ電極形成面が導体層３０と対向するように配置され、図示しないコレクタ電極１４ｂと導体層３０とが、はんだ等を介して電気的に接続されている。ＩＧＢＴ１２，１３は、Ｘ方向に並んで配置されている。
　導体層３０には、第１主端子２１が接続されている。たとえば第１主端子２１は、図示しないはんだを介して導体層３０に接続されている。導体層３０との接続部分が、第１主端子２１の第１連結部２１ａとなっている。第１連結部２１ａは、Ｘ方向において、ＩＧＢＴ１２の中心とＩＧＢＴ１３の中心との間に設けられている。導体層３０が、第１導体部に相当する。
　ＩＧＢＴ１２，１３の図示しないエミッタ電極１４ｃは、ボンディングワイヤ３２を介して導体層３１とそれぞれ電気的に接続されている。導体層３１及びボンディングワイヤ３２が、第２導体部に相当する。導体層３１には、第２主端子２２が接続されている。たとえば第２主端子２２は、図示しないはんだを介して導体層３１に接続されている。導体層３１との接続部分が、第２主端子２２の第２連結部２２ａとなっている。第２連結部２２ａも、Ｘ方向において、ＩＧＢＴ１２の中心とＩＧＢＴ１３の中心との間に設けられている。
　このように本実施形態では、第１連結部２１ａ及び第２連結部２２ａが、ともにＸ方向においてＩＧＢＴ１２，１３の間に設けられているため、第１主端子と第２主端子を１本ずつ備え、第１連結部及び第２連結部の少なくとも一方が２つのＩＧＢＴの間よりも外に設けられる構成に較べて、主端子の配置の偏りを抑制し、これによりインダクタンス和Ｌ１，Ｌ２のアンバランスを低減することができる。したがって、主端子の本数を低減しつつ、スイッチング時におけるＩＧＢＴ１２，１３の電流アンバランスを抑制することができる。
　さらに本実施形態では、導体層３０が、平面において略Ｕ字状なしている。導体層３０は、すなわち１８０度の屈曲部を１つ有している。そして、導体層３０の一端側にＩＧＢＴ１２が実装され、他端側にＩＧＢＴ１３が実装されている。第１主端子２１は、第１連結部２１ａの幅方向の中心が中心線ＣＬ上となるように、導体層３０の中央付近に連なっている。第１主端子２１は、Ｙ方向に延設されている。導体層３１は、導体層３０の対向領域の間に配置されている。導体層３１は、ＩＧＢＴ１２，１３の間に配置されている。導体層３１は、中心線ＣＬ上に設けられている。第２主端子２２は、第２連結部２２ａの幅方向の中心が中心線ＣＬ上となるように、導体層３１に連なっている。第２主端子２２は屈曲部を有しており、Ｚ方向の投影視において第１主端子２１と重なるように配置されている。
　これにより、ＸＹ平面において、ＩＧＢＴ１２，１３、１本の第１主端子２１、及び１本の第２主端子２２の配置が、中心線ＣＬに対して線対称となっている。このようにして、１本の第１主端子２１及び１本の第２主端子２２を備える構成において、Ｌｓ１＝Ｌｓ２の場合にＭ１＝Ｍ２が実現され、これによりＬ１＝Ｌ２が満たされている。したがって、先行実施形態同様、スイッチング時におけるＩＧＢＴ１２，１３の電流アンバランスを効果的に抑制することができる。
　上記配置により、図１３に示すように、コレクタ電流Ｉｃ及びエミッタ電流Ｉｅは、ＩＧＢＴ１２，１３間の中心線ＣＬに対して線対称となるように流れる。このように、電流アンバランスを効果的に抑制することができる。
　なお、第２電流経路２７，２８の自己インダクタンスＬｓ１，Ｌｓ２がＬｓ１＝Ｌｓ２の関係を満たす例に限定されない。本実施形態に示した１本の第１主端子２１及び１本の第２主端子２２を備える構成において、Ｌｓ１＞Ｌｓ２の場合にＭ１＜Ｍ２が実現され、これによりＬ１＝Ｌ２の関係を満たしてもよい。また、Ｌｓ１＜Ｌｓ２の場合にＭ１＞Ｍ２が実現され、これによりＬ１＝Ｌ２の関係を満たしてもよい。
　片面放熱構造において、第１主端子２１及び第２主端子２２を１本ずつ備え、第１連結部２１ａ及び第２連結部２２ａがＩＧＢＴ１２，１３の間に設けられる構成は、上記例に限定されない。たとえば図１４に示す第４変形例のように、第１主端子２１及び第２主端子２２がＺ方向に延設された構造としてもよい。図１４では、第１主端子２１及び第２主端子２２が、いずれも略９０度の屈曲部を有してＬ字状をなしている。それ以外の構成は、図１３と同じである。このような構成としても、コレクタ電流Ｉｃ及びエミッタ電流Ｉｅは、ＩＧＢＴ１２，１３間の図示しない中心線ＣＬに対して線対称となるように流れる。よって、電流アンバランスを効果的に抑制することができる。
　図１５に示す第５変形例では、導体層３１及びボンディングワイヤ３２の代わりに、金属製のリード３３を採用している。リード３３が、第２導体部に相当する。リード３３は、Ｘ方向に延設されている。リード３３は屈曲部を２箇所有し、ＩＧＢＴ１２，１３の図示しないエミッタ電極１４ｃを架橋している。リード３３に第２主端子２２が連なっている。第２主端子２２及びリード３３は、同じ金属板を加工することで、一体化されている。第２主端子２２は、平面Ｌ字状をなしている。これにより、第２連結部２２ａが図示しない中心線ＣＬ上に設けられ、且つ、Ｚ方向の投影視において第１主端子２１と重ならないようになっている。このような構成としても、コレクタ電流Ｉｃ及びエミッタ電流Ｉｅは、ＩＧＢＴ１２，１３間の図示しない中心線ＣＬに対して線対称となるように流れる。よって、電流アンバランスを効果的に抑制することができる。
　半導体モジュール１０は、ヒートシンクなどの放熱部材や封止樹脂体をさらに備えてもよい。放熱部材は、絶縁板２９における導体層３０，３１とは反対の面に接続される。封止樹脂体は、ＩＧＢＴ１２，１３などを封止する。
　この明細書の開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。たとえば、開示は、実施形態において示された要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものと解されるべきである。
　半導体モジュール１０をインバータ５に適用する例を示したが、これに限定されない。たとえば昇圧コンバータに適用することもできる。また、インバータ５及び昇圧コンバータの両方に適用することもできる。
　ＩＧＢＴ１２，１３と一体的に還流用のダイオード１２ａ，１３ａが形成される例を示したが、これに限定されない。還流用のダイオード１２ａ，１３ａを別チップとしてもよい。
　スイッチング素子としてＩＧＢＴ１２，１３の例を示したが、これに限定されない。ゲート電極と、主電流が流れる第１主電極及び第２主電極を有するスイッチング素子であればよい。たとえばＭＯＳＦＥＴを採用することもできる。また、縦型のスイッチング素子に限定されず、横型のスイッチング素子（たとえばＬＤＭＯＳ）にも適用できる。
　両面放熱構造の半導体モジュール１０として、ターミナル１７を備える例を示したが、これに限定されない。ターミナル１７を備えない構成としてもよい。たとえば、ターミナル１７の代わりに、第２ヒートシンク１９に、エミッタ電極１４ｃに向けて突出する凸部を設けてもよい。また、放熱面１５ａ，１９ａが、封止樹脂体１１から露出される例を示したが、封止樹脂体１１から露出されない構成としてもよい。さらには、封止樹脂体１１を備えない構成としてもよい。
　半導体モジュール１０が、並列接続される２つのＩＧＢＴ１２，１３を備える例を示したが、これに限定されない。３つ以上のＩＧＢＴが並列接続される構成にも適用できる。たとえば図１６に示す第６変形例では、３つのＩＧＢＴ１２，１３，３４を備えている。そして、ＩＧＢＴ１２，１３，３４のコレクタ電極１４ｂが互いに同じ第１ヒートシンク１５に接続され、ＩＧＢＴ１２，１３，３４のエミッタ電極１４ｃが互いに同じ第２ヒートシンク１９に接続されている。
　このように、３つ以上のＩＧＢＴ１２，１３，３４が並列接続される構成においても、任意のＩＧＢＴにおける第２電流経路である任意電流経路の自己インダクタンスをＬｓｎ、任意電流経路を除く他の電流経路と任意電流経路との相互インダクタンスをＭｎ、自己インダクタンスＬｓｎと相互インダクタンスＭｎとの和をＬｎとすると、各ＩＧＢＴのインダクタンス和Ｌｎが互いに等しくなるように、複数のＩＧＢＴ及び電流経路を配置すればよい。

Claims (10)

  1. 　ゲート電極（１４ａ）と、主電流が流れる第１主電極（１４ｂ）及び第２主電極（１４ｃ）と、を有し、互いに並列接続された複数のスイッチング素子（１２，１３，３４）と、
    　外部接続端子としての、第１主端子（２１）及び第２主端子（２２）と、
    　前記スイッチング素子を通じた前記第１主端子と前記第２主端子との間の電流経路としての、前記第１主電極のそれぞれと前記第１主端子との間に形成される第１電流経路（２５，２６）及び前記第２主電極のそれぞれと前記第２主端子との間に形成される第２電流経路（２７，２８）と、を備え、
    　任意の前記スイッチング素子における前記第２電流経路である任意電流経路の自己インダクタンスをＬｓｎ、前記任意電流経路を除く他の前記電流経路と前記任意電流経路との相互インダクタンスをＭｎ、ＬｓｎとＭｎとの和をＬｎとすると、各スイッチング素子のＬｎが互いに等しくなるように、複数の前記スイッチング素子及び前記電流経路が配置されている半導体モジュール。
  2. 　前記スイッチング素子として、第１スイッチング素子及び第２スイッチング素子の２つを備え、
    　前記第１スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ１、相互インダクタンスをＭ１とし、前記第２スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ２、相互インダクタンスをＭ２とすると、
    　Ｌｓ１＝Ｌｓ２の場合に、Ｍ１＝Ｍ２となるように複数の前記スイッチング素子及び前記電流経路が配置されている請求項１に記載の半導体モジュール。
  3. 　前記スイッチング素子として、第１スイッチング素子及び第２スイッチング素子の２つを備え、
    　前記第１スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ１、相互インダクタンスをＭ１とし、前記第２スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ２、相互インダクタンスをＭ２とすると、
    　Ｌｓ１＞Ｌｓ２の場合に、Ｍ１＜Ｍ２となるように複数の前記スイッチング素子及び前記電流経路が配置されている請求項１に記載の半導体モジュール。
  4. 　前記スイッチング素子として、第１スイッチング素子及び第２スイッチング素子の２つを備え、
    　前記第１スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ１、相互インダクタンスをＭ１とし、前記第２スイッチング素子における前記第２電流経路の自己インダクタンスをＬｓ２、相互インダクタンスをＭ２とすると、
    　Ｌｓ１＜Ｌｓ２の場合に、Ｍ１＞Ｍ２となるように複数の前記スイッチング素子及び前記電流経路が配置されている請求項１に記載の半導体モジュール。
  5. 　２つの前記スイッチング素子は、一面側に前記第１主電極が形成され、前記一面と反対の裏面側に前記第２主電極及び前記ゲート電極が形成されるとともに、それぞれの前記一面が同じ側となるように並んで配置され、
    　前記第１主端子が２本連なり、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体板（１５）と、前記第２主端子が１本連なり、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体板（１９）と、をさらに備え、
    　前記第２主端子と前記第２導体板との連結部分である第２連結部は、２つの前記スイッチング素子の並び方向において、２つの前記スイッチング素子の間に設けられ、
    　前記第１主端子と前記第１導体板との連結部分である第１連結部は、前記第２連結部に対して前記並び方向における両側に設けられている請求項２～４いずれか１項に記載の半導体モジュール。
  6. 　２つの前記スイッチング素子は、一面側に前記第１主電極が形成され、前記一面と反対の裏面側に前記第２主電極及び前記ゲート電極が形成されるとともに、それぞれの前記一面が同じ側となるように並んで配置され、
    　前記第１主端子が１本連なり、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体板（１５）と、前記第２主端子が２本連なり、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体板（１９）と、をさらに備え、
    　前記第１主端子と前記第１導体板との連結部分である第１連結部は、２つの前記スイッチング素子の並び方向において、２つの前記スイッチング素子の間に設けられ、
    　前記第２主端子と前記第２導体板との連結部分である第２連結部は、前記第１連結部に対して前記並び方向における両側に設けられている請求項２～４いずれか１項に記載の半導体モジュール。
  7. 　２つの前記スイッチング素子は、一面側に前記第１主電極が形成され、前記一面と反対の裏面側に前記第２主電極及び前記ゲート電極が形成されるとともに、それぞれの前記一面が同じ側となるように並んで配置され、
    　前記第１主端子が１本連なり、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体板（１５）と、前記第２主端子が１本連なり、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体板（１９）と、をさらに備え、
    　前記第１主端子と前記第１導体板との連結部分である第１連結部、及び、前記第２主端子と前記第２導体板との連結部分である第２連結部は、２つの前記スイッチング素子の並び方向において２つの前記スイッチング素子の間にそれぞれ設けられている請求項２～４いずれか１項に記載の半導体モジュール。
  8. 　一面側に形成された第１主電極（１４ｂ）と、前記一面と反対の裏面側に形成された第２主電極（１４ｃ）及びゲート電極（１４ａ）と、を有し、それぞれの前記一面が同じ側となるように並んで配置されるとともに、互いに並列接続された２つのスイッチング素子（１２，１３）と、
    　外部接続端子としての、第１主端子（２１）及び第２主端子（２２）と、
    　前記第１主端子が２本連なっており、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体板（１５）と、前記第２主端子が１本連なっており、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体板（１９）と、を備え、
    　前記第２主端子と前記第２導体板との連結部分である第２連結部は、２つの前記スイッチング素子の並び方向において、２つの前記スイッチング素子の間に設けられ、
    　前記第１主端子と前記第１導体板との連結部分である第１連結部は、前記第２連結部に対して前記並び方向における両側に設けられている半導体モジュール。
  9. 　一面側に形成された第１主電極（１４ｂ）と、前記一面と反対の裏面側に形成された第２主電極（１４ｃ）及びゲート電極（１４ａ）と、を有し、それぞれの前記一面が同じ側となるように並んで配置されるとともに、互いに並列接続された２つのスイッチング素子（１２，１３）と、
    　外部接続端子としての、第１主端子（２１）及び第２主端子（２２）と、
    　前記第１主端子が１本連なっており、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体板（１５）と、前記第２主端子が２本連なっており、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体板（１９）と、を備え、
    　前記第１主端子と前記第１導体板との連結部分である第１連結部は、２つの前記スイッチング素子の並び方向において、２つの前記スイッチング素子の間に設けられ、
    　前記第２主端子と前記第２導体板との連結部分である第２連結部は、前記第１連結部に対して前記並び方向における両側に設けられている半導体モジュール。
  10. 　ゲート電極（１４ａ）と、主電流が流れる第１主電極（１４ｂ）及び第２主電極（１４ｃ）と、を有し、互いに並列接続された２つのスイッチング素子（１２，１３）と、
    　外部接続端子としての、第１主端子（２１）及び第２主端子（２２）と、
    　前記第１主端子が１本連なり、２つの前記スイッチング素子の第１主電極がともに電気的に接続された第１導体部（１５，３０）と、
    　前記第２主端子が１本連なり、２つの前記スイッチング素子の第２主電極がともに電気的に接続された第２導体部（１９，３１，３２，３３）と、を備え、
    　前記第１主端子と前記第１導体部との連結部分である第１連結部、及び、前記第２主端子と前記第２導体部との連結部分である第２連結部は、２つの前記スイッチング素子の並び方向において２つの前記スイッチング素子の間にそれぞれ設けられている半導体モジュール。
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