JP6096614B2 - パワー半導体モジュールおよびそれを用いた電力変換装置 - Google Patents

Description

本発明は、半導体スイッチング素子を内蔵したパワー半導体モジュールおよびそれを用いたインバータ装置などの電力変換装置に関する。

一般に、電流経路を対向させることによって、電流が発生する磁束を相殺させ、電流経路のインダクタンスを低減させる技術が知られている。本技術を応用して、回路基板を多層化し、表層配線と内層配線の電流を対向させて、回路基板のインダクタンスを低減する従来技術が、例えば特許文献１に開示されている。この従来技術では、グランドと電源の２層の配線が積層された配線基板において、電源ラインとグランドラインとに対向電流を流すことでインダクタンスを低減する。また、他の従来技術として、特許文献２に記載されたパワー半導体モジュールにおいては、多層配線基板が用いられ、基板表面の回路パターンと、グランド配線となる内層配線とに、半導体素子を接続する（特許文献２の図６を参照）。これら回路パターンおよび内層配線に対向電流が流れることにより、配線基板のインダクタンスが低減される。

特開２００１−１４４４４０号公報 特開２００７−２３４６９０号公報

パワー半導体モジュールを大容量化する場合、回路基板あるいは配線基板上に多数の半導体素子が並列に配置される。また、炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）からなるワイドギャップ半導体素子を搭載したパワー半導体モジュールでは、ワイドギャップ半導体素子が、製造歩留まりの制約上、小容量のものに限られるため、所定の容量を得るために、回路基板あるいは配線基板上に多数のワイドギャップ半導体素子が並列に配置される。

特許文献１およびに特許文献２に記載された上記従来技術においては、多数の半導体素子が並列に配置される場合について、特段考慮されていない。

このため、特許文献１に記載された従来技術においては、配線基板のインダクタンスが低減する一方で、半導体素子間のインダクタンスのばらつきが大きくなり、各半導体素子の負荷や発熱のばらつきを生じるおそれがある。また、電流ループが大きくなり、相殺する磁束数が少なくなってインダクタンスの低減が不十分となるおそれもある。

また、上記の特許文献２に記載された従来技術においては、回路パターンから半導体素子を経由して形成される電流ループの大きさが不均一になるため、等価的にインダクタンスがばらついて各半導体素子に流れる電流がアンバランスになる。

そこで、本発明は、パワー半導体モジュールのインダクタンスを低減でき、かつ、半導体素子間の電流バランスを改善するパワー半導体モジュールおよびこれを用いた電力変換装置を提供する。

上記課題を解決するために、本発明のパワー半導体モジュールは、回路基板と、それぞれ第１主電極および第２主電極を備え、前記第１主電極が前記回路基板に対向するように前記回路基板上に載置される第１半導体素子および第２半導体素子と、前記第１半導体素子の表面上を覆い、かつ前記回路基板に対向する第１領域を有し、前記第１領域が前記第１半導体素子の前記第２主電極に電気的に接触すると共に前記第２半導体素子の前記第１主電極に電気的に接続される第１配線層と、前記第２半導体素子の表面上を覆い、かつ前記回路基板に対向する第２領域を有し、前記第２領域が前記第２の半導体素子の前記第２主電極に電気的に接触する第２の配線層と、前記第１半導体素子および前記第２半導体素子の各表面上を覆い、かつ前記回路基板に対向する第３領域を有し、前記回路基板の端部上において、前記第２配線層と電気的に接続される第３の配線層とを備え、前記第３領域は前記第１領域および前記第２領域と対向することを特徴とする。

また、本発明の電力変換装置は、交流の相数分の交流端子と一対の直流端子とを備え、第１半導体素子と第２半導体素子とを備え、かつ前記第１半導体素子がスイッチング素子であり、前記第２半導体素子がダイオードであり、前記スイッチング素子と前記ダイオードとが逆並列に接続されるアームが２個直列に接続される直列接続回路を、前記交流の前記相数分備え、前記直列接続回路の各々の両端が前記一対の直流端子に接続され、前記直列接続回路の各々における、前記２個のアームの接続点が前記交流端子に接続され、前記アームが本発明の上記の特徴を有するパワー半導体モジュールであることを特徴とする。

本発明によれば、配線インダクタンスを低減することが可能となると共に、半導体素子間の電流バランスを改善することが可能となる。

上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。

本発明の第１の実施例であるパワー半導体モジュールの断面構成を示す。 本発明の第２の実施例であるパワー半導体モジュールの断面構成を示す。 本発明の第３の実施例であるパワー半導体モジュールの断面構成を示す。 参考例であるパワー半導体モジュールの断面構成を示す。 本発明の第４の実施例であるパワー半導体モジュールの配線部の組立図である。 図５の実施例の変形例を示す。 図５の実施例の変形例を示す。 本発明の第５の実施例であるパワー半導体モジュールの断面構成を示す。 本発明の第６の実施例である電力変換装置の主回路構成を示す。

本発明によるパワー半導体モジュールは、回路基板に載置される複数の半導体素子の表面上を覆い、かつこれら複数の半導体素子に電気的に接触する配線層と、この配線層に、対向すると共に回路基板の端部上で同配線と電気的に接続され、かつ複数の半導体素子の表面上を覆う配線層とを備える。

これにより、これら配線層に逆方向の対向電流が流れ、かつ配線層の幅を広げることができるので、配線のインダクタンスが低減され、複数の半導体素子の配線インダクタンスのばらつきが低減できる。

上記本発明の一態様である半導体パワーモジュールは、回路基板と、それぞれ第１主電極および第２主電極を備え、第１主電極が回路基板に対向するように回路基板上に載置される第１半導体素子および第２半導体素子と、を備える。さらに、本パワー半導体モジュールは、第１および第２配線層を備える。第１配線層は、第１および第２半導体素子の各表面を覆い、かつ回路基板に対向する第１領域を有し、第１領域は第１および第２半導体素子の各々における第２主電極に電気的に接触する。また、第２配線層は、第１および第２半導体素子の各表面を覆い、かつ回路基板に対向する第２領域を有し、回路基板の端部上において第１配線層と電気的に接続される。これら、第１領域および第２領域は互いに対向し、第１領域に流れる電流の向きと第２領域に流れる電流の向きとが互いに逆方向である。

以上の構成により、配線のインダクタンスが低減され、複数の半導体素子の配線インダクタンスのばらつきが低減できるため、リンギング、ノイズ及び共振等の電流または電圧振動を抑制できると共に、複数の素子の電流バランスを改善できる。また、本発明による半導体パワーモジュールを電力変換装置に適用することにより、電力変換装置の誤動作や故障を防止することができるので、電力変換装置の信頼性を向上することができる。

以下、本発明の実施例について図面を用いて説明する。なお、各図面中で同一の構成要素には同じ符号を記す。

図１は、本発明の第１の実施例であるパワー半導体モジュールの断面構成を示す。本図では、配線層を備える主要部を示し、電極端子，封止樹脂や樹脂ケースなどの他の部材は記載を省略している。

本実施例の回路基板１００において、放熱板８上に板状の絶縁層６が配置され、さらに、絶縁層６上に板状の配線層１が配置される。例えば、放熱板８および配線層１は銅などの金属導体からなり、絶縁層６はセラミック（例えば、窒化アルミニウム）などの絶縁体からなる。この場合、放熱板８および配線層１は、第１の絶縁層６に、ろう付けなどの公知の方法によって固着される。なお、配線層１は、放熱板との間の絶縁耐力を確保するための絶縁層６の沿面部を除いて、絶縁層６の略全面に設けられる。

半導体素子５ａ，５ｂの各々においては、シリコン（以下Ｓｉと記す）や炭化ケイ素（以下ＳｉＣと記す）などからなる半導体基板１１０の両面に主電極が設けられ、主電極間に主回路電流が流れる。半導体素子５ａが絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと記す）である場合、一方および他方の主電極は、それぞれ、コレクタ電極およびエミッタ電極である。半導体素子５ａ，５ａが備える一方の主電極１２０が配線層１と、例えばはんだ付けによって、電気的に接続される。すなわち、半導体素子５ａ，５ｂは、各々の一方の主電極１２０が回路基板１００における配線層１が設けられる面に対向するように、回路基板１００上に載置される。

半導体素子５ａ，５ｂ上には、導体板９が、半導体素子５ａ，５ｂのターミネーション部を除く領域である他方の主電極１３０に接触する。さらに、導体板９は板状の配線層２に接触する。これにより、導体板９を介して、半導体素子５ａ，５ｂの他方の主電極１３０は配線層２と電気的に接触する。また、導体板９の厚みの分、配線層２と半導体素子５ａ，５ｂのターミネーション部が離れるため、配線層２と半導体素子５ａ，５ｂのターミネーション部との絶縁が確保される。なお、半導体素子の他方の主電極１３０および配線層２と、導体板９とは、はんだや導電性接着材などによって接合しても良いし、押圧力を加えて圧接しても良い。

配線層２は、半導体素子５ａ，５ｂの各表面上を覆うように配置される。配線層２においては、図中のＡ部を除いたほぼ全領域が、回路基板１００における各半導体素子が載置される面に平行に対向する。従って、配線層２は、配線層１とも平行に対向する。ここで、配線層２は、配線層１と同様に、金属導体からなる。

配線層２上には、板状の配線層３が、配線層２の表面上を覆うように、従って半導体素子５ａ，５ｂの各表面上を覆うように、配置される。配線層３においても、図中のＡ部を除いたほぼ全領域が、回路基板１００における各半導体素子が載置される面に平行に対向する。従って、配線層３は、配線層１とも平行に対向する。配線層２と配線層３との間には、薄板状あるいはシート状の厚みが均一な絶縁層７が挟持される。従って、配線層２において回路基板１００と平行に対向する領域と配線層３において回路基板１００と平行に対向する領域は、第２の絶縁層７を挟んで、平行に対向する。後述するように、両領域における電流は互いに逆方向に流れるため、配線インダクタンスが低減される。なお、配線層３は、配線層１や配線層２と同様に、金属導体からなり、絶縁層７は、例えば樹脂フィルムなどの絶縁体からなる。

配線層２と配線層３は、図中Ａ部が示すように、回路基板１００の１端部上で、互いに連結される。１端部とは、本図では図示されないが、長方形状の回路基板１００の、電流の流れる向きに直交する一長辺部である。これによって、配線層２と配線層３は電気的に接続される。なお、本実施例において、配線層２および配線層３並びに両者の連結部は、一枚の板状の連続した配線層からなる。この１枚の配線層が、回路基板１００の１端部上で折り返されることによって、互いに連結された配線層２と配線層３が構成される。

なお、配線層３は、配線層２および配線層の連結部とは反対側の回路基板１００の端部上、すなわち図示されない回路基板１００のもう一つの長辺上に位置する配線層３の端部Ｔ３において、図示されない２個の主電極端子の一方と電気的に接続される。また、配線層１は、配線層３と同様に、端部Ｔ１において、図示されない他方の主電極端子と電気的に接続される。

次に、本実施例の動作について説明する。

例えば半導体素子５ａ，５ｂがＩＧＢＴであり、ＩＧＢＴのコレクタ電極およびエミッタ電極が、それぞれ、配線層１および配線層２と電気的に接続されている場合について、図１中に矢印によって、ＩＧＢＴがオンしている時に流れる電流の向きを示している。電流は、配線層１の端部Ｔ１から配線層１内を通って、半導体素子５ａ，５ｂの各コレクタ電極（１２０）に入り、各エミッタ電極（１３０）から配線層２に流れ、配線層２と配線層３との連結部に至り、次に配線層３内を流れて、配線層３の端部Ｔ３に至る。配線層３における電流の流れる向きが、配線層１及び配線層２に流れる電流とは平行でかつ逆方向である。このため、配線層２と配線層３のインダクタンスが低減される。

なお、本実施例においては、配線層２と配線層３とが同電位であるため、絶縁層７の厚さを、配線層１と放熱板８との間における絶縁耐力を確保するための絶縁層６よりもかなり薄くできる。このため、配線層２と配線層３を近接させることができるので、平行電流によるインダクタンス低減効果を高めることができる。

また、本実施例においては、半導体素子５ａ，５ｂと接触する配線層２と、配線層３とが、半導体素子５ａ，５ｂを覆うように設けられるので、配線層２，３の幅を、回路基板の長辺の長さとほぼ同等に広くできる。さらに、配線層１が絶縁層６の略全面に設けられので、配線層１の幅も、回路基板の長辺の長さとほぼ同等に広くできる。これらにより、電流経路における配線のインダクタンスを大幅に低減できるので、半導体素子５ａ，５ｂにおける配線インダクタンスのばらつきを低減できる。

さらに、図中の矢印をたどると判るように、半導体素子５ａを通る電流経路の経路長と、半導体素子５ｂを通る電流経路の経路長とが実質的に等しくなる。このため、半導体素子５ａと半導体素子５ｂとで配線インダクタンスが実質的に等しくなるので、回路基板１００上に配置される複数の半導体素子５ａ，５ｂの配線インダクタンスを均一化することができる。従って、半導体素子５ａ，５ｂの動作のばらつきを低減することができる。これにより、複数の半導体素子の一部の半導体素子に電流や発熱が集中することが抑制されるので、パワー半導体モジュールの特性劣化や故障が防止できる。従って、パワー半導体モジュールの信頼性が向上する。

図４は、参考例として、配線層１および配線層２を備えているが、図１の実施例とは異なり、配線層３を備えていないパワー半導体モジュールを示す。図４においても、図１と同様に、矢印によって電流の向きを示している。

本参考例においては、配線層１の端部Ｔ１から半導体素子５ａを通って配線層２の端部Ｔ２に至る電流経路の経路長が、配線層１の端部Ｔ１から半導体素子５ｂを通って配線層２の端部Ｔ２に至る電流経路の経路長よりも短い。このため、両経路の配線インダクタンスが異なり、複数の半導体素子の配線インダクタンスの大きさにばらつきが生じる。これに対し、図１の実施例では、回路基板１００の１端部で配線層２と連結される配線層３を設けることにより、配線層１の端部Ｔ１と配線層３の端部Ｔ３で見たときの、各半導体素子の配線インダクタンスが均一化できる。

図２は、本発明の第２の実施例であるパワー半導体モジュールの断面構成を示す。本実施例においては、図１の実施例とは異なり、配線層２と配線層３とが別体の板状導体である。これらの板状導体は、連結部Ａにおいて、はんだ付けや超音波接合などにより接合されることにより、互いに電気的に接続される。本実施例おいても、配線層２と配線層３とに流れる、平行で逆向きの電流により、配線インダクタンスを低減できる。また、図２中に、図１と同様に記した矢印をたどると判るように、前実施例と同様に、複数の半導体素子５ａ，５ｂで配線インダクタンスを均一化することができる。

なお、本実施例においては、配線層２と配線層３とをそれぞれ別体とするため、製造工程において、まず配線層２，絶縁層７および配線層３からなる配線体を製作してから、この配線体を半導体素子５ａ，５ｂに接合したり、まず配線層２を半導体素子５ａ，５ｂに接合してから、配線層２に配線層３を接合したりすることができる。すなわち、パワー半導体モジュール製作工程の自由度を確保することができる。

図３は、本発明の第３の実施例であるパワー半導体モジュールの断面構成を示す。本実施例は、インバータ装置などの電力変換装置において高電位側に接続される上アームと低電位側に接続される下アームを一体化した、いわゆる２ｉｎ１タイプのパワー半導体モジュールである。なお、上アームおよび下アームはスイッチング素子とダイオードの逆並列回路からなるが、本図は断面構成を示すため、どちらか一方を上アーム用半導体素子５Ｕおよび下アーム用半導体素子５Ｌとして図示する。例えば、半導体素子５Ｕおよび５Ｌは、それぞれスイッチング素子およびダイオードである。

本図においても、図１と同様に、パワー半導体モジュールが備える電極端子，封止樹脂や樹脂ケースなどの他の部材は記載を省略している。また、上アーム用半導体素子５Ｕおよび下アーム用半導体素子５Ｌは、図１の半導体素子５ａ，５ｂと同様に、半導体基板の両面に主電極が設けられ、主電極間に主回路電流が流れる。また、各配線層は、実施例１と同様に、金属導体からなる。

本実施例の回路基板１００において、絶縁層６上に板状の配線層１１が配置される。配線層１１は、絶縁層６における上アーム用半導体素子５Ｕの直下およびその周辺部を含む領域において、配線層１１と放熱板８との間の絶縁耐力を確保するための沿面部を除いた領域に設けられる。すなわち、配線層１１は、長方形状の回路基板の長辺の長さに相当する広い幅を有する。

配線層１１は、図示していない電力変換装置の高電位側の直流端子に接続される。板状の配線層１１には、上アーム用半導体素子５Ｕの一方の主電極が、例えば、はんだ付けにより、電気的に接続される。すなわち、半導体素子５Ｕは、一方の主電極が回路基板１００における配線層１１が設けられる面に対向するように、回路基板１００上に載置される。

上アーム用半導体素子５Ｕの他方の主電極および下アーム用半導体素子５Ｌの一方の主電極は、板状の配線層１２と、電気的に接続される。この配線層１２は、図示していない電力変換装置の交流端子に電気的に接続される。ここで、配線層１２における、半導体素子５Ｕの他方の主電極と、図１の実施例と同様の導体板９を介して接触する領域１２ａは、半導体素子５Ｕの他方の主電極側の表面上を覆い、かつ回路基板１００における半導体素子５Ｕが載置される面に平行に対向する。また、配線層１２における、半導体素子５Ｌの一方の主電極と電気的に接続される領域１２ｂは、半導体素子５Ｌの一方の主電極側の表面上を覆い、かつ回路基板１００における半導体素子５Ｌが載置される面に平行に対向する。すなわち、半導体素子５Ｌも、一方の主電極が回路基板１００に対向するように、回路基板１００上に載置されている。

なお、本実施例においては、配線層１２の領域１２ｂは、絶縁層６の表面に接触するように配置されると共に、半導体素子５Ｌの一方の主電極と、例えばはんだ付けにより、電気的に接続される。なお、配線層１２は、半導体素子５Ｕ，５Ｌおよび導体板９の厚みに応じて、半導体素子５Ｕ，５Ｌ間で折り曲げられている。

下アーム用半導体素子５Ｌ上には、板状の配線層１３が、半導体素子５Ｌにおける他方の主電極側の表面上を覆うように配置される。この配線層１３は、図１の実施例と同様の導体板９を介して、半導体素子５Ｌの他方の主電極と電気的に接触する。配線層１３においては、図中のＡ部を除いたほぼ全領域が、回路基板１００における半導体素子５Ｕが載置される面に平行に対向する。従って、配線層１３は、配線層１２の領域１２ｂとも平行に対向する。

配線層１２の領域１２ａ上、および配線層１３上、すなわち半導体素子５Ｕ，５Ｌ上には、板状の配線層１４が、半導体素子５Ｕ，５Ｌにおける他方の主電極側の各表面上を覆うように配置される。配線層１４においても、図中のＡ部を除いたほぼ全領域が、回路基板１００における半導体素子５Ｕ，５Ｌが載置される面に平行に対向する。従って、配線層１４は、配線層１２の領域１２ａおよび配線層１３とも平行に対向する。なお、配線層１３は図示していない低電位側の直流端子に電気的に接続される。

配線層１３と配線層１４は、図中Ａ部が示すように、回路基板１００の１端部上で、互いに連結される。１端部とは、本図では図示されないが、長方形状の回路基板１００の一長辺部である。これによって、配線層１３と配線層１４は電気的に接続される。なお、本実施例において、配線層１３および配線層１４並びに両者の連結部は、一枚の板状の連続した配線層からなる。この１枚の配線層が、回路基板１００の１端部上で折り返されることによって、互いに連結された配線層１３と配線層１４が構成される。なお、図２の実施例と同様に、別体の配線層１３と配線層１４を互いに接合しても良い。

配線層１４と、配線層１２の領域１２ａおよび配線層１３との間には、絶縁層１７が挟持される。絶縁層１７は、例えば樹脂フィルムなどの絶縁体からなる。ここで、配線層１４と配線層１３は同電位であり、配線層１４と配線層１２の領域１２ａとの間には、半導体素子５Ｕを含む上アームが電圧阻止状態の場合、電源電圧が印加される。このため、絶縁層１７において、配線層１４と配線層１３との間に位置する領域１７ａの厚みは、配線層１４と配線層１２の領域１２ａとの間に位置する領域１７ｂの厚みよりも薄くできるので、後述する平行電流によるインダクタンス低減効果が高まる。

本実施例によれば、配線層１１と配線層１４の間に電流が流れるとき、配線層１２の領域１２ａおよび配線層１３における電流と、配線層１４における電流とが、互いに平行でかつ逆方向に流れる。このため、配線層１１と配線層１４との間の配線インダクタンスを低減することができるので、半導体素子のスイッチング時、例えばリカバリー時に発生する電圧や電流の振動を抑制することができる。また、各配線層は半導体素子の表面を覆うように設けられるので、第１の実施例と同様に、各配線層の幅を広くすることができる。これにより、各配線層のインダクタンスが低減され、半導体素子ごとの配線インダクタンスのばらつきが低減される。

図５は本発明の第４の実施例であるパワー半導体モジュールの３次元構造を示すための配線部の組立図である。なお、本実施例においては、第１または第２の実施例における配線構造が適用される。

回路基板１００の絶縁層６上に設けられる配線層１上に半導体素子５ｓ，５ｄの一方の主電極が電気的に接続されている。配線層１は、絶縁耐力を確保するための絶縁層６の沿面部を除く、絶縁層６の表面のほぼ全領域に設けられる。ここで、半導体素子５ｓおよび５ｄは、それぞれ、スイッチング素子およびダイオードである。

半導体素子５ｓ，５ｄ上には、長方形の板状の配線層２が、複数の半導体素子５ｓ，５ｄ、本実施例では総数６個の半導体素子の表面上を覆うように配置される。半導体素子５ｓの他方の主電極および半導体素子５ｄの他方の主電極は、それぞれ導体板９ｅおよび９ａを介して、配線層２に電気的に接触する。導体板９ｅ，９ａによって、半導体素子５ｓ，５ｄのターミネーション領域と配線層２との間の絶縁を確保できる。配線層２は、回路基板１００上でこれら複数の半導体素子が占める領域と同等の形状および広さの長方形状である。

さらに、配線層２上、すなわち、半導体素子５ｓ，５ｄ上には、長方形の板状の配線層３が、配線層２を覆うように、すなわち複数の半導体素子５ｓ，５ｄ、本実施例では総数６個の半導体素子の表面上を覆うように配置される。配線層２および３は、実施例１および２と同様に、長方形の回路基板１００の長辺ａ１上で電気的に連結される。

配線層２と配線層３の間には、配線層２，３と同等の形状および広さの長方形状で均一な厚みの絶縁層７が挟持される。絶縁層７を間にして、配線層２および３は互いに平行に対向する。また、配線層１および３は、回路基板１００の他方の長辺ａ２側の端部において、それぞれ、図示しない一方および他方の主電極端子に電気的に接続される。

本実施例においては、上記の配線構造により、複数のスイッチング素子どうしが並列に接続されると共に、複数のダイオードどうしが並列に接続される。なお、複数のスイッチング素子と複数のダイオードは、互いに逆並列に接続される。すなわち、本実施例のパワー半導体モジュールは、図３の実施例における上アームおよび下アームの内の一つのアームに相当する。

半導体素子５ｓの制御電極には導体板９ｇを介して配線層４ｇが電気的に接触する。この配線層４ｇと配線層２とを、接触しないように分離して配置するため、配線層２には、配線層４ｇの形状に応じた切れ込みが設けられる。

本実施例によれば、第１および第２の実施例と同様に、配線層２，３に流れる電流が、互いに平行かつ逆方向に流れるため、配線インダクタンスを低減できる。また、配線層２，３は同電位となるため、絶縁層７の厚みを薄くできるので、配線層２，３を近接させることができる。これにより、配線層２，３を流れる平行電流によるインダクタンス低減効果を高めることができる。また、各配線層の幅を広くすることができ、かつ各半導体素子の電流経路の経路長を均一化できるので、各半導体素子における配線インダクタンスのばらつきを低減できる。

図６（ａ）および図６（ｂ）は、図５の実施例の変形例を示し、特に回路基板上における半導体素子のレイアウトを示す。

図６（ａ）に示すレイアウトにおいては、長方形状の配線層１上に、４個の半導体素子５ｓすなわちスイッチング素子が、配線層１の長辺方向に沿って１列に並ぶ。同様に、４個の半導体素子５ｄすなわちダイオードが１列に並ぶ。正方形状の半導体素子５ｓは、その角部に制御電極を有する。各制御電極上には、導体板９ｇが配される。本変形例では、導体板９ｇが１長辺部近くに一列に並ぶ。このため、制御信号配線の構成を、例えば図５で示したように、簡略な構成にできる。従って、制御信号配線の抵抗やインダクタンスの調整が容易であり、制御のタイミングの調整が容易である。

図６（ｂ）に示すレイアウトにおいては、配線層１の長辺方向に沿って、２個の半導体素子５ｓすなわちスイッチング素子と２個の半導体素子５ｄすなわちダイオードとが並ぶ列が２列配置される。各列内において、半導体素子５ｓおよび半導体素子５ｄは１個ずつ交互に並ぶ。また、一方の列の半導体素子５ｓと他方の列における半導体素子５ｄが、配線層の長辺方向に沿って向かい合う。すなわち、配線層１の平面内において、スイッチング素子およびダイオードは交互に並ぶ。これにより、発熱量が異なるスイッチング素子およびダイオードが分散配置されるので、回路基板の面内において熱の集中が抑制される。従って、放熱および最大動作温度仕様の保障に有利となる。

図７は、本発明の第５の実施例であるパワー半導体モジュールの断面構成を示す。本実施例は、両面に放熱板８Ｕ，８Ｌを備える両面放熱型のパワー半導体モジュールである。なお、主要部となる配線構造は実施例２と同様である。

本実施例において、放熱板８Ｌ上に絶縁層６を介して配線層１が配置され、配線層１上に複数の半導体素子５ａ，５ｂが電気的に接続される。半導体素子５ａ，５ｂ上には、導体板９が、半導体素子５ａ，５ｂのターミネーション部を除く主電極領域に接触する。これら導体板９は配線層２に接触する。これにより、導体板９を介して、半導体素子５ａ，５ｂは配線層２と電気的に接触する。

配線層２上には、配線層３が位置する。配線層２と配線層３の間には絶縁層７が位置し、この絶縁層７は配線層２および３によって挟持される。配線層２と配線層３は、実施例２と同様に、長方形の回路基板１００の長辺上で電気的に接合される。ここで、配線層２，３は、他の実施例と同様に、配線層１に接続される複数の半導体素子を覆う。

さらに、配線層３上には、絶縁層２６が配置され、絶縁層２６上には放熱板８Ｕが配置される。放熱板８Ｌ，８Ｕの間には、枠体２８が介在する。半導体素子や絶縁層および配線層は、放熱板８Ｌ，８Ｕおよび枠体２８からなる箱体内に収納される。配線層１および３において枠体２８の外部に延びた部分は、それぞれ主電極端子ＰおよびＮとなる。

本実施例によれば、実施例１，２，４と同様に、配線インダクタンスが低減されると共に、各半導体素子における配線インダクタンスのばらつきを低減できる。また、配線層２，３が複数の半導体素子を覆うので、半導体素子と放熱板８Ｕ間の熱抵抗が低減でき、かつ半導体素子が発生する熱を半導体モジュールの両面から放熱できるので、半導体素子の最高動作温度のマージンを確保することができたり、電力変換装置の放熱器の構成を簡略化できてコストが低減されたりする。なお、枠体２８を、金属などの高熱伝導材料を用いることにより、放熱性を向上できる。この場合、枠体２８は熱伝導率が２００Ｗ・ｍ^−１・Ｋ^−１以上の部材であることが好ましい。

図８は、本発明の第６の実施例である電力変換装置の主回路構成を示す。本実施例において、スイッチング素子１０１〜１０６はＳｉからなるＩＧＢＴであり、ダイオード２０１〜２０６はＳｉＣからなるショットキーバリアダイオードである。本実施例の電力変換装置は、スイッチング素子１０１〜１０６をオン・オフ制御することにより、直流電力を三相交流電力に変換したり、三相交流電力を直流電力に変換したりする。

本実施例は、スイッチング素子１０１とダイオード２０１とが逆並列に接続される上アームと、スイッチング素子１０２とダイオード２０２とが逆並列に接続される下アームと、を備える。上アームと下アームとの直列接続回路の両端は直流端子Ｐ，Ｎ（Ｐ：高電位側，Ｎ：低電位側）に接続され、上アームと下アームとの接続点はＵ相の交流端子Ｕに接続される。また、スイッチング素子１０３とダイオード２０３からなる上アームと、スイッチング素子１０４とダイオード２０４からなる下アームとの直列接続回路の両端および接続点が、それぞれ直流端子Ｐ，ＮおよびＶ相の交流端子Ｖに接続される。さらに、スイッチング素子１０５とダイオード２０５からなる上アームと、スイッチング素子１０６とダイオード２０６からなる下アームとの直列接続回路の両端および接続点が、それぞれ直流端子Ｐ，ＮおよびＷ相の交流端子Ｗに接続される。

すなわち、本実施例は、上アームと下アームとの直列接続回路を、交流の相数に応じて３個備える。なお、図８においては、一つのアームについて、スイッチング素子を１個、ダイオードを１個、図示しているが、本実施例では、電力容量に応じて、複数個のスイッチング素子が並列接続されると共に、複数個のダイオードが並列に接続される。

本実施例においては、各アームを実施例１，２，４，５のいずれかのパワー半導体モジュールによって構成する。例えば、スイッチング素子１０１とダイオード２０１からなるＵ相の上アームをパワー半導体モジュールＰＭとする。これにより、各アームにおける配線インダクタンスが低減されるので、高速動作するＳｉＣショットキーバリアダイオードを用いても、スイッチング時の電圧・電流振動を低減できる。このため、電力変換装置のノイズ発生や誤動作が抑制され、電力変換装置の信頼性が向上する。また、パワー半導体モジュールに内蔵される複数の半導体素子の動作が均一化され、パワー半導体モジュールの信頼性が向上するため、電力変換装置の信頼性が向上する。

なお、本実施例における上アームと下アームとの直列接続回路を実施例３のパワー半導体モジュールとすることもできる。これによっても、同様に、電力変換装置の信頼性が向上する。

なお、本発明は前述した各実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、前述した各実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、さらに、ある実施形態の構成に他の実形態の構成を加えることも可能である。さらにまた、各実施例の構成の一部について、他の構成の追加・削除・置き換えをすることが可能である。

例えば、回路基板上の半導体素子の個数は実施例に記載したものに限らず、パワー半導体モジュールの電流容量に応じて、任意の複数個にできる。また、スイッチング素子は、ＳｉからなるＩＧＢＴのほか、ＳｉＣなどのワイドギャップ半導体やＳｉからなるＭＯＳＦＥＴでもよい。さらに、ダイオードはＳｉＣなどのワイドギャップ半導体からなるショットキーバリアダイオードのほか、Ｓｉからなるショットキーバリアダイオードや、ＳｉＣなどのワイドギャップ半導体やＳｉからなるｐｎダイオードでもよい。また、電力変換装置における交流の相数は、３相のほか、単相あるいは３相以上の複数相でも良い。

１，２，３，１１，１２，１３，１４ … 配線層
５ａ，５ｂ，５ｓ，５ｄ，５Ｕ，５Ｌ … 半導体素子
６，７，１７，２６ … 絶縁層
８，８Ｕ，８Ｌ … 放熱板
９，９ａ，９ｅ，９ｇ … 導体板
２８ … 枠体
１００ … 回路基板
１１０ … 半導体基板
１２０，１３０ … 主電極
１０１，１０２，１０３，１０４，１０５，１０６ … スイッチング素子
２０１，２０２，２０３，２０４，２０５，２０６ … ダイオード

Claims (7)

1. 回路基板と、
   それぞれ第１主電極および第２主電極を備え、前記第１主電極が前記回路基板に対向するように前記回路基板上に載置される第１半導体素子および第２半導体素子と、
   前記第１半導体素子の表面上を覆い、かつ前記回路基板に対向する第１領域を有し、前記第１領域が前記第１半導体素子の前記第２主電極に電気的に接触すると共に前記第２半導体素子の前記第１主電極に電気的に接続される第１配線層と、
   前記第２半導体素子の表面上を覆い、かつ前記回路基板に対向する第２領域を有し、前記第２領域が前記第２半導体素子の前記第２主電極に電気的に接触する第２配線層と、
   前記第１半導体素子および前記第２半導体素子の各表面上を覆い、かつ前記回路基板に対向する第３領域を有し、前記回路基板の端部上において、前記第２配線層と電気的に接続される第３配線層と
   を備え、
   前記第３領域は前記第１領域および前記第２領域と対向することを特徴とするパワー半導体モジュール。
2. 請求項１に記載のパワー半導体モジュールにおいて、
   前記第３領域に流れる電流の向きと前記第１領域および前記第２領域に流れる電流の向きとが互いに逆方向であることを特徴とするパワー半導体モジュール。
3. 請求項２に記載のパワー半導体モジュールにおいて、
   前記第２配線層および前記第３配線層は、１配線層が前記回路基板の前記端部上で折り返されて構成されることを特徴とするパワー半導体モジュール。
4. 請求項２に記載のパワー半導体モジュールにおいて、
   前記第３配線層は、前記回路基板の前記端部上において、前記第２配線層と接合されることを特徴とするパワー半導体モジュール。
5. 請求項２に記載のパワー半導体モジュールにおいて、
   前記第１領域が、第１導体板を介して、前記第１半導体素子の前記第２主電極に電気的に接触し、前記第２領域が、第２導体板を介して、前記第２半導体素子の前記第２主電極に電気的に接触することを特徴とするパワー半導体モジュール。
6. 請求項２に記載のパワー半導体モジュールにおいて、
   前記第１半導体素子はスイッチング素子であり、前記第２半導体素子はワイドギャップ半導体からなるショットキーダイオードであることを特徴とするパワー半導体モジュール。
7. 交流の相数分の交流端子と一対の直流端子とを備え、
   第１半導体素子と第２半導体素子とを備え、前記第１半導体素子がスイッチング素子であり、前記第２半導体素子がダイオードであり、前記スイッチング素子と前記ダイオードとが逆並列に接続されるアームが２個直列に接続される直列接続回路を、前記交流の前記相数分備え、
   前記直列接続回路の各々の両端が前記一対の直流端子に接続され、
   前記直列接続回路の各々における、前記２個のアームの接続点が前記交流端子に接続され、
   前記直列接続回路が請求項１に記載のパワー半導体モジュールであることを特徴とする電力変換装置。

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