JP2021141220A - 半導体モジュール - Google Patents

半導体モジュール Download PDF

Info

Publication number
JP2021141220A
JP2021141220A JP2020038367A JP2020038367A JP2021141220A JP 2021141220 A JP2021141220 A JP 2021141220A JP 2020038367 A JP2020038367 A JP 2020038367A JP 2020038367 A JP2020038367 A JP 2020038367A JP 2021141220 A JP2021141220 A JP 2021141220A
Authority
JP
Japan
Prior art keywords
gate
wiring layer
source
wiring
row
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020038367A
Other languages
English (en)
Other versions
JP7428018B2 (ja
Inventor
遼一 加藤
Ryoichi Kato
遼一 加藤
悠馬 村田
Yuma Murata
悠馬 村田
直之 金井
Naoyuki Kanai
直之 金井
旭人 中込
Akito Nakagome
旭人 中込
良成 池田
Yoshinari Ikeda
良成 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2020038367A priority Critical patent/JP7428018B2/ja
Priority to US17/187,646 priority patent/US11398450B2/en
Publication of JP2021141220A publication Critical patent/JP2021141220A/ja
Application granted granted Critical
Publication of JP7428018B2 publication Critical patent/JP7428018B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/142—Arrangements of planar printed circuit boards in the same plane, e.g. auxiliary printed circuit insert mounted in a main printed circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Abstract

【課題】ゲート・ソース間のインダクタンスの低減及びインダクタンスのバラツキの抑制をすること。【解決手段】半導体モジュール（１）は、上面に主配線層が形成された絶縁基板（２）と、隣接して一列に配列された正極端子（１７）及び負極端子（１８）と、上面にゲート電極（３０）とソース電極を有し、正極端子と負極端子の配列方向と平行して電気的に並列接続された第１列と第２列を形成し、第１列のゲート電極と第２列のゲート電極とが配列方向に交差する方向で対向するように、主配線層上に配置された複数の半導体素子（３ａ−３ｄ）と、第１列と第２列の間に配置され、配列方向と平行して延伸したゲート配線層（５１）及びソース配線層（５０）を有する制御配線基板（５）と、ゲート電極とゲート配線層とを接続するゲート配線部材（Ｇ２）と、ソース電極とソース配線層とを接続するソース配線部材（Ｓ２）と、を備える。【選択図】図１

Description

本発明は、半導体モジュールに関する。
半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＦＷＤ（Free Wheeling Diode）等の半導体素子が設けられた基板を有し、インバータ装置等に利用されている（例えば特許文献１−８参照）。
特許文献１には、並列接続された複数のパワー半導体素子間に信号配線を統合し、分配する中継基板を設けることで、信号配線を簡略化して小型化を図るパワーモジュールが記載されている。特許文献２には、上下アーム間にゲートとエミッタの配線が形成された配線基板について記載されている。特許文献３には、絶縁基板上に絶縁板を配置し、当該絶縁板の上にスイッチング素子の制御信号用導体パターンを形成することが記載されている。特許文献４には、チップ列間にゲート及びソースケルビン相互接続基板を配置することが記載されている。特許文献５には、ドレイン電極上に絶縁用樹脂を介してゲート電極とソース電極が延伸していることが記載されている。特許文献６には、ケース内部の隔壁上にプリント基板を配置することが記載されている。特許文献７には、複数のパワー半導体素子間にゲート配線及びエミッタ配線を有する制御信号基板を配置することが記載されている。
特開２００６−０４１０９８号公報 特開２００４−０６３６８２号公報 国際公開第２０１７／１６３６１２号 国際公開第２０１５／１１６９２４号 特開平１１−１７７０２１号公報 特開２０１７−０３７８９２号公報 国際公開第２０１９／０６４８７４号 特開２００７−３０６７４８号公報
ところで、近年、電力制御する用途に用いられるパワー半導体モジュールでは、動作時に発生するスイッチング損失を減らすため、スイッチングの高速化が求められている。パワー半導体モジュールでは、半導体素子をオフする際に、電流の時間変化率と配線インダクタンスによりサージ電圧（ΔＶ＝Ｌ×ｄｉ／ｄｔ）が電源の直流電圧に対して印加される。半導体素子の耐圧を超えるサージ電圧が印加されると、半導体素子が劣化あるいは破壊の可能性がある。したがって、高速スイッチングでパワー半導体モジュールを駆動させる場合には、配線インダクタンスを可能な限り小さくする必要がある。
上記の文献においては、主回路の低インダクタンス化及びバラツキの抑制を図るものであるが、更なるスイッチングの高速化を実現するためには、チップ間でのゲート・ソース配線のインダクタンスも可能な限り低減する必要がある。したがって、スイッチングの更なる高速化には、主回路側のインダクタンスの低減及び各チップ毎の主回路のインダクタンスのバラツキの抑制に加えて、ゲート・ソース配線の低インダクタンス化及び該インダクタンスのバラツキを抑制した構造が求められる。
本発明はかかる点に鑑みてなされたものであり、ゲート・ソース間のインダクタンスの低減及びインダクタンスのバラツキの抑制が可能な半導体モジュールを提供することを目的の１つとする。
本発明の一態様の半導体モジュールは、上面に主配線層が形成された絶縁基板と、隣接して一列に配列された第１外部端子及び第２外部端子と、上面にゲート電極とソース電極を有し、前記第１外部端子と前記第２外部端子の配列方向と平行して電気的に並列接続された第１列と第２列を形成し、前記第１列のゲート電極と前記第２列のゲート電極とが前記配列方向に交差する方向で対向するように、前記主配線層上に配置された複数の半導体素子と、前記第１列と前記第２列の間に配置され、前記配列方向と平行して延伸したゲート配線層及びソース配線層を有する制御配線基板と、前記ゲート電極と前記ゲート配線層とを接続するゲート配線部材と、前記ソース電極と前記ソース配線層とを接続するソース配線部材と、を備える。
本発明によれば、ゲート・ソース間のインダクタンスの低減及びインダクタンスのバラツキの抑制が可能である。
本実施の形態に係る半導体装置の平面図である。 図１に示す半導体装置の上アームの部分拡大図である。 図２に示す半導体装置をＡ−Ａ線に沿って切断した断面図である。 本実施の形態に係る回路板のレイアウトを示す平面図である。 本実施の形態に係る半導体素子の平面図である。 本実施の形態に係るＰ端子及びＮ端子の平面図である。 本実施の形態に係る半導体モジュールの電流の流れを示す模式図である。 第１変形例に係る制御配線基板の模式図である。 第２変形例に係る制御配線基板の模式図である。
以下、本発明を適用可能な半導体モジュールについて説明する。図１は、本実施の形態に係る半導体装置の平面図である。図２は、図１に示す半導体装置の上アームの部分拡大図である。図３は、図２に示す半導体装置をＡ−Ａ線に沿って切断した断面図である。図４は、本実施の形態に係る回路板のレイアウトを示す平面図である。図５は、本実施の形態に係る半導体素子の平面図である。図６は、本実施の形態に係るＰ端子及びＮ端子の平面図である。なお、以下に示す半導体モジュールはあくまで一例にすぎず、これに限定されることなく適宜変更が可能である。また、以下の図においては、便宜上、ゲート配線の端部を白抜きの丸（○）で示し、ソース配線の端部を黒丸（●）で示している。
また、以下の図において、複数の半導体モジュールが並ぶ方向をＸ方向、直列接続される上アームと下アームの並び方向をＹ方向、高さ方向をＺ方向と定義することにする。図示されたＸ、Ｙ、Ｚの各軸は互いに直交し、右手系を成している。また、場合によっては、Ｘ方向を左右方向、Ｙ方向を前後方向、Ｚ方向を上下方向と呼ぶことがある。これらの方向（前後左右上下方向）は、説明の便宜上用いる文言であり、半導体装置の取付姿勢によっては、ＸＹＺ方向のそれぞれとの対応関係が変わることがある。例えば、半導体装置の放熱面側（冷却器側）を下面側とし、その反対側を上面側と呼ぶことにする。また、本明細書において、平面視は、半導体装置の上面をＺ方向正側からみた場合を意味する。
本実施の形態に係る半導体装置は、例えばパワーモジュール等の電力変換装置に適用されるものであり、インバータ回路を構成するパワーモジュールである。半導体装置は、半導体モジュール１を備えている。図１では、単一の半導体モジュール１について説明する。例えば、半導体装置が三相インバータ回路を構成する場合、図１の半導体モジュールがＵ相、Ｖ相、Ｗ相の順にＸ方向に３つ並んで配置される。
図１から図４に示すように、半導体モジュール１は、ベース板１０と、ベース板１０上に配置される積層基板２と、積層基板２上に配置される複数の半導体素子と、積層基板２及び半導体素子を収容するケース部材１１と、ケース部材１１内に充填される封止樹脂１２と、を含んで構成される。
ベース板１０は、上面と下面を有する長方形の板である。ベース板１０は、放熱板として機能する。また、ベース板１０は、Ｘ方向に長い平面視矩形状を有している。ベース板１０は、例えば銅、アルミニウム又はこれらの合金等からなる金属板であり、表面にメッキ処理が施されてもよい。
ベース板１０の上面には、平面視矩形状で且つ枠状のケース部材１１が配置される。ケース部材１１は、例えば合成樹脂によって成形され、接着剤（不図示）を介してベース板１０の上面に接合される。ケース部材１１は、ベース板１０の外形に沿った形状を有し、Ｘ方向で対向する一対の側壁部１３と、Ｙ方向で対向する一対の側壁部１３とを四隅で連結して枠状に形成される。
Ｘ方向で対向する一対の側壁部１３の上面内側には、一段下がった段部１３ａが形成されている。段部１３ａの上面は、側壁部１３の上端面に対して低い位置に設けられている。Ｘ方向で対向する一対の側壁部１３のうち、Ｘ方向正側に位置する側壁部１３には、外部接続用の制御端子として、ゲート端子１４及びソース端子１５一体成型により埋め込まれている。ゲート端子１４及びソース端子１５は、各々の端部が段部１３ａの上面に露出するように配置されている。
詳細は後述するが、ゲート端子１４及びソース端子１５は、上アーム及び下アームに対応して設けられている。ゲート端子１４及びソース端子１５は、上アーム側（Ｙ方向負側）に１つずつ設けられると共に、下アーム側（Ｙ方向正側）に１つずつ設けられている。また、各アームにおいて、ゲート端子１４及びソース端子１５は、Ｙ方向に並んで隣接配置されている。Ｙ方向負側にゲート端子１４が位置し、Ｙ方向正側にソース端子１５が位置している。
ゲート端子１４及びソース端子１５は、例えば銅素材、銅合金系素材、アルミニウム合金系素材、鉄合金系素材等の金属素材の板状体を折り曲げて形成される。ゲート端子１４は、段部１３ａの上面に露出する平坦部１４ａと、先端が側壁部１３の上端面から突出する鉛直部１４ｂと、を有している。同様にソース端子１５は、段部１３ａの上面に露出する平坦部１５ａと、先端が側壁部１３の上端面から突出する鉛直部１５ｂと、を有している。詳細は後述するが、平坦部１４ａ、１５ａには、制御用の配線部材が接続される。
また、詳細は後述するが、ケース部材１１のＹ方向で対向する一対の側壁部１３において、Ｙ方向正側には、ケース端子としての出力端子１６（Ｍ端子）が設けられており、Ｙ方向負側には、ケース端子としての正極端子１７（Ｐ端子）及び負極端子１８（Ｎ端子）が設けられている。正極端子１７（第１外部端子）及び負極端子１８（第２外部端子）は、隣接してＸ方向で一列に配列されている。
また、ケース部材１１の内側において、ベース板１０の上面には、積層基板２が配置されている。積層基板２は、金属層と絶縁層とを積層して形成され、例えば、ＤＣＢ（Direct Copper Bonding）基板やＡＭＢ（Active Metal Brazing）基板、あるいは金属ベース基板で構成される。具体的に積層基板２は、絶縁板２０と、絶縁板２０の下面に配置された放熱板２１と、絶縁板２０の上面に配置された複数の回路板２２と、を有する。積層基板２は、例えば平面視矩形状に形成される。
絶縁板２０は、Ｚ方向に所定の厚みを有し、上面と下面を有する平板状に形成される。絶縁板２０は、例えばアルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）等のセラミックス材料、エポキシ等の樹脂材料、又はセラミックス材料をフィラーとして用いたエポキシ樹脂材料等の絶縁材料によって形成される。なお、絶縁板２０は、絶縁層又は絶縁フィルムと呼ばれてもよい。
放熱板２１は、Ｚ方向に所定の厚みを有し、絶縁板２０の下面全体を覆うように形成される。放熱板２１は、例えば銅やアルミニウム等の熱伝導性の良好な金属板によって形成される。
絶縁板２０の上面（主面）には、複数の回路板２２が、電気的に互いに絶縁された状態で、独立して島状に形成されている。複数の回路板２２は、銅箔等によって形成される所定厚みの金属層で構成される。詳細は後述するが、複数の回路板は、主電流が流れる主配線層を構成する。具体的に複数の回路板２２は、平面視Ｕ字形状を有する第１〜第４導電層２３−２６を含んで構成される。
第１導電層２３が絶縁板２０のＹ方向負側に偏って配置され、Ｙ方向正側が開放された平面視Ｕ字形状を有している。第２導電層２４は、第１導電層よりも絶縁板２０のＹ方向正側に配置されており、一部がＵ字形状の第１導電層２３の間に挟まれている。第３導電層２５及び第４導電層２６は、Ｙ方向に延びた長尺形状を有しており、第１導電層２３及び第２導電層２４を挟むように配置されている。第３導電層２５及び第４導電層２６は、Ｘ方向で互いに対向するように配置されている。Ｘ方向負側に第３導電層２５が位置し、Ｘ方向正側に第４導電層２６が位置している。
第１導電層２３は、Ｙ方向正側の端部が開放された平面視Ｕ字形状を有している。具体的に第１導電層２３は、所定方向（Ｙ方向）に延び、所定方向に交差する方向（Ｘ方向）で対向する一対の第１長尺部２３ａ、２３ｂと、一対の第１長尺部２３ａ、２３ｂの一端同士を連結する第１連結部２３ｃと、を有している。第１連結部２３ｃは、一対の第１長尺部２３ａ、２３ｂのＹ方向負側の端部同士を連結する。詳細は後述するが、第１導電層２３には、上アーム（第１アーム）を構成する４つの半導体素子（第１〜第４半導体素子３ａ−３ｄ）が鏡像配置されている。
第２導電層２４は、Ｘ方向の幅が異なる２つの矩形部をＹ方向に並べて連結した形状を有している。具体的に第２導電層２４は、Ｙ方向正側に位置する第１矩形部２４ａと、Ｙ方向負側に位置する第２矩形部２４ｂと、を有している。第１矩形部２４ａは、第２矩形部２４ｂに対してＸ方向の幅が大きくなっている。第２矩形部２４ｂは、一対の第１長尺部２３ａ、２３ｂの間に挟まれるように配置されている。詳細は後述するが、第２導電層
２４には、下アーム（第２アーム）を構成する４つの半導体素子（第１〜第４半導体素子３ａ−３ｄ）が鏡像配置されている。
回路板２２の上面の所定箇所には、半田等の接合材（不図示）を介して複数の半導体素子が配置されている。半導体素子は、例えばシリコン（Ｓｉ）、炭化けい素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の半導体基板によって平面視方形状に形成される。本実施の形態において、半導体素子は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子とＦＷＤ（Free Wheeling Diode）素子の機能を一体化したＲＣ（Reverse Conducting）−ＩＧＢＴ素子で構成される。
なお、半導体素子は、これに限定されず、ＩＧＢＴ、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＢＪＴ（Bipolar Junction Transistor）等のスイッチング素子、ＦＷＤ（Free Wheeling Diode）等のダイオードを組み合わせて構成されてもよい。また、半導体素子として、逆バイアスに対して十分な耐圧を有するＲＢ（Reverse Blocking）−ＩＧＢＴ等を用いてもよい。また、半導体素子の形状、配置数、配置箇所等は適宜変更が可能である。
本実施の形態では、１相につき、８つの半導体素子が配置されている。具体的に本実施の形態では、上アームを構成する４つの半導体素子（第１〜第４半導体素子３ａ−３ｄ）と、下アームを構成する他の４つの半導体素子（第１〜第４半導体素子３ａ−３ｄ）とが設けられている。上アームがＹ方向負側に位置し、下アームがＹ方向正側に位置している。すなわち、上アームと下アームは、ゲート端子１４及びソース端子１５が設けられた側壁部１３の延在方向に並んで配置されている。
各半導体素子は、それぞれ上面電極（エミッタ電極又はソース電極と呼ばれてよい）と下面電極（コレクタ電極又はドレイン電極と呼ばれてよい）を有している。また、各半導体素子は、上面の外周側に偏ってゲート電極３０（図５参照）が配置されている。
上アームを形成する４つの半導体素子は、第１導電層２３の上面に配置され、電気的に並列接続されている。より具体的に、第１半導体素子３ａ及び第２半導体素子３ｂは、第１長尺部２３ｂの上面に配置され、それぞれの下面電極が第１長尺部２３ｂに導電接続されている。また、第１半導体素子３ａ及び第２半導体素子３ｂは、Ｙ方向に並んでおり、互いのゲート電極３０が対向するように配置されている。Ｙ方向正側に第１半導体素子３ａが位置し、Ｙ方向負側に第２半導体素子３ｂが位置している。すなわち、第１半導体素子３ａ及び第２半導体素子３ｂは、Ｘ方向正側でＹ方向に延びる側壁部１３に沿って並列に配置されている。
第３半導体素子３ｃ及び第４半導体素子３ｄは、積層基板２のＸ方向中央を挟んで第１半導体素子３ａ及び第２半導体素子３ｂと対称位置に配置されている。より具体的に、第３半導体素子３ｃ及び第４半導体素子３ｄは、第１長尺部２３ａの上面に配置され、それぞれの下面電極が第１長尺部２３ａに導電接続されている。また、第３半導体素子３ｃ及び第４半導体素子３ｄは、Ｙ方向に並んでおり、互いのゲート電極３０が対向するように配置されている。Ｙ方向正側に第３半導体素子３ｃが位置し、Ｙ方向負側に第４半導体素子３ｄが位置している。すなわち、第３半導体素子３ｃ及び第４半導体素子３ｄは、Ｘ方向負側でＹ方向に延びる側壁部１３に沿って並列に配置されている。このように、第１半導体素子３ａと第３半導体素子３ｃがＸ方向で対向し、第２半導体素子３ｂと第４半導体素子３ｄがＸ方向で対向している。
同様に、下アームを形成する４つの半導体素子は、第２導電層２４の上面に配置され、電気的に並列接続されている。より具体的に、第１半導体素子３ａ及び第２半導体素子３ｂは、第１矩形部２４ａのＸ方向正側の上面に配置され、それぞれの下面電極が第１矩形部２４ａに導電接続されている。また、第１半導体素子３ａ及び第２半導体素子３ｂは、Ｙ方向に並んでおり、互いのゲート電極３０が対向するように配置されている。Ｙ方向正側に第１半導体素子３ａが位置し、Ｙ方向負側に第２半導体素子３ｂが位置している。すなわち、第１半導体素子３ａ及び第２半導体素子３ｂは、Ｘ方向正側でＹ方向に延びる側壁部１３に沿って並列に配置されている。
第３半導体素子３ｃ及び第４半導体素子３ｄは、積層基板２のＸ方向中央を挟んで第１半導体素子３ａ及び第２半導体素子３ｂと対称位置に配置されている。より具体的に、第３半導体素子３ｃ及び第４半導体素子３ｄは、第１矩形部２４ａのＸ方向負側の上面に配置され、それぞれの下面電極が第１矩形部２４ａに導電接続されている。また、第３半導体素子３ｃ及び第４半導体素子３ｄは、Ｙ方向に並んでおり、互いのゲート電極３０が対向するように配置されている。Ｙ方向正側に第３半導体素子３ｃが位置し、Ｙ方向負側に第４半導体素子３ｄが位置している。すなわち、第３半導体素子３ｃ及び第４半導体素子３ｄは、Ｘ方向負側でＹ方向に延びる側壁部１３に沿って並列に配置されている。このように、第１半導体素子３ａと第３半導体素子３ｃがＸ方向で対向し、第２半導体素子３ｂと第４半導体素子３ｄがＸ方向で対向している。
上記した上アームと下アームは、直列接続される。図１に示すように、下アームは、後述する出力端子１６側に偏って配置されており、上アームは、正極端子１７又は負極端子１８側に偏って配置されている。また、上アームを構成する第１半導体素子３ａ及び第２半導体素子３ｂと第３半導体素子３ｃ及び第４半導体素子３ｄは、積層基板２のＸ方向中央から遠ざけて配置されているのに対し、下アームを構成する第１半導体素子３ａ及び第２半導体素子３ｂと第３半導体素子３ｃ及び第４半導体素子３ｄは、積層基板２のＸ方向中央に近づけて配置されている。
なお、本実施の形態では、各アームともにＸ方向に並んだ第１半導体素子３ａ及び第３半導体素子３ｃにより第１列が形成され、Ｘ方向に並んだ第２半導体素子３ｂ及び第４半導体素子３ｄにより第２列が形成される。第１列及び第２列は、正極端子１７と負極端子１８の配列方向であるＸ方向と並行して電気的に並列接続されている。第１列と第２列は、互いのゲート電極が内向きでＹ方向に対向するように配置されている。
また、各半導体素子の上面電極と所定の回路板２２とは、主電流配線部材としての金属配線板（第１〜第４配線４ａ−４ｄ）により電気的に接続される。第１配線４ａは、第１半導体素子３ａの上面電極と第２矩形部２４ｂ又は第４導電層２６を接続する。第２配線４ｂは、第２半導体素子３ｂの上面電極と第２矩形部２４ｂ又は第４導電層２６を接続する。第３配線４ｃは、第３半導体素子３ｃの上面電極と第２矩形部２４ｂ又は第３導電層２５を接続する。第４配線４ｄは、第４半導体素子３ｄの上面電極と第２矩形部２４ｂ又は第３導電層２５を接続する。
金属配線板は、例えば、銅素材、銅合金系素材、アルミニウム合金系素材、鉄合金系素材等の金属素材を用いて、プレス加工等によって折り曲げて形成される。なお、各金属配線板は、全て同じ構成を有するため、共通の符号を付して説明する。具体的に金属配線板は、図３及び図５に示すように、所定の半導体素子の上面電極に接合される第１接合部４０と、所定の回路板２２に接合される第２接合部４１と、第１接合部４０及び第２接合部４１を連結する連結部４２と、によって構成される。なお、図３及び図５に示す金属配線板の形状はあくまで一例を示すものであり、適宜変更が可能である。また、金属配線板は、リードフレームと呼ばれてもよい。また、各金属配線板（第１〜第４配線４ａ−４ｄ）は、図１に示す平面視において、Ｘ方向に延びている。
また、ケース部材１１には、上記したように主電流の外部接続用のケース端子として、出力端子１６、正極端子１７、及び負極端子１８が設けられている。出力端子１６は、ケース部材１１のＹ方向で対向する一対の側壁部１３のＹ方向正側に配置されている。正極端子１７及び負極端子１８は、ケース部材１１のＹ方向で対向する一対の側壁部１３のＹ方向負側に配置されている。
これらのケース端子は、例えば、銅素材、銅合金系素材、アルミニウム合金系素材、鉄合金系素材等の金属素材を用いて、プレス加工等によって形成される。出力端子１６は、は、第１矩形部２４ａに接続された出力端部１６ａを有している。
図１及び図６に示すように、正極端子１７は、第１連結部２３ｃに接続された正極端部１７ａを有している。負極端子１８は、２つに分岐した負極端部１８ａ、１８ｂを有している。負極端部１８ａ、１８ｂは、所定間隔を空けてＸ方向に並んで配置されている。負極端部１８ａ、１８ｂは、間に正極端子１７（正極端部１７ａ）を挟んでいる。Ｘ方向負側に位置する負極端部１８ａは、第３導電層２５のＹ方向負側の端部に接続されている。Ｘ方向正側に位置する負極端部１８ｂは、第４導電層２６のＹ方向負側の端部に接続されている。
また、本実施の形態では、主配線層が形成された積層基板２とは別に、制御配線用の制御配線層が形成された制御配線基板５が設けられている。制御配線基板５は、金属層と絶縁層とを積層して形成され、例えばプリント基板で構成される。制御配線基板５は、アーム毎に１つずつ設けられ、積層基板２の上面に配置されている。制御配線基板５の配置箇所については後述する。
制御配線基板５は、絶縁板５０と、絶縁板５０の上面に形成されたゲート配線層５１及びソース配線層５２と、を含んで構成される。絶縁板５０は、Ｘ方向に長い長尺体で形成される。ゲート配線層５１及びソース配線層５２は、銅箔等によって形成される所定厚みの金属層で構成される。
ゲート配線層５１及びソース配線層５２は、上記した半導体素子の第１列又は第２列の配列方向であるＸ方向と並行して延伸した長尺形状を有しており、絶縁板５０に対応した（同じ）Ｘ方向の長さを有している。また、ゲート配線層５１及びソース配線層５２のＹ方向の幅は、絶縁板５０よりも小さく設定されている。ゲート配線層５１及びソース配線層５２は、互いに隣接してＹ方向に並んで配置されている。Ｙ方向負側にゲート配線層５１が位置し、Ｙ方向正側にソース配線層５２が位置している。
各アームにおいて、制御配線基板５は、積層基板２の上面に接合材Ｒを介して配置される。具体的に上アームにおいて、制御配線基板５は、半導体素子の第１列及び第２列の間において、第１導電層２３（第１長尺部２３ａ、２３ｂ）、第２導電層２４（第２矩形部２４ｂ）、及び第４導電層２６を跨ぐように配置されている。同様に下アームにおいて、制御配線基板５は、半導体素子の第１列及び第２列の間において、第２導電層２４（第１矩形部２４ａ）、及び第４導電層２６を跨ぐように配置されている。
このように、制御配線基板５は、それぞれのゲート電極３０が対向配置される第１半導体素子３ａと第２半導体素子３ｂの間、及び第３半導体素子３ｃと第４半導体素子３ｄの間に配置される。
上記したゲート端子１４及びソース端子１５と制御配線基板５、制御配線基板５と各半導体素子とは、所定の配線部材によって電気的に接続される。具体的にゲート端子１４の端部（平坦部１４ａ）とゲート配線層５１のＸ方向正側の端部は、第１ゲート配線Ｇ１によって接続される。また、ソース端子１５の端部（平坦部１５ａ）とソース配線層５２のＸ方向正側の端部は、第１ソース配線Ｓ１によって接続される。すなわち、第１ゲート配線Ｇ１の端部と第１ソース配線Ｓ１の端部は、第４導電層２６の上方で制御配線基板５に接続される。
また、各半導体素子のゲート電極３０とゲート配線層５１は、第２ゲート配線Ｇ２によって接続される。また、各半導体素子のソース電極（上面電極）とソース配線層５２は、第２ソース配線Ｓ２によって接続される。制御配線基板５を挟んでＹ方向で対向する一対の半導体素子（第１半導体素子３ａ及び第２半導体素子３ｂ又は第３半導体素子３ｃ及び第４半導体素子３ｄ）において、第２ゲート配線Ｇ２及び第２ソース配線Ｓ２は、それぞれＹ方向で一直線上に並んで配置されている。
これらの配線部材には、導体ワイヤ（ボンディングワイヤ）が用いられる。導体ワイヤの材質は、金、銅、アルミニウム、金合金、銅合金、アルミニウム合金のいずれか１つ又はそれらの組み合わせを用いることができる。また、配線部材として導体ワイヤ以外の部材を用いることも可能である。例えば、配線部材としてリボンを用いることができる。
ところで、半導体モジュールにおいては、ＰＮ端子間のインダクタンスがスイッチング損失に影響を及ぼすことから、そのインダクタンスの低減が求められている。また、昨今の技術革新に伴って、ＳｉＣやＧａＮ等の次世代デバイス（ワイドバンドギャップ半導体と呼ばれてもよい）が採用されると、更にインダクタンスの低減が求められる。また、ＰＮ端子間だけでなく、ゲート・ソース間のインダクタンスも可能な限り低減する必要がある。
そこで、本件発明者等は、絶縁基板の回路板、半導体素子、ケース端子及び制御端子のレイアウトに着目し、本発明に想到した。具体的に本実施の形態では、図１に示すように、主配線層が形成された積層基板２とは別に、制御配線層が形成された制御配線基板５を積層基板２上に配置している。制御配線基板５は、各ゲート電極３０が対向するように配置された複数の半導体素子の間に設けられている。各ゲート電極３０とゲート配線層５１は、第２ゲート配線Ｇ２によって接続される。各ソース電極とソース配線層５２は、第２ソース配線Ｓ２によって接続される。
また、制御配線基板５は、ゲート配線層５１及びソース配線層５２が、主配線層を流れる主電流と交差するように配置されている。すなわち、Ｘ方向に延びるゲート配線層５１及びソース配線層５２は、主配線層を流れる主電流の方向であるＹ方向と交差している。
また、制御配線基板５のＸ方向正側の端部（一端側）には、ゲート端子１４及びソース端子１５が設けられている。ゲート端子１４とゲート配線層５１の端部とは、他のゲート配線部材である第１ゲート配線Ｇ１によって接続されている。ソース端子１５とソース配線層５２の端部とは、他のソース配線部材である第１ソース配線Ｓ１によって接続されている。
これらの構成によれば、主配線層とは別に制御配線用の制御配線基板５を設けたことで、積層基板２の構成が簡略化される。この結果、制御配線を同一の絶縁板２０上に設けた構成に比べて積層基板２を小さくすることが可能である。また、対向する複数のゲート電極３０間に制御配線基板５を配置したことで、これらを接続するゲート配線及びソース配線の長さを極力短くすることが可能である。よって、ゲート・ソース間の低インダクタンス化を図ることが可能である。
また、ゲート配線及び対応するソース配線は、互いに隣接して等長配線される。この結果、ゲート・ソース間のインダクタンスのバラツキを抑えることも可能となっている。更には、制御配線基板５において、ゲート配線層５１とソース配線層５２とが平行して隣接配置されている。このため、相互インダクタンスの効果により、ゲート・ソース間のインダクタンスを更に低減することが可能である。
また、上記したように各配線長が短くなったことで、配線部材としてのワイヤの径を従来よりも細くすることが可能である。これにより、ワイヤの接続先である電極（例えばゲート電極３０）を小さくすることができる。この結果、モジュール全体の小型化にも寄与することが可能である。
また、図３に示すように、第２ゲート配線Ｇ２及び第２ソース配線Ｓ２は、金属配線板の最上端（連結部４２の上面）の高さ位置よりも低い位置に設けられている。これにより、モジュール全体のＺ方向の高さを小さくすることができ、モジュール全体の小型化が可能である。
また、本実施の形態では、ＰＮ間のインダクタンスを下げるために、
（１）主電流の流れる並列数を従来の１列から２列に増やした。
（２）Ｐ端子とＮ端子間の電流経路ができる限り近くなるように互いに平行となるような配線パターン（回路板のレイアウト）とした。
具体的には、一方の第１〜第４半導体素子３ａ−３ｄにより、上アーム（第１アーム）が形成され、他の第１〜第４半導体素子３ａ−３ｄにより、下アーム（第２アーム）が形成されている。上アーム及び下アームは、ゲート端子１４及びソース端子１５が設けられた側壁部１３の延在方向（Ｙ方向）に並んで配置されている。また、上アーム側には、正極端子１７（第１外部端子）及び負極端子１８（第２外部端子）が隣接して一列に配列されている。正極端子１７は、上アームに電気的に接続される正極端部１７ａ（第１端部）を有している。負極端子１８は、下アームに電気的に接続され、少なくとも２つに分岐した負極端部１８ａ、１８ｂ（第２端部）を有している。正極端部１７ａは、２つの負極端部１８ａ、１８ｂの間に配置されている。
ここで、図７を参照して、主電流の流れについて説明する。図７は、本実施の形態に係る半導体モジュールの電流の流れを示す模式図である。図７に示すように、半導体モジュール１では、正極端子１７から流れる主電流が両外側の第１長尺部２３ａ、２３ｂにより２つに分流される。主電流は、第１導電層２３（一対の第１長尺部２３ａ、２３ｂ）から上アームの第１〜第４半導体素子３ａ−３ｄを経由して第２導電層２４（第２矩形部２４ｂ）を流れる。更に主電流は、下アームの第１〜第４半導体素子３ａ−３ｄを経由して第３導電層２５及び第４導電層２６から負極端部１８ａ、１８ｂに流れ込む。
このように、本実施の形態では、図７に示すように、上アームの電流経路Ｆ１と下アームの電流経路Ｆ２が平行で隣接しており、互いに逆方向に主電流が流れている。よって、相互インダクタンスの効果により、低インダクタンス化を実現でき、スイッチング損失が低減される。また、各ケース端子の端部を複数に分岐する構成としたことで、樹脂で封止したときの他の部材同士間における密着度が向上され、剥がれ難くすることが可能である。また、上記したように全体のレイアウトが鏡像配置となっている。このため、電流経路を２つに分けても電流の偏りが生じ難くなり、局所的な発熱を抑制することが可能になっている。
以上説明したように、本実施の形態によれば、ＰＮ端子間のインダクタンスを低減するだけでなく、ゲート・ソース間のインダクタンスも低減し、更にインダクタンスのバラツキも抑制することが可能である。
また、上記実施の形態において、半導体素子の個数及び配置箇所は、上記構成に限定されず、適宜変更が可能である。
また、上記実施の形態において、回路板の個数及びレイアウトは、上記構成に限定されず、適宜変更が可能である。
また、上記実施の形態では、積層基板２や半導体素子が平面視矩形状又は方形状に形成される構成としたが、この構成に限定されない。積層基板２や半導体素子は、上記以外の多角形状に形成されてもよい。
また、上記実施の形態において、上アームがＹ方向負側に位置し、下アームがＹ方向正側に位置する場合について説明したが、この構成に限定されない。上下アームの位置関係は、上記と逆であってもよい。
また、上記実施の形態において、２つの負極端部１８ａ、１８ｂで正極端部１７ａを挟む構成としたが、この構成に限定されない。正極端子１７と負極端子１８の位置関係は、上記と逆であってもよい。
また、上記実施の形態において、ソース配線の一端がソース電極に直接接続される構成としたが、この構成に限定されない。ソース配線の一端は、金属配線板（第１接合部４０）を介してソース電極（半導体素子の上面電極）に接続されてもよい。
また、上記実施の形態において、第２ゲート配線Ｇ２及び第２ソース配線Ｓ２が、平面視において、Ｘ方向に直交するＹ方向に延びている構成としたが、この構成に限定されない。例えば、第２ゲート配線Ｇ２又は第２ソース配線Ｓ２の少なくとも１つが、平面視において、主配線層を流れる主電流の方向（Ｙ方向）に対して交差する方向に傾いてもよい。すなわち、第２ゲート配線Ｇ２又は第２ソース配線Ｓ２は、平面視でＹ方向に対して斜めに傾斜して配置されてもよい。この構成によれば、ゲート・ソース間において、主電流の影響を受け難くすることが可能である。また、所定の配線を傾斜させることで、制御配線層を含めた制御配線全体の長さを半導体素子毎に等長とすることができ、インダクタンスのバラツキを抑制することが可能である。
また、制御配線基板５は、上記した構成に限定されず、適宜変更が可能である。例えば、図８、９のような構成であってもよい。図８は、第１変形例に係る制御配線基板の模式図であり、図９は、第２変形例に係る制御配線基板の模式図である。図９Ａは制御配線基板の平面図であり、図９Ｂは図９Ａの所定箇所をＹ方向に沿って切断した断面図である。以下の変形例において、対応する構成は上記と同一の名称で示し、適宜説明を省略する。
図８に示すように、第１変形例に係る制御配線基板５は、２つのゲート配線層５１がＸ方向に平行に形成され、２つのゲート配線層５１の間に１つのソース配線層５２が形成された絶縁板５０を有している。所定のゲート電極３０（図８では不図示）とゲート配線層５１は、第２ゲート配線Ｇ２によって接続される。所定のソース電極（不図示）とソース配線層５２は、一方のゲート配線層５１を跨いで第２ソース配線Ｓ２によって接続される。２つのゲート配線層５１同士は、ソース配線層５２を跨ぐようにＹ方向に延びる第３ゲート配線Ｇ３によって接続される。一方のゲート配線層５１の端部とゲート端子１４（図８では不図示）は、第１ゲート配線Ｇ１によって接続される。ソース配線層５２の端部とソース端子１５（図８では不図示）は、第１ソース配線Ｓ１によって接続される。このように、ゲート配線層５１やソース配線層５２の数は、１つに限らず、２つ以上配置されてもよい。
図９に示すように、第２変形例に係る制御配線基板６は、ゲート配線層６１及びソース配線層６３が絶縁層（第２絶縁層６２）を挟んで多層化された多層基板で構成されている。具体的に制御配線基板６は、第１絶縁板６０と、第１絶縁板６０の上面に形成されたゲート配線層６１と、ゲート配線層６１の上面に形成された第２絶縁層６２と、第２絶縁層６２の上面に形成されたソース配線層６３と、を含んで構成される。制御配線基板５は、全体として平面視矩形状を有している。制御配線基板５を構成する各層も対応した矩形状を有している。
第２変形例では、平面視において、ゲート配線層６１を露出させるための複数の切欠き６４が形成されている。切欠き６４は、所定のゲート配線（第１ゲート配線Ｇ１及び第２ゲート配線Ｇ２）に対応して、ソース配線層６３及び第２絶縁層６２を切り欠いて形成される。切欠き６４によって露出されたゲート配線層６１の上面には、第１ゲート配線Ｇ１又は第２ゲート配線Ｇ２のそれぞれの端部が接続される。また、ソース配線層６３の上面には、ソース配線（第１ソース配線Ｓ１及び第２ソース配線Ｓ２）のそれぞれの端部が接続される。なお、第２変形例において、ゲート配線層６１とソース配線層６３のＺ方向の位置関係（積層順）は、逆であってもよい。
また、本実施の形態及び変形例を説明したが、他の実施の形態として、上記実施の形態及び変形例を全体的又は部分的に組み合わせたものでもよい。
また、本実施の形態は上記の実施の形態及び変形例に限定されるものではなく、技術的思想の趣旨を逸脱しない範囲において様々に変更、置換、変形されてもよい。さらに、技術の進歩又は派生する別技術によって、技術的思想を別の仕方で実現することができれば、その方法を用いて実施されてもよい。したがって、特許請求の範囲は、技術的思想の範囲内に含まれ得る全ての実施態様をカバーしている。
下記に、上記実施の形態における特徴点を整理する。
上記実施の形態に記載の半導体モジュールは、上面に主配線層が形成された絶縁基板と、隣接して一列に配列された第１外部端子及び第２外部端子と、上面にゲート電極とソース電極を有し、前記第１外部端子と前記第２外部端子の配列方向と平行して電気的に並列接続された第１列と第２列を形成し、前記第１列のゲート電極と前記第２列のゲート電極とが前記配列方向に交差する方向で対向するように、前記主配線層上に配置された複数の半導体素子と、前記第１列と前記第２列の間に配置され、前記配列方向と平行して延伸したゲート配線層及びソース配線層を有する制御配線基板と、前記ゲート電極と前記ゲート配線層とを接続するゲート配線部材と、前記ソース電極と前記ソース配線層とを接続するソース配線部材と、を備える。
また、上記の半導体モジュールにおいて、前記制御配線基板は、前記ゲート配線層及び前記ソース配線層が、前記主配線層を流れる主電流と交差するように配置されている。
また、上記の半導体モジュールにおいて、前記制御配線基板は、前記ゲート配線層及び前記ソース配線層が配置された絶縁板を有する。
また、上記の半導体モジュールにおいて、前記ゲート配線部材又は前記ソース配線部材の少なくとも１つが、前記主配線層を流れる主電流の方向に対して交差する方向に傾いている。
また、上記の半導体モジュールにおいて、前記制御配線基板は、２つのゲート配線層が平行に形成され、前記２つのゲート配線層の間に１つのソース配線層が形成された絶縁板を有する。
また、上記の半導体モジュールにおいて、前記制御配線基板は、前記ゲート配線層及び前記ソース配線層が絶縁層を挟んで多層化された多層基板で構成される。
また、上記の半導体モジュールは、前記半導体素子に設けられた上面電極と前記主配線層とを電気的に接続する金属配線板を更に有し、前記ゲート配線部材及び前記ソース配線部材は、前記金属配線板の高さ位置よりも低い。
また、上記の半導体モジュールは、前記制御配線基板の一端側に設けられるゲート端子及びソース端子と、前記ゲート端子と前記ゲート配線層の端部とを接続する他のゲート配線部材と、前記ソース端子と前記ソース配線層の端部とを接続する他のソース配線部材と、を備える。
また、上記の半導体モジュールにおいて、複数の半導体素子は、前記第１列及び前記第２列により形成された上アームと、他の前記第１列及び前記第２列により形成された下アームと、を有し、前記主配線層は、前記上アームの各下面電極が導電接続された第１導電層と、前記下アームの各下面電極が導電接続された第２導電層と、を有し、前記第１外部端子は、前記第１導電層に接続された正極端部を有する正極端子であり、前記第２外部端子は、少なくとも２つに分岐した負極端部を有する負極端子であり、前記正極端子は、一方及び他方の前記負極端部の間に配置されている。
また、上記の半導体モジュールにおいて、前記上アーム及び前記下アームは、前記第１列及び前記第２列をそれぞれ形成する半導体素子が、前記絶縁基板の中央を挟んで対称に配置され、前記下アームを構成する半導体素子が前記絶縁基板の中央に近づけて配置される一方、前記上アームを構成する半導体素子が前記絶縁基板の中央から遠ざけて配置されている。
以上説明したように、本発明は、ゲート・ソース間のインダクタンスを低減することができるという効果を有し、特に、半導体モジュールに有用である。
１ ：半導体モジュール
２ ：積層基板
３ａ ：第１半導体素子
３ｂ ：第２半導体素子
３ｃ ：第３半導体素子
３ｄ ：第４半導体素子
４ａ ：第１配線（金属配線板）
４ｂ ：第２配線（金属配線板）
４ｃ ：第３配線（金属配線板）
４ｄ ：第４配線（金属配線板）
５ ：制御配線基板
６ ：制御配線基板
１０ ：ベース板
１１ ：ケース部材
１２ ：封止樹脂
１３ ：側壁部
１３ａ ：段部
１４ ：ゲート端子（第１外部端子）
１４ａ ：平坦部
１４ｂ ：鉛直部
１５ ：ソース端子（第２外部端子）
１５ａ ：平坦部
１５ｂ ：鉛直部
１６ ：出力端子
１６ａ ：出力端部
１７ ：正極端子
１７ａ ：正極端部
１８ ：負極端子
１８ａ ：負極端部
１８ｂ ：負極端部
２０ ：絶縁板
２１ ：放熱板
２２ ：回路板（主配線層）
２３ ：第１導電層
２３ａ ：第１長尺部
２３ｂ ：第１長尺部
２３ｃ ：第１連結部
２４ ：第２導電層
２４ａ ：第１矩形部
２４ｂ ：第２矩形部
２５ ：第３導電層
２６ ：第４導電層
３０ ：ゲート電極
４０ ：第１接合部
４１ ：第２接合部
４２ ：連結部
５０ ：絶縁板
５１ ：ゲート配線層
５２ ：ソース配線層
６０ ：第１絶縁板
６１ ：ゲート配線層
６２ ：第２絶縁層
６３ ：ソース配線層
６４ ：切欠き
Ｆ１ ：電流経路
Ｆ２ ：電流経路
Ｇ１ ：第１ゲート配線（他のゲート配線部材）
Ｇ２ ：第２ゲート配線（ゲート配線部材）
Ｇ３ ：第３ゲート配線
Ｒ ：接合材
Ｓ１ ：第１ソース配線（他のソース配線部材）
Ｓ２ ：第２ソース配線（ソース配線部材）

Claims (10)

  1. 上面に主配線層が形成された絶縁基板と、
    隣接して一列に配列された第１外部端子及び第２外部端子と、
    上面にゲート電極とソース電極を有し、前記第１外部端子と前記第２外部端子の配列方向と平行して電気的に並列接続された第１列と第２列を形成し、前記第１列のゲート電極と前記第２列のゲート電極とが前記配列方向に交差する方向で対向するように、前記主配線層上に配置された複数の半導体素子と、
    前記第１列と前記第２列の間に配置され、前記配列方向と平行して延伸したゲート配線層及びソース配線層を有する制御配線基板と、
    前記ゲート電極と前記ゲート配線層とを接続するゲート配線部材と、
    前記ソース電極と前記ソース配線層とを接続するソース配線部材と、を備える、半導体モジュール。
  2. 前記制御配線基板は、前記ゲート配線層及び前記ソース配線層が、前記主配線層を流れる主電流と交差するように配置されている、請求項１に記載の半導体モジュール。
  3. 前記制御配線基板は、前記ゲート配線層及び前記ソース配線層が配置された絶縁板を有する、請求項１又は請求項２に記載の半導体モジュール。
  4. 前記ゲート配線部材又は前記ソース配線部材の少なくとも１つが、前記主配線層を流れる主電流の方向に対して交差する方向に傾いている、請求項１から請求項３のいずれか１項に記載の半導体モジュール。
  5. 前記制御配線基板は、２つのゲート配線層が平行に形成され、前記２つのゲート配線層の間に１つのソース配線層が形成された絶縁板を有する、請求項１又は請求項２に記載の半導体モジュール。
  6. 前記制御配線基板は、前記ゲート配線層及び前記ソース配線層が絶縁層を挟んで多層化された多層基板で構成される、請求項１又は請求項２に記載の半導体モジュール。
  7. 前記半導体素子に設けられた上面電極と前記主配線層とを電気的に接続する金属配線板を更に有し、
    前記ゲート配線部材及び前記ソース配線部材は、前記金属配線板の高さ位置よりも低い、請求項１から請求項６のいずれか１項に記載の半導体モジュール。
  8. 前記制御配線基板の一端側に設けられるゲート端子及びソース端子と、
    前記ゲート端子と前記ゲート配線層の端部とを接続する他のゲート配線部材と、
    前記ソース端子と前記ソース配線層の端部とを接続する他のソース配線部材と、を備える、請求項１から請求項７のいずれか１項に記載の半導体モジュール。
  9. 複数の半導体素子は、前記第１列及び前記第２列により形成された上アームと、他の前記第１列及び前記第２列により形成された下アームと、を有し、
    前記主配線層は、
    前記上アームの各下面電極が導電接続された第１導電層と、
    前記下アームの各下面電極が導電接続された第２導電層と、を有し、
    前記第１外部端子は、前記第１導電層に接続された正極端部を有する正極端子であり、
    前記第２外部端子は、少なくとも２つに分岐した負極端部を有する負極端子であり、
    前記正極端子は、一方及び他方の前記負極端部の間に配置されている、請求項１から請求項８のいずれか１項に記載の半導体モジュール。
  10. 前記上アーム及び前記下アームは、前記第１列及び前記第２列をそれぞれ形成する半導体素子が、前記絶縁基板の中央を挟んで対称に配置され、
    前記下アームを構成する半導体素子が前記絶縁基板の中央に近づけて配置される一方、前記上アームを構成する半導体素子が前記絶縁基板の中央から遠ざけて配置されている、請求項９に記載の半導体モジュール。
JP2020038367A 2020-03-06 2020-03-06 半導体モジュール Active JP7428018B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020038367A JP7428018B2 (ja) 2020-03-06 2020-03-06 半導体モジュール
US17/187,646 US11398450B2 (en) 2020-03-06 2021-02-26 Semiconductor module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020038367A JP7428018B2 (ja) 2020-03-06 2020-03-06 半導体モジュール

Publications (2)

Publication Number Publication Date
JP2021141220A true JP2021141220A (ja) 2021-09-16
JP7428018B2 JP7428018B2 (ja) 2024-02-06

Family

ID=77556530

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020038367A Active JP7428018B2 (ja) 2020-03-06 2020-03-06 半導体モジュール

Country Status (2)

Country Link
US (1) US11398450B2 (ja)
JP (1) JP7428018B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023053823A1 (ja) * 2021-09-29 2023-04-06 ローム株式会社 半導体装置
WO2023199639A1 (ja) * 2022-04-13 2023-10-19 富士電機株式会社 半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112020002920T5 (de) * 2019-06-20 2022-02-24 Rohm Co., Ltd. Halbleitervorrichtung und produktionsverfahren für halbleitervorrichtung
CN116130446A (zh) * 2021-11-12 2023-05-16 比亚迪半导体股份有限公司 半导体功率模块、电机控制器和车辆
CN117199065B (zh) * 2023-11-03 2024-02-06 苏州中瑞宏芯半导体有限公司 一种功率半导体器件模块

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11177021A (ja) 1997-12-09 1999-07-02 Toyota Autom Loom Works Ltd 半導体スイッチの電極構造
JP3922698B2 (ja) 2002-07-26 2007-05-30 株式会社日立製作所 半導体装置
JP4384948B2 (ja) 2004-07-26 2009-12-16 株式会社日立製作所 パワーモジュール
JP4866143B2 (ja) 2006-05-15 2012-02-01 三菱電機株式会社 電力用半導体装置
WO2010131679A1 (ja) 2009-05-14 2010-11-18 ローム株式会社 半導体装置
JP5893369B2 (ja) 2011-12-05 2016-03-23 ローム株式会社 半導体装置
WO2013128787A1 (ja) 2012-03-01 2013-09-06 三菱電機株式会社 電力用半導体モジュール及び電力変換装置
JP5991045B2 (ja) 2012-06-28 2016-09-14 住友電気工業株式会社 半導体装置
JP6368646B2 (ja) 2012-09-20 2018-08-01 ローム株式会社 パワーモジュール半導体装置およびインバータ装置、およびパワーモジュール半導体装置の製造方法、および金型
EP3100301B1 (en) 2014-01-30 2019-11-06 Cree Fayetteville, Inc. Low profile, highly configurable, current sharing paralleled wide band gap power device power module
JP6488940B2 (ja) 2015-08-07 2019-03-27 富士電機株式会社 半導体装置
JP6623283B2 (ja) 2016-03-24 2019-12-18 株式会社日立製作所 パワー半導体モジュール
EP3246945B1 (en) 2016-05-19 2018-10-03 ABB Schweiz AG Power module with low stray inductance
WO2017209191A1 (ja) 2016-06-01 2017-12-07 ローム株式会社 半導体パワーモジュール
JP2018133448A (ja) 2017-02-15 2018-08-23 株式会社東芝 半導体装置
JP6838243B2 (ja) 2017-09-29 2021-03-03 日立Astemo株式会社 電力変換装置
JP7027929B2 (ja) 2018-02-09 2022-03-02 株式会社デンソー 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023053823A1 (ja) * 2021-09-29 2023-04-06 ローム株式会社 半導体装置
WO2023199639A1 (ja) * 2022-04-13 2023-10-19 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
US20210280556A1 (en) 2021-09-09
US11398450B2 (en) 2022-07-26
JP7428018B2 (ja) 2024-02-06

Similar Documents

Publication Publication Date Title
JP7428018B2 (ja) 半導体モジュール
CN108735692B (zh) 半导体装置
JP2005302951A (ja) 電力用半導体装置パッケージ
US20070229143A1 (en) Power Module
JP2022179649A (ja) 半導体装置及びその製造方法
JP6907931B2 (ja) 半導体モジュール
JP2021141222A (ja) 半導体モジュール
US20230352453A1 (en) Semiconductor module
JP2019216214A (ja) 半導体装置、リードフレーム及び半導体装置の製造方法
JP7183594B2 (ja) 半導体装置
WO2021002132A1 (ja) 半導体モジュールの回路構造
JP7428017B2 (ja) 半導体モジュール
JP2024008998A (ja) 電子回路、半導体モジュール及び半導体装置
JP7231109B2 (ja) 電気回路及び半導体モジュール
WO2022059251A1 (ja) 半導体装置
US11335660B2 (en) Semiconductor module
JP2021180234A (ja) 半導体モジュール
JP6305362B2 (ja) 電力用半導体モジュール
JP6468984B2 (ja) 半導体装置
JP7294540B2 (ja) 半導体モジュール
US20230335460A1 (en) Semiconductor module
WO2024070883A1 (ja) 半導体モジュールおよび半導体モジュールユニット
JP2023081134A (ja) 半導体モジュール、半導体装置、及び車両
JP2023134143A (ja) 半導体モジュール、半導体装置、及び車両
JP2023040345A (ja) 半導体モジュール及び半導体モジュールの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230213

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20231019

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20231130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240108

R150 Certificate of patent or registration of utility model

Ref document number: 7428018

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150