JP2021125946A - 半導体回路 - Google Patents

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Abstract

【課題】並列に接続された半導体素子を含む半導体デバイスの該半導体素子の各々に流れる電流の大きさのばらつきを抑制する場合に、半導体デバイスへの影響を可及的に低減する技術を提供する。
【解決手段】本開示は、第１の半導体素子のソース電極に直列に接続される第１のインダクタンス部と、前記第１の半導体素子と並列に接続された第２の半導体素子のソース電極に直列に接続される第２のインダクタンス部と、を備え、前記第１のインダクタンス部と前記第２のインダクタンス部とは、磁気的な相互作用により前記第１のインダクタンス部及び前記第２のインダクタンス部に誘導起電力が誘起され、前記第１のインダクタンス部及び前記第２のインダクタンス部に流れる電流が同方向に強め合うように配置される、半導体回路である。
【選択図】図１

Description

本発明は、半導体回路に関する。
複数の半導体素子が並列に接続されている半導体デバイスが開示されている（例えば特許文献１−２）。
特許第３４２１５４４号公報 特開２０１７−１７５６０２号公報
複数の半導体素子の各々にゲート電圧が印加されることで各々の半導体素子をスイッチング動作させる場合、各半導体素子に流れるドレイン電流の大きさがばらつくことが想定される。そこで、例えば特許文献１では、ゲート回路と各々の半導体素子が配置される主回路との間で共通するソースインダクタンスを設けている。このような共通ソースインダクタンスにおいては、半導体素子に流れるドレイン電流の大きさに応じて該ドレイン電流の向きとは逆方向に電流を生じさせる起電力が発生する。そして、発生した起電力によりドレイン電流の大きさのばらつきが抑制されるように半導体素子のゲート電圧が調節される。
また、例えば特許文献２では、一方の半導体素子のゲートノードのインダクタンスと、他方の半導体素子のドレインノードのインダクタンスとを相互結合させている。このような構造の場合、結合部分において半導体素子に流れるドレイン電流の大きさに応じて該ドレイン電流の向きとは逆方向に電流を生じさせる起電力が発生する。よって、例えば一方の半導体素子におけるドレイン電流の大きさが他方の半導体素子におけるドレイン電流の大きさよりも大きい場合、他方の半導体素子に流れるドレイン電流の大きさを大きくするように他方の半導体素子のゲート電圧が調節され得る。このようにして、各半導体素子に流れるドレイン電流の大きさのばらつきが抑制される。
上記のようなドレイン電流のばらつきの抑制方法の場合、急峻なドレイン電流にも対応可能なようにゲート回路及び主回路にインピーダンスを大きく設けることが考えられる。しかしながら、インピーダンスを大きく設けると、主回路を流れる急峻なドレイン電流によりゲート回路に急峻なノイズが発生することが考えられる。よって、半導体素子のスイッチング動作により誤動作することが考えられる。そして、半導体素子のスイッチングが誤動作すると、半導体素子の素子耐圧を超える電流が半導体デバイスに含まれる回路に流れてデバイスが破壊されることが考えられる。また、スイッチング動作の誤動作で半導体素子のスイッチング時の電力損失に大きな偏りが発生し、半導体デバイスの発熱や寿命に大きな影響を与える可能性も考えられる。
本発明は、上記のような状況に鑑みてなされたものであり、その目的は、並列に接続された半導体素子を含む半導体デバイスの該半導体素子の各々に流れる電流の大きさのばらつきを抑制する場合に、半導体デバイスへの影響を可及的に低減する技術を提供することである。
本発明は、上述した課題を解決するために、以下の構成を採用する。
すなわち本発明の一側面に係る半導体回路は、第１の半導体素子のソース電極に直列に接続される第１のインダクタンス部と、前記第１の半導体素子と並列に接続された第２の半導体素子のソース電極に直列に接続される第２のインダクタンス部と、を備え、前記第１のインダクタンス部と前記第２のインダクタンス部とは、磁気的な相互作用により前記第１のインダクタンス部及び前記第２のインダクタンス部に誘導起電力が誘起され、前記第１のインダクタンス部及び前記第２のインダクタンス部に流れる電流が同方向に強め合うように配置される。
当該構成によれば、第１の半導体素子及び第２の半導体素子の各々に流れる電流量がばらついた場合であっても、第１のインダクタンスと第２のインダクタンスとの間で相互に誘起される相互誘導起電力により各々の半導体素子に流れる電流量のばらつきが抑制されるように該電流量は調節される。また、当該構成によれば、電流量のばらつきの抑制をゲート回路に大きなインピーダンスを設けずに実現できる。よって、当該構成によれば、半導体デバイスへの影響を可及的に低減することができる。
上記一側面に係る半導体回路において、前記第１のインダクタンス部と直列に接続される第３のインダクタンス部と、前記第２のインダクタンス部と直列に接続される第４のインダクタンス部と、を更に備え、前記第３のインダクタンス部は、自身に印加された電圧とは反対方向に、前記第１のインダクタンス部からの磁気的な相互作用により誘起される第１の誘導起電力により電圧が生じるとともに、前記第１のインダクタンス部に印加された電圧とは反対方向に、自身による磁気的な相互作用により誘起される前記第１の誘導起電力によって前記第１のインダクタンス部に電圧を生じさせるように配置され、前記第４のインダクタンス部は、自身に印加された電圧とは反対方向に、前記第２のインダクタンス部からの磁気的な相互作用により誘起される第２の誘導起電力により電圧が生じるとともに、前記第２のインダクタンス部に印加された電圧とは反対方向に、自身による磁気的な相互作用により誘起される前記第２の誘導起電力によって前記第２のインダクタンス部に電圧を生じさせるように配置されてもよい。
当該構成によれば、第１のインダクタンス部及び第３のインダクタンス部が設けられる回路にサージ電圧が生じた場合に、第１のインダクタンス部と第３のインダクタンス部との間で相互に誘起される第１の相互誘導起電力により、当該回路には当該サージ電圧が印加される方向とは反対方向に電圧が生じる。よって、サージ電圧を低減させることができる。同様にして、第２のインダクタンス部及び第４のインダクタンス部が設けられる回路にサージ電圧が生じた場合に、第２のインダクタンス部と第４のインダクタンス部との間で相互に誘起される第２の相互誘導起電力により、当該回路には、当該サージ電圧が印加される方向とは反対方向に電圧が生じる。よって、サージ電圧を低減することができる。よって、半導体デバイスへの影響を可及的に低減することができる。
上記一側面に係る半導体回路において、前記第１のインダクタンス部、前記第２のインダクタンス部、前記第３のインダクタンス部、及び前記第４のインダクタンス部のうちの少なくとも一つは、寄生インダクタンスを含んでもよい。
当該構成によれば、電流量のばらつきの抑制又はサージ電圧の低減を行うための相互誘導起電力を生じさせる部品を設けずに済む。よって、回路を形成する部品点数は削減される。よって、回路の製造工程の簡略化、部品管理コストの低減、又は部品コストの節減等が実現される。
上記一側面に係る半導体回路において、積層される複数の金属層と、前記複数の金属層の層間に設けられる絶縁部と、を備え、積層する前記複数の金属層のうち対向する所定の金属層のペアは、電気的に並列に接続され、前記所定の金属層のペアは、前記第１のインダクタンス部と前記第２のインダクタンス部であってもよい。
当該構成によれば、所定の金属層のペアに流れる電流量のばらつきを抑制するように相互誘導起電力が該所定の金属層のペアの各々に誘起される。換言すれば、電流量のばらつきを抑制するための相互誘導起電力を生じさせる部品を設けずに済む。よって、回路を形成する部品点数は削減される。よって、回路の製造工程の簡略化、部品管理コストの低減、又は部品コストの節減等が実現される。
上記一側面に係る半導体回路において、前記所定の金属層のペアは、第１の金属層と第２の金属層とから形成され、前記第１の金属層と対向する第３の金属層は、前記絶縁部により第１の部分と第２の部分とに分断され、前記第１の部分、前記第１の金属層、及び前記第２の部分は、電気的に直列に接続され、前記第２の金属層と対向する第４の金属層は、前記絶縁部により第３の部分と第４の部分とに分断され、前記第３の部分、前記第２の金属層、及び前記第４の部分は、電気的に直列に接続され、前記第１の金属層が前記第１のインダクタンス部であり、前記第２の金属層が前記第２のインダクタンス部であり、前記第３の金属層の前記第２の部分が前記第３のインダクタンス部であり、前記第４の金属層の前記第４の部分が前記第４のインダクタンス部であってもよい。
当該構成によれば、直列に接続される第３の金属層の第1の部分、第１の金属層、及び
第３の金属層の第２の部分にサージ電圧が生じた場合、第１の金属層と第３の金属層の第２の部分とには、サージ電圧の印加方向とは逆方向に相互誘導起電力が誘起される。よって、当該サージ電圧を低減することができる。同様にして、直列に接続される第４の金属層の第３の部分、第２の金属層、及び第４の金属層の第４の部分にサージ電圧が生じた場合、第２の金属層と第４の金属層の第４の部分とには、サージ電圧の印加方向とは逆方向に相互誘導起電力が誘起される。よって、当該サージ電圧を低減することができる。換言すれば、第３の金属層の第１の部分、及び第４の金属層の第３の部分に半導体素子が実装され、半導体素子に電流が流れる場合に、サージ電圧を低減するための相互誘導起電力を生じさせる部品を設けずに済む。よって、回路を形成する部品点数は削減される。よって、回路の製造工程の簡略化、部品管理コストの低減、又は部品コストの節減等が実現される。
なお、本発明における上記の課題を解決するための手段は、可能な限り組み合わせて使用することが可能である。
本発明によれば、並列に接続された半導体素子を含む半導体デバイスの該半導体素子の各々に流れる電流の大きさのばらつきを抑制する場合に、半導体デバイスへの影響を可及的に低減することができる。
図１は、実施形態に係る電流バランス調整回路の概要を示している。 図２は、コイルに生じる起電力の一例を示している。 図３は、スイッチング素子の各々のゲートに電圧が印加された場合の電流量、及び電圧の経時変化のシミュレーション結果を示している。 図４は、コイルの一部を備えない電流バランス調整回路の概要を示している。 図５は、電流バランス調整回路の第１使用例の一例を示している。 図６は、電流バランス調整回路の第２使用例の一例を示している。 図７は、第２変形例に係る電流バランス調整回路の概要を示している。
§１ 適用例
以下、本発明の適用例について、図面を参照しつつ説明する。図１は、本実施形態に係る電流バランス調整回路２０の概要を示している。電流バランス調整回路２０は、コイル３Ａ、及びコイル３Ｂを備える。コイル３Ａ、３Ｂは、入力電源２１に並列接続されているスイッチング素子２２Ａ、及びスイッチング素子２２Ｂに対して各々に直列に接続される。そして、コイル３Ａ、３Ｂは、コイル３ＡのＳ極とコイル３ＢのＮ極とが近接するように、そしてコイル３ＡのＮ極とコイル３ＢのＳ極とが近接するように配置される。
また、電流バランス調整回路２０は、コイル４Ａ、及びコイル４Ｂを備える。コイル４Ａは、コイル３Ａと直列に接続される。コイル４Ａとコイル３Ａとは、各々のＳ極同士が近接し、各々のＮ極同士が近接するように配置される。同様にして、コイル４Ｂは、コイル３Ｂと直列に接続される。そして、コイル４Ｂとコイル３Ｂとは、各々のＳ極同士が近接し、各々のＮ極同士が近接するように配置される。
上記のような電流バランス調整回路２０によれば、スイッチング素子２２Ａ、２２Ｂの各々に流れる電流量ｉｄ１と電流量ｉｄ２とがばらついた場合であっても、コイル３Ａとコイル３Ｂとの間で相互に誘起される誘導起電力により当該ばらつきは抑制される。よって、上記のような電流バランス調整回路２０によれば、半導体デバイスへの影響を可及的に低減することができる。
また、上記のような電流バランス調整回路２０によれば、コイル３Ａとコイル４Ａとが設けられている回路にサージ電圧が生じた場合に、コイル３Ａとコイル４Ａとの間で相互に誘起される誘導起電力により、当該回路には当該サージ電圧が印加される方向とは反対方向に電圧が生じる。よって、サージ電圧を低減させることができる。同様にして、コイル３Ｂとコイル４Ｂとが設けられる回路にサージ電圧が生じた場合に、コイル３Ｂとコイル４Ｂとの間で相互に誘起される誘導起電力により、当該回路には、当該サージ電圧が印加される方向とは反対方向に電圧が生じる。よって、サージ電圧を低減することができる。よって、半導体デバイスへの影響を可及的に低減することができる。
§２ 構成例
［ハードウェア構成］
次に、本発明の実施形態について、図を参照しつつ詳細に説明する。
図１は、本実施形態に係る電流バランス調整回路２０（本開示の「回路」の一例）の概要を示している。電流バランス調整回路２０は、コイル３Ａ（本開示の「第１のインダクタンス部」の一例）、及びコイル３Ｂ（本開示の「第２のインダクタンス部」の一例）を備える。コイル３Ａ、３Ｂは、入力電源２１に並列接続されているスイッチング素子２２Ａ（本開示の「第１の半導体素子」の一例）、及びスイッチング素子２２Ｂ（本開示の「第２の半導体素子」の一例）に対して各々に直列に接続される。ここで、スイッチング素子２２Ａ、２２Ｂは、例えばＭＯＳ−ＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。また、各々のスイッチング素子２２Ａ、２２Ｂのソースとドレインとの間には、入力電源２１から入力電圧Ｖｉｎが印加される。このようなスイッチング素子２２Ａ、２２Ｂは、各々のゲート信号電圧の制御により、ソースドレイン間の電流の流れを制御し、入力電源２１から負荷２３へ供給される電力を調節する。また、コイル３Ａ、３Ｂに電流が流れた場合に、コイル３Ａ、３Ｂには磁界が生じる。そして、コイル３Ａ、３Ｂは、コイル３Ａが形成する
磁界のＳ極とコイル３Ｂが形成する磁界のＮ極とが近接するように、そしてコイル３Ａが形成する磁界のＮ極とコイル３Ｂが形成する磁界のＳ極とが近接するように配置されている（以下、逆極性にて結合するという）。このようにコイル３Ａ、３Ｂが配置されることで、コイル３Ａ、３Ｂには磁気的な相互作用が生じる。
また、電流バランス調整回路２０は、コイル４Ａ（本開示の「第３のインダクタンス部」の一例）、及びコイル４Ｂ（本開示の「第４のインダクタンス部」の一例）を備える。コイル４Ａは、コイル３Ａと直列に接続される。ここで、コイル４Ａに電流が流れた場合に、コイル４Ａには磁界が生じる。そして、コイル４Ａとコイル３Ａとは、各々が形成する磁界のＳ極同士が近接し、各々が形成する磁界のＮ極同士が近接するように配置されている（以下、同極性にて結合するという）。このようにコイル３Ａ、４Ａが配置されることで、コイル３Ａ、４Ａには磁気的な相互作用が生じる。同様にして、コイル４Ｂは、コイル３Ｂと直列に接続される。ここで、コイル４Ｂに電流が流れた場合に、コイル４Ｂには磁界が生じる。そして、コイル３Ｂとコイル４Ｂとは、各々が形成する磁界のＳ極同士が近接し、各々が形成する磁界のＮ極同士が近接するように配置されている（以下、同極性にて結合するという）。このようにコイル３Ｂ、４Ｂが配置されることで、コイル３Ｂ、３Ｂには磁気的な相互作用が生じる。
[動作例]
上記のスイッチング素子２２Ａ、２２Ｂの各々のゲートに電圧が印加されると、コイル３Ａにスイッチング素子２２Ａから電流量ｉｄ１が流れる。そして、コイル３Ａには、自身を流れる電流量ｉｄ１の方向とは逆向きの電流を生じさせる起電力が発生する。同様にして、コイル３Ｂにスイッチング素子２２Ｂから電流量ｉｄ２が流れる。そして、コイル３Ｂには、自身を流れる電流量ｉｄ２の方向とは逆向きの電流を生じさせる起電力が発生する。
また、コイル３Ａには、自身と逆極性にて結合するコイル３Ｂにより、コイル３Ｂを流れる電流量ｉｄ２に応じた誘導起電力が誘起される。当該誘導起電力により、電流量ｉｄ２の流れる向きと同方向に電流が流れる。同様にして、コイル３Ｂには、自身と逆極性にて結合するコイル３Ａを流れる電流量ｉｄ１に応じた誘導起電力が誘起される。当該誘導起電力により、電流量ｉｄ１の流れる向きと同方向に電流が流れる。
また、コイル３Ａを通過した電流量ｉｄ１は、コイル４Ａに流入する。すると、コイル４Ａには、自身を流れる電流量ｉｄ１の流れる方向とは逆向きの電流を生じさせる起電力が発生する。当該起電力の大きさは、自身を通過する電流量ｉｄ１の大きさに応じた値となる。同様にして、コイル３Ｂを通過した電流量ｉｄ２は、コイル４Ｂに流入する。すると、コイル４Ｂには、自身を流れる電流量ｉｄ２の流れる方向とは逆向きの電流を生じさせる起電力が発生する、当該起電力の大きさは、自身を通過する電流量ｉｄ２の大きさに応じた値となる。
また、コイル４Ａには、自身と同極性に結合しているコイル３Ａにより、コイル３Ａを流れる電流量ｉｄ１に応じた誘導起電力（本開示の「第１の誘導起電力」の一例）が誘起される。当該誘導起電力は、コイル４Ａを流れる電流量ｉｄ１の向きと逆方向に電流を流す。同様にして、コイル４Ｂには、自身と同極性に結合しているコイル３Ｂにより、コイル３Ｂを流れる電流量ｉｄ２に応じた誘導起電力（本開示の「第２の誘導起電力」の一例）が誘起される。当該誘導起電力は、コイル４Ｂを流れる電流量ｉｄ２の向きと逆方向に電流を流す。図２は、上記のように説明されたコイル３Ａ、３Ｂ及びコイル４Ａ、４Ｂに生じる起電力Ｖ１−Ｖ４をまとめた図である。なお、起電力V１、V３の向きは、電流量ｉｄ１の流れる方向とは反対方向を正とする。また、起電力V２、V４の向きは、電流量ｉｄ２の流れる方向とは反対方向を正とする。
ここで、Ｌ１−Ｌ４は、コイル３Ａ、３Ｂ、及びコイル４Ａ、４Ｂの各々の自己インダクタンスである。また、ωは角周波数である。また、ｋ１は、コイル３Ａとコイル３Ｂとの磁気結合係数である。また、ｋ２は、コイル３Ａとコイル４Ａ、及びコイル３Ｂとコイル４Ｂの磁気結合係数である。
図３は、スイッチング素子２２Ａ、２２Ｂの各々のゲートに電圧が印加された（以降、スイッチＯＮという）場合の電流量ｉｄ１、電流量ｉｄ２、及び負荷２３に印加される電圧Ｖｄｓ２の経時変化のシミュレーション結果を示している。なお、図３では、スイッチング素子２２Ａ、２２Ｂの各々に本実施形態の電流バランス調整回路２０が接続される場合（図３（Ｃ））と、スイッチング素子２２Ａ、２２Ｂの各々に電流バランス調整回路２０が接続されていない場合（図３（Ａ））と、コイル３Ａ、３Ｂを有するが、コイル４Ａ、４Ｂを有さない電流バランス調整回路２０Ａがスイッチング素子２２Ａ、２２Ｂの各々に接続されている場合（図３（Ｂ））と、を比較している。なお、電流バランス調整回路２０Ａの概要は、例えば図４に示される。
図３（Ａ）に示されるように、電流バランス調整回路２０が接続されていない場合、スイッチング素子２２Ａ、２２ＢのスイッチがＯＮされると、電流量ｉｄ１、電流量ｉｄ２、及び電圧Ｖｄｓ２は各々揺らぎながら徐々に定常値へ収束している。また、電流量ｉｄ１と電流量ｉｄ２とは、スイッチＯＮされた当初からばらついており、収束値も各々異なっている。また、Ｖｄｓ２はスイッチＯＮされた当初、大きく揺らいでおり、サージ電圧が発生していることがわかる。
一方、図３（Ｂ）に示されるように、コイル３Ａ、３Ｂを有するが、コイル４Ａ、４Ｂを有さない電流バランス調整回路２０Ａが接続されている場合、図３（Ａ）と比較して電流量ｉｄ１と電流量ｉｄ２とのばらつきは抑制されている。また、電流量ｉｄ１の収束値と電流量ｉｄ２の収束値との差も縮小されている。よって、コイル３Ａとコイル３Ｂとが逆極性にて結合していることは、電流量ｉｄ１と電流量ｉｄ２とのばらつきを抑制する効果があるといえる。つまり、図２に示される式（１）及び式（２）の各々の右辺の第２項が、電流量ｉｄ１と電流量ｉｄ２とのばらつきの抑制に有効であるといえる。
また、図３（Ｃ）に示されるように電流バランス調整回路２０が接続されている場合、図３（Ｂ）と同様に電流量ｉｄ１と電流量ｉｄ２とのばらつきは抑制されている。また、電流量ｉｄ１の収束値と電流量ｉｄ２の収束値との差も縮小されている。加えて図３（Ｃ）では、電圧Ｖｄｓ２の揺らぎがスイッチＯＮされた当初から小さくなっており、また電圧Ｖｄｓ２は定常値へ早期に収束している。よって、コイル３Ａとコイル４Ａ、及びコイル３Ｂとコイル４Ｂとが同極性にて結合していることは、Ｖｄｓ２の揺らぎ（サージ電圧）を抑制する効果があるといえる。つまり、式（１）及び式（２）の各々の右辺の第３項、並びに式（３）及び式（４）の各々の右辺の第２項が、サージ電圧を抑制するために有効であるといえる。
[使用例]
次に、電流バランス調整回路２０の使用例を説明する。図５は、同期整流型昇圧チョッパ回路３０の概要を示している。同期整流型昇圧チョッパ回路３０には、スイッチング素子（２２Ｃ、２２Ｄ）、及びスイッチング素子（２２Ｅ、２２Ｆ）が設けられている。また、同期整流型昇圧チョッパ回路３０には、入力電圧Ｖｉｎが入力される入力電源２１、リアクトル、ダイオード、コンデンサ、及び負荷２３が設けられている。ここで、スイッチング素子（２２Ｃ、２２Ｄ）、及びスイッチング素子（２２Ｅ、２２Ｆ）は、各々並列に接続されている。同期整流型昇圧チョッパ回路３０では、入力電源２１から入力電圧Ｖｉｎが入力されると、各スイッチング素子２２Ｃ‐２２Ｆのスイッチ制御が実行されるこ
とで、Ｖｉｎより昇圧されたＶｏｕｔが出力される。ここで、電流バランス調整回路２０は、スイッチング素子（２２Ｃ、２２Ｄ）、及びスイッチング素子（２２Ｅ、２２Ｆ）の各々に対して接続されている。このように電流バランス調整回路２０が設けられることで、昇圧されたＶｏｕｔが出力される時にスイッチング素子（２２Ｃ、２２Ｄ）、及びスイッチング素子（２２Ｅ、２２Ｆ）の各々において生じる電流のばらつきやサージ電圧は抑制され、同期整流型昇圧チョッパ回路３０の故障は抑制される。
また、図６は、電流バランス調整回路２０の別の使用例の一例を示している。図６は、インバータ回路４０に電流バランス調整回路２０が使用される例である。インバータ回路４０には、直流電圧Ｖｉｎを入力する入力電源２１が設けられている。また、インバータ回路４０には、スイッチング素子（２２Ｇ、２２Ｈ）、スイッチング素子（２２Ｉ、２２Ｊ）、スイッチング素子（２２Ｋ、２２Ｌ）、及びスイッチング素子（２２Ｍ、２２Ｎ）が各々並列に接続されている。このようなインバータ回路４０に入力電源２１から直流電圧Ｖｉｎが印加されると、各スイッチング素子２２Ｇ−２２Ｎのスイッチ制御が実行されることで、交流電圧Ｖｏｕｔが出力される。
そして、電流バランス調整回路２０は、スイッチング素子（２２Ｇ、２２Ｈ）、スイッチング素子（２２Ｉ、２２Ｊ）、スイッチング素子（２２Ｋ、２２Ｌ）、及びスイッチング素子（２２Ｍ、２２Ｎ）の各々に接続されている。このように電流バランス調整回路２０が設けられることで、交流電圧を出力する時にスイッチング素子（２２Ｇ、２２Ｈ）、スイッチング素子（２２Ｉ、２２Ｊ）、スイッチング素子（２２Ｋ、２２Ｌ）、及びスイッチング素子（２２Ｍ、２２Ｎ）の各々において生じる電流のばらつきやサージ電圧は抑制され、インバータ回路４０の故障は抑制される。
また、図５及び図６の使用例以外にも、電流バランス調整回路２０は、ＤＣ／ＤＣコンバータやインバータトポロジにも使用されることで、これらのデバイス機器の故障は抑制される。
[作用・効果]
上記のような電流バランス調整回路２０によれば、コイル３Ａとコイル３Ｂとが並列に設けられ、逆極性にて結合することで、コイル３Ａにはコイル３Ｂから誘導起電力が誘起される。コイル３Ｂからコイル３Ａに誘起される誘導起電力は、スイッチング素子２２Ｂを流れる電流ｉｄ２の向き（式(１)の第２項）に電流ｉｄ２に応じた電流が流れるようにするものである。同様にして、コイル３Ｂにはコイル３Ａから誘導起電力が誘起される。コイル３Ａからコイル３Ｂに誘起される誘導起電力は、スイッチング素子２２Ａを流れる電流ｉｄ１の向き（式（２）の第２項）に電流ｉｄ１に応じた電流が流れるようにするものである。よって、スイッチング素子２２Ａ、２２Ｂの各々に流れる電流量ｉｄ１と電流量ｉｄ２とがばらついた場合であっても、図３（Ｂ）及び図３（Ｃ）に示されるように当該ばらつきは抑制される。また、上記のような電流バランス調整回路２０によれば、電流量ｉｄ１と電流量ｉｄ２とのばらつきの抑制をゲート回路に大きなインピーダンスを設けずに実現できる。よって、上記のような電流バランス調整回路２０によれば、半導体デバイスへの影響を可及的に低減することができる。
また、上記のような電流バランス調整回路２０によれば、コイル３Ａとコイル４Ａとが直列に接続され、同極性にて結合することで、コイル３Ａにはコイル４Ａから誘導起電力が誘起される。コイル４Ａからコイル３Ａに誘起される誘導起電力は、スイッチング素子２２Ａを流れる電流量ｉｄ１の向きとは反対方向（式(１)の第３項）に生じ、電流量ｉｄ１に応じた値である。同様にして、コイル４Ａにはコイル３Ａから誘導起電力が誘起される。コイル３Ａからコイル４Ａに誘起される誘導起電力は、スイッチング素子２２Ａを流れる電流ｉｄ１の向きとは反対方向（式（３）の第２項）に生じ、電流ｉｄ１に応じた値
である。つまり、スイッチング素子２２Ａと接続される回路には、コイル３Ａが単独で設けられる場合と比較して、電流量ｉｄ１が流れた場合に当該電流量ｉｄ１の流れる向きとは反対方向に大きな誘導起電力が生じる。つまり、当該回路にサージ電圧が生じた場合であっても、コイル３Ａが単独で設けられる場合と比較して当該サージ電圧を低減する効果は増大するといえる。また、このような効果は、図３（Ｂ）に対して図３（Ｃ）の電圧Ｖｄｓ２の揺らぎがスイッチＯＮされた当初から小さくなっており、また電圧Ｖｄｓ２は定常値へ早期に収束していることからも確認できる。よって、半導体デバイスへの影響を可及的に低減することができる。
また、同様にして、コイル３Ｂとコイル４Ｂとが直列に接続され、同極性にて結合することで、コイル３Ｂにはコイル４Ｂから誘導起電力が誘起される。コイル４Ｂからコイル３Ｂに誘起される誘導起電力は、スイッチング素子２２Ｂを流れる電流ｉｄ２の向きとは反対方向（式(２)の第３項）に生じ、電流ｉｄ２に応じた値である。同様にして、コイル４Ｂにはコイル３Ｂから誘導起電力が誘起される。コイル３Ｂからコイル４Ｂに誘起される誘導起電力は、スイッチング素子２２Ｂを流れる電流ｉｄ２の向きとは反対方向（式（４）の第２項）に生じ、電流量ｉｄ２に応じた値である。つまり、スイッチング素子２２Ｂと接続される回路には、コイル３Ｂが単独で設けられる場合と比較して、電流量ｉｄ２が流れた場合に当該電流量ｉｄ２の流れる向きとは反対方向に大きな誘導起電力が生じる。つまり、当該回路にサージ電圧が生じた場合であっても、コイル３Ｂが単独で設けられる場合と比較して当該サージ電圧を低減する効果は増大するといえる。また、このような効果は、図３（Ｂ）に対して図３（Ｃ）の電圧Ｖｄｓ２の揺らぎがスイッチＯＮされた当初から小さくなっており、また電圧Ｖｄｓ２は定常値へ早期に収束していることからも確認できる。よって、半導体デバイスへの影響を可及的に低減することができる。
なお、本実施形態では、電流バランス調整回路２０を本開示の「半導体回路」の一例として説明したが、電流バランス調整回路２０Ａが本開示の「半導体回路」の一例であってもよい。このような電流バランス調整回路２０Ａによっても、図３（Ｂ）に示されるように、電流量ｉｄ１と電流量ｉｄ２とのばらつきが抑制される効果を奏する。
§３ 変形例
以上、本発明の実施の形態を詳細に説明してきたが、前述までの説明はあらゆる点において本発明の例示に過ぎない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。例えば、以下のような変更が可能である。なお、以下では、上記実施形態と同様の構成要素に関しては同様の符号を用い、上記実施形態と同様の点については、適宜説明を省略した。以下の変形例は適宜組み合わせ可能である。
＜３．１＞
第１変形例に係る電流バランス調整回路２０Ｂは、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔоｒ−Ｍｅｔａｌ）基板５を備える。また、電流バランス調整回路２０Ｂは、コイル３Ａ、３Ｂ、及びコイル４Ａ、４Ｂの代替として、ＭＩＭ基板５に含まれる寄生インダクタンスが利用される。より詳細には、コイル３Ａ、３Ｂ、及びコイル４Ａ、４Ｂにより実現される電流ばらつきの抑制機能及びサージ電圧の抑制機能を実現するように、ＭＩＭ基板５に含まれる寄生インダクタンスを利用する。このような電流バランス調整回路２０Ｂは、電流バランス調整回路２０と同様の効果を奏する。加えて、電流バランス調整回路２０Ｂでは、コイル３Ａ、３Ｂ、及びコイル４Ａ、４Ｂが設けられていないため、部品点数の削減による製造工程の簡略化、部品管理コストの低減、又は部品コストの節減が実現される。
＜３．２＞
図７は、第２変形例に係る電流バランス調整回路２０Ｃの概要を示している。図７（Ａ
）は、電流バランス調整回路２０Ｃの断面図の概要であり、図７（Ｂ）は、電流バランス調整回路２０Ｃの上面図の概要である。図７に示されるように、電流バランス調整回路２０Ｃは、ＭＩＭ基板５Ａを備える。ＭＩＭ基板５Ａは、四層の金属層（Ｍ１−Ｍ４）から形成され、金属層間には絶縁物が設けられている。ＭＩＭ基板５ＡのＭ１層は、ＭＩＭ基板５Ａの表面に形成される（本開示の「第３の金属層」の一例）。そして、Ｍ１層は、二つの領域（Ｍ１Ａ及びＭ１Ｂ、Ｍ１Ａは本開示の「第１の部分」の一例、Ｍ１Ｂは本開示の「第２の部分」の一例）に絶縁物により分断されており、一方の領域Ｍ１Ａにスイッチング素子２２Ａが実装されている。また、Ｍ２層は、絶縁物を挟んでＭ１層と対向するように設けられる（本開示の「第１の金属層」の一例）。そして、Ｍ２層と、Ｍ１層のＭ１Ａとは直列に接続される。また、Ｍ２層とＭ１Ｂとも直列に接続される。
また、Ｍ３層及びＭ４層は、Ｍ１層及びＭ２層と同様の構造である。すなわち、Ｍ３層は、ＭＩＭ基板５Ａの裏面に形成される（本開示の「第４の金属層」の一例）。そして、Ｍ３層は、二つの領域（Ｍ３Ａ及びＭ３Ｂ、Ｍ３Ａは、本開示の「第３の部分」の一例、Ｍ３Ｂは本開示の「第４の部分」の一例））に絶縁物により分断されており、一方の領域Ｍ３Ａにスイッチング素子２２Ｂが実装されている。また、Ｍ４層は、絶縁物を挟んでＭ３層と対向するように設けられる（本開示の「第２の金属層の一例」）。そして、Ｍ４層と、Ｍ３層のＭ３Ａとは直列に接続される。また、Ｍ４層と、Ｍ３層のＭ３Ｂは直列に接続される。なお、Ｍ４層は、Ｍ２層とも絶縁物を挟んで対向するように設けられ、Ｍ４層とＭ２層とは図示しないが電気的に接続されている。ここで、Ｍ２層とＭ４層とは、本開示の「所定の金属層のペア」の一例である。
このような電流バランス調整回路２０Ｃの場合、Ｍ２層とＭ４層とは絶縁物を挟んで対向して設けられているため、Ｍ２層とＭ４層との間には、磁気結合が形成される。つまり、Ｍ２層がコイル３Ａの代替物であり、Ｍ４層がコイル３Ｂの代替物である。また、Ｍ１層とＭ２層とは絶縁物を挟んで対向して設けられているため、Ｍ１層のＭ１ＢとＭ２層との間には、磁気結合が形成される。つまり、Ｍ１Ｂがコイル４Ａの代替物となる。また、Ｍ３層とＭ４層とは絶縁物を挟んで対向して設けられているため、Ｍ３層のＭ３ＢとＭ４層との間には、磁気結合が形成される。つまり、Ｍ３Ｂがコイル４Ｂの代替物となる。
上記のような電流バランス調整回路２０Ｃによっても、電流バランス調整回路２０と同様の効果を奏する。加えて、電流バランス調整回路２０Ｃでは、コイル３Ａ、３Ｂ、及びコイル４Ａ、４Ｂが設けられていないため、部品点数の削減による製造工程の簡略化、部品管理コストの低減、又は部品コストの節減が実現される。
以上で開示した実施形態や変形例はそれぞれ組み合わせる事ができる。
なお、以下には本発明の構成要件と実施例の構成とを対比可能とするために、本発明の構成要件を図面の符号付きで記載しておく。
＜付記１＞
第１の半導体素子（２２Ａ）のソース電極に直列に接続される第１のインダクタンス部（３Ａ、Ｍ２）と、
前記第１の半導体素子（２２Ａ）と並列に接続された第２の半導体素子（２２Ｂ）のソース電極に直列に接続される第２のインダクタンス部（３Ｂ、Ｍ４）と、を備え、
前記第１のインダクタンス部（３Ａ、Ｍ２）と前記第２のインダクタンス部（３Ｂ、Ｍ４）とは、磁気的な相互作用により前記第１のインダクタンス部（３Ａ、Ｍ２）及び前記第２のインダクタンス部（３Ｂ、Ｍ４）に誘導起電力が誘起され、前記第１のインダクタンス部（３Ａ、Ｍ２）及び前記第２のインダクタンス部（３Ｂ、Ｍ４）に流れる電流が同方向に強め合うように配置される、
半導体回路（２０、２０Ａ、２０Ｂ、２０Ｃ）。
＜付記２＞
前記第１のインダクタンス部（３Ａ、Ｍ２）と直列に接続される第３のインダクタンス部（４Ａ、Ｍ１Ｂ）と、
前記第２のインダクタンス部（３Ｂ、Ｍ４）と直列に接続される第４のインダクタンス部（４Ｂ、Ｍ３Ｂ）と、を更に備え、
前記第３のインダクタンス部（４Ａ、Ｍ１Ｂ）は、自身に印加された電圧とは反対方向に、前記第１のインダクタンス部（３Ａ、Ｍ２）からの磁気的な相互作用により誘起される第１の誘導起電力により電圧が生じるとともに、前記第１のインダクタンス部（３Ａ、Ｍ２）に印加された電圧とは反対方向に、自身による磁気的な相互作用により誘起される前記第１の誘導起電力によって前記第１のインダクタンス部（３Ａ、Ｍ２）に電圧を生じさせるように配置され、
前記第４のインダクタンス部（４Ｂ、Ｍ３Ｂ）は、自身に印加された電圧とは反対方向に、前記第２のインダクタンス部（３Ｂ、Ｍ４）からの磁気的な相互作用により誘起される第２の誘導起電力により電圧が生じるとともに、前記第２のインダクタンス部（３Ｂ、Ｍ４）に印加された電圧とは反対方向に、自身による磁気的な相互作用により誘起される前記第２の誘導起電力によって前記第２のインダクタンス部（３Ｂ、Ｍ４）に電圧を生じさせるように配置される、
付記１に記載の半導体回路（２０、２０Ｂ、２０Ｃ）。
＜付記３＞
前記第１のインダクタンス部（３Ａ、Ｍ２）、前記第２のインダクタンス部（３Ｂ、Ｍ４）、前記第３のインダクタンス部（４Ａ、Ｍ１Ｂ）、及び前記第４のインダクタンス部（４Ｂ、Ｍ３Ｂ）のうちの少なくとも一つは、寄生インダクタンスを含む、
付記１又は２に記載の半導体回路（２０、２０Ａ、２０Ｂ、２０Ｃ）。
＜付記４＞
積層される複数の金属層と、前記複数の金属層の層間に設けられる絶縁部と、を備え、
積層する前記複数の金属層のうち対向する所定の金属層のペア（Ｍ２、Ｍ４）は、電気的に並列に接続され、
前記所定の金属層のペア（Ｍ２、Ｍ４）は、前記第１のインダクタンス部（Ｍ２）と前記第２のインダクタンス部（Ｍ４）である、
付記３に記載の半導体回路（２０Ｃ）。
＜付記５＞
前記所定の金属層のペア（Ｍ２、Ｍ４）は、第１の金属層（Ｍ２）と第２の金属層（Ｍ４）とから形成され、
前記第１の金属層（Ｍ２）と対向する第３の金属層（Ｍ１）は、前記絶縁部により第１の部分（Ｍ１Ａ）と第２の部分（Ｍ１Ｂ）とに分断され、
前記第１の部分（Ｍ１Ａ）、前記第１の金属層（Ｍ２）、及び前記第２の部分（Ｍ１Ｂ）は、電気的に直列に接続され、
前記第２の金属層（Ｍ４）と対向する第４の金属層（Ｍ３）は、前記絶縁部により第３の部分（Ｍ３Ａ）と第４（Ｍ３Ｂ）の部分とに分断され、
前記第３の部分（Ｍ３Ａ）、前記第２の金属層（Ｍ４）、及び前記第４の部分（Ｍ３Ｂ）は、電気的に直列に接続され、
前記第１の金属層（Ｍ２）が前記第１のインダクタンス部（Ｍ２）であり、
前記第２の金属層（Ｍ４）が前記第２のインダクタンス部（Ｍ４）であり、
前記第３の金属層（Ｍ１）の前記第２の部分（Ｍ１Ｂ）が前記第３のインダクタンス部（Ｍ１Ｂ）であり、
前記第４の金属層（Ｍ３）の前記第４の部分（Ｍ３Ｂ）が前記第４のインダクタンス部（Ｍ３Ｂ）である、
付記４に記載の半導体回路（２０Ｃ）。
３Ａ、３Ｂ ：コイル
４Ａ、４Ｂ ：コイル
５、５Ａ ：基板
２０、２０Ａ、２０Ｂ、２０Ｃ：電流バランス調整回路
２１ ：入力電源
２２Ａ-２２Ｎ ：スイッチング素子
２３ ：負荷
３０ ：同期整流型昇圧チョッパ回路
４０ ：インバータ回路

Claims (5)

  1. 第１の半導体素子のソース電極に直列に接続される第１のインダクタンス部と、
    前記第１の半導体素子と並列に接続された第２の半導体素子のソース電極に直列に接続される第２のインダクタンス部と、を備え、
    前記第１のインダクタンス部と前記第２のインダクタンス部とは、磁気的な相互作用により前記第１のインダクタンス部及び前記第２のインダクタンス部に誘導起電力が誘起され、前記第１のインダクタンス部及び前記第２のインダクタンス部に流れる電流が同方向に強め合うように配置される、
    半導体回路。
  2. 前記第１のインダクタンス部と直列に接続される第３のインダクタンス部と、
    前記第２のインダクタンス部と直列に接続される第４のインダクタンス部と、を更に備え、
    前記第３のインダクタンス部は、自身に印加された電圧とは反対方向に、前記第１のインダクタンス部からの磁気的な相互作用により誘起される第１の誘導起電力により電圧が生じるとともに、前記第１のインダクタンス部に印加された電圧とは反対方向に、自身による磁気的な相互作用により誘起される前記第１の誘導起電力によって前記第１のインダクタンス部に電圧を生じさせるように配置され、
    前記第４のインダクタンス部は、自身に印加された電圧とは反対方向に、前記第２のインダクタンス部からの磁気的な相互作用により誘起される第２の誘導起電力により電圧が生じるとともに、前記第２のインダクタンス部に印加された電圧とは反対方向に、自身による磁気的な相互作用により誘起される前記第２の誘導起電力によって前記第２のインダクタンス部に電圧を生じさせるように配置される、
    請求項１に記載の半導体回路。
  3. 前記第１のインダクタンス部、前記第２のインダクタンス部、前記第３のインダクタンス部、及び前記第４のインダクタンス部のうちの少なくとも一つは、寄生インダクタンスを含む、
    請求項１又は２に記載の半導体回路。
  4. 積層される複数の金属層と、前記複数の金属層の層間に設けられる絶縁部と、を備え、
    積層する前記複数の金属層のうち対向する所定の金属層のペアは、電気的に並列に接続され、
    前記所定の金属層のペアは、前記第１のインダクタンス部と前記第２のインダクタンス部である、
    請求項３に記載の半導体回路。
  5. 前記所定の金属層のペアは、第１の金属層と第２の金属層とから形成され、
    前記第１の金属層と対向する第３の金属層は、前記絶縁部により第１の部分と第２の部分とに分断され、
    前記第１の部分、前記第１の金属層、及び前記第２の部分は、電気的に直列に接続され、
    前記第２の金属層と対向する第４の金属層は、前記絶縁部により第３の部分と第４の部分とに分断され、
    前記第３の部分、前記第２の金属層、及び前記第４の部分は、電気的に直列に接続され、
    前記第１の金属層が前記第１のインダクタンス部であり、
    前記第２の金属層が前記第２のインダクタンス部であり、
    前記第３の金属層の前記第２の部分が前記第３のインダクタンス部であり、
    前記第４の金属層の前記第４の部分が前記第４のインダクタンス部である、
    請求項４に記載の半導体回路。
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