JP6865838B2 - 半導体モジュール及び電力変換装置 - Google Patents

半導体モジュール及び電力変換装置 Download PDF

Info

Publication number
JP6865838B2
JP6865838B2 JP2019539480A JP2019539480A JP6865838B2 JP 6865838 B2 JP6865838 B2 JP 6865838B2 JP 2019539480 A JP2019539480 A JP 2019539480A JP 2019539480 A JP2019539480 A JP 2019539480A JP 6865838 B2 JP6865838 B2 JP 6865838B2
Authority
JP
Japan
Prior art keywords
semiconductor switching
switching elements
wire
control
control pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019539480A
Other languages
English (en)
Other versions
JPWO2019044748A1 (ja
Inventor
純一 中嶋
純一 中嶋
翔太 森崎
翔太 森崎
美子 玉田
美子 玉田
中山　靖
靖 中山
哲 根岸
哲 根岸
亮 津田
亮 津田
林田　幸昌
幸昌 林田
龍太郎 伊達
龍太郎 伊達
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2019044748A1 publication Critical patent/JPWO2019044748A1/ja
Application granted granted Critical
Publication of JP6865838B2 publication Critical patent/JP6865838B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/29294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/292 - H01L2224/29291
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29347—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/45186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/45187—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H01L2224/45686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/45687—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4846—Connecting portions with multiple bonds on the same bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/495—Material
    • H01L2224/49505—Connectors having different materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1425—Converter
    • H01L2924/14252—Voltage converter
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P27/00—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage
    • H02P27/04—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage
    • H02P27/06—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Inverter Devices (AREA)
  • Power Conversion In General (AREA)

Description

この発明は、半導体モジュール及び電力変換装置に関し、より特定的には、並列動作する複数の半導体スイッチング素子を備える電力用の半導体モジュール、及び、当該半導体モジュールを備える電力変換装置に関する。
インバータやコンバータ等の電力変換装置に用いられる絶縁型の電力用半導体モジュールでは、大電流化のために、同一モジュール内に複数の半導体スイッチング素子を搭載して並列動作させる技術が適用されている。
一方で、このような構成では、並列動作させる複数の半導体スイッチング素子が互いに同等の特性を有する場合であっても、モジュール内の配線のばらつきにより、複数の半導体素子を並列動作させたときにスイッチング特性にばらつきが生じ得る。
また、並列動作させる半導体スイッチング素子の個数が増加すると、素子配置面積の増加や配線の複雑化等により、並列動作させる複数の半導体素子間の寄生インダクタンスが増加する。
このような、並列動作させる半導体スイッチング素子間の動作ばらつきと、素子間の寄生インダクタンスの増加とに起因して、半導体スイッチング素子の寄生容量と素子間の寄生インダクタンスとによる制御電極（ゲート）の電位振動による正帰還増幅を伴って、半導体スイッチング素子の電圧及び電流が発振する、いわゆる「ゲート発振」と呼ばれる現象が発生する可能性がある。ゲート発振は、半導体素子の劣化や破壊等の原因となる他、モジュール外部への放射ノイズや外部回路への伝導ノイズ等の原因ともなり得る。
このようなゲート発振を抑制するために、特許文献１（特開２００５−１２９８２６号公報）には、半導体素子のゲート配線に抵抗素子を直列に接続する構成とすることが記載されている。同様に、特許文献２（特許第４１３８１９２号公報）には、高周波損失素子をゲート配線に直列に接続する構成が記載されている。
一方で、ゲート発振の要因となるスイッチング特性のばらつきを低減させるために、特許文献３（特開２０００−２０９８４６号公報）には、並列接続された複数の半導体素子のエミッタ配線のインダクタンス及び抵抗を調整して、素子間の電流アンバランスを低減する構成が記載されている。また、特許文献４（特許第４４８４４００号公報）には、複数の半導体素子間で基準電位を均一化するために、複数のスイッチング素子の半導体チップに形成されているエミッタ電極どうしを、できるだけ近接した位置で、かつ、主電流の影響を受けない導電体で接続する構成が記載されている。
特開２００５−１２９８２６号公報 特許第４１３８１９２号公報 特開２０００−２０９８４６号公報 特許第４４８４４００号公報
特許文献１及び２は、半導体スイッチング素子のオンオフを緩やかにすることでゲート発振の抑制を図るものである。しかしながら、特許文献１では、ゲート抵抗のみでゲート発振を低減しているため、ゲート抵抗及びゲート発振はトレードオフとなる。すなわち、大きなゲート抵抗を付けることで、発振は低減される一方で、スイッチング速度も遅くなることによって電力損失が増加してしまう問題がある。
また、特許文献２ではフェライトなどの磁性体にてゲート発振を低減しているが、高温にて動作される電力用半導体モジュールにおいては、磁性体のキュリー温度の関係から、高温になるほど発振低減効果が薄れてしまう問題がある。また、高周波損失素子をモジュール内部へ実装する必要が生じるので、実装時の高周波損失素子の信頼性や、部品点数の増加が問題となる。
特許文献３の構成によれば、バイパス部によるインダクタンスを付加することで、半導体スイッチング素子間の電流分担を均等化する一方で、半導体スイッチング素子間のインダクタンスが増加する。このため、半導体スイッチング素子の寄生容量と素子間のインダクタンスにより、ゲート発振が発生しやすくなる虞がある。
さらに、特許文献４では、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のエミッタ電位の均一化により、負荷が短絡したときにおいてもゲート電位の発振現象を抑制できることが記載されているが、このために、主電流が流れるパターン側にエミッタ制御用電極を設け、短絡電流が流れた時に発生する電圧降下でエミッタ電位を持ち上げることで、電流を抑制する構成が適用されている。しかしながら、当該構成による電流抑制効果は通常動作時にも発生するため、スイッチング速度の低下による電力損失の増加に繋がることが懸念される。
この発明はこのような問題点を解決するためになされたものであって、本発明の目的は、並列接続されて並列動作する複数の半導体スイッチング素子を有する半導体モジュールにおいて、電力損失を増加させることなく、ゲート発振を軽減又は抑制することである。
本発明のある局面では、並列動作する複数の半導体スイッチング素子を備える電力用半導体モジュールであって、複数の半導体スイッチング素子が搭載された絶縁基板と、第１及び第２のワイヤとを備える。絶縁基板上には、複数の半導体スイッチング素子に共通に、主電極制御パターン及び制御電極制御パターンが設けられる。主電極制御パターン及び制御電極制御パターンは、複数の半導体スイッチング素子の駆動回路と電気的に接続される。さらに、絶縁基板上には、複数の半導体スイッチング素子の各々に対応して、主電極パッド及び制御電極パッドが設けられる。主電極パッドは、各半導体スイッチング素子の主電極と電気的に接続される。制御電極パッドは、各半導体スイッチング素子の制御電極と電気的に接続される。第１のワイヤは、各半導体スイッチング素子の主電極パッドと、主電極制御パターンとを電気的に接続する。第２のワイヤは、各半導体スイッチング素子の制御電極パッドと、制御電極制御パターンとを電気的に接続する。複数の半導体スイッチング素子の各々の主電極パッド間において第１のワイヤ及び主電極制御パターンを経由して形成される第１の経路の配線インダクタンスに対して、複数の半導体スイッチング素子の各々の制御電極パッド間において第２のワイヤ及び制御電極制御パターンを経由して形成される第２の経路の配線インダクタンスの方が大きい。
この発明によれば、並列接続されて並列動作する複数の半導体スイッチング素子を有する半導体モジュールにおいて、制御電極パッド間の配線インダクタンスの方が、主電極パッド間の配線インダクタンスよりも大きい。したがって、並列接続されて並列動作する複数の半導体スイッチング素子において、電力損失を増加させることなく、ゲート発振を軽減又は抑制することができる。
本実施の形態１に従う電力用半導体モジュールの第１の構成例を説明する概略的な電気回路図である。 実施の形態１に従う電力用半導体モジュールの第２の構成例を説明する概略的な電気回路図である。 実施の形態１に従う電力用半導体モジュールの上面模式図である。 図３に示された電力用半導体モジュールの内部を概略的に示した上面模式図である。 図３に示された電力用半導体モジュールの断面の一部を模式的に示した断面図である。 図３に示された半導体素子（半導体スイッチング素子及び還流ダイオード）の上面模式図である。 図３に示された電力用半導体モジュールが搭載されている素子搭載基板の上面模式図である。 図３に示された素子搭載基板上の要素の簡易な等価回路である。 実施の形態１の変形例に従う電力用半導体モジュールの素子搭載基板における上面模式図である。 実施の形態２に従う電力用半導体モジュールの第１の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態２に従う電力用半導体モジュールの第２の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態２に従う電力用半導体モジュールの第３の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態２に従う電力用半導体モジュールの第４の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態２に従う電力用半導体モジュールの第５の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態２に従う電力用半導体モジュールの第６の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態２に従う電力用半導体モジュールの第７の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態２に従う電力用半導体モジュールの第８の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態２に従う電力用半導体モジュールの第９の構成例を説明するための素子搭載基板における上面模式図である。 図１７及び図１８の構成例におけるワイヤの好ましい接続箇所を説明するための部分的な上面模式図である。 実施の形態３に従う電力用半導体モジュールの第１の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態３に従う電力用半導体モジュールの第２の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態３に従う電力用半導体モジュールの第３の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態４に従う電力用半導体モジュールの第１の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態４に従う電力用半導体モジュールの第２の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態４に従う電力用半導体モジュールの第３の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態４に従う電力用半導体モジュールの第４の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態４に従う電力用半導体モジュールの第５の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態４に従う電力用半導体モジュールの第６の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態４に従う電力用半導体モジュールの第７の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態４に従う電力用半導体モジュールの第８の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態５に従う電力用半導体モジュールの第１の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態５に従う電力用半導体モジュールの第２の構成例を説明するための素子搭載基板における上面模式図である。 図３２の構成の変形例を説明するための素子搭載基板における上面模式図である。 実施の形態５に従う電力用半導体モジュールの第３の構成例を説明するための素子搭載基板における上面模式図である。 実施の形態６に従う電力用半導体モジュールの第１の構成例を説明するための上面模式図である。 実施の形態６に従う電力用半導体モジュールの第２の構成例を説明するための上面模式図である。 実施の形態７に従う電力変換装置を適用した電力変換システムの構成を示すブロック図である。
以下に、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
実施の形態１．
図１及び図２は、本実施の形態１に従う電力用半導体モジュール１００の第１の構成例を説明する概略的な電気回路図である。
図１を参照して、実施の形態１に従う電力用半導体モジュール１００は、並列接続された複数の半導体スイッチング素子１２を有する。半導体スイッチング素子１２は、自己消弧型の半導体スイッチング素子であり、代表的には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）によって構成される。以下では、半導体スイッチング素子１２は、ＭＯＳＦＥＴであり、主電極であるソース及びドレインと、制御電極であるゲートとを有するものとして説明する。電力用半導体モジュール１００は、インバータやコンバータ等の電力変換装置に適用することができる。
各半導体スイッチング素子１２のドレインは、共通の電極１０１と電気的に接続され、各半導体スイッチング素子１２のソースは、共通の電極１０２と電気的に接続される。さらに、各半導体スイッチング素子１２のゲートは、共通の電極１０４と電気的に接続される。この結果、電力用半導体モジュール１００において、複数の半導体スイッチング素子１２は、電極１０１及び１０２の間に並列接続されて、電極１０４の電位に応じて並列に動作する。並列動作によって、電力用半導体モジュール１００は大電流化が可能となる。
なお、図１の構成例では、各半導体スイッチング素子１２に対して、還流ダイオード１３が逆並列に接続されている。あるいは、図２の構成例のように、還流ダイオード１３の配置は省略することも可能である。例えば、半導体スイッチング素子１２の内蔵ダイオード又は内蔵ＳＢＤ（Schottky Barrier Diode）によって還流ダイオード１３と同様の還流経路を形成できる場合には、還流ダイオード１３を設けることなく、電力用半導体モジュール１００を構成することができる。
なお、半導体スイッチング素子１２及び還流ダイオード１３の各々は、ワイドバンドギャップ半導体によって構成される。ワイドバンドギャップ半導体は、例えば、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、及びダイヤモンド（Ｃ）のいずれかである。
ワイドバンドギャップ半導体は、従来のシリコン半導体に比べて耐電圧性に優れている。したがって、半導体スイッチング素子１２及び還流ダイオード１３の各々をワイドバンドギャップ半導体により構成することにより、従来のシリコン系の半導体素子に比べて半分以下の厚みで同等の電圧を制御することができる。その結果、半導体スイッチング素子１２及び還流ダイオード１３の各々を構成するチップを小さくすることができる。また、従来のシリコン系の半導体素子に比べて、厚みが薄い分抵抗が小さくなるので、損失を低減することができる。
なお、実施の形態１を含む以下の各実施の形態において例示される、並列接続される半導体スイッチング素子１２（及び還流ダイオード１３）の個数は例示であり、任意の個数の半導体スイッチング素子１２（及び還流ダイオード１３）が並列接続された電力用半導体モジュール１００において、以下で説明する構造を同様に適用することができる。
次に、図３から図７を用いて、実施の形態１に従う電力用半導体モジュール１００の構造を説明する。なお、図３及び図４には、４個の素子搭載基板２００によって電力用半導体モジュール１００が構成される例が示されるが、各素子搭載基板２００の構成は同一であるので、以下では、１個の素子搭載基板２００の構成について説明する。
図３は、実施の形態１に従う電力用半導体モジュール１００の上面模式図であり、図４は、図３に示された電力用半導体モジュール１００の内部を概略的に示した上面模式図である。さらに、図５は、図３に示された電力用半導体モジュールの断面の一部を模式的に示した断面図であり、図６は、図３に示された半導体素子（半導体スイッチング素子１２及び還流ダイオード１３）の上面模式図である。また、図７は、図３に示された電力用半導体モジュール１００の素子搭載基板２００の上面模式図である。
図３を参照して、電力用半導体モジュール１００は、ドレイン電極１と、ソース電極２と、ソース制御電極３と、ゲート制御電極４と、筐体５と、ベース板６と、出力電極３５と、ドレインセンス電極３６を備える。ゲート制御電極４は、図１の電極１０４に対応する。ドレイン電極１、ソース電極２及び出力電極３５の各々は、図１の電極１０１又は１０２に対応する。
ベース板６は、電力用半導体モジュール１００の内部で発生した熱を外部へ放出するめの金属製の放熱体である。ドレイン電極１、ソース電極２及び出力電極３５は、筐体５の外部へ露出しており、電力用半導体モジュール１００の外部との間で電気的なコンタクトが可能である。例えば、これらの電極は、電力変換装置のバスバー等と電気的に接続される。
図４を参照して、電力用半導体モジュール１００は、さらに、絶縁基板７と、絶縁基板７上に形成された、ドレインパターン８、ソースパターン９、ゲート制御パターン１０、及び、ソース制御パターン１１とを含む。絶縁基板７は、代表的には、セラミックス製であるが、樹脂絶縁層を有する金属基板の絶縁層部分を用いて構成されてもよい。
図５を参照して、絶縁基板７の表面（図６の上方）には、配線パターン４０がろう付け等によって接合されている。この配線パターン４０は、上述の、ドレインパターン８、ソースパターン９、ゲート制御パターン１０、及び、ソース制御パターン１１を含む。絶縁基板７の裏面（図６の下方）にも配線パターン（以下、「裏面パターン」とも称する）２４が、表面側と同様に接合される。
絶縁基板７は、裏面パターン２４側において、接合材２３によってベース板６と接合される。さらに、絶縁基板７の表面側では、配線パターン４０上に、図１及び図２にも示した半導体スイッチング素子１２及び還流ダイオード１３が、接合材２５によって接合されている。なお、接合材２３，２５としては、はんだ、銀ペースト材、又は、銅ペースト材等を用いることができる。このように、絶縁基板７に配線パターン及び半導体素子（半導体スイッチング素子１２及び還流ダイオード１３等を総称するもの）が搭載されることによって、素子搭載基板２００が構成される。
図６を参照して、半導体スイッチング素子１２の各々は、素子裏面側に形成されたドレインパッド２０において、絶縁基板７上に形成されたドレインパターン８に接合される。同様に、還流ダイオード１３の各々は、裏面側に形成されたカソードパッド２２において、半導体スイッチング素子１２と共通のドレインパターン８に接合される。
半導体スイッチング素子１２の各々の表面側には、ソースパッド１７及びゲートパッド１８が形成される。ソースパッド１７及びゲートパッド１８の終端部は、絶縁膜１９で覆われている。ソースパッド１７、ゲートパッド１８、及び、ドレインパッド２０は、半導体スイッチング素子１２のソース、ゲート、及び、ドレインと電気的に接続される。半導体スイッチング素子１２のソース、ゲート、及び、ドレインは、ソースパッド１７、ゲートパッド１８、及び、ドレインパッド２０を介して、半導体スイッチング素子１２の外部と電気的に接続される。
同様に、還流ダイオード１３の表面側には、アノードパッド２１が形成される。アノードパッド２１の終端部は、絶縁膜１９で覆われている。アノードパッド２１及びカソードパッド２２は、還流ダイオード１３のアノード及びカソードと電気的に接続される。還流ダイオード１３のアノード及びカソードは、アノードパッド２１及びカソードパッド２２を介して、還流ダイオード１３の外部と電気的に接続される。
再び図４を参照して、電力用半導体モジュール１００は、例えば、４枚の素子搭載基板２００を有する。図４の構成例では、電力用半導体モジュール１００は、後述する実施の形態５のように、インバータやコンバータ等の電力変換装置の上下アーム分の構成を有している。例えば、４枚の素子搭載基板２００のうちの２枚に搭載された半導体スイッチング素子１２及び還流ダイオード１３は、ドレイン電極１及び出力電極３５の間に並列接続されて並列動作することで上アームを構成する。すなわち、ドレイン電極１が図１での電極１０１に対応し、出力電極３５が図１での電極１０２に対応する。
一方で、残りの２枚の素子搭載基板２００に搭載された半導体スイッチング素子１２及び還流ダイオード１３は、出力電極３５及びソース電極２の間に並列接続されて並列動作することで下アームを構成する。すなわち、出力電極３５が図１での電極１０１に対応し、ソース電極２が図１での電極１０２に対応する。
本実施の形態に従う電力用半導体モジュールでは、各素子搭載基板２００の構成は同一である。さらに、単一の素子搭載基板２００に搭載された半導体スイッチング素子によっても、本発明の電力用半導体モジュールを実現することができる。したがって、以下の説明では、複数の素子搭載基板２００間の構成に関連しない限り、単一の素子搭載基板２００（特に、ドレイン電極１及び出力電極３５の間に電気的に接続された素子搭載基板２００）の構成について代表的に説明する。言い換えると、本発明による電力用半導体モジュールは、複数の素子搭載基板２００間の構成に特徴を有するものでない限り、以下に説明する各実施の形態に従う構成を有する素子搭載基板を任意の個数（単数及び複数の両方を含む）具備することによって実現できる。
再び図６及び図７を参照して、各半導体スイッチング素子１２は、ゲートパッド１８において、ゲート制御ワイヤ１５によって、ゲート制御パターン１０と電気的に接続される。
各半導体スイッチング素子１２は、ソースパッド１７において、ソース制御ワイヤ１６によって、ソース制御パターン１１と電気的に接続される。ソース制御パターン１１は、ソース制御電極３と電気的に接続されている。ソース制御ワイヤ１６は、半導体スイッチング素子１２のソースパッド１７及び還流ダイオード１３のアノードパッド２１にステッチされる。
さらに、各半導体スイッチング素子１２のソースパッド１７は、還流ダイオード１３のソースワイヤ１４によって、絶縁基板７上のソースパターン９と電気的に接続される。ソースワイヤ１４は、半導体スイッチング素子１２のソースパッド１７及び還流ダイオード１３のアノードパッド２１（図６）にステッチされる。
ゲート制御パターン１０は、ゲート制御電極４と電気的に接続されている。ソースパターン９は、出力電極３５と電気的に接続されている。さらに、ドレインパターン８は、ドレイン電極１と電気的に接続されている。
また、図示は省略されているが、各半導体スイッチング素子１２の裏面側に形成されたドレインパッド２０は、絶縁基板７上のドレインパターン８と電気的に接続されている。このような構成により、絶縁基板７上に配置された複数の半導体スイッチング素子１２及び複数の還流ダイオード１３は、図１の電極１０１及び１０２にそれぞれ相当する、ドレイン電極１及び出力電極３５の間に電気的に並列に接続される。
さらに、筐体５に固定された金属製のソース制御電極３及びゲート制御電極４が、電力用半導体モジュール１００の図示しない駆動回路（ドライバ）と電気的に接続されることにより、各半導体スイッチング素子１２のソース及びゲート間の電位差（すなわち、ゲート電圧）が、当該駆動回路（ドライバ）から出力される制御信号（代表的には、パルス状の２値電圧信号）によって制御されることにより、並列接続された複数の半導体スイッチング素子１２は、共通にオンオフ制御されて、並列動作する。
しかしながら、電力用半導体モジュール１００では、並列動作する複数の半導体スイッチング素子１２において、素子間の配線定数のばらつきや急峻なスイッチング動作等に起因して、半導体スイッチング素子１２のゲート電圧に意図しない発振（ゲート発振）が発生する可能性がある。
例えば、Ｌ負荷（インダクタンス）を用いたダブルパルススイッチングにおいて、ターンオン時又はターンオフ時に、半導体スイッチング素子１２のゲート電圧に振幅の大きなゲート発振が発生し得る。これは、半導体スイッチング素子１２の寄生容量と、半導体スイッチング素子１２に接続される配線の寄生インダクタンスとによって形成されるＬＣ共振回路によって引き起こされる。あるいは、半導体スイッチング素子１２が誤動作で短絡した場合、もしくは、負荷側等の電力用半導体モジュール１００の外部で短絡が発生した場合にも、半導体スイッチング素子１２の短絡電流上昇時、短絡電流飽和時、又は、短絡電流遮断時に、ゲート発振が発生する可能性がある。
このようなゲート発振が発生すると、半導体スイッチング素子１２の酸化膜又は内蔵ゲート抵抗にダメージを与えることで、素子劣化の原因となる虞がある。また、電流発振に起因して、放射ノイズ又は伝搬ノイズが発生することが懸念される。さらに、１個の素子でゲート発振が発生すると、モジュール内部の配線を通じて並列接続されている他の素子にも影響を与える虞がある。
したがって、本実施の形態に従う電力用半導体モジュール１００では、半導体スイッチング素子１２のゲートに入力される信号が発振している場合に、半導体スイッチング素子１２に接続される配線が発振経路となっていることに着目し、ゲート発振を抑制するための構造が設けられる。具体的には、本実施の形態に従う電力用半導体モジュール１００では、並列配置されている半導体スイッチング素子１２の各々のゲートパッド１８間の配線インダクタンスを増加させることによって、ゲート発振を抑制する。
図８は、図３に示された素子搭載基板上の搭載要素に関する簡易な等価回路である。なお、図８では、簡略化のため、半導体スイッチング素子１２及び還流ダイオード１３が２個ずつ並列接続されている構成について説明する。
図８を参照して、並列配置されている半導体スイッチング素子１２の各々のゲートパッド１８間の信号経路における配線インダクタンスは、ゲート制御パターン１０及びゲート制御ワイヤ１５のインダクタンスの合計である。なお、図８では、ゲート抵抗２６がゲートパッド１８よりもゲート側に位置しており、ゲート抵抗２６が半導体スイッチング素子１２の内蔵抵抗とされているが、ゲート抵抗２６は、ゲートパッド１８の外部に接続することも可能である。この場合には、図８中では、半導体スイッチング素子１２のゲートとゲート抵抗２６との間のノードがゲートパッド１８に対応する。
ソースパッド１７は、図８中では、ノードＮｓに対応する。ソースパッド１７及び出力電極３５間の経路には、ソースワイヤ１４及びソースパターン９によるインダクタンスが存在する。ソース制御電極３及びソースパッド１７の間の経路には、ソース制御パターン１１及びソース制御ワイヤ１６によるインダクタンスが存在する。
図８中では、半導体スイッチング素子１２の寄生容量と、配線等の寄生インダクタンスとによって、下記の共振経路が形成される可能性がある。
経路ＰＨ２は、隣り合う半導体スイッチング素子１２のドレイン・ソース間寄生容量と、ドレインパターン８、ゲート制御パターン１０及び、ゲート制御ワイヤ１５を通過する。また、経路ＰＨ３は、隣り合う半導体スイッチング素子１２のドレイン・ソース間寄生容量と、ソースパターン９、ゲート制御パターン１０及び、ゲート制御ワイヤ１５とを通過する経路、並びに、当該ドレイン・ソース間寄生容量と、ゲート制御パターン１０、ゲート制御ワイヤ１５、ソース制御パターン１１及びソース制御ワイヤ１６とを通過する経路を含む。
経路ＰＨ２及びＰＨ３は、半導体スイッチング素子１２のゲートを通過するため、振動が増幅されると、ゲート発振が生じる虞がある。したがって、経路ＰＨ２，ＰＨ３に共通する、ゲートパッド１８間の信号経路のインピーダンスを増大して、高周波数での発振を減衰することにより、ゲート発振を低減又は抑制させることができる。
経路ＰＨ１は、隣り合う半導体スイッチング素子１２のドレイン・ソース間寄生容量と、ドレインパターン８、ソースパターン９及び、ソースワイヤ１４とを通過する経路、並びに、半導体スイッチング素子１２のドレイン・ソース間寄生容量と、ソース制御パターン１１及びソース制御ワイヤ１６とを通過する経路を含む。但し、経路ＰＨ１は、半導体スイッチング素子１２のゲートを通過しないが、ドレイン・ソース間電圧が振動することによって、ゲート電圧が振動し、振動が増幅される可能性がある。したがって、ゲートパッド１８間の信号経路のインピーダンスを増大して、高周波での発振を減衰することにより、ゲート発振を低減又は抑制することができる。
一方で、並列動作する半導体スイッチング素子１２のソースパッド１７間の配線インダクタンスが大きくなった場合、並列接続された半導体スイッチング素子１２のソース電位側がばらつきやすくなり、発振が誘起されやすくなる。したがって、本実施の形態では、ソースパッド１７間の配線インダクタンス（インピーダンス）よりも、ゲートパッド１８間の配線インダクタンス（インピーダンス）を大きくすることによって、ゲート発振の低減又は抑制を図る。
配線インダクタンスのインピーダンスは、高周波になるにつれ大きくなる特性があるため、高周波の信号（例えば、発振信号）に対しては高インピーダンスとして作用する。また、信号経路のインダクタンスは、経路の距離が長いほど、また、経路の幅が狭いほど大きくなる特性がある。したがって、ゲート制御パターン１０及び／又はゲート制御ワイヤ１５の設計によって、インダクタンスを大きくすることができる。
図７では、ゲートパッド１８間の経路の配線インダクタンスを、ソースパッド１７間の配線インダクタンスよりも大きくするための一例として、ゲート制御パターン１０は、半導体スイッチング素子１２に対し、ソース制御パターン１１を挟んで配置されている。これにより、ゲート制御ワイヤ１５は、ソース制御パターン１１を跨いでゲート制御パターン１０に接続される。したがって、ゲート制御ワイヤ１５は、ゲート制御パターン１０が、ソース制御パターン１１を挟むことなく、半導体スイッチング素子１２に近接して配置された構成と比較して長くなり、かつ、ソース制御ワイヤ１６よりも長くなる。この結果、ゲート制御ワイヤ１５のインピーダンス、すなわち、ゲート発振の際の経路のインピーダンスを増加させることができる。この結果、ゲート発振を低減又は抑制させることができる。
すなわち、ソース制御パターン１１は「主電極制御パターン」の一実施例に対応し、ゲート制御パターン１０は「制御電極制御パターン」の一実施例に対応し、ソースパッド１７は「主電極パッド」の一実施例に対応し、ゲートパッド１８は「制御電極パッド」の一実施例に対応する。さらに、ソース制御ワイヤ１６は「第１のワイヤ」の一実施例に対応し、ゲート制御ワイヤ１５は「第２のワイヤ」の一実施例に対応する。
あるいは、ゲート制御ワイヤ１５の径を、ソース制御ワイヤ１６の径よりも小さくする、すなわち、ゲート制御ワイヤ１５の断面積を、ソース制御ワイヤ１６の断面積よりも小さくすることによって、ゲートパッド１８間の経路の配線インダクタンスを、ソースパッド１７間の配線インダクタンスよりも大きくすることができる。
また、ゲート制御ワイヤ１５について、フェライトなどの比透磁率が１以上である物質でワイヤを被覆したり、ワイヤの構成成分として当該物質を含有させることによっても、ゲート制御ワイヤ１５のインピーダンスを増加することができる。この結果、ゲートパッド１８間の経路の配線インダクタンスを、ソースパッド１７間の配線インダクタンスよりも大きくすることができる。
このように、実施の形態１に従う電力用半導体モジュールによれば、ゲート制御パターン１０の配置位置によるゲート制御ワイヤ１５の配線長、ゲート制御ワイヤ１５の径、及び、ゲート制御ワイヤ１５の材質のうちの少なくとも１つを用いて、ゲート制御ワイヤ１５のインダクタンスを増加する。これにより、並列接続される半導体スイッチング素子１２の間で、ゲートパッド１８間の経路の配線インダクタンスを、ソースパッド１７間の配線インダクタンスよりも大きくすることができる。この結果、半導体スイッチング素子１２の主電流（ドレイン・ソース電流）の経路の電気抵抗値増加によって電力損失を増加させることなく、並列に接続される複数の半導体スイッチング素子１２でのゲート発振を抑制することができる。
なお、図９には、実施の形態１に従う電力用半導体モジュール１００の変形例について、図７と同様の素子搭載基板における上面模式図が示される。
図９を参照して、実施の形態１に従う電力用半導体モジュール１００の変形例は、図２に示したように、還流ダイオード１３を配置することなく、複数（図９の例では、８個）の半導体スイッチング素子１２が並列接続されている。図７において、還流ダイオード１３を半導体スイッチング素子１２に置換することで、図９の構成が得られることが理解される。したがって、図２のように、半導体スイッチング素子１２のみを並列接続する構成においても、実施の形態１と同様にゲート制御ワイヤ１５のインピーダンスを増大する構成とすることで、ゲート発振を抑制することができる。
実施の形態２．
実施の形態２では、ゲート制御パターン１０の形状によって、ゲート間のインダクタンスを高める構成について説明する。実施の形態２以降では、実施の形態１との共通部分については説明を繰り返さないこととする。
図１０は、実施の形態２に従う電力用半導体モジュール１００の第１の構成例を説明するための、図７と同様の素子搭載基板における上面模式図である。
図１０を図７と比較して、実施の形態２に従う電力用半導体モジュール１００の第１の構成例では、ゲート制御パターン１０は、ソース制御パターン１１と比較して幅狭に構成されている。なお、本実施の形態において、ゲート制御パターン１０の幅とは、並列接続された半導体スイッチング素子１２のゲート間の信号経路の幅を意味するものである。すなわち、図７及び図１０等の上面模式図では、ゲート制御パターン１０について、図中の横方向は、並列接続された半導体スイッチング素子１２のゲート間の信号経路方向に相当し、図中の縦方向は、当該信号経路の幅方向に相当する。
このように、ゲート制御パターン１０の幅を狭くすることによっても、ゲートパッド間の配線インダクタンスを大きくすることができる。また、図１０では、図７とは異なり、ゲート制御パターン１０は、ソース制御パターン１１を間に挟むことなく、半導体スイッチング素子１２に近接して配置されているが、ゲート制御パターン１０の幅狭化によって、ゲートパッド１８間の配線インダクタンス（インピーダンス）を大きくすることができる。
すなわち、ゲート制御パターン１０の幅を、ソース制御パターン１１の幅よりも狭くすることにより、ソースパッド１７間の配線インダクタンス（インピーダンス）よりも、ゲートパッド１８間の配線インダクタンス（インピーダンス）を大きくすることができれば、ゲート発振を低減又は抑制することが可能となる。
図１１は、実施の形態２に従う電力用半導体モジュール１００の第２の構成例が示される。
ゲート制御パターン１０の幅狭化によるインピーダンス増大によって、ソースパッド１７間のインピーダンスよりもゲートパッド１８間のインピーダンスが大きくできれば、ゲート制御パターン１０は、図１０のようにソース制御パターン１１と並列に配置されている必要はない。
図１１を参照して、ゲート制御パターン１０は、ドレインパターン８及びソースパターン９によって挟まれる位置に配置されてもよい。図１１の構成例においても、ゲート制御パターン１０は、ソース制御パターン１１よりも幅狭に構成されており、ゲート制御パターン１０のインダクタンス（インピーダンス）は、ソース制御パターン１１のインダクタンス（インピーダンス）よりも大きいことが理解される。
図１２には、実施の形態２に従う電力用半導体モジュール１００の第３の構成例が示される。
図１２を参照して、ゲート制御パターン１０は、図１０及び図１１と同様に、ソース制御パターン１１よりも幅が狭く構成されるとともに、図７と同様に、半導体スイッチング素子１２に対してソース制御パターン１１を間に挟んで配置されている。
この結果、ゲート制御パターン１０のインピーダンスに加えて、実施の形態１と同様にゲート制御ワイヤ１５のインピーダンスを高めることができるため、ゲートパッド１８間のインピーダンスを、さらに大きくすることができる。したがって、ゲート発振を低減又は抑制させる効果をさらに高めることができる。
図１３及び図１４には、実施の形態２に従う電力用半導体モジュール１００の第４及び第５の構成例が示される。図１３及び図１４では、ゲート制御パターン１０は、均一な幅を有しておらず、一部のみが、図１０〜図１２と同様に幅狭とされている。
図１３を参照して、図１０と同様に配置されたゲート制御パターン１０は、ゲート制御ワイヤ１５と接続された、半導体スイッチング素子１２のゲート間の信号経路となる部位において、ゲート制御パターン１０の他の部位よりも幅狭である。
図１４を参照して、図１２と同様に配置されたゲート制御パターン１０は、ゲート制御ワイヤ１５と接続された、半導体スイッチング素子１２のゲート間の信号経路となる部位において、ゲート制御パターン１０の他の部位よりも幅狭である。
図１３及び図１４の構成例では、当該幅狭の部位において、ゲート制御パターン１０の幅がソース制御パターン１１の幅よりも狭い場合には、ゲート制御パターン１０の他の部位の幅が、ソース制御パターン１１と同一又は広くても、ゲート発振を低減又は抑制する効果が生じる。
図１５及び図１６には、実施の形態２に従う電力用半導体モジュール１００の第６及び第７の構成例が示される。
図１５を参照して、幅狭のゲート制御パターン１０は、半導体スイッチング素子１２が搭載される絶縁基板７とは別個に設けられた絶縁基板７♯上に配置することも可能である。
あるいは、図１６を参照して、幅狭のゲート制御パターン１０は、絶縁基板７上で、複数のパターン１０ａ，１０ｂに分割して配置されてもよい。分割されたパターン１０ａ，１０ｂは、ゲート制御パターン間ワイヤ２７によって接続されることによって、ゲート制御パターン１０を構成することができる。
図１５及び図１６の構成としても、ゲート制御パターン１０による配線インダクタンス（インピーダンス）を、ソース制御パターン１１による配線インダクタンス（インピーダンス）よりも大きくすることによって、ゲート発振を低減又は抑制することができる。
図１７及び図１８には、実施の形態２に従う電力用半導体モジュール１００の第８及び第９の構成例が示される。
図１７の構成例では、図１２と同様のゲート制御パターン１０及びソース制御パターン１１とは別個に、ゲート制御パターン２８及びソース制御パターン２９が、絶縁基板７上に設けられる。ゲート制御パターン１０及びゲート制御パターン２８は、ゲート制御パターン間ワイヤ３０によって電気的に接続される。同様に、ソース制御パターン１１及びソース制御パターン２９は、ソース制御パターン間ワイヤ３１によって電気的に接続される。ゲート制御パターン間ワイヤ３０は「パターン間ワイヤ」の一実施例に対応する。
図１８の構成例では、図１７と同様のゲート制御パターン２８及びソース制御パターン２９が、半導体スイッチング素子１２が搭載される絶縁基板７とは別個に設けられた絶縁基板７♯ａ，７♯ｂ上にそれぞれ配置される。したがって、ゲート制御パターン間ワイヤ３０は、絶縁基板７及び７♯ａにそれぞれ配置されたゲート制御パターン１０及びゲート制御パターン２８を電気的に接続する。同様に、ソース制御パターン間ワイヤ３１は、絶縁基板７及び７♯ｂにそれぞれ配置されたソース制御パターン１１及びソース制御パターン２９を電気的に接続する。
図１７及び図１８の構成としても、ゲート制御パターン１０がソース制御パターン１１よりも幅狭であるため、半導体スイッチング素子１２のゲートパッド１８間の配線インダクタンス（インピーダンス）を、ソースパッド１７間の配線インダクタンス（インピーダンス）よりも大きくすることによって、ゲート発振を低減又は抑制することができる。
さらに、図１７及び図１８の構成例では、ゲート制御パターン間ワイヤ３０及びソース制御パターン間ワイヤ３１の接続箇所によって、ゲート発振の抑制効果をさらに高めることができる。
図１９は、図１７及び図１８の構成例におけるワイヤの好ましい接続箇所を説明するための部分的な上面模式図である。
図１９を参照して、ゲート制御パターン間ワイヤ３０は、ノードＮｃ１において、ゲート制御パターン１０と接続される。また、ゲート制御パターン１０に対して、４個の半導体スイッチング素子１２のゲートパッド１８（図６）が、ゲート制御ワイヤ１５ａ〜１５ｄによって接続されている。この際に、ノードＮｃ１は、ゲート制御パターン１０におけるゲート制御ワイヤ１５ａ〜１５ｄの接続箇所とノードＮｃ１との間の距離について、等距離となる組み合わせが発生するように位置決めされる。
例えば、図１９のゲート制御パターン１０上において、ノードＮｃ１とゲート制御ワイヤ１５ａの接続箇所との距離（Ｌ１）は、ノードＮｃ１とゲート制御ワイヤ１５ｄの接続箇所との距離（Ｌ１）と同等である。さらに、ノードＮｃ１とゲート制御ワイヤ１５ｂの接続箇所との距離（Ｌ２）は、ノードＮｃ１とゲート制御ワイヤ１５ｃの接続箇所との距離（Ｌ２）と同等である。すなわち、ノードＮｃ１は「第１の接続箇所」の一実施例に対応し、ゲート制御パターン１０上でのゲート制御ワイヤ１５ａ〜１５ｄの接続箇所の各々は「第２の接続箇所」の一実施例に対応する。
同様に、ソース制御パターン間ワイヤ３１は、ノードＮｃ２において、ソース制御パターン１１と接続される。ソース制御パターン１１に対しては、４個の半導体スイッチング素子１２のソースパッド１７（図６）が、ソース制御ワイヤ１６ａ〜１６ｄによって接続されている。この際に、ノードＮｃ２は、ソース制御パターン１１におけるソース制御ワイヤ１６ａ〜１６ｄの接続箇所とノードＮｃ２との間の距離について、等距離となる組み合わせが発生するように位置決めされる。
例えば、図１９のソース制御パターン１１上において、ノードＮｃ２と、ソース制御ワイヤ１６ａの接続箇所との距離（Ｌ３）は、ノードＮｃ２とソース制御ワイヤ１６ｄの接続箇所との距離（Ｌ３）と同等である。さらに、ノードＮｃ２とソース制御ワイヤ１６ｂの接続箇所との距離（Ｌ４）は、ノードＮｃ２とソース制御ワイヤ１６ｃの接続箇所との距離（Ｌ４）と同等である。
このような構成とすると、各半導体スイッチング素子１２のゲート電圧（ゲート・ソース間電圧）を制御する、駆動回路（図示せず）からのゲート制御信号を、並列接続された複数の半導体スイッチング素子１２に対して均等に与えることができる。これにより、並列動作する半導体スイッチング素子１２のスイッチングのばらつきを抑えることができるので、ゲート発振の抑制効果をさらに高めることができる。
このように、並列接続された半導体スイッチング素子１２の個数が偶数、すなわち、２ｎ個（ｎ：自然数）である場合には、ゲート制御パターン１０において、ノードＮｃ１とゲート制御ワイヤ１５の接続箇所との距離が同等となる半導体スイッチング素子１２の組がｎ個できるように、ノードＮｃ１が位置決めされる。ソース制御パターン１１でのノードＮｃ２についても、ノードＮｃ２とソース制御ワイヤ１６との接続箇所との距離が同等となる半導体スイッチング素子１２の組がｎ個できるように、ノードＮｃ２が位置決めされることが好ましい。
なお、奇数個、すなわち、２ｎ＋１個（ｎ：自然数）の半導体スイッチング素子１２が並列接続される場合には、１個を除く２ｎ個の半導体スイッチング素子１２について、上記と同様のｎ個の組ができるようにノードＮｃ１及びＮｃ２を位置決めすることによって、ゲート発振の抑制効果を高めることができる。
さらに、図１９では、図１７の様に、ゲート制御パターン２８及びソース制御パターン２９が絶縁基板７上に配置された構成について説明したが、図１８の様に、ゲート制御パターン２８及びソース制御パターン２９が絶縁基板７♯ａ，７♯ｂ上に配置された構成においても、ゲート制御パターン１０におけるゲート制御パターン間ワイヤ３０との接続箇所（ノードＮｃ１）及び、ソース制御パターン１１におけるソース制御パターン間ワイヤ３１との接続箇所（ノードＮｃ２）は、図１９と同様に位置決めすることができる。
実施の形態３．
並列接続される半導体スイッチング素子の個数が増加すると、同一の絶縁基板に搭載する場合には、基板サイズが大きくなる。絶縁基板が大型化すると、応力による亀裂や割れの発生率が上昇すること、及び、組立工程以降でチップが劣化又は破壊された場合に絶縁基板単位で不良品となってしまうことから、歩留まりの低下が懸念される。
したがって、多数の半導体スイッチング素子を電力用半導体モジュールに搭載する場合は、複数の絶縁基板に半導体スイッチング素子を分散配置することが有用である。実施の形態３では、並列接続される複数の半導体スイッチング素子１２が複数の絶縁基板に分散配置される構成におけるゲート発振の抑制について説明する。
図２０は、実施の形態３に従う電力用半導体モジュールの第１の構成例を説明するための素子搭載基板における上面模式図である。
図２０を参照して、複数の半導体スイッチング素子１２は、複数の絶縁基板７ａ，７ｂに分散配置される。これにより、電力用半導体モジュール１００は、電気的に並列接続される複数の素子搭載基板２００ａ及び２００ｂを含む。
図１及び図２では、４個の素子搭載基板２００によって素子搭載基板２００が構成される例を示したが、実施の形態３では、２個の素子搭載基板２００ａ及び２００ｂ間での電気的な接続構成の特徴を例示する。すなわち、任意の複数個の素子搭載基板２００を備えた電力用半導体モジュールにおいて、異なる素子搭載基板２００の間の電気的な接続を、以下に説明する構成とすることができる。
素子搭載基板２００ａ，２００ｂの各々は、例えば、図１２の素子搭載基板２００と同様に構成されている。したがって、素子搭載基板２００ａ，２００ｂの各々において、ゲート制御パターン１０は、ソース制御パターン１１よりも幅が狭く、かつ、半導体スイッチング素子１２に対してはソース制御パターン１１を挟んで配置される。
さらに、複数の素子搭載基板２００ａ及び２００ｂの間で、ゲート制御パターン１０同士は、ゲート制御パターン間ワイヤ３７によって電気的に接続され、ソース制御パターン１１同士は、ソース制御パターン間ワイヤ３８によって電気的に接続される。なお、図示は省略しているが、複数の素子搭載基板２００ａ及び２００ｂの間では、ドレインパターン８同士、及び、ソースパターン９同士についても、図示しない電極又はワイヤ等を経由して電気的に接続される。
図２０の構成例において、異なる素子搭載基板２００ａ及び２００ｂに搭載された半導体スイッチング素子１２についても、ゲート制御パターン間ワイヤ３７及びソース制御パターン間ワイヤ３８等によって並列接続されて並列動作する。この際に、素子搭載基板２００ａ，２００ｂの各々の構成を実施の形態１及び／又は実施の形態２と同様とすることで、ゲート制御パターン間ワイヤ３７及びソース制御パターン間ワイヤ３８を経由した並列接続においても、ゲートパッド間のインダクタンスを、ソースパッド間のインダクタンスよりも大きくすることができる。すなわち、ソース制御パターン間ワイヤ３８は「第３のワイヤ」の一実施例に対応し、ゲート制御パターン間ワイヤ３７は「第４のワイヤ」の一実施例に対応する。
さらに、ゲート制御パターン間ワイヤ３７及びソース制御パターン間ワイヤ３８については、実施の形態１で説明したように、ワイヤ長、径、及び、材質（被膜化を含む）の少なくとも１つについて差を設けることによって、ゲート制御パターン間ワイヤ３７のインピーダンス（インダクタンス）を、ソース制御パターン間ワイヤ３８のインピーダンス（インダクタンス）よりも大きくすることが可能である。これにより、ゲート発振の低減又は抑制効果がさらに高められる。
図２１及び図２２には、実施の形態３に従う電力用半導体モジュールの第２及び第３の構成例を説明するための素子搭載基板における上面模式図が示される。
図２１を参照して、複数の素子搭載基板２００ａ及び２００ｂ間で電気的に接続されるゲート制御パターン１０に対して、半導体スイッチング素子１２が搭載される絶縁基板７とは別個の絶縁基板７♯ｂ上に形成されたゲート制御パターン２８をさらに接続することも可能である。この場合には、一方のゲート制御パターン１０と、ゲート制御パターン２８との間を、ゲート制御パターン間ワイヤ３０によって電気的に接続することができる。
さらに、複数の素子搭載基板２００ａ，２００ｂ間で電気的に接続されるソース制御パターン１１に対して、半導体スイッチング素子１２が搭載される絶縁基板７とは別個の絶縁基板７♯ａ上に形成されたソース制御パターン２９をさらに接続することも可能である。この場合には、一方のソース制御パターン１１と、ソース制御パターン２９との間を、ソース制御パターン間ワイヤ３１によって電気的に接続することができる。
図２１の構成においても、複数の素子搭載基板２００ａ及び２００ｂに亘って並列接続された半導体スイッチング素子１２間において、ゲートパッド１８間のインダクタンスを、ソースパッド１７間のインダクタンスよりも大きくすることにより、ゲート発振の低減又は抑制効果を得ることができる。
図２２の構成例では、図２１と比較して、絶縁基板７♯ｂ上のゲート制御パターン２８が、絶縁基板７ａ，７ｂ上のゲート制御パターン１０の各々と、複数のゲート制御パターン間ワイヤ３０によって接続される点が異なる。さらに、ゲート制御パターン１０同士を直接接続するゲート制御パターン間ワイヤ３７の配置が省略される。図２２のその他の部分は、図２１と同様であるので、詳細な説明は繰り返さない。
図２２の構成例では、複数の素子搭載基板２００ａ及び２００ｂの間で、ゲート制御パターン１０同士は、ゲート制御パターン間ワイヤ３７による経路ではなく、ゲート制御パターン間ワイヤ３０及びゲート制御パターン２８によって迂回した経路によって接続される。したがって、ゲート制御パターン１０の接続構造におけるインダクタンス（インピーダンス）が増大するので、並列接続された半導体スイッチング素子１２間において、ゲートパッド１８間のインダクタンスをさらに大きくすることによって、ゲート発振の低減又は抑制効果をさらに高めることができる。
このように、実施の形態３に従う電力用半導体モジュールによれば、別個の素子搭載基板に分散配置されて並列動作する半導体スイッチング素子１２について、ゲートパッド間のインダクタンスを大きくすることによって、ゲート発振を軽減又は抑制することができる。
実施の形態４．
実施の形態４では、並列接続される半導体スイッチング素子のソースパッド間の配線インダクタンスを低減させることによって、ゲート発振の低減又は抑制効果を高める構成について説明する。実施の形態４においても、実施の形態１及び２と同様に、各素子搭載基板２００の構成について説明する。
図２３は、実施の形態４に従う電力用半導体モジュールの第１の構成例を説明するための素子搭載基板における上面模式図である。
図２３を参照して、素子搭載基板２００は、例えば、図１２と同様に構成されている。したがって、素子搭載基板２００において、ゲート制御パターン１０は、ソース制御パターン１１よりも幅が狭く構成され、かつ、半導体スイッチング素子１２に対してはソース制御パターン１１を挟んで配置される。
さらに、各半導体スイッチング素子１２に対応して、ソースパッド１７をソース制御パターン１１と接続するソース制御ワイヤ１６の本数は、ゲートパッド１８をゲート制御パターン１０と接続するゲート制御ワイヤ１５の本数よりも多い。例えば、図２３の例では、各半導体スイッチング素子１２に対して、ゲート制御ワイヤ１５が１本配置されるのに足して、ソース制御ワイヤ１６は４本配置されている。
このように構成することにより、並列接続される複数の半導体スイッチング素子１２間での、ソース制御パターン１１及びソース制御ワイヤ１６によるソースパッド１７間の経路の配線インダクタンス（インピーダンス）が低減される。
この結果、並列接続された半導体スイッチング素子１２のソース電位のばらつきが軽減されるので、発振が誘起され難くなるため、ゲートパッド１８間の配線インダクタンス（インピーダンス）を大きくする効果と合わせて、ゲート発振をさらに低減又は抑制することが可能となる。
図２４には、実施の形態４に従う電力用半導体モジュールの第２の構成例を説明するための素子搭載基板における上面模式図が示される。
図２４の構成例では、図２３と比較して、ソースパッド間ワイヤ３４がさらに配置される。ソースパッド間ワイヤ３４は、半導体スイッチング素子１２のソースパッド１７間を直接、電気的に接続する。これにより、並列接続される複数の半導体スイッチング素子１２のソースパッド１７間の配線インダクタンス（インピーダンス）をさらに低減することで、ゲート発振の低減又は抑制効果がさらに高められる。
図２５〜図２７には、実施の形態４に従う電力用半導体モジュールの第３〜第５の構成例を説明するための素子搭載基板における上面模式図が示される。
図２５〜図２７には、図２４に示されたソースパッド間ワイヤ３４の配置の変形例がそれぞれ示されている。すなわち、ソースパッド間ワイヤ３４を１本又は複数本、任意の個所に配置して、半導体スイッチング素子１２間でソースパッド１７同士の並列接続経路を増やすことにより、ソースパッド１７間の配線インダクタンス（インピーダンス）の低減によるゲート発振の低減又は抑制効果を得ることができる。すなわち、ソースパッド間ワイヤ３４は「第５のワイヤ」の一実施例に対応する。
図２８には、実施の形態４に従う電力用半導体モジュールの第６の構成例を説明するための素子搭載基板における上面模式図が示される。
図２８の構成例では、図２２と比較して、複数の素子搭載基板２００間でソース制御パターン１１同士を電気的に接続するためのソース制御パターン間ワイヤ３８が複数本されている点が異なる。図２８のその他の部分は、図２２と同様であるので、詳細な説明は繰り返さない。
これにより、並列接続される半導体スイッチング素子１２が分散配置された複数の素子搭載基板２００間において、ソース制御パターン１１同士を接続する経路のインダクタンス（インピーダンス）を、さらに低減することができる。
なお、図２１の構成では、ゲート制御パターン間ワイヤ３７及びソース制御パターン間ワイヤ３８の両方を配置して、複数の素子搭載基板２００ａ，２００ｂの間でゲート制御パターン１０同士及びソース制御パターン１１同士が電気的に接続されている。このような構成においても、ソース制御パターン間ワイヤ３８を複数本として、ゲート制御パターン間ワイヤ３７よりも本数を多くすることで、図２８と同様に、ソース制御パターン１１同士を接続する経路のインダクタンス（インピーダンス）を低減することができる。
図２９には、実施の形態４に従う電力用半導体モジュールの第７の構成例を説明するための素子搭載基板における上面模式図が示される。
図２９の構成例では、図２８と比較して、半導体スイッチング素子１２を分散配置する複数の素子搭載基板２００ａ，２００ｂの間で、ソースパターン９同士が、ソースパターン間ワイヤ３３によって接続される。図２９のその他の部分は、図２８と同様であるので、詳細な説明は繰り返さない。
ソースパターン間ワイヤ３３を配置することにより、素子搭載基板２００ａ，２００ｂの上の半導体スイッチング素子１２の間でのソース電位のばらつきを軽減することができる。あるいは、異なる素子搭載基板２００ａ，２００ｂ上のソースパターン９同士は、電極（図示せず）を用いて接続することも可能である。すなわち、ソースパターン間ワイヤ３３は「第６のワイヤ」の一実施例に対応する。
図３０には、実施の形態４に従う電力用半導体モジュールの第８の構成例を説明するための素子搭載基板における上面模式図が示される。
図３０の構成例では、図２９と比較して、複数の素子搭載基板２００間で、半導体スイッチング素子１２のソースパッド１７同士が、直接、ソースパッド間ワイヤ３２によってさらに接続される。図３０のその他の部分は、図２９と同様であるので、詳細な説明は繰り返さない。ソースパッド間ワイヤ３２を配置することにより、別個の素子搭載基板２００上の半導体スイッチング素子１２の間でのソース電位のばらつきをさらに軽減することができる。すなわち、ソースパッド間ワイヤ３２は「第７のワイヤ」の一実施例に対応する。
このように、実施の形態４に従う電力用半導体モジュールによれば、別個の素子搭載基板２００に搭載されて並列動作する半導体スイッチング素子１２について、ソース電位のばらつきを軽減することによって、ゲート発振を軽減又は抑制することができる。
なお、実施の形態２〜４（図１０〜図３０）では、図２の構成例に対応して、還流ダイオード１３を配置することなく、複数の半導体スイッチング素子１２のみが並列接続される電力用半導体モジュールの構成例を説明したが、実施の形態１で説明したように、半導体スイッチング素子１２及び還流ダイオード１３のペアが並列接続される電力用半導体モジュールにおいても、図１０〜図３０と同様の構成を適用することによって、同等のゲート発振の抑制効果を得ることができる。
実施の形態５．
実施の形態５では、実施の形態１〜４で示した電力用半導体モジュールを用いた、電力変換装置の上下アームの構成例を説明する。
図３１及び図３２は、実施の形態５に従う電力用半導体モジュールの第１及び第２の構成例を説明するための素子搭載基板における上面模式図である。
図３１を参照して、実施の形態５に従う電力用半導体モジュールは、素子搭載基板２００ａ〜２００ｄを含む。素子搭載基板２００ａ，２００ｂは、図２８と同様の構成によって並列接続される。したがって、素子搭載基板２００ａ，２００ｂに搭載された複数の半導体スイッチング素子１２は、並列動作する。
素子搭載基板２００ｃ，２００ｄは、並列接続された素子搭載基板２００ａ，２００ｂを１８０°回転させて配置したものに相当する。したがって、素子搭載基板２００ｃ，２００ｄに搭載された複数の半導体スイッチング素子１２についても並列動作する。
素子搭載基板２００ａのドレインパターン８及び素子搭載基板２００ｃのソースパターン９、並びに、素子搭載基板２００ｂのドレインパターン８及び素子搭載基板２００ｄのソースパターン９は、上下アームパターン間ワイヤ３９によって電気的に接続される。
これにより、素子搭載基板２００ａ，２００ｂに搭載されて並列動作する複数の半導体スイッチング素子１２と、素子搭載基板２００ｃ，２００ｄに搭載されて並列動作する複数の半導体スイッチング素子１２とは、直列に接続される。この結果、電力用半導体モジュール１００によって、コンバータやインバータ等の電力変換装置の上下アームを構成することができる。具体的には、素子搭載基板２００ｃ，２００ｄに搭載されて並列動作する複数の半導体スイッチング素子１２によって上アームを構成するとともに、素子搭載基板２００ａ，２００ｂに搭載されて並列動作する複数の半導体スイッチング素子１２によって下アームを構成することができる。
なお、図３２の構成例のように、上アームに対応する素子搭載基板２００ｃ，２００ｄの複数のドレインパターン８のうちの一部のみと、下アームに対応する素子搭載基板２００ａ，２００ｂのソースパターン９との間に、上下アームパターン間ワイヤ３９を設ける構成としても、図３１の構成例と同様に、上下アームを構成することができる。すなわち、上下アームパターン間ワイヤ３９の配線の本数には関わらず、同一の電力用半導体モジュールに含まれる複数の素子搭載基板２００の間で、ドレインパターン８及びソースパターン９を電気的に接続することによって、当該電力用半導体モジュールによって電力変換装置の上下アームを構成することができる。
このように、実施の形態５の電力用半導体モジュールによれば、上アーム及び下アームの各々として動作する、並列接続された複数の半導体スイッチング素子１２のゲート発振を軽減又は抑制できるので、電力変換装置の動作を安定化することができる。
図３３には、図３２の構成の変形例が示される。図３３の変形例は、図３２と比較して、ゲート制御パターン１０及びソース制御パターン１１の配置個所が入れ替えられている点で異なる。
具体的には、図３３の変形例では、ソース制御パターン１１が、半導体スイッチング素子１２に対してゲート制御パターン１０を挟んで配置されている。即ち、半導体スイッチング素子１２に対して、ソース制御パターン１１の方が、ゲート制御パターン１０よりも遠くに配置されている。
このような構成としても、ゲート制御パターン１０の幅狭化（実施の形態２）、ゲートパッド間のインダクタンス増大（実施の形態３）、及び、ソースパッド間のインダンクタンス低減（実施の形態４）のうちの少なくとも一部との組み合わせによって、並列接続される半導体スイッチング素子の間で、ゲートパッド間の経路の配線インダクタンスを、ソースパッド間の配線インダクタンスよりも大きくすることが可能であり、この結果、ゲート発振を低減又は抑制することができる。
尚、実施の形態２−４においても、実施の形態１と同様に、半導体スイッチング素子に対して、ゲート制御パターン１０の方がソース制御パターン１１よりも遠くに配置される構成例を中心に説明したが、これらの各実施の形態においても、図３３と同様に、半導体スイッチング素子に対して、ソース制御パターン１１の方が、ゲート制御パターン１０よりも遠くに配置された変形例とすることが可能である。これらの変形例においても、各実施の形態で説明された構成の適用によって、ゲートパッド間の経路の配線インダクタンスを、ソースパッド間の配線インダクタンスよりも大きくすることができれば、同様に、ゲート発振を低減又は抑制することが可能となる。
図３４には、実施の形態５に従う電力用半導体モジュールの第３の構成例を説明するための素子搭載基板における上面模式図が示される。
図３４の構成例では、図３２の構成例に対して、図３及び図４にも示された、ドレイン電極１、ソース電極２及び出力電極３５と、ソース制御電極３ｘ，３ｙ、ゲート制御電極４ｘ，４ｙ及び、ドレインセンス電極３６ｘ，３６ｙがさらに配置される。
例えば、出力電極３５は、上アームに対応する素子搭載基板２００ｃ，２００ｄのソースパターン９、下アームに対応する素子搭載基板２００ａ，２００ｂのドレインパターン８、及び、上下アームパターン間ワイヤ３９（図３１，図３２）と電気的に接続される。さらに、ドレイン電極１は、上アームに対応する素子搭載基板２００ｃ，２００ｄのドレインパターン８と電気的に接続される。また、ソース電極２は、下アームに対応する素子搭載基板２００ａ，２００ｂのソースパターン９と電気的に接続される。さらに、ドレイン電極１、ソース電極２及び出力電極３５は、電力変換装置の図示しない、正極バスバー、負極バスバー、及び出力バスバーとそれぞれ電気的に接続することができる。
ソース制御電極３ｘは、素子搭載基板２００ａ及び２００ｂのソース制御パターン１１と電気的に接続され、ソース制御電極３ｙは、素子搭載基板２００ｃ及び２００ｄのソースパターン９と電気的に接続される。ゲート制御電極４ｘは、素子搭載基板２００ａ及び２００ｂのゲート制御パターン１０と電気的に接続され、ゲート制御電極４ｙは、素子搭載基板２００ｃ及び２００ｄのゲート制御パターン１０と電気的に接続される。同様に、ドレインセンス電極３６ｘは、素子搭載基板２００ａ及び２００ｂのドレインパターン８と電気的に接続され、ドレインセンス電極３６ｙは、素子搭載基板２００ｃ及び２００ｄのドレインパターン８と電気的に接続される。
図３４の構成例では、並列接続された素子搭載基板２００間にソース電極２及び出力電極３５を接続することにより、素子搭載基板２００間で半導体スイッチング素子１２のソース間を接続する配線インダクタンスが低減されるので、ゲート発振を抑制することができる。
また、ソース制御電極３ｘ及びゲート制御電極４ｘを並行配置し、ソース制御電極３ｘ及びソース制御パターン１１を電気的に接続する配線２１０ｘと、ゲート制御電極４ｘ及びゲート制御パターン１０を電気的に接続する配線２１１ｘとを並行に配置することで、主回路電流の振動の電磁誘導による電圧振動が、半導体スイッチング素子１２のゲート電圧（ソース・ゲート間電位差）に与える影響を抑制できる。これにより、ゲート発振が生じた場合に、主回路電流の振動に起因する誘起電圧による正帰還によって、ゲート発振が増幅することを抑制できる。同様に、ソース制御電極３ｙ及びゲート制御電極４ｙ、並びに、ソース制御電極３ｙとソース制御パターン１１とを電気的に接続する配線２１０ｙ及び、ゲート制御電極４ｙとゲート制御パターン１０とを電気的に接続する配線２１１ｙについても、並行配置することによって、ゲート発振の増幅を抑制することができる。
尚、図３４の構成においても、図３２と同様に、ゲートパッド間の経路の配線インダクタンスを、ソースパッド間の配線インダクタンスよりも大きくすることができる限り、半導体スイッチング素子に対して、ソース制御パターン１１の方が、ゲート制御パターン１０よりも遠くに配置された変形例とすることが可能である。
実施の形態６．
実施の形態３〜５では、複数の素子搭載基板（絶縁基板）を用いて電力用半導体モジュールを構成する例を説明し、特に実施の形態５では、複数の絶縁基板上に搭載された複数の半導体スイッチング素子によって電力変換装置の上下アームを構成する、いわゆる、２ｉｎ１モジュールの構成例を説明した。これに対して、実施の形態６では、１つの絶縁基板上に、上下アームを構成する複数の半導体スイッチング素子を搭載した構成例について説明する。
実施の形態３〜５のように複数の絶縁基板を用いて半導体スイッチング素子を搭載する理由は、主に、コスト低減と不良率の低下を図るためである。具体的には、単一の絶縁基板とするためには絶縁基板が大型化することで以下のデメリットが懸念される。第一に、絶縁基板の大型化により、絶縁基板のソリ及び応力集中による基板の割れが発生し易くなることで、不良率の上昇、即ち、歩留まり低下によるコストの増加が懸念される。第二に、絶縁基板は通常半田を用いてベース板に接合されるが、この際に、絶縁基板の大型化の影響により、絶縁基板中心部で半田中の気泡が抜けきらずに空洞が発生することで、熱抵抗の上昇によって、半導体スイッチング素子の冷却性能が低下することが懸念される。従って、実施の形態３〜５で説明したように、複数の素子搭載基板（絶縁基板）を用いて電力用半導体モジュールを構成することにより各絶縁基板の大型化を避けることで、上述のデメリットを回避して、コスト低減と放熱性能の向上とを図ることができる。
これに対して、近年では、ベース板に対して半田などの接合材を用いずに、絶縁基板をベース板に直接接合する、いわゆる、絶縁基板一体型ベース板が開発されている。このベース板を用いると、絶縁基板は大型化されるため、絶縁基板上パターンの成形が簡易化される。又、応力集中を回避する絶縁基板形状の採用により、或いは、絶縁基板及びベース板間に半田層が介在しないことによる熱抵抗の低下分だけ、絶縁基板の厚さを増大させることで、基板割れの発生リスクが低下し、不良率の低下を図ることができる。更に、半田を用いずに直接接合することにより、半田中の気泡抜けもれによる空洞が発生しないので、熱抵抗の上昇リスクも存在しない。
このようなメリットを備えた絶縁基板一体型ベース板を用いた半導体モジュールにおいても、実施の形態１〜５で説明したパターン配線及びワイヤ配線の適用によって、ゲート発振を抑制することが可能である。
図３５は、実施の形態６に従う電力用半導体モジュールの第１の構成例を説明するための上面模式図である。
図３５を参照して、実施の形態６に係る半導体モジュールは、単一の素子搭載基板２００ｕ上に搭載された複数の半導体スイッチング素子１２を有する。実施の形態６に係る半導体モジュールは、代表的には、上述の絶縁基板一体型ベース板を用いて構成することができる。即ち、素子搭載基板２００ｕは、半田などの接合材を用いずに、ベース板６と直接接合される。複数の半導体スイッチング素子１２は、上アームを構成する複数の半導体スイッチング素子１２ｘと、下アームを構成する複数の半導体スイッチング素子１２ｙとに分類される。
複数の半導体スイッチング素子１２ｘに対して共通に、ゲート制御パターン１０ｘ及びソース制御パターン１１ｘが設けられる。ゲート制御パターン１０ｘ及びソース制御パターン１１ｘについては、図２０の構成例において、ゲート制御パターン間ワイヤ３７及びソース制御パターン間ワイヤ３８による接続に代えて、同一基板上で各パターンを連続的に形成したものに相当する。従って、実施の形態２の第１の構成例で説明したように、ゲートパッド間のインダクタンスをソースパッド間のインダクタンスよりも大きくすることによって、並列動作する半導体スイッチング素子１２ｘ間でのゲート発振の低減及び抑制を図ることができる。
同様に、複数の半導体スイッチング素子１２ｙに対して共通に、ゲート制御パターン１０ｙ及びソース制御パターン１１ｙが設けられる。ゲート制御パターン１０ｙは、ソース制御パターン１１ｙよりも幅狭の形状で設けられており、かつ、半導体スイッチング素子１２ｙに対してソース制御パターン１１ｙよりも遠くに配置されている。この結果、並列動作する半導体スイッチング素子１２ｘ間では、ゲートパッド間のインダクタンスをソースパッド間のインダクタンスよりも大きくすることによって、ゲート発振の低減及び抑制を図ることができる。
更に、半導体スイッチング素子１２ｘ，１２ｙでは、図２３（実施の形態４）で説明したのと同様に、ソース制御ワイヤ１６の本数が、ゲート制御ワイヤ１５の本数よりも多い。これにより、並列接続された半導体スイッチング素子間でのソース電位のばらつきが軽減されるので、発振が誘起され難くなるため、ゲート発振をさらに低減又は抑制することが可能となる。
更に、素子搭載基板２００ｕ上には、上アーム用のドレインパターン８ｘ、下アーム用のソースパターン９ｙ、及び、接続ノードパターン５０が設けられる。ドレインパターン８ｘは、複数の半導体スイッチング素子（上アーム）１２ｘに対して共通に設けられて、各半導体スイッチング素子１２ｘの素子裏面側に形成されたドレインパッド（図６）と接合される。ソースパターン９ｙは、複数の半導体スイッチング素子（下アーム）１２ｙに対して共通に設けられて、各半導体スイッチング素子１２ｙのソースパッドとワイヤを経由して電気的に接続される。
接続ノードパターン５０は、上アームの半導体スイッチング素子１２ｘ及び下アームの半導体スイッチング素子１２ｙの接続ノードに相当し、例えば、出力電極３５（図３４）と電気的に接続される。接続ノードパターン５０は、各半導体スイッチング素子（下アーム）１２ｙの素子裏面側に形成されたドレインパッドと接合されるとともに、各半導体スイッチング素子（上アーム）１２ｘのソースパッドとワイヤを経由して電気的に接続される。
実施の形態６に係る電力用半導体モジュールによれば、単一の素子搭載基板２００ｕ上に搭載された複数の半導体スイッチング素子１２によって、実施の形態５に係る電力半導体モジュールと同様に、電力変換装置の上アーム及び下アームを構成することができる。更に、並列接続された複数の半導体スイッチング素子１２ｘ間及び１２ｙ間でのゲート発振を軽減又は抑制できるので、電力変換装置の動作を安定化することができる。
さらに、実施の形態６に係る電力用半導体モジュールによれば、絶縁基板が複数配置されていないため、半導体スイッチング素子１２間の距離が均等である。この結果、図３０等のソースパッド間ワイヤ３２に相当するワイヤを短くできる。更に、ソースパターン間ワイヤ３３（図３０等）を配置することなく、各半導体スイッチング素子１２ｘ間及び１２ｙ間でソース同士を電気的に接続することができる。この結果、ソース電位のばらつきが更に軽減されるので、ゲート発振が誘起され難くなるため、ゲート発振の増幅を抑制することができる。
実施の形態５のように、絶縁基板を複数配置した構成では、絶縁基板間の距離の確保、並びに、それぞれの絶縁基板で基板端及びパターンの間の沿面距離を確保が必要があるため、無効領域が比較的広くなる。これに対して、絶縁基板一体型ベース板、即ち、単一の素子搭載基板２００ｕを用いる実施の形態６に係る電力半導体用モジュールでは、上述の無効領域がなくなるので、複数の絶縁基板を用いる構成と比較して有効面積が拡大される。これにより、図３５の構成例における下アームのように、ゲート配線の引き回し等の余裕度が高くなる。この結果、半導体スイッチング素子１２ｘ、１２ｙ間でのゲート配線のインダクタンスを容易に調整することも可能となる。
図３６には、実施の形態６に従う電力用半導体モジュールの第２の構成例を説明するための上面模式図が示される。
図３６に示された第２の構成例は、図３５に示された第１の構成例と比較して、ゲート制御パターン１０ｘ，１０ｙ及びソース制御パターン１１ｘ，１１ｙの配置個所が入れ替えられている点で異なる。
具体的には、図３６の構成では、ソース制御パターン１１ｘ，１１ｙが、半導体スイッチング素子１２ｘ，１２ｙに対してゲート制御パターン１０ｘ，１０ｙを挟んで配置されている。即ち、半導体スイッチング素子１２ｘ，１２ｙに対して、ソース制御パターン１１ｘ，１１ｙの方が、ゲート制御パターン１０ｘ，１１ｙよりも遠くに配置されている。
このような構成としても、ゲート制御パターン１０ｘ，１０ｙの幅狭化（実施の形態２）、及び、実施の形態１等で説明した、ゲート制御ワイヤ１５及びソース制御ワイヤ１６の径、断面積、及び、本数等の設計によって、並列接続される半導体スイッチング素子１２ｘ，１２ｙの間で、ゲートパッド間の経路の配線インダクタンスを、ソースパッド間の配線インダクタンスよりも大きくすることができる。即ち、実施の形態６に係る半導体モジュールにおいても、半導体スイッチング素子１２に対して、ソース制御パターン１１の方がゲート制御パターン１０よりも遠くに配置された構成とすることが可能であり、各実施の形態で説明された構成の適用によって、ゲートパッド間の経路の配線インダクタンスを、ソースパッド間の配線インダクタンスよりも大きくすることができれば、同様に、ゲート発振を低減又は抑制することが可能となる。
更に、実施の形態６に係る電力用半導体モジュールに対しても、図３４（実施の形態５の第３の構成例）に示された、ドレイン電極１、ソース電極２及び出力電極３５と、ソース制御電極３ｘ，３ｙ、ゲート制御電極４ｘ，４ｙ及び、ドレインセンス電極３６ｘ，３６ｙを配置することが可能である。この場合には、図３５及び図３６の構成において、出力電極３５は、接続ノードパターン５０と電気的に接続され、ドレイン電極１は、上アームのドレインパターン８ｘと電気的に接続され、ソース電極２は、下アームのソースパターン９ｙと電気的に接続される。同様に、ソース制御電極３ｘは、上アームのソース制御パターン１１ｘと電気的に接続され、ソース制御電極３ｙは、下アームのソース制御パターン１１ｙと電気的に接続され、ゲート制御電極４ｘは、上アームのゲート制御パターン１０ｘと電気的に接続され、ゲート制御電極４ｙは、下アームのゲート制御パターン１０ｙと電気的に接続される。同様に、ドレインセンス電極３６ｘは、上アームのドレインパターン８ｘと電気的に接続され、ドレインセンス電極３６ｙは、接続ノードパターン５０と電気的に接続される。これにより、図３４と同様に、半導体スイッチング素子１２ｘ，１２ｙのソース間を接続する配線インダクタンスが低減することができる。
更にこの場合には、図３４と同様に、ソース制御電極３ｘ（３ｙ）及びゲート制御電極４ｘ（４ｙ）を並行配置し、ソース制御電極３ｘ（３ｙ）及びソース制御パターン１１ｘ（１１ｙ）を電気的に接続する配線と、ゲート制御電極４ｘ（４ｙ）及びゲート制御パターン１０ｘ（１０ｙ）を電気的に接続する配線とを並行に配置することで、主回路電流の振動の電磁誘導による電圧振動が、半導体スイッチング素子１２ｘ、１２ｙのゲート電圧（ソース・ゲート間電位差）に与える影響を抑制することができる。
実施の形態７．
実施の形態７では、上述した実施の形態１〜６に従う電力用半導体モジュールを適用した電力変換装置について説明する。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態７では、三相のインバータに、本実施の形態に従う電力用半導体モジュールを適用した場合について説明する。
図３７は、実施の形態７に従う電力変換装置を適用した電力変換システムの構成を示すブロック図である。
図３７を参照して、電力変換システム３００は、電力変換装置３１０と、電源３２０と、負荷３３０とを備える。電源３２０は、直流電源であり、電力変換装置３１０に直流電力を供給する。電源３２０は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することが可能である。あるいは、交流系統に接続された整流回路やＡＣ／ＤＣコンバータによって、電源３２０を構成することも可能である。また、電源３２０を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することも可能である。
電力変換装置３１０は、電源３２０及び負荷３３０の間に接続された三相のインバータであり、電源３２０から供給された直流電力を交流電力に変換し、負荷３３０に交流電力を供給する。電力変換装置３１０は、直流電力を交流電力に変換して出力する主変換回路３１１と、主変換回路３１１を制御する制御信号を主変換回路３１１に出力する制御回路３１３とを含む。
負荷３３０は、電力変換装置３１０から供給された交流電力によって駆動される三相の電動機である。なお、負荷３３０は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
次に、電力変換装置３１０の詳細を説明する。主変換回路３１１は、少なくとも１個の電力用半導体モジュール１００を有する。電力用半導体モジュール１００は、実施の形態１〜５又は実施の形態６に従う構成を有する。
主変換回路３１１は、２レベルの三相フルブリッジ回路であり、三相の上アーム素子及び下アーム素子と、各アーム素子に逆並列された６つの還流ダイオードから構成することができる。
電力用半導体モジュール１００によって、三相の各相の上アーム素子及び下アーム素子が構成される。公知のように、三相インバータでは、各相の上アーム素子及び下アーム素子のオンオフによって、上述の直流電力及び交流電力の間での電力変換が実行される。また、電力用半導体モジュール１００の並列接続された還流ダイオード１３又は半導体スイッチング素子１２の内蔵ダイオードによって、三相インバータの還流ダイオードを構成することができる。フルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）の上下アーム素子の出力端子、すなわち主変換回路３１１の３つの出力端子は、負荷３３０に接続される。
例えば、各相の上アーム素子及び下アーム素子の各々を、実施の形態１〜４に従う電力用半導体モジュール１００で構成することができる。これにより、並列接続された複数の半導体スイッチング素子１２の並列動作により、当該上アーム素子又は下アーム素子のオンオフを実現することができる。
あるいは、各相の上アーム素子及び下アーム素子のペアを、実施の形態５，６に従う電力用半導体モジュール１００で構成することができる。これにより、並列接続された複数の半導体スイッチング素子１２の並列動作により、当該上アーム素子及び下アーム素子のオンオフを実現することができる。
実施の形態７に従う電力変換システムでは、実施の形態１〜６に従う電力用半導体モジュールを用いて電力変換装置３１０を構成することにより、並列動作する半導体スイッチング素子でのゲート発振を軽減又は抑制することができる。この結果、電力変換装置３１０の動作を安定化して、負荷３３０を安定的に駆動することができる。
なお、以上で説明した複数の実施の形態について、明細書内で言及されていない組み合わせを含めて、不整合や矛盾が生じない範囲内で、各実施の形態で説明された構成を適宜組合わせることは出願当初から予定されている点についても、確認的に記載する。
なお、以上の説明では、半導体スイッチング素子１２をＭＯＳＦＥＴ（すなわち、電界効果トランジスタ）としたが、半導体スイッチング素子１２がＩＧＢＴである場合には、主電極について、ドレイン及びソースをコレクタ及びエミッタに読み替えることにより、各実施の形態に従う構成を同様に適用することが可能である。さらに、半導体スイッチング素子１２としてバイポーラトランジスタを適用する場合には、さらに制御電極について、ゲートをベースに読み替えることで、各実施の形態に従う構成を同様に適用することが可能である。
また、本実施の形態では、電力半導体モジュールの構成例を説明したが、他の用途の半導体モジュールについても、複数の半導体スイッチング素子が並列接続されて並列動作する構成を有するものであれば、各実施の形態に従う構成を同様に適用することによってゲート発振を軽減又は抑制することが可能となる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
１ ドレイン電極、２ ソース電極、３，３ａ，３ｂ，３ｘ，３ｙ ソース制御電極、４，４ａ，４ｂ，４ｘ，４ｙ ゲート制御電極、５ 筐体、６ ベース板、７，７ａ，７ｂ 絶縁基板、８ ドレインパターン、９ ソースパターン、１０，１０ａ，１０ｂ，２８ ゲート制御パターン、１１，２９ ソース制御パターン、１２ 半導体スイッチング素子、１３ 還流ダイオード、１４ ソースワイヤ、１５，１５ａ〜１５ｄ ゲート制御ワイヤ、１６，１６ａ〜１６ｄ ソース制御ワイヤ、１７ ソースパッド、１８ ゲートパッド、１９ 絶縁膜、２０ ドレインパッド、２１ アノードパッド、２２ カソードパッド、２３，２５ 接合材、２４ 裏面パターン、２６ ゲート抵抗、２７，３０，３７ ゲート制御パターン間ワイヤ、３１，３８ ソース制御パターン間ワイヤ、３２，３４ ソースパッド間ワイヤ、３３ ソースパターン間ワイヤ、３５ 出力電極、３６，３６ｘ，３６ｙ ドレインセンス電極、３９ 上下アームパターン間ワイヤ、４０ 配線パターン、５０ 接続ノードパターン、１００ 電力用半導体モジュール、１０１，１０２，１０４ 電極、２００，２００ａ〜２００ｄ 素子搭載基板、２００ｕ 素子搭載基板（単一基板）、３００ 電力変換システム、３１０ 電力変換装置、３１１ 主変換回路、３１３ 制御回路、３２０ 電源、３３０ 負荷、Ｎｃ１，Ｎｃ２，Ｎｓ ノード。

Claims (18)

  1. 並列動作する複数の半導体スイッチング素子を備える半導体モジュールであって、
    前記複数の半導体スイッチング素子が搭載された絶縁基板を備え、
    前記絶縁基板上には、前記複数の半導体スイッチング素子に共通に、前記複数の半導体スイッチング素子の駆動回路と電気的に接続される主電極制御パターン及び制御電極制御パターンが設けられ、
    前記半導体モジュールは、
    前記複数の半導体スイッチング素子の各々に対応して設けられた、当該半導体スイッチング素子の主電極と電気的に接続された主電極パッド、並びに、前記主電極パッド及び前記主電極制御パターンを電気的に接続する第１のワイヤと、
    前記複数の半導体スイッチング素子の各々に対応して設けられた、当該半導体スイッチング素子の制御電極と電気的に接続された制御電極パッド、並びに、前記制御電極パッド及び前記制御電極制御パターンを電気的に接続する第２のワイヤとを備え、
    前記複数の半導体スイッチング素子の各々の前記主電極パッド間において前記第１のワイヤ及び前記主電極制御パターンを経由して形成される第１の経路の配線インダクタンスに対して、前記複数の半導体スイッチング素子の各々の前記制御電極パッド間において前記第２のワイヤ及び前記制御電極制御パターンを経由して形成される第２の経路の配線インダクタンスの方が大きく、
    前記制御電極制御パターンの幅は、前記主電極制御パターンの幅よりも狭い、半導体モジュール。
  2. 前記絶縁基板上において、前記制御電極制御パターンは、前記複数の半導体スイッチング素子の配置領域に対して、前記主電極制御パターンを挟んで配置される、請求項１記載の半導体モジュール。
  3. 前記制御電極制御パターンは、前記半導体スイッチング素子及び前記主電極パッドが搭載された前記絶縁基板とは別個の絶縁基板に搭載され、
    前記第２のワイヤは、異なる前記絶縁基板に搭載された前記制御電極制御パターン及び前記制御電極パッドの間を電気的に接続する、請求項１記載の半導体モジュール。
  4. 前記制御電極制御パターンの幅は、前記第２のワイヤが接続される箇所において、前記主電極制御パターンの幅よりも狭い、請求項１記載の半導体モジュール。
  5. 前記第１のワイヤの断面積に対して、前記第２のワイヤの断面積は小さい、請求項１〜４のいずれか１項に記載の半導体モジュール。
  6. 前記制御電極制御パターンは、単一の前記絶縁基板又は複数個の前記絶縁基板を用いて複数個設けられ、
    前記複数個の前記制御電極制御パターンは、パターン間ワイヤによって電気的に接続される、請求項１〜５のいずれか１項に記載の半導体モジュール。
  7. 前記複数の半導体スイッチング素子は、自然数であるｎについて、２ｎ個又は（２ｎ＋１）個配置され、
    前記複数個の制御電極制御パターンは、
    前記第２のワイヤによって前記２ｎ個又は（２ｎ＋１）個の半導体スイッチング素子の各々の前記制御電極パッドと接続される第１の制御電極制御パターンと、
    前記パターン間ワイヤによって前記第１の制御電極制御パターンと接続される第２の制御電極制御パターンとを含み、
    前記第１の制御電極制御パターンにおける前記パターン間ワイヤとの第１の接続箇所は、前記複数の半導体スイッチング素子について、当該第１の接続箇所及び、前記第１の制御電極制御パターンにおける前記第２のワイヤとの第２の接続箇所の間の距離が等しくなる半導体スイッチング素子の組がｎ個生じるように位置決めされる、請求項６記載の半導体モジュール。
  8. 前記複数の半導体スイッチング素子は、複数個の前記絶縁基板に分散して搭載され、
    各前記絶縁基板において、前記制御電極制御パターン及び前記主電極制御パターンは、当該絶縁基板に搭載された前記半導体スイッチング素子に共通に設けられ、
    前記第１及び第２のワイヤは、各前記絶縁基板において、当該絶縁基板に搭載された前記半導体スイッチング素子の各々に対応して設けられ、
    前記半導体モジュールは、
    前記複数個の前記絶縁基板間で前記主電極制御パターン同士を電気的に接続する第３のワイヤと、
    前記複数個の前記絶縁基板間で前記制御電極制御パターン同士を電気的に接続する第４のワイヤとをさらに備え、
    前記複数の半導体スイッチング素子のうちの、前記複数個の絶縁基板のうちの第１及び第２の絶縁基板にそれぞれ搭載された、第１及び第２の半導体スイッチング素子の前記主電極パッド間において、前記第１及び第３のワイヤならびに前記第１及び第２の絶縁基板の前記主電極制御パターンを経由して形成される第３の経路の配線インダクタンスに対して、前記第１及び第２の半導体スイッチング素子の前記制御電極パッド間において前記第２及び第４のワイヤならびに前記第１及び第２の絶縁基板の前記制御電極制御パターンを経由して形成される第４の経路の配線インダクタンスの方が大きい、請求項１記載の半導体モジュール。
  9. 並列動作する複数の半導体スイッチング素子を備える半導体モジュールであって、
    前記複数の半導体スイッチング素子が搭載された絶縁基板を備え、
    前記絶縁基板上には、前記複数の半導体スイッチング素子に共通に、前記複数の半導体スイッチング素子の駆動回路と電気的に接続される主電極制御パターン及び制御電極制御パターンが設けられ、
    前記半導体モジュールは、
    前記複数の半導体スイッチング素子の各々に対応して設けられた、当該半導体スイッチング素子の主電極と電気的に接続された主電極パッド、並びに、前記主電極パッド及び前記主電極制御パターンを電気的に接続する第１のワイヤと、
    前記複数の半導体スイッチング素子の各々に対応して設けられた、当該半導体スイッチング素子の制御電極と電気的に接続された制御電極パッド、並びに、前記制御電極パッド及び前記制御電極制御パターンを電気的に接続する第２のワイヤとを備え、
    前記複数の半導体スイッチング素子の各々の前記主電極パッド間において前記第１のワイヤ及び前記主電極制御パターンを経由して形成される第１の経路の配線インダクタンスに対して、前記複数の半導体スイッチング素子の各々の前記制御電極パッド間において前記第２のワイヤ及び前記制御電極制御パターンを経由して形成される第２の経路の配線インダクタンスの方が大きく、
    前記絶縁基板上において、前記制御電極制御パターンは、前記複数の半導体スイッチング素子に対して、前記主電極制御パターンよりも近接して配置され、
    前記制御電極制御パターンのうちの少なくとも前記第２のワイヤが接続される箇所の幅が前記主電極制御パターンの幅よりも狭い、半導体モジュール。
  10. 前記第１のワイヤの断面積に対して、前記第２のワイヤの断面積は小さい、請求項９記載の半導体モジュール。
  11. 前記制御電極制御パターンは、単一の前記絶縁基板又は複数個の前記絶縁基板を用いて複数個設けられ、
    前記複数個の前記制御電極制御パターンは、パターン間ワイヤによって電気的に接続される、請求項９又は１０に記載の半導体モジュール。
  12. 前記複数の半導体スイッチング素子は、自然数であるｎについて、２ｎ個又は（２ｎ＋１）個配置され、
    前記複数個の制御電極制御パターンは、
    前記第２のワイヤによって前記２ｎ個又は（２ｎ＋１）個の半導体スイッチング素子の各々の前記制御電極パッドと接続される第１の制御電極制御パターンと、
    前記パターン間ワイヤによって前記第１の制御電極制御パターンと接続される第２の制御電極制御パターンとを含み、
    前記第１の制御電極制御パターンにおける前記パターン間ワイヤとの第１の接続箇所は、前記複数の半導体スイッチング素子について、当該第１の接続箇所及び、前記第１の制御電極制御パターンにおける前記第２のワイヤとの第２の接続箇所の間の距離が等しくなる半導体スイッチング素子の組がｎ個生じるように位置決めされる、請求項１１記載の半導体モジュール。
  13. 前記第２のワイヤの本数に対して、前記第１のワイヤの本数が多い、請求項１〜１２のいずれか１項に記載の半導体モジュール。
  14. 前記複数の半導体スイッチング素子の前記主電極パッド間を直接電気的に接続する第５のワイヤをさらに備える、請求項１〜１３のいずれか１項に記載の半導体モジュール。
  15. 並列動作する複数の半導体スイッチング素子を備える半導体モジュールであって、
    前記複数の半導体スイッチング素子が搭載された絶縁基板を備え、
    前記絶縁基板上には、前記複数の半導体スイッチング素子に共通に、前記複数の半導体スイッチング素子の駆動回路と電気的に接続される主電極制御パターン及び制御電極制御パターンが設けられ、
    前記半導体モジュールは、
    前記複数の半導体スイッチング素子の各々に対応して設けられた、当該半導体スイッチング素子の主電極と電気的に接続された主電極パッド、並びに、前記主電極パッド及び前記主電極制御パターンを電気的に接続する第１のワイヤと、
    前記複数の半導体スイッチング素子の各々に対応して設けられた、当該半導体スイッチング素子の制御電極と電気的に接続された制御電極パッド、並びに、前記制御電極パッド及び前記制御電極制御パターンを電気的に接続する第２のワイヤとを備え、
    前記複数の半導体スイッチング素子の各々の前記主電極パッド間において前記第１のワイヤ及び前記主電極制御パターンを経由して形成される第１の経路の配線インダクタンスに対して、前記複数の半導体スイッチング素子の各々の前記制御電極パッド間において前記第２のワイヤ及び前記制御電極制御パターンを経由して形成される第２の経路の配線インダクタンスの方が大きく、
    前記複数の半導体スイッチング素子は、複数個の前記絶縁基板に分散して搭載され、
    各前記絶縁基板において、前記制御電極制御パターン及び前記主電極制御パターンは、当該絶縁基板に搭載された前記半導体スイッチング素子に共通に設けられ、
    前記第１及び第２のワイヤは、各前記絶縁基板において、当該絶縁基板に搭載された前記半導体スイッチング素子の各々に対応して設けられ、
    前記半導体モジュールは、
    前記複数個の前記絶縁基板間で前記主電極制御パターン同士を電気的に接続する第３のワイヤと、
    前記複数個の前記絶縁基板間で前記制御電極制御パターン同士を電気的に接続する第４のワイヤとをさらに備え、
    前記複数の半導体スイッチング素子のうちの、前記複数個の絶縁基板のうちの第１及び第２の絶縁基板にそれぞれ搭載された、第１及び第２の半導体スイッチング素子の前記主電極パッド間において、前記第１及び第３のワイヤならびに前記第１及び第２の絶縁基板の前記主電極制御パターンを経由して形成される第３の経路の配線インダクタンスに対して、前記第１及び第２の半導体スイッチング素子の前記制御電極パッド間において前記第２及び第４のワイヤならびに前記第１及び第２の絶縁基板の前記制御電極制御パターンを経由して形成される第４の経路の配線インダクタンスの方が大きく、
    前記第３のワイヤの本数は、前記第４のワイヤの本数よりも多い、半導体モジュール。
  16. 前記第２のワイヤは、磁性体にて被覆されて、又は、磁性体が含まれる材料によって構成される、請求項１〜１５のいずれか１項に記載の半導体モジュール。
  17. 前記半導体スイッチング素子は、ワイドバンドギャップ半導体によって構成される、請求項１〜１６のいずれか１項に記載の半導体モジュール。
  18. 請求項１〜１７のいずれか１項に記載の電力半導体モジュールを有し、入力される電力を変換して出力する主変換回路と、
    前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路と、を備えた電力変換装置。
JP2019539480A 2017-09-04 2018-08-27 半導体モジュール及び電力変換装置 Active JP6865838B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017169446 2017-09-04
JP2017169446 2017-09-04
PCT/JP2018/031521 WO2019044748A1 (ja) 2017-09-04 2018-08-27 半導体モジュール及び電力変換装置

Publications (2)

Publication Number Publication Date
JPWO2019044748A1 JPWO2019044748A1 (ja) 2020-07-02
JP6865838B2 true JP6865838B2 (ja) 2021-04-28

Family

ID=65525681

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019539480A Active JP6865838B2 (ja) 2017-09-04 2018-08-27 半導体モジュール及び電力変換装置

Country Status (5)

Country Link
US (1) US11063025B2 (ja)
JP (1) JP6865838B2 (ja)
CN (1) CN111033735B (ja)
DE (1) DE112018004893T5 (ja)
WO (1) WO2019044748A1 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688722B2 (en) 2018-09-20 2023-06-27 Fuji Electric Co., Ltd. Semiconductor device
JP7195208B2 (ja) * 2019-04-12 2022-12-23 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP7198168B2 (ja) * 2019-07-19 2022-12-28 株式会社 日立パワーデバイス パワー半導体モジュール
WO2021038724A1 (ja) * 2019-08-27 2021-03-04 三菱電機株式会社 電力用半導体モジュール及び電力変換装置
JP2021145082A (ja) 2020-03-13 2021-09-24 富士電機株式会社 半導体モジュール及びワイヤボンディング方法
JP7491043B2 (ja) 2020-05-13 2024-05-28 富士電機株式会社 半導体モジュール
JP7313315B2 (ja) * 2020-05-19 2023-07-24 三菱電機株式会社 半導体装置の製造方法及び電力制御回路の製造方法
EP3933913A1 (de) * 2020-06-30 2022-01-05 Siemens Aktiengesellschaft Leistungsmodul mit mindestens zwei leistungseinheiten
JP7361672B2 (ja) * 2020-10-27 2023-10-16 三菱電機株式会社 半導体装置
DE112022000252T5 (de) * 2021-01-19 2023-09-07 Rohm Co., Ltd. Halbleitervorrichtung
DE102021202174A1 (de) * 2021-03-05 2022-09-08 Robert Bosch Gesellschaft mit beschränkter Haftung Leistungsmodul, insbesondere für einen Wechselrichter für Elektromaschinen
JP2022143295A (ja) * 2021-03-17 2022-10-03 株式会社東芝 半導体装置
CN113114061B (zh) * 2021-03-26 2022-06-24 台达电子企业管理（上海）有限公司 变换器及抑制变换器的环流干扰的方法
CN116547809A (zh) 2021-06-04 2023-08-04 富士电机株式会社 半导体装置
EP4102558A1 (en) 2021-06-10 2022-12-14 Hitachi Energy Switzerland AG Power semiconductor module
EP4102559A1 (en) * 2021-06-10 2022-12-14 Hitachi Energy Switzerland AG Power semiconductor module
JP2023000131A (ja) * 2021-06-17 2023-01-04 株式会社 日立パワーデバイス パワー半導体モジュールおよび電力変換装置
JP7282147B1 (ja) 2021-12-01 2023-05-26 三菱電機株式会社 半導体装置および電力変換装置
WO2023149276A1 (ja) * 2022-02-07 2023-08-10 ローム株式会社 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3480811B2 (ja) 1997-07-15 2003-12-22 株式会社東芝 電圧駆動型電力用半導体装置
JP3344552B2 (ja) 1997-09-17 2002-11-11 株式会社東芝 圧接型半導体装置
JP2000209846A (ja) 1999-01-11 2000-07-28 Toshiba Corp 電力変換装置
JP2000323647A (ja) * 1999-05-12 2000-11-24 Toshiba Corp モジュール型半導体装置及びその製造方法
JP4138192B2 (ja) 1999-12-27 2008-08-20 三菱電機株式会社 半導体スイッチ装置
JP4484400B2 (ja) 2000-08-28 2010-06-16 三菱電機株式会社 半導体装置
US6552429B2 (en) 2000-08-28 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Power switching semiconductor device with suppressed oscillation
US20020024134A1 (en) 2000-08-28 2002-02-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP2005129826A (ja) 2003-10-27 2005-05-19 Mitsubishi Electric Corp パワー半導体装置
US7745930B2 (en) * 2005-04-25 2010-06-29 International Rectifier Corporation Semiconductor device packages with substrates for redistributing semiconductor device electrodes
JP5125269B2 (ja) * 2007-07-11 2013-01-23 三菱電機株式会社 パワー半導体モジュール
US20110049580A1 (en) * 2009-08-28 2011-03-03 Sik Lui Hybrid Packaged Gate Controlled Semiconductor Switching Device Using GaN MESFET
EP3573096B1 (en) 2011-06-27 2022-03-16 Rohm Co., Ltd. Semiconductor module
JP5637944B2 (ja) 2011-06-29 2014-12-10 株式会社 日立パワーデバイス パワー半導体モジュール
WO2014014012A1 (ja) * 2012-07-19 2014-01-23 三菱電機株式会社 電力用半導体モジュール

Also Published As

Publication number Publication date
US20200185359A1 (en) 2020-06-11
DE112018004893T5 (de) 2020-06-10
US11063025B2 (en) 2021-07-13
WO2019044748A1 (ja) 2019-03-07
JPWO2019044748A1 (ja) 2020-07-02
CN111033735A (zh) 2020-04-17
CN111033735B (zh) 2023-05-23

Similar Documents

Publication Publication Date Title
JP6865838B2 (ja) 半導体モジュール及び電力変換装置
JP6188902B2 (ja) 電力用半導体モジュール及び電力変換装置
JP5798412B2 (ja) 半導体モジュール
JP6366612B2 (ja) 電力用半導体モジュール
JP6685414B2 (ja) 電力用半導体モジュール及び電力用半導体装置
JP6096614B2 (ja) パワー半導体モジュールおよびそれを用いた電力変換装置
JP4973059B2 (ja) 半導体装置及び電力変換装置
JP6973406B2 (ja) 半導体モジュール
US20220302075A1 (en) Power semiconductor module
WO2017163612A1 (ja) パワー半導体モジュール
JP6604926B2 (ja) 半導体モジュール
US20220216157A1 (en) Semiconductor module
JP7428017B2 (ja) 半導体モジュール
JP6331543B2 (ja) ハーフブリッジパワー半導体モジュール及びその製造方法
JP2024008998A (ja) 電子回路、半導体モジュール及び半導体装置
JP2022050887A (ja) 半導体装置
JP6394459B2 (ja) 半導体装置
US11251162B2 (en) Semiconductor device with reduced thermal resistance
WO2023243418A1 (ja) 半導体装置
US20240223101A1 (en) Semiconductor device
WO2022264851A1 (ja) 半導体装置
JP2023130544A (ja) 半導体装置
JP2019140364A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191225

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191225

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210309

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210406

R150 Certificate of patent or registration of utility model

Ref document number: 6865838

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250