JP7198168B2 - パワー半導体モジュール - Google Patents

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雄治 高柳
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    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections

Description

本発明は、パワー半導体モジュールの構成に係り、特に、ＳｉＣ基板を用いたＳｉＣパワー半導体モジュールに適用して有効な技術に関する。
産業機器や電気鉄道車両、ハイブリッド自動車や電気自動車などの電力制御やモーター制御には電力変換器が用いられており、パワー半導体モジュールやコンデンサ等の電気部品やそれらを接続する配線、電気部品の電力損失により発生する発熱を放熱する放熱器等によって構成される。
電力変換器には、従来から継続的にその体積と重量の低減が求められている。例えば、電気自動車では、電力変換器の小型化によって得られた空間に蓄電池などの新規電気部品を搭載して走行距離の延長等の付加価値を向上する、若しくは、乗車空間をより広くして乗客の快適性を向上させる等の改善を図ることができる。そのため、電力変換器を構成するパワー半導体モジュールには、定格電流値を増大しながらもその体積は小型化することが求められる。同様に、放熱器もまた体積低減が必要である。
これらの主要電気部品の小型化の要求に応える手段の１つとして、ＳｉＣ（シリコン・カーバイド：炭化珪素）製やＧａＮ（ガリウム・ナイトライド：窒化ガリウム）製の化合物半導体チップをパワー半導体モジュールに適用する方法がある。化合物半導体チップは、従来用いられてきたＳｉ（シリコン：珪素）を用いた半導体チップと比較してスイッチング速度が高速で、同時に動作温度の上限がより高温である等の利点を有している。高速動作によりスイッチング時の損失を低減でき、さらに高温動作が可能であるために放熱性能を低く抑えることができる。従って、放熱器の体積を小さく設計できる利点がある。
一方、これらの化合物半導体チップは、Ｓｉ半導体チップと比較して基板由来の結晶欠陥や製作プロセスの問題からチップ歩留まりが低いため、チップ外形サイズを小さく設定して歩留まりを向上させる。そこで、所定の定格電流を満足するパワー半導体モジュールを構成するためには、複数の化合物半導体チップを並列接続してモジュール内の絶縁基板に実装する必要がある。
本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には「絶縁基板２に複数個のトランジスタ素子５とダイオード素子３１を並列配置する構成」（図５）が開示されており、絶縁基板２の表面には、複数個のトランジスタ素子５のコレクタ電極（若しくはドレイン電極）とダイオード素子３１のカソード電極を接続する配線パターン３Ｂの他に、接続端子３６を介して各トランジスタ素子５のエミッタ電極（若しくはソース電極）とダイオード素子３１のアノード電極を接続する配線パターン３Ａ、各トランジスタ素子５のゲート電極を接続する配線パターン３Ｃ、さらにゲート電極配線と対となるソースセンス配線のための配線パターン３Ｄが配置されている。
また、特許文献２には「セグメント１を複数並列動作させるための配線構造として、複数のセグメント１間のゲート電極パッド間の接続にワイヤ（アルミ製）を用いた架橋形状の接続配線７を用い、３つのセグメント１のゲート電極パッドをゲート電極端子４３へと接続する構成」（図１）が開示されており、セグメント１のゲート電極パッドを複数まとめてゲート電極端子４３へと接続することでゲート電極端子４３が必要とする面積を減少させている。
特開２０１５－１４２０５９号公報 特開２００４－２８９１０３号公報
パワー半導体モジュールへの導入が推進されつつある化合物半導体チップは歩留り向上のために従来のＳｉ製チップよりもチップ外形サイズが小型となるために、従来技術と比較して更にパワー半導体チップ搭載基板により多くのパワー半導体チップを搭載可能とすることが第１の課題となる。
パワー半導体モジュールを小型化若しくは内部に搭載するパワー半導体チップの搭載チップ数を増加するためには、上記特許文献２のように、パワー半導体チップ搭載基板に搭載する複数のパワー半導体チップ間のゲート電極間を架橋形状の配線で接続するのが有効である。
一方、パワー半導体チップの性能を最大限に活用するためには、パワー半導体モジュールのゲート駆動用の端子で観測されるゲート駆動電圧が、パワー半導体モジュールに搭載したパワー半導体チップのゲート駆動電圧波形と差異なく追従する必要がある。
このような追従ができれば、パワー半導体チップのゲート定格電圧の範囲内にスイッチングにより発生する雑音電圧を抑制しながら、ゲート駆動波形を高速若しくは可能な限り大きな電圧に設定することが可能となり、パワー半導体チップの性能を最大限活用できる。
上記特許文献２の構成では、スイッチング時に発生する雑音電圧によりパワー半導体モジュールのゲート駆動用の端子で観測されるゲート駆動電圧とモジュール内の基板に搭載されたパワー半導体チップのゲート駆動電圧波形に差異が発生する。
化合物半導体チップは従来のＳｉ製チップよりも導通時の等価抵抗が小さく、またスイッチング時の損失が小さい利点を有するが、その利点をパワー半導体モジュールで発揮するためには適切なゲート駆動を行う必要があり、従来技術に対して、パワー半導体モジュールのゲート駆動用の端子で観測されるゲート駆動電圧がパワー半導体モジュールに搭載したパワー半導体チップのゲート駆動電圧波形との差異を小さくすることが第２の課題となる。
上記特許文献１の構成（図５）は、トランジスタ素子５及びダイオード素子３１等の半導体素子が絶縁基板２に占める面積の割合は５０％以下となり、半導体素子の面実装効率が低い構造である。上述したように、所定の定格電流を満足する小型のパワー半導体モジュールを構成するためには面実装効率の向上が必要であり、例えば、配線パターン３Ａ、配線パターン３Ｃ、配線パターン３Ｄのパターン面積の減少が望まれる。
また、上記特許文献２（図１）の構成では、ゲート駆動電圧の制御性が課題となる。特許文献２では、大電流のソース電流が通流するソース電極端子４１をゲート制御信号の制御基準信号の入力端子として兼用しているため、スイッチング時に主電流が通流する経路のインピーダンスによってゲート電極端子４３とソース電極端子４１間のゲート駆動電圧に雑音電圧が重畳する。雑音電圧の原因となるインピーダンスは、架橋形状接続配線（ワイヤ）６やソース電極端子４１の配線パターンにより発生する。
ゲート電極端子４３とソース電極端子４１間の電圧は、パワー半導体モジュールの端子電圧として測定可能であるものの、パワー半導体モジュール内部のパワー半導体チップのゲート電極とソース電極間のゲート駆動電圧とは異なる過渡応答波形となる。
つまり、パワー半導体モジュールの端子で明らかになるゲート駆動電圧とパワー半導体モジュール内部のパワー半導体チップのゲート駆動電圧に差異が発生することから、パワー半導体モジュールのゲート駆動電圧の制御性が悪く、電圧や電流の定格範囲においてパワー半導体チップを最大性能で駆動することが困難と言える。
そこで、本発明の目的は、絶縁基板上に複数の半導体チップが並列配置されるパワー半導体モジュールにおいて、半導体チップの高密度実装が可能であり、かつ、半導体チップ間の動作特性差の少ない信頼性の高いパワー半導体モジュールを提供することにある。
上記課題を解決するために、本発明は、絶縁基板と、前記絶縁基板上に配置された第１の導電パターンと、前記第１の導電パターン上に配置された複数のパワー半導体チップと、前記複数のパワー半導体チップの各々のゲート電極同士を直接接続する架橋形状の第１の配線と、前記複数のパワー半導体チップの各々のソース電極同士を直接接続する架橋形状の第２の配線と、前記第１の導電パターンと電気的に絶縁してケース上に配置されたゲート制御端子と、前記第１の導電パターンと分離して前記ケース上に配置されたソースセンス制御端子と、を備え、前記第１の配線は、前記第２の配線と成す角度が３０度以内で前記第２の配線に沿って配置され、かつ、前記絶縁基板上の他の導電パターンを介さずに前記ゲート制御端子に接続され、前記第２の配線は、前記絶縁基板上の他の導電パターンを介さずに前記ソースセンス制御端子に接続されることを特徴とする。
本発明によれば、絶縁基板上に複数の半導体チップが並列配置されるパワー半導体モジュールにおいて、半導体チップの高密度実装が可能であり、かつ、半導体チップ間の動作特性差の少ない信頼性の高いパワー半導体モジュールを実現することができる。
これにより、電力変換器の小型化及び信頼性向上の両立が図れる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
本発明の実施例１に係るパワー半導体モジュールの内部構成を示す図である。 従来のパワー半導体モジュールの内部構成を示す図である。 図１に示すパワー半導体モジュールの等価回路図である。 本発明の効果を検証するための計算回路の概要図である。 本発明の効果の一例を示す図である。 従来のパワー半導体モジュールの等価回路図である。 従来のパワー半導体モジュールの等価回路図である。 本発明の効果の一例を示す図である。 本発明の実施例２に係るパワー半導体モジュールの内部構成を示す図である。 本発明の実施例３に係るパワー半導体モジュールの内部構成を示す図である。
以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
図１から図８を参照して、本発明の実施例１のパワー半導体モジュールについて説明する。
本実施例では本発明が、１）パワー半導体モジュールに内蔵されるパワー半導体チップ搭載基板（主基板）における複数のパワー半導体チップの搭載効率を向上できること、２）スイッチング時のパワー半導体モジュールのゲート制御端子・ソース制御端子間電圧Ｖｇｓに重畳される雑音電圧を低減することによってゲート制御性を向上できること、を同時に成し得ることについて例を用いて示す。
観測可能なゲート制御端子・ソース制御端子間の電圧Ｖｇｓの過渡応答波形をパワー半導体モジュール内に搭載されたパワー半導体チップのゲート電極とソース電極の間に印加される電圧Ｖｇｓｃｈｉｐの過渡応答波形に近づけることにより、スイッチング時のＶｇｓｃｈｉｐの電圧挙動を把握してその定格電圧に対する動作余裕や、誤動作に対しする動作余裕を見極めることができる。
その結果、パワー半導体モジュールが定格超過や誤動作が発生しない範囲において、その主電圧と主電圧がスイッチング時に時間変化する割合（ｄｖ／ｄｔとｄｉ／ｄｔ）を最大限に高く設定することができる。
例えば、Ｖｇｓに雑音電圧が重畳した場合には、実際のＶｇｓｃｈｉｐの過渡波形に比較して定格電圧に対する余裕を少なく見込むことになり、ｄｖ／ｄｔとｄｉ／ｄｔを小さい値に設定せざるを得ないため、スイッチング損失が大きくなってしまう問題が発生する。
先ず、パワー半導体チップ搭載基板（主基板）に搭載する複数のパワー半導体チップの配置について述べる。パワー半導体チップを絶縁基板上（チップ搭載基板上）に配置する際には、チップ間の絶縁距離を確保し、スイッチング素子チップ（ここではＭＯＳＦＥＴチップを例に説明する）のゲート制御配線を形成することが必要になる。上記特許文献１の図５では、絶縁基板（チップ搭載基板）２上に面積を割いて、ゲート制御配線パターンとして配線パターン３Ｃ、ソース制御配線パターンとして配線パターン３Ｄを設けている。
図１に本実施例のパワー半導体モジュールの内部構成を示す。（ａ）は上面図であり、（ｂ）は（ａ）のＡ－Ａ’断面図である。図１はＭＯＳＦＥＴ型のパワー半導体チップを搭載した２ｉｎ１モジュールの内部構成である。１枚のパワー半導体チップ搭載基板１００を、半田接合層９を介してベースプレート３００上に配置する。パワー半導体チップ搭載基板１００は、２ｉｎ１モジュールの上アーム用パワー半導体チップと下アーム用パワー半導体チップを共に搭載する。
２ｉｎ１モジュールの高電位端子（Ｐ端子）であるドレイン１端子５１はパワー半導体チップ搭載基板１００のドレイン１給電点５１に接続し、中間電位端子（ＡＣ端子）であるドレイン２端子６４をパワー半導体チップ搭載基板１００のドレイン２給電点６４に接続し、低電位端子（Ｎ端子）であるソース２端子６３（６３Ａ，６３Ｂ）をパワー半導体チップ搭載基板１００のソース２給電点６３（６３Ａ，６３Ｂ）に接続する。
パワー半導体モジュールの上アームのゲート制御を行う制御端子であるゲート１制御端子９１を、ボンディングワイヤ３１を介して、パワー半導体チップ搭載基板１００に搭載するパワー半導体チップ１３のゲート電極に接続する。上アームのソースセンス１制御端子９２を、ボンディングワイヤ３２を介して、パワー半導体チップ１３のソース電極に接続する。
同様に、下アームのゲート２制御端子９３を、ボンディングワイヤ４１を介して、パワー半導体チップ搭載基板１００に搭載するパワー半導体チップ２３のゲート電極に接続する。また、下アームのソースセンス２制御端子９４を、ボンディングワイヤ４２を介して、パワー半導体チップ２３のソース電極に接続する。
上下アームのドレイン電圧の観測に用いられるドレインセンス１制御端子５２はドレインセンス１給電点５２に接続し、ドレインセンス２制御端子６２はドレインセンス２給電点６２に接続する。上記のようにパワー半導体モジュールの端子とパワー半導体チップ搭載基板１００の端子とを電気的に接続する。
なお、図１では、ドレイン１端子、ドレインセンス１制御端子、ドレイン２端子、ドレインセンス２制御端子、ソース２端子の各端子を図示していないが、これらの端子は、パワー半導体チップ搭載基板１００の給電点から電気的に接続された導電性の端子であり、その端子間に印加される電圧や通流する電流に対して十分な耐電圧性と耐電流性を有することは言うまでもない。
パワー半導体チップ搭載基板１００には、絶縁基板９９の一方の面にドレイン１導電パターン１（高電位Ｐ印加パターン）とドレイン２導電パターン２（中間電位ＡＣ印加パターン）とソース２導電パターン３（低電位Ｎ印加パターン）、他方の面に裏面導電パターン５を設ける。
ドレイン１導電パターン１は、複数の縦型構造のパワー半導体チップ１１～１３の裏面に設けたドレイン電極と半田接合層１０を介して電気的に接続し、さらにパワー半導体モジュールのドレイン１端子５１や電位観測に用いるドレイン１制御端子５２を接続できる形状とする。
上アーム用パワー半導体チップ１１～１３を通流した電流は、パワー半導体チップ１１～１３のソース電極パッド５０２から複数のボンディングワイヤ３５Ａ，３５Ｂ，３５Ｃを介してパワー半導体チップ搭載基板１００上に配置したドレイン２導電パターン２に流れる。数百Ａから数千Ａにおよぶ大電流を流すために、ドレイン１導電パターン１とドレイン２導電パターン２とソース２導電パターン３の断面積は、通流による発熱で溶断しない値に設計される。
ドレイン２導電パターン２は、ドレイン２端子６４と電位観測に用いるドレイン２制御端子６２を接続できる形状とし、さらに下アーム用パワー半導体チップ２１～２３の裏面に設けたドレイン電極と半田接合層１０を介して電気的に接続する。
パワー半導体チップ１１～１３のゲート電極パッド５０１は、架橋形状のワイヤを連続的に配置したボンディングワイヤ３１によってゲート制御端子９１へと電気的に接続する。
また、主電流の経路であるボンディングワイヤ３５Ａ，３５Ｂ，３５Ｃとは別に、パワー半導体チップ１１～１３のソース電極パッド５０２間を接続するボンディングワイヤ３２を配置してパワー半導体モジュールのソースセンス制御端子９２へと電気的に接続する。
下アーム用パワー半導体チップ２１～２３を通流した電流は、パワー半導体チップ２１～２３のソース電極パッド５０２から複数のボンディングワイヤ４５Ａ，４５Ｂ，４５Ｃを介してパワー半導体チップ搭載基板１００上に配置したソース２導電パターン３に流れる。ソース２導電パターン３は、ソース２端子６３Ａ，６３Ｂを接続できる形状とする。
また、パワー半導体チップ２１～２３のゲート電極パッド５０１は架橋形状のワイヤを連続的に配置したボンディングワイヤ４１によってゲート制御端子９３へと電気的に接続する。また、主電流の経路であるボンディングワイヤ４５Ａ，４５Ｂ，４５Ｃとは別に、パワー半導体チップ２１～２３のソース電極パッド５０２間を接続するボンディングワイヤ４２を配置してパワー半導体モジュールのソースセンス制御端子９４へと電気的に接続する。
本実施例では、配線パターンを介さずにゲート電極パッド５０１同士およびソース電極パッド５０２同士を直接接続するように上記の架橋形状のボンディングワイヤ４１，４２を連続的に配置することによって、上記特許文献１に記載のゲート制御配線パターンとソース制御配線パターン（配線パターン３Ｃ，３Ｄ）が不要となることを示す。その効果として、所定のパワー半導体チップ個数を搭載しながら小面積のパワー半導体チップ搭載基板を実現することができる。若しくは、所定のパワー半導体チップ搭載基板の面積を維持しながら、基板に搭載するパワー半導体チップ個数やチップ総面積を増加することができる。
本実施例には、パワー半導体チップ１１，１２，１３の各ゲート電極パッド５０１間を連続的に接続するボンディングワイヤ３１と同様に、各ソース電極パッド５０２間を連続的に接続するボンディングワイヤ３２を設け、電気的に絶縁を確保しながらも近接に配置し、その配置方向を略並行（略平行）に揃える特徴がある。
スイッチング時のパワー半導体チップのゲート制御電流とソース制御電流の位相は逆相であり、交流的にはボンディングワイヤ３１からパワー半導体チップのゲート電極パッド５０１、そしてソース電極パッド５０２を介してボンディングワイヤ３２へと交流電流ループを発生させる。ボンディングワイヤ３１と３２の配置方向を並行（平行）、若しくは並行（平行）に近い挟角に設定することにより、ボンディングワイヤ３１と３２の間に負の相互インダクタンスを発生させて、交流電流ループのループインダクタンスＬｇｌｏｏｐを低減することができる。
なお、交流電流ループのループインダクタンスＬｇｌｏｏｐを効果的に低減するためには、ボンディングワイヤ３１と３２の成す角度を３０度以内に維持する必要があり、より好ましくは２０度以内でボンディングワイヤ３２をボンディングワイヤ３１に沿って配線する。
ループインダクタンスＬｇｌｏｏｐの低減により、パワー半導体モジュールのゲート制御端子９１若しくは９３と、ソースセンス制御端子９２若しくは９４からモジュール内部を見込んだゲートループインダクタンスを小さく実現できるため、パワー半導体モジュールのゲート駆動回路（図示しない）との間で発生する共振を抑制し、スイッチング時にゲート制御端子９１若しくは９３とソースセンス制御端子９２若しくは９４間電圧Ｖｇｓに発生する振動雑音電圧を抑制できる。
さらに、本実施例では、ボンディングワイヤ３１と３２をパワー半導体モジュールの樹脂ケース３１０上に配置したゲート１制御端子９１、ソースセンス１制御端子９２にそれぞれ接続し、ボンディングワイヤ４１と４２をパワー半導体モジュールの樹脂ケース３１０上に配置したゲート２制御端子９３、ソースセンス２制御端子９４にそれぞれ接続することで、パワー半導体チップ搭載基板１００上に専用導電パターンを配置する必要がなく、小面積のパワー半導体チップ搭載基板１００を実現することができる。これにより、基板に搭載するパワー半導体チップ個数やチップ総面積を増加する効果を一層高めるとともに、Ｖｇｓに発生する振動雑音電圧を抑制する効果も同時に得ることができる。
また、図１に示す本実施例の構成には、上アーム用パワー半導体チップ１１～１３と下アーム用パワー半導体チップ２１～２３との間に、ソース２導電パターン３を配置する特徴がある。図１の点線で囲う領域では、ドレイン２導電パターン２を流れる電流とソース２導電パターン３を流れる電流が並行して隣接する配置としたが、導体パターン２，３のそれぞれを流れる電流方向は逆方向であるため、負の相互インダクタンスが発生し、点線で囲う領域で発生するインダクタンスの値を低減できる配置である。これにより、スイッチング時のノイズ電圧を低減することができる。
つまり、図１の点線で囲う領域に限定して見ると、金属パターン１（第１の導電パターン）と金属パターン２（第２の導電パターン）との間に、金属パターン３（第３の導電パターン）が金属パターン２（第２の導電パターン）に隣接して配置されており、金属パターン２（第２の導電パターン）および金属パターン３（第３の導電パターン）のそれぞれの導電パターンを流れる電流方向が１８０°異なる。
また、ソース２導電パターン３により、インバータレグの上下アームのゲート配線間（３１－４１間）、そしてソースセンス配線間（３２－４２間）に距離を取って磁気的な干渉を低減できる効果がある。
図１（ｂ）に、上面図（ａ）に記載する一点鎖線の線分Ａ－Ａ’の断面図を示す。断面図では、上方向に凸の架橋形状のワイヤ３１の形状例を示しているが、その形状はパワー半導体チップ間を接続する機能を実現し、パワー半導体チップ搭載基板１００上の他の配線と絶縁性を確保できる範囲で限定するものではない。すなわち、ボンディングワイヤによる接続に限定するものではなく、ボンディングリボンや狭幅の導体を用いても同様の効果は得られる。
また、断面構造において、パワー半導体チップ搭載基板１００をベースプレート３００に半田接合層９によって接続することを例示したが、その接続手段についても限定するものではない。
図２は、本発明の構成を分かり易くするために比較例として示す従来のパワー半導体モジュールの内部構成を示す図である。図１のパワー半導体チップ搭載基板１００とパワー半導体チップの個数を等しくした。図２に示すパワー半導体チップ搭載基板１０１では、例えば上アーム用パワー半導体チップ１１～１３に関して説明すれば、そのゲート電極パッド５０１間を、ゲート導電パターン４を配置してボンディングワイヤ３１Ａ，３１Ｂ，３１Ｃを介して接続する。同様に、パワー半導体チップ１１～１３のソース電極パッド５０２間を、ソースセンス導電パターン５を配置してボンディングワイヤ３２Ａ，３２Ｂ，３２Ｃを介して接続する。
これらの導電パターン４および５は、図２に例示する３つのパワー半導体チップ１１～１３のゲート駆動をするために必要な導電パターンである。配置するパワー半導体チップの配置に沿う形状とし、同時に複数のボンディングワイヤ３１Ａ～３１Ｃ，３２Ａ～３２Ｃを接続する面積が必要となる。
図１に示した本実施例のパワー半導体チップ搭載基板１００は、図２に示した従来のパワー半導体チップ搭載基板１０１に対して、その面積を８０％へ低減できる。なお、上記の低減率は、パワー半導体チップ搭載基板に適用する設計ルールによって左右されるものの、本実施例（図１）に示すパワー半導体チップ搭載基板１００の構成によって面積低減効果が得られることは明らかである。
図１に示す本実施例は、そのパワー半導体チップ搭載基板１００に搭載するパワー半導体チップの種別が１種類の場合、例えばダイオードを内包するＭＯＳＦＥＴ型パワー半導体チップを複数搭載する例である。例えば、パワー半導体チップの種別が、ＩＧＢＴチップとダイオードチップの２種類の場合、ＩＧＢＴチップとＳＢＤチップの２種類の場合、若しくはＭＯＳＦＥＴとＳＢＤチップの２種類の場合であっても、本実施例で示した効果を得ることができる。
特に、ＭＯＳＦＥＴ型パワー半導体チップや、逆方向通流が可能なＩＧＢＴ型パワー半導体チップなどの、１種類のチップで順方向通流と還流方向（逆方向）通流が可能なパワー半導体チップを用いた場合には、本発明の効果の度合いは大きい。
従って、本実施例の複数のパワー半導体チップ１１～１３，２１～２３の各々は、電流スイッチング機能および還流機能を共に有するのが好適である。
なお、図１ではドレイン１端子５１、ドレイン２端子６４、ソース２端子６３の給電点を各１個で図示したが、端子を通流する電流値に応じて、その給電点数を増加させてもよいことは言うまでもない
次に、本実施例を用いてスイッチング時のパワー半導体モジュールのゲート制御性を向上できることを説明する。図３は、図１に示すパワー半導体モジュールに相当する簡易等価回路６０１である。上アーム回路について、その構成を以下に述べる。ＭＯＳＦＥＴ型パワー半導体チップを表す３つのＭＯＳＦＥＴシンボルＭ１１～Ｍ１３のゲートをボンディングワイヤの等価表現であるインダクタンスＬｇ１とＬｇ２を介して接続し、同様に、ソースセンスをインダクタンスＬｓｓ１とＬｓｓ２を介して接続する。
ＭＯＳＦＥＴのＭ１３のゲートはインダクタンスＬｇ３を介して、ゲート１制御端子９１に相当するノード９１に接続する。ＭＯＳＦＥＴのＭ１３のソースはインダクタンスＬｓｓ３を介して、ソースセンス１制御端子９２に相当するノード９２に接続する。図１に示すボンディングワイヤ３１と３２は並行、若しくは並行に近い挟角に配置するために、ボンディングワイヤ３１，３２間に相互インダクタンスが働く。
図３の等価回路ではその相互インダクタンスをＭｇ１～Ｍｇ３で示し、インダクタンスＬｇ１とＬｓｓ１間、インダクタンスＬｇ２とＬｓｓ２間、インダクタンスＬｇ３とＬｓｓ３間に設定する。相互インダクタンスの符号は負であるために、上記のゲート交流電流ループのループインダクタンスＬｇｌｏｏｐを低減できる。ノード５１（図１中のドレイン給電点５１と等価）とＭＯＳＦＥＴのＭ１１～Ｍ１３のドレイン間はインダクタンスＬｄ１～Ｌｄ３を介して接続し、図１のパワー半導体チップ搭載基板１００のドレイン１導電パターン１に生じるインピーダンスを表現する。
また、ノード６４（図１中のソース給電点６４と等価）とＭＯＳＦＥＴのＭ１１～Ｍ１３のソースを、インダクタンスＬｓ１～Ｌｓ３を介して接続し、図１のパワー半導体チップ搭載基板１００のソースボンディングワイヤ３５Ａ～３５Ｃとドレイン２導電パターン２に生じるインピーダンスを表現する。ＭＯＳＦＥＴシンボルＭ２１～Ｍ２３をスイッチング素子とする下アーム回路についても同様の構成であり、その詳細な説明は割愛する。
なお、図１に点線で囲う領域では、ドレイン２導電パターン２とソース２導電パターン３が並行して隣接する配置によって生じる相互インダクタンスは、Ｍ１６、Ｍ２５、Ｍ３４として等価回路に含む。ボンディングワイヤと導電パターンのインピーダンスをインダクタンスのシンボルで表現したが、後述するシミュレーション回路では図示しないものの寄生抵抗の影響も考慮する。
また、図３の等価回路では、ＭＯＳＦＥＴのそれぞれのゲートに抵抗Ｒｇｃ１１～Ｒｇｃ１３およびＲｇｃ２１～Ｒｇｃ２３を直列に配置している。図１では図示しないが、パワー半導体チップの内蔵ゲート抵抗を示しており、その効果については後述する。
なお、図３中に矢印で示すＩｓ１～Ｉｓ６は、ＭＯＳＦＥＴソース主電流経路の寄生インダクタンスＬｓ１～Ｌｓ６を流れる電流の向きをそれぞれ示している。また、ＶｇｓＣｈｉｐＳＩＭは、パワー半導体チップのゲート・ソース間電圧を示している。
図４は図３に示した２ｉｎ１パワー半導体モジュールの等価回路６０１とそのゲート駆動回路（ＧＤＣ１，ＧＤＣ２）、誘導性負荷Ｌ１、電源Ｖｃｃ、電源安定化コンデンサＣ１で構成したシミュレーション回路である。図３の簡易等価回路６０１のノード９１～９４、ノード５１、ノード６３、ノード６４を上記のシミュレーション回路要素と結線する。
回路シミュレーションで得られたスイッチング過渡波形を図５に示す。図５（ａ）－１のグラフは、図４に示したシミュレーション回路において、等価回路６０１中の上アーム回路のゲート制御端子９１とソースセンス制御端子９２をゲート駆動回路ＧＤＣ１で駆動した場合の過渡応答波形である。
図５（ａ）中の実線はゲート制御端子９１とソースセンス制御端子９２間の電圧ＶｇｓＳＩＭの電圧波形を、点線は等価回路６０１（図３）に内包したＭＯＳＦＥＴのＭ１１のゲート・ソース間のＶｇｓＣｈｉｐＳＩＭ（図５参照）の電圧波形を示す。ターンオン時の波形を示しており、ＧＤＣ１のオフ駆動電圧ＶＧＳＮからオン駆動電圧ＶＧＳＰへと変化している途中の波形である。スイッチング時に最も重要となるゲートプラトー電圧付近の拡大図を図５（ａ）－２に示す。
パワー半導体モジュールの端子間電圧として観測可能なＶｇｓＳＩＭの波形が、モジュールに内蔵されたチップ搭載基板上１００のパワー半導体チップのゲート・ソース間電圧ＶｇｓＣｈｉｐＳＩＭを良く再現していることが明らかである。良好な再現を実現することにより、パワー半導体モジュールを電力変換器に実装し、パワー半導体モジュールのゲート駆動端子（ゲート制御端子とソースセンス制御端子で構成）で得られる過渡波形に基づいたｄｖ／ｄｔやｄｉ／ｄｔの調整や損失の最適化などの駆動制御を不要なマージンを設けることなく実施することが可能となる。
図６の等価回路６０２は、図３に示す等価回路６０１に対する比較回路である。等価回路６０２は、ＭＯＳＦＥＴ型パワー半導体チップＭ１１～Ｍ１３のゲートをインダクタンスＬｇ１とＬｇ２を介して接続し、ソースセンスをインダクタンスＬｓｓ１とＬｓｓ２を介して接続する点で等価回路６０１と同様である。しかし、ソースセンス制御電圧の取得接点であるノード９２を主電流が通流するノード６４（図１では端子６４に相当）を共用した例である。等価回路６０２内の下アーム回路についても、上記の上アーム回路と同じ変更を実施する。
スイッチング過渡波形を図５（ｂ）－１と図５（ｂ）－２に示す。図５（ａ）と同様に、ターンオン時の波形を示しており、ＧＤＣ１のオフ駆動電圧ＶＧＳＮからオン駆動電圧ＶＧＳＰへと変化している途中の波形である。図５（ｂ）－２では、実線で示すゲート制御端子９１（等価回路ではノード９１）とソースセンス制御端子９２（等価回路ではノード９２）間の電圧（ＶｇｓＳＩＭ）に振動を生じているが、等価回路６０２に内包したＭＯＳＦＥＴのＭ１１のゲート・ソース間の電圧波形ＶｇｓＣｈｉｐＳＩＭには振動がほぼ無いことが明らかである。
つまり、モジュール内のチップ搭載基板に搭載したパワー半導体チップのゲート・ソース間電圧の過渡波形とは異なって、パワー半導体モジュールのゲート制御端子とソースセンス制御端子間の電圧には雑音電圧（振動電圧）が重畳することを示している。
図７の等価回路６０３も図６同様に、等価回路６０１に対する比較回路である。等価回路６０３は、等価回路６０１に対して、ＭＯＳＦＥＴ型パワー半導体チップＭ１１～Ｍ１３のゲートをインダクタンスＬｇ１とＬｇ２を介して接続するが、各チップ間のソースセンス経路を排除する。この配線によって、図１の回路および図３の等価回路で示した、チップ間においてソース電極間を連続的に配線する効果が得られなくなる。
ソースセンス制御電圧の取得接点であるノード９２を主電流が通流するノード６４（図１では端子６４に相当）を共用する。等価回路６０３内の下アーム回路についても、前記の上アーム回路と同じ変更を実施する。
スイッチング過渡波形を図５（ｃ）－１と図５（ｃ）－２に示す。図５（ｃ）－１および図５（ｃ）－２では、上記の図５（ｂ）と同様に、実線で示すゲート制御端子９１とソースセンス制御端子９２間の電圧（ＶｇｓＳＩＭ）が振動を生じており、一方の基板等価回路に内包したＭＯＳＦＥＴのＭ１のゲート・ソース間の電圧波形ＶｇｓＣｈｉｐＳＩＭには振動がほぼ無いことが明らかである。
図７の等価回路６０３においても、モジュール内のチップ搭載基板に搭載したパワー半導体チップのゲート・ソース間電圧の過渡波形とは異なり、パワー半導体モジュールのゲート制御端子とソースセンス制御端子間の電圧には雑音電圧（振動電圧）が重畳することを示している。
つまり、図５（ｂ）と図５（ｃ）のいずれの波形においても、モジュール内のパワー半導体チップ搭載基板に搭載したパワー半導体チップのゲート・ソース間電圧ＶｇｓＣｈｉｐの過渡波形とは異なる波形が、パワー半導体モジュールのゲート制御端子とソースセンス制御端子間で観測可能電圧Ｖｇｓの過渡波形に現れることを示している。
本来、ＶｇｓＣｈｉｐに現れる過渡波形を基準に、ゲート定格電圧を超過しない範囲でゲート駆動の速度を最適化して、パワー半導体チップの有する特性を活用することが必要であるが、上記のように、ＶｇｓＣｈｉｐと観測可能なＶｇｓの過渡波形に差異が発生する場合には、観測可能なＶｇｓの波形に依ってゲート駆動の速度を最適化することになる。
このため、本来より高速に動作できるパワー半導体チップであるにも関わらず、Ｖｇｓの波形によって速度を緩めたゲート駆動を選択することになり、スイッチング損失が増大してしまい、パワー半導体チップの有する特性を活用することが困難となる。
一方、本実施例で示したパワー半導体チップ搭載基板のチップ間およびゲート制御端子とソースセンス制御端子への接続構成によれば、上記の問題を克服して、パワー半導体チップの性能を最大限活用するパワー半導体モジュールを構成できる。
以上説明したように、本実施例によれば、パワー半導体モジュールに内蔵するパワー半導体チップ搭載基板（主基板）における複数のパワー半導体チップの搭載効率を向上し、同時にスイッチング時のパワー半導体モジュールのゲート制御性を向上できることが明らかである。
図３の等価回路図では、ＭＯＳＦＥＴ型トランジスタＭ１１～Ｍ１３のゲートに直列に抵抗Ｒｇｃ１１～Ｒｇｃ１３を配置しており、その効果について説明する。
図１に示した、複数チップのゲート電極間およびソース電極間の並行ボンディング接続により、パワー半導体チップ搭載基板へのチップの搭載効率の向上、若しくは、パワー半導体チップ搭載基板の面積低減を実現できる。更に、搭載したパワー半導体チップの信頼性を高めてパワー半導体モジュールを長寿命化するためには、各パワー半導体チップとその配線構造であるボンディングワイヤや半田（ハンダ）を含む配線実装材料に対する熱応力の履歴を可能な限り均等にする必要がある。
上記のパワー半導体チップ内蔵のゲート抵抗Ｒｇｃは、各パワーＭＯＳＦＥＴチップのスイッチング時の電流バランスを可能な限り均等にしてパワー半導体チップおよびその周囲の配線実装材料に対する熱履歴を均等化するために適用する。
図４のスイッチングシミュレーション回路を用いて、等価回路６０１中のＭＯＳＦＥＴであるＭ１１～Ｍ１３の内蔵ゲート抵抗値Ｒｇｃ１１～Ｒｇｃ１３、およびＭ２１～Ｍ２３の内蔵ゲート抵抗値Ｒｇｃ２１～Ｒｇｃ２３を増減した場合の回路シミュレーション結果を図８に示す。
図８はターンオン時の各パワーＭＯＳＦＥＴチップのドレイン電流の過渡波形を示している。図８（ａ）に全体波形を、図８（ｂ）にはＲｇｃ１１～Ｒｇｃ１３およびＲｇｃ２１～Ｒｇｃ２３を大きな値に、例えば３２Ωに設定した場合の波形を、図８（ｃ）には小さい値に、例えばＲｇｃ１１～Ｒｇｃ１３およびＲｇｃ２１～Ｒｇｃ２３を２Ωに設定した場合の波形を示す。
複数チップのゲート電極間およびソース電極間の並行ボンディング接続を用いることで、ゲート駆動回路ＧＤＣ１から見た各パワー半導体チップのゲート電極およびソース電極までのインピーダンスが不均一となることは明らかである。
そこで、適切な値の上記のゲート内蔵抵抗Ｒｇｃを配置することによってインピーダンスの不均一性を緩和し、各パワー半導体チップが通流するタイミングを近づける。
図８（ｂ）と図８（ｃ）の比較により、Ｒｇｃを所定の値以上に設定することで、スイッチング時のパワーＭＯＳＦＥＴチップの電流ばらつきを一定以下にすることができることが明らかである。
以上説明したように、本実施例のパワー半導体モジュールは、絶縁基板９９と、絶縁基板９９上に配置された第１の導電パターン（金属パターン１）と、第１の導電パターン（金属パターン１）上に配置された複数のパワー半導体チップ１１～１３と、複数のパワー半導体チップ１１～１３の各々のゲート電極（ゲート電極パッド５０１）同士を直接接続する架橋形状の第１の配線（ボンディングワイヤ３１）と、複数のパワー半導体チップ１１～１３の各々のソース電極（ソース電極パッド５０２）同士を直接接続する架橋形状の第２の配線（ボンディングワイヤ３２）を備えており、第１の配線（ボンディングワイヤ３１）は、第２の配線（ボンディングワイヤ３２）と成す角度が３０度以内で第２の配線（ボンディングワイヤ３２）に沿って配置されている。
また、第１の導電パターン（金属パターン１）と電気的に絶縁して配置されたゲート制御端子９１と、第１の導電パターン（金属パターン１）と分離して配置されたソースセンス制御端子９２を有しており、第１の配線（ボンディングワイヤ３１）は、ゲート制御端子９１に接続され、第２の配線（ボンディングワイヤ３２）は、ソースセンス制御端子３２に接続されている。
また、第１の導電パターン（金属パターン１）上に配置された複数のパワー半導体チップ１１～１３と、第２の導電パターン（金属パターン２）上に配置された複数のパワー半導体チップ２１～２３は、点対称の位置に配置されている。
また、複数のパワー半導体チップ１１～１３，２１～２３の各々は、ゲート電極パッド５０１からチップ内部を見込んだインピーダンスにおいて、所定の抵抗値を有する内蔵抵抗を備える。なお、複数のパワー半導体チップ１１～１３，２１～２３の各々は、ポリシリコン製の内蔵抵抗を備えることで、パワー半導体モジュールの小型化に有利になる。内蔵抵抗をポリシリコン製とすることで、半導体チップ上に形成しやすく、温度依存性が小さくなる。
これにより、絶縁基板上に複数の半導体チップが並列配置されるパワー半導体モジュールにおいて、半導体チップの高密度実装が可能であり、かつ、半導体チップ間の動作特性差の少ない信頼性の高いパワー半導体モジュールを実現することができる。
また、このパワー半導体モジュールを用いた電力変換器の小型化及び信頼性向上を図ることができる。
図９を参照して、本発明の実施例２のパワー半導体モジュールについて説明する。実施例１（図１）と同様に、ＭＯＳＦＥＴ型のパワー半導体チップを搭載した２ｉｎ１モジュールの内部構成を示している。断面構成もまた図１（ｂ）と同様であるため、図示を省略する。
パワー半導体チップ搭載基板１０２は、２ｉｎ１モジュールの上アーム用パワー半導体チップと下アーム用パワー半導体チップを共に搭載する。２ｉｎ１モジュールの高電位端子（Ｐ端子）であるドレイン１端子５１はパワー半導体チップ搭載基板１０２のドレイン１給電点５１に接続し、中間電位端子（ＡＣ端子）であるドレイン２端子６４をパワー半導体チップ搭載基板１０２のドレイン２給電点６４に接続し、低電位端子（Ｎ端子）であるソース２端子６３をパワー半導体チップ搭載基板１０２のソース２給電点６３に接続する。
上下アームのドレイン電圧の観測に用いられるドレインセンス１制御端子５２はドレインセンス１給電点５２に接続し、ドレインセンス２制御端子６２はドレインセンス２給電点６２に接続する。上記のようにパワー半導体モジュールの端子とパワー半導体チップ搭載基板とを電気的に接続する。
本実施例では、パワー半導体モジュールの定格電流の増加、若しくは、所定のモジュール面積において、搭載するパワー半導体チップの総面積を増加させるために、パワー半導体チップの搭載数を増加させた場合を例示する。
図９に示すように、上アーム回路のスイッチング素子として動作するパワー半導体チップ１１～１６は、３チップ毎のチップ群を構成し、同一のチップ群のチップ間でそれぞれのゲート電極間およびソース電極間を架橋状の配線を用いて電気的に接続する。下アーム回路のスイッチング素子として動作するパワー半導体チップ２１～２６も、３チップ毎のチップ群を構成し、同一のチップ群のチップ間でそれぞれのゲート電極間およびソース電極間を架橋状の配線を用いて電気的に接続する。
上アーム回路を例にとって、本実施例の特徴を説明する。上アーム回路の第１チップ群をパワー半導体チップ１１～１３で構成し、第２チップ群をパワー半導体チップ１４～１６で構成する。第１および第２チップ群のチップ間のゲート電極間の配線とソース電極間の配線は実施例１で説明した構成である。
本実施例で特徴的な構成は、第１および第２チップ群のゲート電極間の配線同士を樹脂ケース３１０上若しくは内部に配置した導体９５によって電気的に接続することである。同様に、ソース電極間の配線同士もまた樹脂ケース３１０上若しくは内部に配置した導体９６によって電気的に接続する。
従来、同一のチップ搭載基板上に配置した導電パターンを用いて電気的に接続しており、その導電パターンがパワー半導体チップ搭載基板の面積増大、若しくは搭載チップ数の増加を妨げる要因になっていた。
そこで、本実施例の構成を採用することにより、実施例１で述べた本発明の効果に加えて、複数のパワー半導体チップを搭載して２列並行配置にした場合にも基板面積の増大を抑制することが可能となる。
上アーム回路の場合は、導体９５に電気的に接続したゲート１制御端子９１、および導体９６に電気的に接続したソースセンス１制御端子９２によって、パワー半導体チップ１１～１６のゲート電極へ駆動信号を与えることができる。
下アームについても同様で、導体９７に電気的に接続したゲート１制御端子９３、および導体９８に電気的に接続したソースセンス１制御端子９４によって、パワー半導体チップ２１～２６のゲート電極へ駆動信号を与えることができる。
従来構成に比較して、本実施例を採用するパワー半導体モジュールの底面積は８３％へと低減可能である。
なお、上記の低減率は、パワー半導体チップ搭載基板に適用する設計ルールによって左右されるものの、実施例２に示すパワー半導体チップ搭載基板の構成によって面積低減効果が得られることは明らかである。
以上説明したように、本実施例のパワー半導体モジュールは、複数のパワー半導体チップ１１～１６が、第１の導電パターン（金属パターン１）上において、一定数のチップ毎に複数のチップ群として配置されており、各チップ群の第１の配線（ボンディングワイヤ３１，３３）は、共通のゲート制御端子９１に接続され、各チップ群の第２の配線（ボンディングワイヤ３２，３４）は、共通のソースセンス制御端子９２に接続されている。
本実施例で例示したパワー半導体チップの個数は、上下アーム回路のチップ個数同数とし、チップ数３個でチップ群を構成して、チップ群数は２群の例を示した。チップ１群あたりのチップ個数やチップ群数チップが図示と異なっても、本発明の効果は得られる。例えば、隣接配置される２つのチップ群のチップ個数が異なっていても、本発明の効果は得られる。また、各アーム回路のチップ群数の値が３個以上であっても同様である。
図１０を参照して、本発明の実施例３のパワー半導体モジュールについて説明する。図１０に示すパワー半導体モジュールは、パワー半導体チップ搭載基板１０３に形成するドレイン２導電パターン２とソース２導電パターン３にそれぞれ、スリットパターン７１Ａと７１Ｂを配置したものである。スリットパターン７１Ａと７１Ｂは互いに点対称の位置に配置されている。
スリットパターン７１Ａは、複数のＭＯＳＦＥＴ型のパワー半導体チップ１１～１３のソース電極パッドから複数のボンディングワイヤ３５Ａ，３５Ｂ，３５Ｃを介して中間電位（ＡＣ）端子に接続するドレイン２給電点６４に流入するソース主電流の経路のインダクタンスのアンバランスを低減する。
ドレイン２給電点６４に対して、パワー半導体チップ１３から流出したソース電流がドレイン２導電パターン２を経由する経路が最短であり、パワー半導体チップ１１の経路が最長である。図１０に示すドレイン２導電パターン２に配置したスリットパターン７１Ａは、最もドレイン２給電点６４に近いパワー半導体チップ１３からの電流経路を迂回するように逆Ｌ字状に配置する。スリット７１Ａの導入によってパワー半導体チップ１１～１３のソース電流経路のインダクタンスばらつきを低減することができる。
パワー半導体チップ１４～１６も同様にソース電極パッドから複数のボンディングワイヤ３５Ｄ，３５Ｅ，３５Ｆを介して中間電位（ＡＣ）端子を接続するドレイン２給電点６４へと接続されている。しかし、ドレイン２導電パターン２においてパワー半導体チップ１４～１６のためにスリットパターンは配置しない。パワー半導体チップ１４～１６は、パワー半導体チップ１１～１３と比較して電気的に遠方に配置しているために、更にインダクタンスを増大させるスリットパターンを適用しない。
以上の説明は、上アーム回路に関して述べたものだが、ソース２導電パターン３に配置したスリットパターン７１Ｂに関しても同じ機能であるため、説明を省略する。
なお、スリットパターンの形状は、逆Ｌ字状の例を示したが、上記の説明を逸脱しない範囲でＬ字状やＩ字状などであっても本実施例の効果は得られる。
以上説明したように、本実施例のパワー半導体モジュールでは、第２の導電パターン（金属パターン２）は、第１の導電パターン（金属パターン１）上の複数のパワー半導体チップ１１～１３のソース電極パッド５０２と複数のボンディングワイヤ３５Ａ，３５Ｂ，３５Ｃで接続され、第２の導電パターン（金属パターン２）とボンディングワイヤ３５Ａ，３５Ｂ，３５Ｃとの接続点および第２の導電パターン（金属パターン２）の給電点６４との間にソース電流経路のインダクタンスばらつきを低減するＬ字形状またはＩ字形状の第１のスリットパターン７１Ａを有しており、なおかつ、第３の導電パターン（金属パターン３）は、第２の導電パターン（金属パターン２）上の複数のパワー半導体チップのソース電極と複数のボンディングワイヤ４５Ａ，４５Ｂ，４５Ｃで接続され、第３の導電パターン（金属パターン３）とボンディングワイヤ４５Ａ，４５Ｂ，４５Ｃとの接続点および第３の導電パターン（金属パターン３）の給電点６３との間にソース電流経路のインダクタンスばらつきを低減するＬ字形状またはＩ字形状の第２のスリットパターン７１Ｂを有している。
スリットパターン７１Ａおよび７１Ｂを適用する本実施例のパワー半導体チップ搭載基板１０３の構成は、実施例２（図９）に示すパワー半導体モジュールの構成に比較して、搭載したパワー半導体チップ間の電流バランスを改善することができる。
以上説明した本発明の各実施例によれば、パワー半導体モジュールの内部構造においてパワー半導体チップ搭載基板へのパワー半導体チップの実装効率を向上でき、パワー半導体チップ搭載基板の面積を減少、若しくは所定の面積の前記基板に搭載するパワー半導体チップのチップ数を増加させることができる。
同時に、本発明の構成とすることで、半導体モジュールのゲート駆動用の端子で観測されるゲート駆動電圧とパワー半導体モジュールに搭載したパワー半導体チップのゲート駆動電圧波形との差異を小さくすることができる。以上の効果から、特に、チップ面積が小さいが高性能である化合物半導体チップを搭載するパワー半導体モジュールの小型化、若しくは多数のチップ搭載実現による大電流化を実現することができ、同時に、パワー半導体チップのゲート定格電圧の範囲内にスイッチングにより発生する雑音電圧を抑制しながら、ゲート駆動波形を高速若しくは可能な限り大きな電圧に設定することが可能となり、パワー半導体チップの性能を最大活用できるパワー半導体モジュールを提供することができる。
具体的には、パワー半導体モジュールの内部構造において、複数のパワー半導体チップを並列接続しながら高速スイッチングを実現できる。そのため、Si半導体チップよりチップ歩留まりが低いためチップ面積の小さいＳｉＣ（シリコン・カーバイド、炭化珪素）製やＧａＮ（ガリウム・ナイトライド、窒化ガリウム）製の化合物半導体チップを搭載するパワー半導体モジュールを高性能に、すなわち、その定格電流値を増加させながらもスイッチング損失を低減することができる。
なお、本発明は、基板由来の結晶欠陥や製作プロセスの問題からチップ歩留まりが低いため小型チップ形状となる化合物半導体チップを適用した場合に、その効果が大きい。特に、ＳｉＣ基板を用いて作成した縦型構造のＳｉＣパワーＭＯＳＦＥＴチップを適用した場合は、当該チップは還流ダイオード機能も有するためにＳｉＣパワーＭＯＳＦＥＴチップ１種類のみをチップ搭載基板に搭載することになるため、高いチップ実装効率を得ることができる。
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
例えば、スイッチング素子を本実施例で用いたＭＯＳＦＥＴ型（ＭＯＳ型電界効果トランジスタ）に対して、Ｊ－ＦＥＴ型（接合型電界効果トランジスタ）のユニポーラデバイス、そしてＩＧＢＴ型（絶縁ゲートバイポーラトランジスタ）のようなバイポーラデバイスのいずれかのデバイスに置き換え、さらに端子の機能の内、例えば、ドレインをコレクタ、ソースをエミッタ、ゲートをベースに置き換えた場合であっても、本発明の効果は変わるものではない、また、ダイオード素子に関しても、同様に、ＰＮ接合ダイオードやＳＢ（ショットキー接合）ダイオードのいずれを用いても本発明の効果は変わるものではないことは明らかである。
１～７：絶縁基板上の金属（導電）パターン
９，１０：半田接合層
１１～１６，２１～２６：パワー半導体チップ
３１～３４，３５Ａ～３５Ｃ，４１～４４，４５Ａ～４５Ｃ：ボンディングワイヤ
３６，４６：ゲート配線用ワイヤ
３７，４７：ソース配線用ワイヤ
５１，６３Ａ，６３Ｂ，６４：端子（基板上の端子給電点）
５２，６２：端子（基板上の電位モニタ用給電点）
７１Ａ，７１Ｂ：スリットパターン
９１，９３：ゲート制御端子
９２，９４：ソースセンス制御端子
９５，９７：（チップ間ゲート接続用）導体
９６，９８：（チップ間ソースセンス接続用）導体
９９：絶縁基板
１００～１０３：パワー半導体チップ搭載基板
３００：ベースプレート
３１０：樹脂ケース
５０１：（パワー半導体チップの）ゲート電極パッド
５０２：（パワー半導体チップの）ソース電極パッド
６０１，６０２，６０３：（簡易）等価回路
Ｍｇ１～Ｍｇ６，Ｍ１６，Ｍ２５，Ｍ３４：相互インダクタンス
Ｌｄ１～Ｌｄ６：ＭＯＳＦＥＴドレイン経路の寄生インダクタンス
Ｌｓ１～Ｌｓ６：ＭＯＳＦＥＴソース主電流経路の寄生インダクタンス
Ｌｇ１～Ｌｇ６：ＭＯＳＦＥＴゲート経路の寄生インダクタンス
Ｌｓｓ１～Ｌｓｓ６：ＭＯＳＦＥＴソース制御経路の寄生インダクタンス
Ｒｇｃ１１～Ｒｇｃ１３，Ｒｇｃ２１～Ｒｇｃ２３：ＭＯＳＦＥＴチップ内部のゲート経路の抵抗値

Claims (10)

  1. 絶縁基板と、
    前記絶縁基板上に配置された第１の導電パターンと、
    前記第１の導電パターン上に配置された複数のパワー半導体チップと、
    前記複数のパワー半導体チップの各々のゲート電極同士を直接接続する架橋形状の第１の配線と、
    前記複数のパワー半導体チップの各々のソース電極同士を直接接続する架橋形状の第２の配線と、
    前記第１の導電パターンと電気的に絶縁してケース上に配置されたゲート制御端子と、
    前記第１の導電パターンと分離して前記ケース上に配置されたソースセンス制御端子と、を備え、
    前記第１の配線は、前記第２の配線と成す角度が３０度以内で前記第２の配線に沿って配置され、かつ、前記絶縁基板上の他の導電パターンを介さずに前記ゲート制御端子に接続され、
    前記第２の配線は、前記絶縁基板上の他の導電パターンを介さずに前記ソースセンス制御端子に接続されることを特徴とするパワー半導体モジュール。
  2. 請求項１に記載のパワー半導体モジュールであって、
    前記複数のパワー半導体チップは、前記第１の導電パターン上において、一定数のチップ毎に複数のチップ群として配置されており、
    各チップ群の前記第１の配線は、共通のゲート制御端子に接続され、
    各チップ群の前記第２の配線は、共通のソースセンス制御端子に接続されることを特徴とするパワー半導体モジュール。
  3. 請求項１に記載のパワー半導体モジュールであって、
    前記絶縁基板上に配置された第２の導電パターンと、
    前記第２の導電パターン上に配置された複数のパワー半導体チップと、
    前記第２の導電パターン上の複数のパワー半導体チップの各々のゲート電極同士を直接接続する架橋形状の第３の配線と、
    前記第２の導電パターン上の複数のパワー半導体チップの各々のソース電極同士を直接接続する架橋形状の第４の配線と、を備え、
    前記第３の配線は、前記第４の配線と成す角度が３０度以内で前記第４の配線に沿って配置されることを特徴とするパワー半導体モジュール。
  4. 請求項３に記載のパワー半導体モジュールであって、
    前記第１の導電パターンと前記第２の導電パターンとの間に、第３の導電パターンが前記第２の導電パターンに隣接して配置されており、
    前記第２の導電パターンおよび前記第３の導電パターンのそれぞれの導電パターンを流れる電流方向が１８０°異なる部分が存在することを特徴とするパワー半導体モジュール。
  5. 請求項４に記載のパワー半導体モジュールであって、
    前記第２の導電パターンは、前記第１の導電パターン上の複数のパワー半導体チップのソース電極と複数のボンディングワイヤで接続され、前記第２の導電パターンとボンディングワイヤとの接続点および前記第２の導電パターンの給電点との間にソース電流経路のインダクタンスばらつきを低減するＬ字形状またはＩ字形状の第１のスリットパターンを有し、
    前記第３の導電パターンは、前記第２の導電パターン上の複数のパワー半導体チップのソース電極と複数のボンディングワイヤで接続され、前記第３の導電パターンとボンディングワイヤとの接続点および前記第３の導電パターンの給電点との間にソース電流経路のインダクタンスばらつきを低減するＬ字形状またはＩ字形状の第２のスリットパターンを有することを特徴とするパワー半導体モジュール。
  6. 請求項５に記載のパワー半導体モジュールであって、
    前記第１のスリットパターンと前記第２のスリットパターンは、点対称の位置に配置されることを特徴とするパワー半導体モジュール。
  7. 請求項１に記載のパワー半導体モジュールであって、
    前記複数のパワー半導体チップの各々は、電流スイッチング機能および還流機能を共に有することを特徴とするパワー半導体モジュール。
  8. 請求項１に記載のパワー半導体モジュールであって、
    前記複数のパワー半導体チップの各々は、ゲート電極パッドからチップ内部を見込んだインピーダンスにおいて、所定の抵抗値を有する内蔵抵抗を備えることを特徴とするパワー半導体モジュール。
  9. 請求項８に記載のパワー半導体モジュールであって、
    前記複数のパワー半導体チップの各々は、ポリシリコン製の内蔵抵抗を備えることを特徴とするパワー半導体モジュール。
  10. 請求項１から９のいずれか１項に記載のパワー半導体モジュールであって、
    前記複数のパワー半導体チップは、ＳｉＣパワー半導体チップであることを特徴とするパワー半導体モジュール。
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