JP7438021B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関し、特に、互いに並列に接続された複数の半導体素子を有する半導体装置に関するものである。
電力用半導体装置は、多くの場合、スイッチング素子としての半導体素子を有する。例えば、ＭＯＳＦＥＴ（金属・酸化物・半導体・電界効果トランジスタ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）またはＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）のような、ゲート電極を有する半導体素子が用いられる。特に、大容量（Ｈｉｇｈ Ｐｏｗｅｒ）向けの半導体装置は、互いに並列に接続されたスイッチング素子を有することが多い。半導体装置において、半導体素子の寄生容量および浮遊インダクタンスから正帰還回路が形成されてその結果として寄生発振が生じることがあり、この寄生発振は半導体素子の並列数に比例して深刻となりやすい。そこでこの寄生発振を抑制するための回路がしばしば設けられる。特許文献１（国際公開第２０１７／０２６３６７号）によれば、半導体スイッチング素子の各々に、ダイオードを有するバランス抵抗部が接続されている。
国際公開第２０１７／０２６３６７号
上述した従来の技術によると、互いに並列に接続された半導体スイッチング素子の数に等しい数のバランス抵抗部が必要である。よって、半導体スイッチング素子の並列数が多い場合、必要なダイオードの数も多くなる。その結果、半導体装置の構成が複雑化してしまう。
本開示は以上のような課題を解決するためになされたものであり、その目的は、互いに並列に接続された複数の半導体素子間での寄生発振を、簡素な構成で抑制することができる半導体装置を提供することである。
本開示に係る半導体装置は、複数の半導体素子と、駆動回路とを有している。複数の半導体素子は、互いに並列に接続されており、各々がゲート電極を有している。複数の半導体素子は、複数の第１半導体素子および複数の第２半導体素子を含む。駆動回路は、複数の半導体素子の各々のゲート電極へゲート信号を供給するためのものである。駆動回路は、主回路と、複数の挿入回路とを有している。複数の挿入回路は第１挿入回路および第２挿入回路を含む。第１挿入回路は主回路と複数の第１半導体素子との間に挿入されている。第２挿入回路は主回路と複数の第２半導体素子との間に挿入されている。第１挿入回路および前記第２挿入回路の各々は、主回路に向かって順方向を有する第１ダイオードと、第１ダイオードに逆並列に接続された第２ダイオードとを含む。
本開示に係る半導体装置によれば、第２半導体素子のゲート電極に対して第１半導体素子のゲート電極が正電圧を有する場合、当該正電圧が第１挿入回路の第１ダイオードの順方向電圧と第２挿入回路の第２ダイオードの順方向電圧との合計電圧を超えない限り、第１半導体素子から第２半導体素子への電流が遮断される。逆に、第１半導体素子のゲート電極に対して第２半導体素子のゲート電極が正電圧を有する場合、当該正電圧が第２挿入回路の第１ダイオードの順方向電圧と第１挿入回路の第２ダイオードの順方向電圧との合計電圧を超えない限り、第２半導体素子から第１半導体素子への電流が遮断される。これらの電流遮断によって、複数の第１半導体素子と複数の第２半導体素子との間の電圧が十分に小さい間は、寄生発振が除去される。言い換えれば、小振幅の寄生発振が除去される。よって、小振幅の寄生発振が成長することによって生じる大振幅の寄生発振の発生も抑制される。一方で、各挿入回路には複数の半導体素子が接続されているので、半導体素子の数に比して、挿入回路の数を小さくすることができる。よって、半導体装置の構成を簡素化することができる。以上から、互いに並列に接続された複数の半導体素子間での寄生発振を、簡素な構成で抑制することができる。
実施の形態１に係る半導体装置の構成の例を示す断面図である。 図１の半導体装置の構成を部分的に示すブロック図である。 図２における上アーム部とそれに接続された複数の挿入回路とを概略的に示す回路図である。 図３における複数の半導体素子の各々に並列に還流ダイオードが接続された様子を示す回路図である。 実施の形態２に係る半導体装置における、上アーム部とそれに接続された複数の挿入回路とを概略的に示す回路図である。 実施の形態３に係る半導体装置における、上アーム部とそれに接続された複数の挿入回路とを概略的に示す回路図である。 実施の形態４に係る半導体装置における、上アーム部とそれに接続された複数の挿入回路とを概略的に示す回路図である。
以下、図面に基づいて実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置９０の構成の例を示す断面図である。半導体装置９０は、絶縁基板１０（第１基板）と、はんだ接合部２１と、はんだ接合部２２と、ベース板３１と、少なくとも１つの半導体チップ３２（半導体部品）と、複数のワイヤ４０と、複数の主電極５１と、駆動電極５２と、プリント配線板６０（第２基板）と、ケース７１と、封止材７２と、蓋７３とを有している。絶縁基板１０は、第１面および第２面（図中、下面および上面）を有する絶縁板１３と、第１面に設けられた導体層１１と、第２面に設けられパターンを有する導体層１２とを含む。複数のワイヤ４０は、主ワイヤ４１と、駆動ワイヤ４２とを含む。
ケース７１は、ベース板３１および蓋７３と組み合わされることによって閉じられる空間を有しており、この空間に上述した他の部材が収められている。主電極５１および駆動電極５２はケース７１に取り付けられている。主電極５１は、半導体装置９０によって制御される大電流のためのものであり、駆動電極５２は、半導体装置９０の外部から駆動信号を受け付けるためのものである。絶縁基板１０の導体層１１ははんだ接合部２１によってベース板３１に接合されている。半導体チップ３２ははんだ接合部２２によって絶縁基板１０の導体層１２に接合されている。主電極５１は主ワイヤ４１を介して半導体チップ３２へ電気的に接続されている。駆動電極５２は駆動ワイヤ４２および導体層１２を介して半導体チップ３２に電気的に接続されている。導体層１２上に搭載された半導体チップ３２と、ワイヤ４０とは、ゲルからなる封止材７２によって覆われている。封止材７２と、ケース７１の外部との間は、蓋７３によって隔てられている。封止材７２と蓋７３との間には空間があり、当該空間にプリント配線板６０が配置されている。
図２は、図１の半導体装置９０の構成を部分的に示すブロック図である。半導体装置９０は、端子Ｎに基準電位が印加されかつ端子Ｐに高電圧が印加されつつ外部からの制御信号を受けることによって、当該制御信号に応じて端子Ｕから大電力を発生する電力用半導体装置、具体的にはインバータ装置、である。端子Ｐ、端子Ｎおよび端子Ｕは、複数の主電極５１（図１）によって構成されている。またこれら端子からの電気的経路は、主ワイヤ４１（図１）を用いて構成されていてよい。なお図２の構成によって単相インバータ装置（２ ｉｎ １）が得られるが、同様の構成を複数組設けることによって、例えば２相または３相のインバータ装置が構成され得る。
半導体装置９０は、ハイサイド駆動回路２００と、上アーム部３１０と、ローサイド駆動回路７００と、下アーム部８１０とを有している。ハイサイド駆動回路２００は、ハイサイド駆動主回路２０１と、複数の挿入回路２１０とを有している。複数の挿入回路２１０は第１挿入回路２１１および第２挿入回路２１２を含む。ローサイド駆動回路７００は、ローサイド駆動主回路７０１と、複数の挿入回路２１０とを有している。ハイサイド駆動主回路２０１は、端子ＶＳと、端子ＨＯとを有している。ハイサイド駆動主回路２０１は、端子ＶＳに印加された電位を基準電位として、端子ＨＯから上アーム部３１０用のゲート信号を発生する。ローサイド駆動主回路７０１は、端子ＶＮに印加された電位を基準電位として、端子ＬＯから下アーム部８１０用のゲート信号を発生する。ハイサイド駆動回路２００およびローサイド駆動回路７００が有する挿入回路２１０は、プリント配線板６０に搭載されていてよい。なおハイサイド駆動主回路２０１およびローサイド駆動主回路７０１の各々は、図示を省略しているが、外部からの制御信号を受け付ける端子と、電源電圧の供給を受ける端子とを有している。
ハイサイド駆動主回路２０１およびローサイド駆動主回路７０１の各々はＩＣ（集積回路：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップによって構成されていてよく、ハイサイド駆動主回路２０１およびローサイド駆動主回路７０１の両者が１つのＩＣチップによって構成されていてもよい。ハイサイド駆動主回路２０１およびローサイド駆動主回路７０１は、プリント配線板６０に搭載されていてよく、あるいは、プリント配線板６０には搭載されずにケース７１の外に配置されていてもよい。なおプリント配線板６０には、ハイサイド駆動主回路２０１およびローサイド駆動主回路７０１と共に短絡保護回路が搭載されていてもよい。
図３は、図２における上アーム部３１０とそれに接続された複数の挿入回路２１０とを概略的に示す回路図である。上アーム部３１０は、複数の半導体素子を有しており、具体的には、複数の第１半導体素子ＥＬ１および複数の第２半導体素子ＥＬ２を有している。本明細書において、複数の第１半導体素子ＥＬ１および複数の第２半導体素子ＥＬ２を含む複数の半導体素子を、総称して半導体素子ＥＬともいう。本実施の形態においては、上アーム部３１０は、第１ブロックＢＫ１および第２ブロックＢＫ２の２つのブロックに区画されている。複数の半導体素子ＥＬのうち、第１ブロックＢＫ１に配置されているものが第１半導体素子ＥＬ１であり、第２ブロックＢＫ２に配置されているものが第２半導体素子ＥＬ２である。複数の第１半導体素子ＥＬ１の数と、複数の第２半導体素子ＥＬ２の数との各々は、２以上の任意の数である。複数の第１半導体素子ＥＬ１の数と、複数の第２半導体素子ＥＬ２の数とは、等しいことが望ましい。

複数の半導体素子ＥＬ（図３）は、少なくとも１つの半導体チップ３２（図１）によって構成されており、よって絶縁基板１０（図１）に搭載されている。複数の半導体素子ＥＬは、互いに並列に接続されている。この並列接続の一方端は端子Ｐにつながれている。また並列接続の他方端は、端子Ｕにつながれた端子Ａにつながれている。複数の半導体素子ＥＬの各々は、ゲート電極を有する半導体スイッチング素子であり、例えばＭＯＳＦＥＴまたはＩＧＢＴである。上記の並列接続は、ＭＯＳＦＥＴの場合、ソース電極が互いに実質的に短絡され、かつドレイン電極が互いに実質的に短絡されることによって構成される。また上記の並列接続は、ＩＧＢＴの場合、エミッタ電極が互いに実質的に短絡され、かつコレクタ電極が互いに実質的に短絡されることによって構成される。なお、図３においては図示していないが、図４に示されているように半導体素子ＥＬの各々に並列に還流ダイオードＤＦが接続されていてよい。
ハイサイド駆動回路２００（図２）は、上アーム部３１０が有する複数の半導体素子ＥＬの各々のゲート電極へゲート信号を供給するためのものである。ハイサイド駆動回路２００の第１挿入回路２１１は、ハイサイド駆動主回路２０１（図２）と、複数の第１半導体素子ＥＬ１（図３）のゲート電極との間に挿入されている。またハイサイド駆動回路２００の第２挿入回路２１２は、ハイサイド駆動主回路２０１（図２）と、複数の第２半導体素子ＥＬ２（図３）のゲート電極との間に挿入されている。具体的には、第１挿入回路２１１は端子ＨＯと端子ＨＯａとの間に挿入されている。端子ＨＯａは、複数の第１半導体素子ＥＬ１のゲート電極に電気的に接続されており、一方で、複数の第２半導体素子ＥＬ２のゲート電極には電気的に接続されていない。また第２挿入回路２１２は端子ＨＯと端子ＨＯｂとの間に挿入されている。端子ＨＯｂは、複数の第２半導体素子ＥＬ２のゲート電極に電気的に接続されており、一方で、複数の第１半導体素子ＥＬ１のゲート電極には電気的に接続されていない。
下アーム部８１０（図２）は、詳細な構成の図示は省略するが、上記で詳述した上アーム部３１０（図３）とおおよそ同様の構成を有している。上アーム部３１０との相違点として、下アーム部８１０における複数の半導体素子ＥＬの並列接続の一方端は、端子Ｕにつながれた端子Ｂにつながれている。また並列接続の他方端は、端子Ｎにつながれた端子Ｃにつながれている。下アーム部８１０の具体的構成は、図３に示された上アーム部３１０の構成において、端子ＨＯａ、端子ＨＯｂ、端子Ｐおよび端子Ａのそれぞれを、端子ＬＯａ、端子ＬＯｂ、端子Ｂ、端子Ｃと読み替えた構成に対応している。
ローサイド駆動回路７００（図２）は、下アーム部８１０が有する複数の半導体素子ＥＬの各々のゲート電極へゲート信号を供給するためのものである。ローサイド駆動回路７００の第１挿入回路２１１は、ローサイド駆動主回路７０１（図２）と、複数の第１半導体素子ＥＬ１（図３）のゲート電極との間に挿入されている。またローサイド駆動回路７００の第２挿入回路２１２は、ローサイド駆動主回路７０１（図２）と、複数の第２半導体素子ＥＬ２（図３）のゲート電極との間に挿入されている。具体的には、第１挿入回路２１１は端子ＬＯと端子ＬＯａとの間に挿入されている。端子ＬＯａは、複数の第１半導体素子ＥＬ１のゲート電極に電気的に接続されており、一方で、複数の第２半導体素子ＥＬ２のゲート電極には電気的に接続されていない。また第２挿入回路２１２は端子ＬＯと端子ＬＯｂとの間に挿入されている。端子ＬＯｂは、複数の第２半導体素子ＥＬ２のゲート電極に電気的に接続されており、一方で、複数の第１半導体素子ＥＬ１のゲート電極には電気的に接続されていない。
ハイサイド駆動回路２００の第１挿入回路２１１および前記第２挿入回路２１２の各々は、ハイサイド駆動主回路２０１に向かって順方向を有する第１ダイオードＤ１と、第１ダイオードＤ１に逆並列に接続された第２ダイオードＤ２とを含む。これに類似して、ローサイド駆動回路７００の第１挿入回路２１１および前記第２挿入回路２１２の各々は、ローサイド駆動主回路７０１に向かって順方向を有する第１ダイオードＤ１と、第１ダイオードＤ１に逆並列に接続された第２ダイオードＤ２とを含む。
本実施の形態によれば、第２半導体素子ＥＬ２のゲート電極に対して第１半導体素子ＥＬ１のゲート電極が正電圧を有する場合、当該正電圧が第１挿入回路２１１の第１ダイオードＤ１の順方向電圧と第２挿入回路２１２の第２ダイオードＤ２の順方向電圧との合計電圧を超えない限り、第１半導体素子ＥＬ１から第２半導体素子ＥＬ２への電流が遮断される。逆に、第１半導体素子のゲート電極に対して第２半導体素子のゲート電極が正電圧を有する場合、当該正電圧が第２挿入回路２１２の第１ダイオードＤ１の順方向電圧と第１挿入回路２１１の第２ダイオードＤ２の順方向電圧との合計電圧を超えない限り、第２半導体素子ＥＬ２から第１半導体素子ＥＬ１への電流が遮断される。これらの電流遮断によって、複数の第１半導体素子ＥＬ１と複数の第２半導体素子ＥＬ２との間の電圧が十分に小さい間は、第１ブロックＢＫ１と第２ブロックＢＫ２との間での寄生発振が除去される。言い換えれば、小振幅の寄生発振が除去される。よって、小振幅の寄生発振が成長することによって生じる大振幅の寄生発振の発生も抑制される。
一方で、各挿入回路２１０には複数の半導体素子ＥＬが接続されているので、半導体素子ＥＬの数に比して、挿入回路２１０の数を小さくすることができる。よって、半導体装置９０の構成を簡素化することができる。
以上から、互いに並列に接続された複数の半導体素子ＥＬ間での寄生発振を、簡素な構成で抑制することができる。なお本実施の形態においては、第１ブロックＢＫ１および第２ブロックＢＫ２（図３）によって複数の半導体素子ＥＬが２つのブロックに区画される場合について説明したが、装置構成の複雑化を許容することができる範囲内でブロック数がより多くされてもよい。ブロック数を多くすることによって、寄生発振をより確実に抑制することができる。
半導体素子ＥＬ（第１半導体素子ＥＬ１および第２半導体素子ＥＬ２）は炭化珪素半導体素子であってよく、この場合、半導体装置９０は、炭化珪素を利用した半導体装置、すなわち炭化珪素半導体装置である。炭化珪素半導体装置には、炭化珪素が有するワイドバンドギャップ半導体の特性を利用しての高速スイッチング動作が求められることが多い。高速スイッチング動作においては寄生発振が起こりやすいところ、本実施の形態によれば、上述した理由で、それを効果的に抑制することができる。
また本実施の形態によれば、ケース７１およびそれに収められた部材によってパワーモジュールとしての半導体装置９０が構成され、当該パワーモジュールの内部において、寄生発振を抑制する構成を設けることができる。さらに、複数の半導体素子ＥＬが搭載される絶縁基板１０（図１）とは異なるプリント配線板６０（図１）に複数の挿入回路２１０（図２）が搭載される場合は、複数の挿入回路２１０の搭載を容易とすることができる。具体的には、挿入回路２１０をプリント配線板６０に搭載する場合は、絶縁基板１０に挿入回路２１０を搭載する必要がないので、絶縁基板１０の構成を、挿入回路２１０を有しない従来の構成と同様のとすることができる。以上から、寄生発振への対策とパワーモジュールの小型化とを両立させることができる。
＜実施の形態２＞
図５を参照して、実施の形態２に係る半導体装置は、複数の挿入回路２１０（図３：実施の形態１）に代わって、複数の挿入回路２２０を有している。複数の挿入回路２２０の各々、言い換えれば第１挿入回路２２１および第２挿入回路２２２の各々、は、第１ダイオードＤ１に直列かつ第２ダイオードＤ２に並列に接続された第１抵抗素子Ｒ１と、第２ダイオードＤ２に直列かつ第１ダイオードＤ１に並列に接続された第２抵抗素子Ｒ２と、を含む。なお、これら以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、寄生発振に起因した電流が第１ダイオードＤ１および第２ダイオードＤ２によって遮断し切れずに流れたときに、第１抵抗素子Ｒ１および第２抵抗素子Ｒ２のそれぞれによって電圧降下が生じる。これにより寄生発振が減衰するので、寄生発振をより確実に抑制することができる。
また、互いに逆方向を向く第１ダイオードＤ１および第２ダイオードＤ２のそれぞれに第１抵抗素子Ｒ１および第２抵抗素子Ｒ２が設けられる。よって、ゲート信号に対して、半導体素子のターンオン動作時に関与する抵抗とターンオフ時に関与する抵抗とを個別に設定することができる。
＜実施の形態３＞
図６を参照して、実施の形態３に係る半導体装置は、上アーム部３１０（図５：実施の形態２）に代わって、上アーム部３２０を有している。上アーム部３２０においては、駆動回路の挿入回路２２０と、複数の半導体素子ＥＬの各々との間に、ゲート抵抗素子ＲＧが設けられている。さらに、図示は省略するが、下アーム部にもゲート抵抗素子ＲＧが同様に設けられている。ゲート抵抗素子ＲＧは、半導体素子ＥＬが形成された半導体チップ３２に内蔵された抵抗素子であってよく、あるいは、当該半導体チップとは別個に付加された抵抗素子であってもよい。
本実施の形態によれば、複数の第１半導体素子ＥＬ１間、および複数の第２半導体素子ＥＬ２間が、ゲート抵抗素子ＲＧによって隔てられる。これにより、複数の第１半導体素子ＥＬ１の数および複数の第２半導体素子ＥＬ２の数が比較的多くても、複数の第１半導体素子ＥＬ１間、および複数の第２半導体素子ＥＬ２間での寄生発振が生じにくい。よって、寄生発振を抑制しつつ、第１挿入回路２１１に接続された複数の第１半導体素子ＥＬ１の数と、第２挿入回路２１２が接続された複数の第２半導体素子ＥＬ２の数と、をより多くすることができる。逆に言えば、複数の半導体素子ＥＬの数に比して、複数の挿入回路２１０の数を、より少なくすることができる。一方、本実施の形態において必要とされるゲート抵抗素子ＲＧは、ダイオードに比して容易に形成することができる簡素な素子であってよい。以上から、挿入回路２２０の数をより抑えた簡素な構成によって、互いに並列に接続された複数の半導体素子ＥＬにおける寄生発振を抑制することができる。
なお上記においてはゲート抵抗素子ＲＧが実施の形態２の挿入回路２２０（図５参照）に付加された場合について説明したが、ゲート抵抗素子ＲＧは実施の形態１の挿入回路２１０（図３）に付加されてもよい。
＜実施の形態４＞
図７を参照して、実施の形態４に係る半導体装置は、複数の挿入回路２２０（図６：実施の形態３）に代わって、複数の挿入回路２３０を有している。複数の挿入回路２３０の各々、言い換えれば第１挿入回路２３１および第２挿入回路２３２の各々、は、第１ダイオードＤ１および第２ダイオードＤ２に並列に接続された抵抗素子Ｒ５を含む。挿入回路２２０が寄生発振を抑制する効果を十分に維持するためには、抵抗素子Ｒ５の大きさは、第１抵抗素子Ｒ１および第２抵抗素子Ｒ２の大きさに比して十分に大きいことが望ましい。
仮に抵抗素子Ｒ５が設けられていなかったとすると、半導体素子ＥＬへ制御信号として印加されるゲート電圧に、第１ダイオードＤ１または第２ダイオードＤ２の順方向電圧に相当する電圧降下が発生する。これに対して本実施の形態においては、抵抗素子Ｒ５によって第１ダイオードＤ１および第２ダイオードＤ２の並列回路をバイパスする電気的経路が設けられているので、上記の電圧降下が避けられる。これにより、半導体素子ＥＬを安定的に制御することができる。
なお上記においては抵抗素子Ｒ５が実施の形態３の挿入回路２２０（図６参照）に付加された場合について説明したが、抵抗素子Ｒ５は、実施の形態２の挿入回路２２０（図５）または実施の形態１の挿入回路２１０（図３）に付加されてもよい。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１０ 絶縁基板、１１ 導体層、１２ 導体層、１３ 絶縁板、２１，２２ はんだ接合部、３１ ベース板、３２ 半導体チップ、４０ ワイヤ、４１ 主ワイヤ、４２ 駆動ワイヤ、５１ 主電極、５２ 駆動電極、６０ プリント配線板、７１ ケース、７２ 封止材、７３ 蓋、９０ 半導体装置、２００ ハイサイド駆動回路（駆動回路）、２０１ ハイサイド駆動主回路（主回路）、２１０，２２０，２３０ 挿入回路、２１１，２２１，２３１ 第１挿入回路、２１２，２２２，２３２ 第２挿入回路、３１０，３２０ 上アーム部、７００ ローサイド駆動回路、７０１ ローサイド駆動主回路、８１０ 下アーム部、Ｄ１ 第１ダイオード、Ｄ２ 第２ダイオード、ＤＦ 還流ダイオード、ＥＬ１ 第１半導体素子、ＥＬ２ 第２半導体素子、Ｒ１ 第１抵抗素子、Ｒ２ 第２抵抗素子、Ｒ５ 抵抗素子、ＲＧ ゲート抵抗素子。

Claims (9)

  1. 互いに並列に接続され、各々がゲート電極を有し、複数の第１半導体素子および複数の第２半導体素子を含む複数の半導体素子と、
    前記複数の半導体素子の各々のゲート電極へゲート信号を供給するためのものであって、主回路と、第１挿入回路および第２挿入回路を含む複数の挿入回路と、を有する駆動回路と、
    を備え、前記第１挿入回路は前記主回路と前記複数の第１半導体素子との間に挿入されており、前記第２挿入回路は前記主回路と前記複数の第２半導体素子との間に挿入されており、前記第１挿入回路および前記第２挿入回路の各々は、前記主回路に向かって順方向を有する第１ダイオードと、前記第１ダイオードに逆並列に接続された第２ダイオードとを含み、
    前記複数の第１半導体素子および前記複数の第２半導体素子の各々は、複数の半導体チップによって構成されている、半導体装置。
  2. 互いに並列に接続され、各々がゲート電極を有し、複数の第１半導体素子および複数の第２半導体素子を含む複数の半導体素子と、
    前記複数の半導体素子の各々のゲート電極へゲート信号を供給するためのものであって、主回路と、第１挿入回路および第２挿入回路を含む複数の挿入回路と、を有する駆動回路と、
    複数の還流ダイオードと、
    を備え、前記複数の半導体素子の各々に、前記複数の還流ダイオードのうち対応する還流ダイオードが接続されており、前記第１挿入回路は前記主回路と前記複数の第１半導体素子との間に挿入されており、前記第２挿入回路は前記主回路と前記複数の第２半導体素子との間に挿入されており、前記第１挿入回路および前記第２挿入回路の各々は、前記主回路に向かって順方向を有する第１ダイオードと、前記第１ダイオードに逆並列に接続された第２ダイオードとを含む、半導体装置。
  3. 前記複数の半導体素子は個別の半導体チップによって構成されている、請求項２に記載の半導体装置。
  4. 前記駆動回路と、前記複数の半導体素子の各々との間に、ゲート抵抗素子をさらに備える、請求項１から３のいずれか１項に記載の半導体装置。
  5. 互いに並列に接続され、各々がゲート電極を有し、複数の第１半導体素子および複数の第２半導体素子を含む複数の半導体素子と、
    前記複数の半導体素子の各々のゲート電極へゲート信号を供給するためのものであって、主回路と、第１挿入回路および第２挿入回路を含む複数の挿入回路と、を有する駆動回路と、
    を備え、前記第１挿入回路は前記主回路と前記複数の第１半導体素子との間に挿入されており、前記第２挿入回路は前記主回路と前記複数の第２半導体素子との間に挿入されており、前記第１挿入回路および前記第２挿入回路の各々は、前記主回路に向かって順方向を有する第１ダイオードと、前記第１ダイオードに逆並列に接続された第２ダイオードとを含み、
    前記複数の第１半導体素子のための複数の第１ゲート抵抗素子と、前記複数の第２半導体素子のための複数の第２ゲート抵抗素子と、をさらに備え、
    前記複数の第１半導体素子の各々に、前記複数の第１ゲート抵抗素子のうち対応するゲート抵抗素子が接続されており、前記複数の第１半導体素子は、前記第１ゲート抵抗素子が別個に付加された複数の第１半導体チップによって構成されており、
    前記複数の第２半導体素子の各々に、前記複数の第２ゲート抵抗素子のうち対応するゲート抵抗素子が接続されており、前記複数の第２半導体素子は、前記第２ゲート抵抗素子が別個に付加された複数の第２半導体チップによって構成されている、
    半導体装置。
  6. 前記複数の挿入回路の各々は、前記第１ダイオードに直列かつ前記第２ダイオードに並列に接続された第１抵抗素子と、前記第２ダイオードに直列かつ前記第１ダイオードに並列に接続された第２抵抗素子とを含む、請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記複数の挿入回路の各々は、前記第１ダイオードおよび前記第２ダイオードに並列に接続された抵抗素子を含む、請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記複数の第１半導体素子は複数の炭化珪素半導体素子であり、前記複数の第２半導体素子は複数の炭化珪素半導体素子である、請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記複数の半導体素子が搭載される第１基板と、
    前記複数の挿入回路が搭載される第２基板と、
    前記第１基板および前記第２基板を収めるケースと、
    をさらに備える、請求項１から８のいずれか１項に記載の半導体装置。
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