JP2004096191A - 半導体スイッチ素子及び半導体スイッチ装置 - Google Patents

Abstract

【課題】チップ内の発振を抑制し、半導体スイッチ素子全体の発振を抑制する。
【解決手段】半導体スイッチ素子１０は、単一チップ上に列をなして配置され、並列接続された複数のセル１ａ、１ｂ、１ｃ、１ｄを備え、全体として一つのスイッチとして動作する半導体スイッチ素子であって、前記列の方向に平行に延在して配置され、それぞれの前記セルのゲート電極２ａ、２ｂ、２ｃ、２ｄと個別にゲート抵抗５ａ、５ｂ、５ｃ、５ｄを介して電気的に接続されている共通ゲート配線３を備える。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、単一チップ上に並列接続された複数のセルを備え。全体として一つのスイッチとして動作する半導体スイッチ素子に関する。
【０００２】
【従来の技術】
ＩＧＢＴチップ等の半導体スイッチ素子は、単一チップ上に配置された複数のセルが並列接続されて、全体として一つのスイッチとして動作する。この単一チップでは容量には限界があり、大容量化を実現するために、さらに複数のチップが並列接続され、全体として一つのスイッチとして動作する半導体スイッチ装置として用いられている。この場合、各チップのゲート端子と接続する共通ゲート配線との間にあらかじめゲート抵抗を挿入して、スイッチング時の発振を抑制していた（特開２０００−１５６７２号公報、特開２０００−２４３９０５号公報、特開平１０−２０１２４３号公報、特開平８−３２０６４号公報）。なお、この場合には、チップ自体には何も追加されず、チップ外にゲート抵抗が設けられていた。
【０００３】
【発明が解決しようとする課題】
近年、ＩＧＢＴチップ等の半導体スイッチ素子の性能、特にスイッチング速度、ゲイン、電流密度等が向上している。このため、特定条件下の短絡時には、単一のチップ内において３０ＭＨｚを越える発振を生じる場合がある。しかし、各チップのゲート端子と共通ゲート配線との間に設けたゲート抵抗では、チップ内に生じる発振には効果がない。また、並列接続されたチップ間に生じる発振は一つのチップ内部の軽微な発振を原因として共振増幅によって全体の発振が生じる場合がある。
【０００４】
そこで、本発明の課題は、チップ内の発振を抑制し、半導体スイッチ素子全体の発振を抑制することである。
【０００５】
【課題を解決するための手段】
本発明に係る半導体スイッチ素子は、単一チップ上に列をなして配置され、並列接続された複数のセルを備え、全体として一つのスイッチとして動作する半導体スイッチ素子であって、
前記各セルのゲート電極と個別にゲート抵抗を介して電気的に接続されている共通ゲート配線を備えることを特徴とする。
【０００６】
また、本発明に係るスイッチ素子は、前記半導体スイッチ素子であって、前記共通ゲート配線は、前記複数のセルのゲート電極を挟んで互いに平行に配置された２本の共通ゲート配線からなり、
前記２本の共通ゲート配線は、各々、前記各セルのゲート電極と個別にゲート抵抗を介して接続されていることを特徴とする。
【０００７】
本発明に係る半導体スイッチ素子は、単一チップ上に第１の方向に列をなして配置され、並列接続された複数のセルを含む群が前記第１の方向と直交する第２の方向に列をなして配置された複数の群を備え、全体として一つのスイッチとして動作する半導体スイッチ素子であって、
互いに隣接する一対の群の間に前記第１の方向に平行に延在して配置され、前記一対の群のうち少なくとも一方の群のそれぞれのセルのゲート電極と接続されている複数の第１共通ゲート配線と、
前記第２の方向に平行に延在して配置され、それぞれの前記第１共通ゲート配線と個別にゲート抵抗を介して接続されている第２共通ゲート配線と
を備えることを特徴とする。
【０００８】
また、本発明に係る半導体スイッチ素子は、前記半導体スイッチ素子であって、前記第１共通ゲート配線は、前記第１共通ゲート配線を挟む前記一対の群のそれぞれのセルのゲート電極と接続されていることを特徴とする。
【０００９】
さらに、本発明に係る半導体スイッチ素子は、前記半導体スイッチ素子であって、前記第２共通ゲート配線は、前記複数の群を挟んで前記第２の方向に平行に延在して配置された２本の第２共通ゲート配線からなり、
前記２本の第２共通ゲート配線は、各々、それぞれの前記第１共通ゲート配線と個別にゲート抵抗を介して接続されていることを特徴とする。
【００１０】
本発明に係る半導体スイッチ装置は、前記半導体スイッチ素子が列をなして配置され、並列接続された複数の半導体スイッチ素子を備え、全体として一つのスイッチとして動作する半導体スイッチ装置であって、
それぞれの前記半導体スイッチ素子のゲート端子と個別に抵抗素子を介して接続された共通ゲート配線を備えることを特徴とする。
【００１１】
【発明の実施の形態】
本発明の実施の形態に係る半導体スイッチ素子及び半導体スイッチ装置について、添付図面を用いて説明する。なお、図面において、実質的に同一の部材には同一の符号を付している。
【００１２】
実施の形態１．
本発明の実施の形態１に係る半導体スイッチ素子について図１及び図２を用いて説明する。図１は、この半導体スイッチ素子１０のゲート配線の構成のみを示す平面図である。図２は、この半導体スイッチ素子１０の回路図である。この半導体スイッチ素子１０は、単一のチップ上に矩形の点線で示したように、列をなして配置され、並列接続された４つのセル１ａ、１ｂ、１ｃ、１ｄを備える。また、このスイッチ素子１０は、該セルのそれぞれのゲート電極２ａ、２ｂ、２ｃ、２ｄと個別にゲート抵抗５ａ、５ｂ、５ｃ、５ｄを介して接続された共通ゲート配線３とを備える。この共通ゲート配線３は、４つのセル１ａ〜１ｄが配置された列の方向に平行に延在して配置されている。さらに、ゲート抵抗５ａ、５ｂ、５ｃ、５ｄは、アルミ配線としてチップ内に造り込むことができる。なお、図１の平面図では各セルの形状を便宜上、矩形形状で表しているが、単一チップ上に各セルがウエハプロセスで全体として作製されるので、その境界は明確ではなく、他の形状で表すこともできる。また、ゲート電極も矩形形状で示したがこれに限られず、他の形状であってもよい。なお、この図１の平面図では、ゲート配線のみを示している。
【００１３】
次に、図２を用いて、この半導体スイッチ素子１０の電気的接続について説明する。例えば、スイッチ素子１０がＩＧＢＴチップの場合には、図２の回路図に示すように、４つのセル１ａ、１ｂ、１ｃ、１ｄが並列接続され、一組のゲート端子Ｇ、エミッタ端子Ｅ、コレクタ端子Ｃを備え、全体として一つのスイッチとして動作する。各セルのゲート電極２ａ、２ｂ、２ｃ、２ｄは、個別にゲート抵抗５ａ、５ｂ、５ｃ、５ｄを介して共通ゲート配線３に接続され、ゲート端子Ｇに接続されている。各セルのエミッタ電極及びコレクタ電極は、各々、共通エミッタ配線からエミッタ端子Ｅへ、共通コレクタ配線からコレクタ端子Ｃへとそれぞれ接続されている。このように単一チップ上に、各セルのゲート電極と共通ゲート配線間にゲート抵抗を設けたことにより、単一チップ内での発振を未然に抑制できる。さらに、半導体スイッチ素子であるチップを並列接続して半導体スイッチ装置を構成した場合にも有効に全体の発振を抑制できる。
【００１４】
この半導体スイッチ素子１０で上記のように単一チップ上のセル間にゲート抵抗を設けたことによる作用効果について説明する。単一チップ上の各セル間の電気的な接続はインピーダンスがゼロでないため、並列接続されたセル間では一定の発振条件を満足する場合があり、単一チップ内で発振を生じる場合がある。このチップがさらに並列接続され、全体として一つのスイッチとして動作する半導体スイッチ装置では、この単一チップ内の発振に起因してチップ間の発振がより増幅されることがある。従来のようにチップ間にゲート抵抗を設けて並列接続されたチップ間に生じる発振を抑制しようとすると、必要となるチップ間のゲート抵抗のために、スイッチ装置としての特性劣化が大きくなる。一方、この半導体スイッチ素子１０では、単一チップ上でセルのゲート電極と共通ゲート配線との間にゲート抵抗を設けており、チップ内に生じる発振エネルギーをゲート抵抗で吸収でき、単一チップ内での発振を抑制することができる。なお、コレクタ、エミッタに抵抗を接続すると、熱損失の発生によるスイッチ素子全体としての特性劣化が著しくなるため好ましくない。そこで、上記のように各セルのゲート電極と共通ゲート配線との間にゲート抵抗を設けるのが最も影響が少ないので好ましい。
【００１５】
実施の形態２．
本発明に実施の形態２に係る半導体スイッチ素子について、図３を用いて説明する。この半導体スイッチ素子１０ａは、実施の形態１に係る半導体スイッチ素子と比較すると、４つのセル１ａ、１ｂ、１ｃ、１ｄのゲート電極２ａ、２ｂ、２ｃ、２ｄを挟んで互いに平行に配置された２本の共通ゲート配線３ａ、３ｂを備えている点で相違する。また、２本の共通ゲート配線３ａ、３ｂは、各々、それぞれのセルのゲート電極と個別にゲート抵抗５ａ〜５ｄ、５ｅ〜５ｈを介して電気的に接続されている。このようにそれぞれのセルのゲート電極と２本の共通ゲート配線３ａ、３ｂとの間にそれぞれゲート抵抗を配置することにより、ゲート抵抗を均一化できる。
【００１６】
実施の形態３．
本発明の実施の形態３に係る半導体スイッチ素子について、図４を用いて説明する。この半導体スイッチ素子１０ｂは、単一チップ上に第１の方向に列をなして配置された４つのセルを含む群６ａ、６ｂ、６ｃが第１の方向と直交する第２の方向に列をなして配置された複数の群を含み、全体として一つのスイッチとして動作する。群６ａには、例えば、４つのセル１ａ、１ｂ、１ｃ、１ｄが含まれる。また、このスイッチ素子１０ｂは、互いに隣接する一対の群６ａ、６ｂの間に第１の方向に平行に延在して配置され、該一対の群６ａ、６ｂのうち一方の群６ｂのそれぞれのセル１ｅ、１ｆ、１ｇ、１ｈのゲート電極２ｅ、２ｆ、２ｇ、２ｈと接続された第１共通ゲート配線３ｂとを備える。同様に、一対の群６ｂ、６ｃの間には、第１共通ゲート配線３ｃ、図示されていない群と群６ａとの間には、第１共通ゲート配線３ａ、群６ｃと図示されていない群との間には、第１共通ゲート配線６ｄとを備える。また、第２方向に平行に延在し、それぞれの第１共通ゲート配線３ａ、３ｂ、３ｃ、３ｄと個別にゲート抵抗５ａ、５ｂ、５ｃ、５ｄを介して接続された第２共通ゲート配線４を備える。
【００１７】
上記のように、この半導体スイッチ素子１０ｂでは、４つのセル１ｅ、１ｆ、１ｇ、１ｈのゲート電極を第１ゲート配線３ｂに接続し、この第１共通ゲート配線３ｂとゲート抵抗５ｂを介して第２共通ゲート配線４と接続している。これによって、セルごとに個別にゲート抵抗を設ける場合に比べて全体としてのゲート抵抗の数を少なくすることができる。また、製造時にはゲート抵抗の挿入箇所を少なくできるので、製造工程を簡略化することができる。
【００１８】
実施の形態４．
本発明の実施の形態４に係る半導体スイッチ素子について、図５を用いて説明する。この半導体スイッチ素子１０ｃは、実施の形態３に係る半導体スイッチ素子とその基本構成が実質的に同一である。そこで、この半導体スイッチ素子１０ｃと実施の形態３に係る半導体スイッチ素子とを比較すると、第２の方向に列をなして配置された複数の群の、互いに隣接する一対の群６ａ、６ｂの間に第１の方向に平行に延在して配置された第１共通ゲート配線３ｂが、該共通ゲート配線３ｂを挟む両側の複数のセル１ａ〜１ｄ、１ｅ〜１ｈのそれぞれのゲート電極２ａ〜２ｄ、２ｅ〜２ｈと接続されている点で相違する。その他の第１共通ゲート配線３ａ、３ｃ、３ｄについても同様に、両側の群を構成する各セルのゲート電極と接続されている。このように、例えば、第１共通ゲート配線３ｂを互いに隣接する群６ａ、６ｂのそれぞれのセルで共有できるので、半導体スイッチ素子１０ｃの構成をコンパクトにすることができる。
【００１９】
実施の形態５．
本発明の実施の形態５に係る半導体スイッチ素子について、図６を用いて説明する。この半導体スイッチ素子１０ｄは、実施の形態４に記載の半導体スイッチ素子と比較すると、３つの群６ａ、６ｂ、６ｃを挟んで第２の方向に平行に延在して配置された２本の第２共通ゲート配線４ａ、４ｂを備える点で相違する。また、２本の第２共通ゲート配線４ａ、４ｂは、各々、４本の第１共通ゲート配線３ａ、３ｂ、３ｃ、３ｄと個別にゲート抵抗５ａ〜５ｄ、５ｅ〜５ｈを介して接続されている。このようにそれぞれの第１共通ゲート配線３ａ、３ｂ、３ｃ、３ｄは、２本の第２共通ゲート配線と個別にゲート抵抗を介して接続されているので、各第１共通ゲート配線ごとのゲート抵抗の均一化を容易に行うことができる。
【００２０】
実施の形態６．
本発明の実施の形態６に係る半導体スイッチ装置について説明する。この半導体スイッチ装置では、上記の実施の形態に記載の半導体スイッチ素子のチップが列をなして配置され、並列接続され、全体として一つのスイッチとして動作する。それぞれのチップのゲート端子と共通ゲート配線との間には、抵抗素子が配設されている。これによって、並列接続されたチップ間に生じる発振を抑制することができる。また、上記の半導体スイッチ素子を用いることでチップ内の発振を抑制でき、チップ間に生じる発振も抑制できる。
【００２１】
なお、上記の並列接続する半導体スイッチ素子には、上記実施の形態１から５のいずれの半導体スイッチ素子を用いてもよい。
【００２２】
【発明の効果】
本発明に係る半導体スイッチ素子によれば、単一チップ上でそれぞれのセルのゲート電極と共通ゲート配線との間に個別にゲート抵抗を設けたことにより、単一チップ上での並列接続されたセル間に生じる発振を抑制でき、チップを複数並列接続した場合にも有効に全体の発振を抑制できる。
【００２３】
また、本発明に係る半導体スイッチ素子によれば、それぞれのセルのゲート電極と２本の共通ゲート配線との間に個別にゲート抵抗を配置することにより、ゲート抵抗の均一化を容易に行うことができる。
【００２４】
本発明に係る半導体スイッチ素子によれば、それぞれのセルごとではなく、複数のセルを含む群ごとにゲート抵抗を設けることによってゲート抵抗の数を少なくすることができる。また、製造時にはゲート抵抗の挿入箇所を少なくできるので、製造工程を簡略化できる。
【００２５】
また、本発明に係る半導体スイッチ素子によれば、第１共通ゲート配線を互いに隣接する群のそれぞれのセルで共有できるので、半導体スイッチ素子をコンパクトにすることができる。
【００２６】
さらに、本発明に係る半導体スイッチ素子によれば、２本の第２共通ゲート配線を備えており、この２本の第２共通ゲート配線は、各々、それぞれの第１共通ゲート配線と個別にゲート抵抗を介して接続されている。これによってゲート抵抗の均一化を容易に行うことができる。
【００２７】
本発明に係る半導体スイッチ装置によれば、上記半導体スイッチ素子を並列接続されており、全体として一つのスイッチとして動作する。このスイッチ装置では、該半導体スイッチ素子のゲート端子と共通ゲート配線との間に抵抗素子が配設されている。これによって並列接続されたチップ間に生じる発振を抑制することができる。また、上記半導体スイッチ素子を用いることにより、チップ内の発振を抑制するとともに、チップ間の発振も抑制できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体スイッチ素子のゲート配線の構成を示す平面図である。
【図２】本発明の実施の形態１に係る半導体スイッチ素子の回路図である。
【図３】本発明の実施の形態２に係る半導体スイッチ素子のゲート配線の構成を示す平面図である。
【図４】本発明の実施の形態３に係る半導体スイッチ素子のゲート配線の構成を示す平面図である。
【図５】本発明の実施の形態４に係る半導体スイッチ素子のゲート配線の構成を示す平面図である。
【図６】本発明の実施の形態５に係る半導体スイッチ素子のゲート配線の構成を示す平面図である。
【符号の説明】
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、１ｇ、１ｈ、１ｉ、１ｊ、１ｋ、１ｌ　セル、２、２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ、２ｇ、２ｈ、２ｉ、２ｊ、２ｋ、２ｌ　ゲート電極、３、３ａ、３ｂ、３ｃ、３ｄ　（第１）共通ゲート配線、４、４ａ、４ｂ　第２共通ゲート配線、５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｇ、５ｈ　ゲート抵抗、６ａ、６ｂ、６ｃ　群、１０、１０ａ、１０ｂ、１０ｃ、１０ｄ　半導体スイッチ素子

Claims (6)

1. 単一チップ上に列をなして配置され、並列接続された複数のセルを備え、全体として一つのスイッチとして動作する半導体スイッチ素子であって、
   前記各セルのゲート電極と個別にゲート抵抗を介して電気的に接続されている共通ゲート配線を備えることを特徴とする半導体スイッチ素子。
2. 前記共通ゲート配線は、前記複数のセルのゲート電極を挟んで互いに平行に配置された２本の共通ゲート配線からなり、
   前記２本の共通ゲート配線は、各々、前記各セルのゲート電極と個別にゲート抵抗を介して接続されていることを特徴とする請求項１に記載の半導体スイッチ素子。
3. 単一チップ上に第１の方向に列をなして配置され、並列接続された複数のセルを含む群が前記第１の方向と直交する第２の方向に列をなして配置された複数の群を備え、全体として一つのスイッチとして動作する半導体スイッチ素子であって、
   互いに隣接する一対の群の間に前記第１の方向に平行に延在して配置され、前記一対の群のうち少なくとも一方の群のそれぞれのセルのゲート電極と接続されている複数の第１共通ゲート配線と、
   前記第２の方向に平行に延在して配置され、それぞれの前記第１共通ゲート配線と個別にゲート抵抗を介して接続されている第２共通ゲート配線と
   を備えることを特徴とする半導体スイッチ素子。
4. 前記第１共通ゲート配線は、前記第１共通ゲート配線を挟む前記一対の群のそれぞれのセルのゲート電極と接続されていることを特徴とする請求項３に記載の半導体スイッチ素子。
5. 前記第２共通ゲート配線は、前記複数の群を挟んで前記第２の方向に平行に延在して配置された２本の第２共通ゲート配線からなり、
   前記２本の第２共通ゲート配線は、各々、それぞれの前記第１共通ゲート配線と個別にゲート抵抗を介して接続されていることを特徴とする請求項３又は４に記載の半導体スイッチ素子。
6. 請求項１から５のいずれか一項に記載の前記半導体スイッチ素子が列をなして配置され、並列接続された複数の半導体スイッチ素子を備え、全体として一つのスイッチとして動作する半導体スイッチ装置であって、
   それぞれの前記半導体スイッチ素子のゲート端子と個別に抵抗素子を介して接続された共通ゲート配線を備えることを特徴とする半導体スイッチ装置。

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