JPWO2005036645A1 - トランジスタ集積回路装置及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 60
- 239000002184 metal Substances 0.000 claims abstract description 57
- 229910052751 metal Inorganic materials 0.000 claims abstract description 57
- 239000003990 capacitor Substances 0.000 claims abstract description 53
- 239000004065 semiconductor Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 17
- 238000000034 method Methods 0.000 abstract description 24
- 230000006378 damage Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 14
- 230000010354 integration Effects 0.000 description 12
- 240000004050 Pentaglottis sempervirens Species 0.000 description 8
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 7
- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical compound [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 description 6
- 229910001120 nichrome Inorganic materials 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
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- H01—ELECTRIC ELEMENTS
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
熱暴走に起因する素子破壊を回避しつつ、回路の集積面積の縮小を実現させたトランジスタ集積回路装置及びその製造方法を提供する。カット容量（１３）は、１層に配線用金属で形成される上部電極と、２層に配線用金属で形成される下部電極とで形成される。バイアス抵抗（１２）は、カット容量（１３）の下部電極と同じ配線用金属で形成される。このバイアス抵抗（１２）は、配線用金属を薄膜化させてシート抵抗として機能させることで形成され、その抵抗値は、配線用金属の厚みや幅によって自由に設定することができる。
Description
本発明は、トランジスタ集積回路装置及びその製造方法に関し、より特定的には、トランジスタ、抵抗及び容量等から構成される回路を半導体基板上に集積させた装置（半導体チップ等）、及びその集積回路の製造方法に関する。
周知のように、高周波信号を扱うパワートランジスタの回路は、高周波特性を確保するため、複数のトランジスタ（例えば、ヘテロ接合バイポーラトランジスタ）が並列接続された構成が用いられる（図８）。図８において、各トランジスタ１０１のベースには、共通のバイアス抵抗１０２を介して直流電圧（バイアス電圧）が印加されると共に、共通のカット容量１０３を介して高周波信号が入力される。各トランジスタ１０１のエミッタは、それぞれ接地されており、各トランジスタ１０１からの出力信号は、共通接続されたコレクタから出力される。
この図８に示した回路は、各素子の動作がばらつきなく均一であると仮定した場合の理想回路である。しかし、現実的には、素子間に特性ばらつき等があるため動作が均一化しない。このため、この回路では、動作時の発熱量が多くなって熱暴走するトランジスタが発生し、このトランジスタのベース電流が増大して素子破壊に至る現象を引き起こす恐れがある、という問題が残る。
このような問題を解決するために、トランジスタ１０１のベースに保護抵抗１０４を挿入してベース電流の増大を防止する手法が考えられる（図９）。しかし、この手法の場合、保護抵抗１０４によって回路利得が低下してしまうことになり、パワートランジスタ回路には不向きである。そこで、トランジスタ回路をセル化する手法が、米国特許第５６０８３５３号（特許文献１）、米国特許第５６２９６４８号（特許文献２）及び特開２００１−１９６８６５号（特許文献３）等で提案されている。これらの特許文献に開示されている回路は、トランジスタ１０１、バイアス抵抗１０２及びカット容量１０３からなるトランジスタ回路（点線部分）をセル化し、このセルを並列接続させた構成である（図１０）。このバイアス抵抗１０２及びカット容量１０３を各トランジスタ１０１に個々に持たせる構成によって、これらの特許文献の回路は、熱暴走時のベース電流の増大を防止している。
上記特許文献１〜特許文献３のセル化されたトランジスタ回路を半導体基板上に集積化する場合、例えば図１１に示す鳥瞰図及び側面図のような素子配置が考えられる。図１１において、カット容量１０３は、１層に配線用金属（Ａｕ）で形成される上部電極と、２層に配線用金属（Ａｕ）で形成される下部電極とで形成される。バイアス抵抗１０２は、シート抵抗５０Ω〜１００Ω程度を有する抵抗用金属（ＮｉＣｒやＴａＮ等）で形成される。ところが、この抵抗用金属はストレスに弱いため、配線用金属等と積層させることができない。このため、従来の集積回路製造技術では、図１１のようにバイアス抵抗１０２だけのスペースが必要となり、１セルあたりの集積面積が大きくなるという問題がある。この問題は、パワートランジスタのようにセルを数多く並列接続させる必要がある回路ほど、顕著になる（図１２）。
この図８に示した回路は、各素子の動作がばらつきなく均一であると仮定した場合の理想回路である。しかし、現実的には、素子間に特性ばらつき等があるため動作が均一化しない。このため、この回路では、動作時の発熱量が多くなって熱暴走するトランジスタが発生し、このトランジスタのベース電流が増大して素子破壊に至る現象を引き起こす恐れがある、という問題が残る。
このような問題を解決するために、トランジスタ１０１のベースに保護抵抗１０４を挿入してベース電流の増大を防止する手法が考えられる（図９）。しかし、この手法の場合、保護抵抗１０４によって回路利得が低下してしまうことになり、パワートランジスタ回路には不向きである。そこで、トランジスタ回路をセル化する手法が、米国特許第５６０８３５３号（特許文献１）、米国特許第５６２９６４８号（特許文献２）及び特開２００１−１９６８６５号（特許文献３）等で提案されている。これらの特許文献に開示されている回路は、トランジスタ１０１、バイアス抵抗１０２及びカット容量１０３からなるトランジスタ回路（点線部分）をセル化し、このセルを並列接続させた構成である（図１０）。このバイアス抵抗１０２及びカット容量１０３を各トランジスタ１０１に個々に持たせる構成によって、これらの特許文献の回路は、熱暴走時のベース電流の増大を防止している。
上記特許文献１〜特許文献３のセル化されたトランジスタ回路を半導体基板上に集積化する場合、例えば図１１に示す鳥瞰図及び側面図のような素子配置が考えられる。図１１において、カット容量１０３は、１層に配線用金属（Ａｕ）で形成される上部電極と、２層に配線用金属（Ａｕ）で形成される下部電極とで形成される。バイアス抵抗１０２は、シート抵抗５０Ω〜１００Ω程度を有する抵抗用金属（ＮｉＣｒやＴａＮ等）で形成される。ところが、この抵抗用金属はストレスに弱いため、配線用金属等と積層させることができない。このため、従来の集積回路製造技術では、図１１のようにバイアス抵抗１０２だけのスペースが必要となり、１セルあたりの集積面積が大きくなるという問題がある。この問題は、パワートランジスタのようにセルを数多く並列接続させる必要がある回路ほど、顕著になる（図１２）。
それ故に、本発明の目的は、特徴的な抵抗の形成手法を用いて、熱暴走に起因する素子破壊を回避しつつ、回路の集積面積の縮小を実現させたトランジスタ集積回路装置及びその製造方法を提供することである。
本発明は、上記目的を達成させるため、半導体基板上に回路が集積されたトランジスタ集積回路装置に、以下の特徴を備えている。
本発明の特徴は、半導体基板上に集積された回路のうち、特に少なくとも１つのトランジスタと、一方の電極に信号が入力され、他方の電極が少なくとも１つのトランジスタのベース端子に接続される容量と、一方の端子に直流電圧が印加され、他方の端子が少なくとも１つのトランジスタのベース端子に接続される抵抗とで構成される回路について、シート抵抗５０Ω〜１００Ω程度を有する抵抗用金属（ＮｉＣｒやＴａＮ等）ではなく、通常は多層の素子間を接続するための配線用金属を薄膜化して抵抗を形成していることにある。
この場合、抵抗が、容量の他方の電極と同じ配線用金属を用いて、他方の電極と一体形成されていることが好ましい。また、抵抗が、直流電圧を供給する配線と積層して形成されていることが好ましい。さらに、回路は、２〜５つのトランジスタに対して１つの抵抗及び１つの容量が設けられた構成としてもよい。ここで、１つのトランジスタの定義を明確にしておく。バイポーラトランジスタにおける高周波性能は、ベース−コレクタ間容量が小さい程向上する。このため、一般的に、コレクタ領域に挟まれるベース領域を極力小さくすることによって、ベース−コレクタ間容量を小さくしている。よって、パワートランジスタでは、この小面積のベース領域をコレクタ領域が挟むことによって規定される単位セルを、並列接続して各セルの出力を合成する。以上により、２つのコレクタ電極に１つのベース領域が挟まれている場合、その領域を１つのトランジスタとして数えることとする。
これらの特徴を備えたトランジスタ集積回路装置は、抵抗を配線用金属を薄膜化して形成する集積回路の製造方法、抵抗を容量の他方の電極と同じ配線用金属を用いて同一製造工程において他方の電極と一体形成する集積回路の製造方法、及び抵抗を直流電圧を供給する配線と積層して形成する集積回路の製造方法によって実現される。
上述したように、本発明によれば、配線用金属を薄膜化させて抵抗に利用するため、熱暴走に起因する素子破壊を回避できると共に、回路の集積面積を縮小させることができる。また、２〜５つのトランジスタ毎に１つの抵抗及び１つの容量を配置させた回路を採用することにより、さらに回路の集積面積を縮小できると共に、回路特性の安定化や放熱特性の向上も期待できる。さらに、トランジスタ集積回路装置の製造方法によれば、従来よりも製造工程を少なくすることができる。
本発明は、上記目的を達成させるため、半導体基板上に回路が集積されたトランジスタ集積回路装置に、以下の特徴を備えている。
本発明の特徴は、半導体基板上に集積された回路のうち、特に少なくとも１つのトランジスタと、一方の電極に信号が入力され、他方の電極が少なくとも１つのトランジスタのベース端子に接続される容量と、一方の端子に直流電圧が印加され、他方の端子が少なくとも１つのトランジスタのベース端子に接続される抵抗とで構成される回路について、シート抵抗５０Ω〜１００Ω程度を有する抵抗用金属（ＮｉＣｒやＴａＮ等）ではなく、通常は多層の素子間を接続するための配線用金属を薄膜化して抵抗を形成していることにある。
この場合、抵抗が、容量の他方の電極と同じ配線用金属を用いて、他方の電極と一体形成されていることが好ましい。また、抵抗が、直流電圧を供給する配線と積層して形成されていることが好ましい。さらに、回路は、２〜５つのトランジスタに対して１つの抵抗及び１つの容量が設けられた構成としてもよい。ここで、１つのトランジスタの定義を明確にしておく。バイポーラトランジスタにおける高周波性能は、ベース−コレクタ間容量が小さい程向上する。このため、一般的に、コレクタ領域に挟まれるベース領域を極力小さくすることによって、ベース−コレクタ間容量を小さくしている。よって、パワートランジスタでは、この小面積のベース領域をコレクタ領域が挟むことによって規定される単位セルを、並列接続して各セルの出力を合成する。以上により、２つのコレクタ電極に１つのベース領域が挟まれている場合、その領域を１つのトランジスタとして数えることとする。
これらの特徴を備えたトランジスタ集積回路装置は、抵抗を配線用金属を薄膜化して形成する集積回路の製造方法、抵抗を容量の他方の電極と同じ配線用金属を用いて同一製造工程において他方の電極と一体形成する集積回路の製造方法、及び抵抗を直流電圧を供給する配線と積層して形成する集積回路の製造方法によって実現される。
上述したように、本発明によれば、配線用金属を薄膜化させて抵抗に利用するため、熱暴走に起因する素子破壊を回避できると共に、回路の集積面積を縮小させることができる。また、２〜５つのトランジスタ毎に１つの抵抗及び１つの容量を配置させた回路を採用することにより、さらに回路の集積面積を縮小できると共に、回路特性の安定化や放熱特性の向上も期待できる。さらに、トランジスタ集積回路装置の製造方法によれば、従来よりも製造工程を少なくすることができる。
図１は、トランジスタ、バイアス抵抗及びカット容量から構成されるトランジスタ回路の例である。
図２は、図１のトランジスタ回路を集積した、本発明の一実施形態に係るトランジスタ集積回路装置の図である。
図３は、本発明の一実施形態に係るトランジスタ集積回路装置によって集積面積が縮小されることを説明する図である。
図４は、１セル当たりトランジスタ数と破壊ＶＳＷＲとの関係を示す図である。
図５は、本発明の一実施形態に係るトランジスタ集積回路装置によって集積面積が縮小されることを説明する他の図である。
図６は、本発明の一実施形態に係るトランジスタ集積回路の製造方法を説明する図である。
図７は、従来のトランジスタ集積回路の製造方法を説明する図である。
図８は、従来の高周波信号を扱うパワートランジスタ回路の一例を示す図である。
図９は、従来の高周波信号を扱うパワートランジスタ回路の他の一例を示す図である。
図１０は、従来の高周波信号を扱うパワートランジスタ回路の他の一例を示す図である。
図１１は、図１０のトランジスタ回路を集積した半導体基板の図である。
図１２は、図１１の集積回路を複数並列接続させたパワートランジスタ回路の一例を示す図である。
図２は、図１のトランジスタ回路を集積した、本発明の一実施形態に係るトランジスタ集積回路装置の図である。
図３は、本発明の一実施形態に係るトランジスタ集積回路装置によって集積面積が縮小されることを説明する図である。
図４は、１セル当たりトランジスタ数と破壊ＶＳＷＲとの関係を示す図である。
図５は、本発明の一実施形態に係るトランジスタ集積回路装置によって集積面積が縮小されることを説明する他の図である。
図６は、本発明の一実施形態に係るトランジスタ集積回路の製造方法を説明する図である。
図７は、従来のトランジスタ集積回路の製造方法を説明する図である。
図８は、従来の高周波信号を扱うパワートランジスタ回路の一例を示す図である。
図９は、従来の高周波信号を扱うパワートランジスタ回路の他の一例を示す図である。
図１０は、従来の高周波信号を扱うパワートランジスタ回路の他の一例を示す図である。
図１１は、図１０のトランジスタ回路を集積した半導体基板の図である。
図１２は、図１１の集積回路を複数並列接続させたパワートランジスタ回路の一例を示す図である。
以下、上記背景技術で述べたトランジスタ１１、バイアス抵抗１２及びカット容量１３から構成されるトランジスタ回路（図１）を半導体基板上に集積する例を挙げて、本発明の最良の実施形態を説明する。
図２は、図１のトランジスタ回路を集積した、本発明の一実施形態に係るトランジスタ集積回路装置の鳥瞰図及び側面図を示す。図２において、カット容量１３は、１層に配線用金属（Ａｕ）で形成される上部電極と、２層に配線用金属（Ａｕ）で形成される下部電極とで形成される。バイアス抵抗１２は、カット容量１３の下部電極と同じ配線用金属で形成される。このバイアス抵抗１２は、配線用金属を薄膜化させてシート抵抗として機能させることで形成され、その抵抗値は、配線用金属の厚みや幅によって自由に設定することができる。なお、図２の例では、バイアス抵抗１２をカット容量１３の下部電極層側に形成しているが、上部電極層側に同じ配線用金属を用いて形成してもよい。
本発明の特徴は、このように配線用金属を薄膜化させてバイアス抵抗１２を形成することにある。この特徴により、従来の抵抗用金属（ＮｉＣｒやＴａＮ等）のように、バイアス抵抗へのストレスを考慮する必要がなくなり、ＤＣを供給する配線等の配線用金属とバイアス抵抗１２とを積層させる構造が可能となる（図２）。この構造によって、バイアス抵抗だけのスペースが不要となり、１セルあたりの集積面積が小さくなるという効果を発揮する。この効果は、パワートランジスタのようにセルを数多く並列接続させる必要がある回路ほど顕著になる（図３）。図３でわかるように、本発明によれば、従来の集積面積に比べて、縦サイズ及び横サイズの両方が短くなるので、小さな集積面積で回路を構成することができる。
ところで、上記背景技術でも述べたが、素子間に特性ばらつき等に起因する熱暴走現象の対策としては、バイアス抵抗１２及びカット容量１３を各トランジスタ１１に個々に持たせる構成が最も好ましい。しかし、発明者は、図４に示されるように、１セル内に含められるトランジスタ１１が５つまでなら、熱暴走による素子破壊の耐性が変化しないことを、実験によって確認している。
このようなことから、本発明のバイアス抵抗１２の形成手法を用いて、複数のトランジスタ１１毎に（図５の例では４つ）、１つのバイアス抵抗１２及び１つのカット容量１３を持たせるセル構造を採用してもよい。このセル構造にすることで、縦サイズがさらに短くなり、より小さい集積面積で回路を構成することができる。また、このセル構造により、半導体基板上に形成するカット容量１３及びバイアス抵抗１２の数を減らせるので、素子間のばらつきが少なくなって安定した回路特性を得ることができる。
また、バイアス抵抗１２の値は、ｎ個のトランジスタ１１に対して共通のバイアス抵抗１２を１つだけ設ける場合、ｎ個のトランジスタ１１のそれぞれにバイアス抵抗１２を合計ｎ個設ける場合のｎ分の１で済む。逆の表現をするなら、唯一のバイアス抵抗１２を形成すれば、ｎ個のトランジスタ１１には、ｎ倍のバイアス抵抗値がそれぞれ与えられることになる。よって、バイアス抵抗１２を形成する配線用金属のシート抵抗値がたとえ数Ω以下と小さくても、配線用金属の幅に対する長さの比を大きくすることなく容易に要求されるバイアス抵抗値を実現できるという利点がある。
次に、上述した構造のトランジスタ回路が、集積面積の縮小のほかに製造工程を簡素化できることを説明する。図６は、本発明の一実施形態に係るトランジスタ集積回路の製造方法を説明する鳥瞰図及び側面図である。図７は、従来のトランジスタ集積回路の製造方法を説明する鳥瞰図及び側面図である。
まず、本発明及び従来の製造工程共に、トランジスタの形成が行われる（図６中の（ａ）、図７中の（ａ））。次に、従来の製造工程では、抵抗用金属によって抵抗が形成される（図７中の（ｂ））。次に、本発明及び従来の製造工程共に、容量の下部電極及び１層配線が形成される（図６中の（ｂ）、図７中の（ｃ））。本発明では、この製造工程において抵抗が同時に形成される。次に、本発明及び従来の製造工程共に、容量の誘電体が形成される（図６中の（ｃ）、図７中の（ｄ））。最後に、本発明及び従来の製造工程共に、容量の上部電極及び２層配線が形成される（図６中の（ｄ）、図７中の（ｅ））。このように、本発明の製造工程の方が従来の製造工程よりも１工程少なくて済む。
以上のように、本発明の一実施形態に係るトランジスタ集積回路装置によれば、配線用金属を薄膜化させて抵抗に利用するため、熱暴走に起因する素子破壊を回避できると共に、回路の集積面積を縮小させることができる。また、複数（２〜５つが好ましい）のトランジスタ毎に１つの抵抗及び容量を配置させたセル構造を採用することにより、さらに回路の集積面積を縮小できると共に、回路特性の安定化や放熱特性の向上も期待できる。さらに、本発明の一実施形態に係るトランジスタ集積回路装置の製造方法によれば、従来よりも製造工程を少なくすることができる。
図２は、図１のトランジスタ回路を集積した、本発明の一実施形態に係るトランジスタ集積回路装置の鳥瞰図及び側面図を示す。図２において、カット容量１３は、１層に配線用金属（Ａｕ）で形成される上部電極と、２層に配線用金属（Ａｕ）で形成される下部電極とで形成される。バイアス抵抗１２は、カット容量１３の下部電極と同じ配線用金属で形成される。このバイアス抵抗１２は、配線用金属を薄膜化させてシート抵抗として機能させることで形成され、その抵抗値は、配線用金属の厚みや幅によって自由に設定することができる。なお、図２の例では、バイアス抵抗１２をカット容量１３の下部電極層側に形成しているが、上部電極層側に同じ配線用金属を用いて形成してもよい。
本発明の特徴は、このように配線用金属を薄膜化させてバイアス抵抗１２を形成することにある。この特徴により、従来の抵抗用金属（ＮｉＣｒやＴａＮ等）のように、バイアス抵抗へのストレスを考慮する必要がなくなり、ＤＣを供給する配線等の配線用金属とバイアス抵抗１２とを積層させる構造が可能となる（図２）。この構造によって、バイアス抵抗だけのスペースが不要となり、１セルあたりの集積面積が小さくなるという効果を発揮する。この効果は、パワートランジスタのようにセルを数多く並列接続させる必要がある回路ほど顕著になる（図３）。図３でわかるように、本発明によれば、従来の集積面積に比べて、縦サイズ及び横サイズの両方が短くなるので、小さな集積面積で回路を構成することができる。
ところで、上記背景技術でも述べたが、素子間に特性ばらつき等に起因する熱暴走現象の対策としては、バイアス抵抗１２及びカット容量１３を各トランジスタ１１に個々に持たせる構成が最も好ましい。しかし、発明者は、図４に示されるように、１セル内に含められるトランジスタ１１が５つまでなら、熱暴走による素子破壊の耐性が変化しないことを、実験によって確認している。
このようなことから、本発明のバイアス抵抗１２の形成手法を用いて、複数のトランジスタ１１毎に（図５の例では４つ）、１つのバイアス抵抗１２及び１つのカット容量１３を持たせるセル構造を採用してもよい。このセル構造にすることで、縦サイズがさらに短くなり、より小さい集積面積で回路を構成することができる。また、このセル構造により、半導体基板上に形成するカット容量１３及びバイアス抵抗１２の数を減らせるので、素子間のばらつきが少なくなって安定した回路特性を得ることができる。
また、バイアス抵抗１２の値は、ｎ個のトランジスタ１１に対して共通のバイアス抵抗１２を１つだけ設ける場合、ｎ個のトランジスタ１１のそれぞれにバイアス抵抗１２を合計ｎ個設ける場合のｎ分の１で済む。逆の表現をするなら、唯一のバイアス抵抗１２を形成すれば、ｎ個のトランジスタ１１には、ｎ倍のバイアス抵抗値がそれぞれ与えられることになる。よって、バイアス抵抗１２を形成する配線用金属のシート抵抗値がたとえ数Ω以下と小さくても、配線用金属の幅に対する長さの比を大きくすることなく容易に要求されるバイアス抵抗値を実現できるという利点がある。
次に、上述した構造のトランジスタ回路が、集積面積の縮小のほかに製造工程を簡素化できることを説明する。図６は、本発明の一実施形態に係るトランジスタ集積回路の製造方法を説明する鳥瞰図及び側面図である。図７は、従来のトランジスタ集積回路の製造方法を説明する鳥瞰図及び側面図である。
まず、本発明及び従来の製造工程共に、トランジスタの形成が行われる（図６中の（ａ）、図７中の（ａ））。次に、従来の製造工程では、抵抗用金属によって抵抗が形成される（図７中の（ｂ））。次に、本発明及び従来の製造工程共に、容量の下部電極及び１層配線が形成される（図６中の（ｂ）、図７中の（ｃ））。本発明では、この製造工程において抵抗が同時に形成される。次に、本発明及び従来の製造工程共に、容量の誘電体が形成される（図６中の（ｃ）、図７中の（ｄ））。最後に、本発明及び従来の製造工程共に、容量の上部電極及び２層配線が形成される（図６中の（ｄ）、図７中の（ｅ））。このように、本発明の製造工程の方が従来の製造工程よりも１工程少なくて済む。
以上のように、本発明の一実施形態に係るトランジスタ集積回路装置によれば、配線用金属を薄膜化させて抵抗に利用するため、熱暴走に起因する素子破壊を回避できると共に、回路の集積面積を縮小させることができる。また、複数（２〜５つが好ましい）のトランジスタ毎に１つの抵抗及び容量を配置させたセル構造を採用することにより、さらに回路の集積面積を縮小できると共に、回路特性の安定化や放熱特性の向上も期待できる。さらに、本発明の一実施形態に係るトランジスタ集積回路装置の製造方法によれば、従来よりも製造工程を少なくすることができる。
本発明のトランジスタ集積回路装置及びその製造方法は、高周波信号を扱うパワートランジスタの回路等に利用可能であり、特に熱暴走に起因する素子破壊を回避しつつ、回路の集積面積を縮小させたい場合等に有用である。
本発明は、トランジスタ集積回路装置及びその製造方法に関し、より特定的には、トランジスタ、抵抗及び容量等から構成される回路を半導体基板上に集積させた装置（半導体チップ等）、及びその集積回路の製造方法に関する。
周知のように、高周波信号を扱うパワートランジスタの回路は、高周波特性を確保するため、複数のトランジスタ（例えば、ヘテロ接合バイポーラトランジスタ）が並列接続された構成が用いられる（図８）。図８において、各トランジスタ１０１のベースには、共通のバイアス抵抗１０２を介して直流電圧（バイアス電圧）が印加されると共に、共通のカット容量１０３を介して高周波信号が入力される。各トランジスタ１０１のエミッタは、それぞれ接地されており、各トランジスタ１０１からの出力信号は、共通接続されたコレクタから出力される。
この図８に示した回路は、各素子の動作がばらつきなく均一であると仮定した場合の理想回路である。しかし、現実的には、素子間に特性ばらつき等があるため動作が均一化しない。このため、この回路では、動作時の発熱量が多くなって熱暴走するトランジスタが発生し、このトランジスタのベース電流が増大して素子破壊に至る現象を引き起こす恐れがある、という問題が残る。
このような問題を解決するために、トランジスタ１０１のベースに保護抵抗１０４を挿入してベース電流の増大を防止する手法が考えられる（図９）。しかし、この手法の場合、保護抵抗１０４によって回路利得が低下してしまうことになり、パワートランジスタ回路には不向きである。そこで、トランジスタ回路をセル化する手法が、特許文献１〜特許文献３等で提案されている。これらの特許文献に開示されている回路は、トランジスタ１０１、バイアス抵抗１０２及びカット容量１０３からなるトランジスタ回路（点線部分）をセル化し、このセルを並列接続させた構成である（図１０）。このバイアス抵抗１０２及びカット容量１０３を各トランジスタ１０１に個々に持たせる構成によって、これらの特許文献の回路は、熱暴走時のベース電流の増大を防止している。
米国特許第５６０８３５３号明細書
米国特許第５６２９６４８号明細書
特開２００１−１９６８６５号公報
上記特許文献１〜特許文献３のセル化されたトランジスタ回路を半導体基板上に集積化する場合、例えば図１１に示す鳥瞰図及び側面図のような素子配置が考えられる。図１１において、カット容量１０３は、１層に配線用金属（Ａｕ）で形成される上部電極１０３ａと、２層に配線用金属（Ａｕ）で形成される下部電極１０３ｂとで形成される。バイアス抵抗１０２は、シート抵抗５０Ω〜１００Ω程度を有する抵抗用金属（ＮｉＣｒやＴａＮ等）で形成される。ところが、この抵抗用金属はストレスに弱いため、配線用金属等と積層させることができない。このため、従来の集積回路製造技術では、図１１のようにバイアス抵抗１０２だけのスペースが必要となり、１セルあたりの集積面積が大きくなるという問題がある。この問題は、パワートランジスタのようにセルを数多く並列接続させる必要がある回路ほど、顕著になる（図１２）。
それ故に、本発明の目的は、特徴的な抵抗の形成手法を用いて、熱暴走に起因する素子破壊を回避しつつ、回路の集積面積の縮小を実現させたトランジスタ集積回路装置及びその製造方法を提供することである。
本発明は、上記目的を達成させるため、半導体基板上に回路が集積されたトランジスタ集積回路装置に、以下の特徴を備えている。
本発明の特徴は、半導体基板上に集積された回路のうち、特に少なくとも１つのトランジスタと、一方の電極に信号が入力され、他方の電極が少なくとも１つのトランジスタのベース端子に接続される容量と、一方の端子に直流電圧が印加され、他方の端子が少なくとも１つのトランジスタのベース端子に接続される抵抗とで構成される回路について、シート抵抗５０Ω〜１００Ω程度を有する抵抗用金属（ＮｉＣｒやＴａＮ等）ではなく、通常は多層の素子間を接続するための配線用金属を薄膜化して抵抗を形成していることにある。
本発明の特徴は、半導体基板上に集積された回路のうち、特に少なくとも１つのトランジスタと、一方の電極に信号が入力され、他方の電極が少なくとも１つのトランジスタのベース端子に接続される容量と、一方の端子に直流電圧が印加され、他方の端子が少なくとも１つのトランジスタのベース端子に接続される抵抗とで構成される回路について、シート抵抗５０Ω〜１００Ω程度を有する抵抗用金属（ＮｉＣｒやＴａＮ等）ではなく、通常は多層の素子間を接続するための配線用金属を薄膜化して抵抗を形成していることにある。
この場合、抵抗が、容量の他方の電極と同じ配線用金属を用いて、他方の電極と一体形成されていることが好ましい。また、抵抗が、直流電圧を供給する配線と積層して形成されていることが好ましい。さらに、回路は、２〜５つのトランジスタに対して１つの抵抗及び１つの容量が設けられた構成としてもよい。ここで、１つのトランジスタの定義を明確にしておく。バイポーラトランジスタにおける高周波性能は、ベース−コレクタ間容量が小さい程向上する。このため、一般的に、コレクタ領域に挟まれるベース領域を極力小さくすることによって、ベース−コレクタ間容量を小さくしている。よって、パワートランジスタでは、この小面積のベース領域をコレクタ領域が挟むことによって規定される単位セルを、並列接続して各セルの出力を合成する。以上により、２つのコレクタ電極Ｃに１つのベース領域が挟まれている場合、その領域を１つのトランジスタとして数えることとする。
これらの特徴を備えたトランジスタ集積回路装置は、抵抗を配線用金属を薄膜化して形成する集積回路の製造方法、抵抗を容量の他方の電極と同じ配線用金属を用いて同一製造工程において他方の電極と一体形成する集積回路の製造方法、及び抵抗を直流電圧を供給する配線と積層して形成する集積回路の製造方法によって実現される。
上述したように、本発明によれば、配線用金属を薄膜化させて抵抗に利用するため、熱暴走に起因する素子破壊を回避できると共に、回路の集積面積を縮小させることができる。また、２〜５つのトランジスタ毎に１つの抵抗及び１つの容量を配置させた回路を採用することにより、さらに回路の集積面積を縮小できると共に、回路特性の安定化や放熱特性の向上も期待できる。さらに、トランジスタ集積回路装置の製造方法によれば、従来よりも製造工程を少なくすることができる。
以下、上記背景技術で述べたトランジスタ１１、バイアス抵抗１２及びカット容量１３から構成されるトランジスタ回路（図１）を半導体基板Ｆ上に集積する例を挙げて、本発明の最良の実施形態を説明する。
図２は、図１のトランジスタ回路を集積した、本発明の一実施形態に係るトランジスタ集積回路装置の鳥瞰図及び側面図を示す。図２において、カット容量１３は、１層に配線用金属（Ａｕ）で形成される上部電極１３ａと、２層に配線用金属（Ａｕ）で形成される下部電極１３ｂとで形成される。バイアス抵抗１２は、カット容量１３の下部電極１３ｂと同じ配線用金属で形成される。このバイアス抵抗１２は、配線用金属を薄膜化させてシート抵抗として機能させることで形成され、その抵抗値は、配線用金属の厚みや幅によって自由に設定することができる。なお、図２の例では、バイアス抵抗１２をカット容量１３の下部電極層側に形成しているが、上部電極層側に同じ配線用金属を用いて形成してもよい。
本発明の特徴は、このように配線用金属を薄膜化させてバイアス抵抗１２を形成することにある。この特徴により、従来の抵抗用金属（ＮｉＣｒやＴａＮ等）のように、バイアス抵抗へのストレスを考慮する必要がなくなり、ＤＣを供給する配線等の配線用金属とバイアス抵抗１２とを積層させる構造が可能となる（図２）。この構造によって、バイアス抵抗だけのスペースが不要となり、１セルあたりの集積面積が小さくなるという効果を発揮する。この効果は、パワートランジスタのようにセルを数多く並列接続させる必要がある回路ほど顕著になる（図３）。図３でわかるように、本発明によれば、従来の集積面積に比べて、縦サイズ及び横サイズの両方が短くなるので、小さな集積面積で回路を構成することができる。
ところで、上記背景技術でも述べたが、素子間に特性ばらつき等に起因する熱暴走現象の対策としては、バイアス抵抗１２及びカット容量１３を各トランジスタ１１に個々に持たせる構成が最も好ましい。しかし、発明者は、図４に示されるように、１セル内に含められるトランジスタ１１が５つまでなら、熱暴走による素子破壊の耐性が変化しないことを、実験によって確認している。
このようなことから、本発明のバイアス抵抗１２の形成手法を用いて、複数のトランジスタ１１毎に（図５の例では４つ）、１つのバイアス抵抗１２及び１つのカット容量１３を持たせるセル構造を採用してもよい。このセル構造にすることで、縦サイズがさらに短くなり、より小さい集積面積で回路を構成することができる。また、このセル構造により、半導体基板Ｆ上に形成するカット容量１３及びバイアス抵抗１２の数を減らせるので、素子間のばらつきが少なくなって安定した回路特性を得ることができる。
また、バイアス抵抗１２の値は、ｎ個のトランジスタ１１に対して共通のバイアス抵抗１２を１つだけ設ける場合、ｎ個のトランジスタ１１のそれぞれにバイアス抵抗１２を合計ｎ個設ける場合のｎ分の１で済む。逆の表現をするなら、唯一のバイアス抵抗１２を形成すれば、ｎ個のトランジスタ１１には、ｎ倍のバイアス抵抗値がそれぞれ与えられることになる。よって、バイアス抵抗１２を形成する配線用金属のシート抵抗値がたとえ数Ω以下と小さくても、配線用金属の幅に対する長さの比を大きくすることなく容易に要求されるバイアス抵抗値を実現できるという利点がある。
次に、上述した構造のトランジスタ回路が、集積面積の縮小のほかに製造工程を簡素化できることを説明する。図６は、本発明の一実施形態に係るトランジスタ集積回路の製造方法を説明する鳥瞰図及び側面図である。図７は、従来のトランジスタ集積回路の製造方法を説明する鳥瞰図及び側面図である。
まず、本発明及び従来の製造工程共に、トランジスタの形成が行われる（図６中の（ａ）、図７中の（ａ））。次に、従来の製造工程では、抵抗用金属によって抵抗が形成される（図７中の（ｂ））。次に、本発明及び従来の製造工程共に、容量の下部電極及び２層配線が形成される（図６中の（ｂ）、図７中の（ｃ））。本発明では、この製造工程において抵抗が同時に形成される。次に、本発明及び従来の製造工程共に、容量の誘電体が形成される（図６中の（ｃ）、図７中の（ｄ））。最後に、本発明及び従来の製造工程共に、容量の上部電極及び１層配線が形成される（図６中の（ｄ）、図７中の（ｅ））。このように、本発明の製造工程の方が従来の製造工程よりも１工程少なくて済む。
以上のように、本発明の一実施形態に係るトランジスタ集積回路装置によれば、配線用金属を薄膜化させて抵抗に利用するため、熱暴走に起因する素子破壊を回避できると共に、回路の集積面積を縮小させることができる。また、複数（２〜５つが好ましい）のトランジスタ毎に１つの抵抗及び容量を配置させたセル構造を採用することにより、さらに回路の集積面積を縮小できると共に、回路特性の安定化や放熱特性の向上も期待できる。さらに、本発明の一実施形態に係るトランジスタ集積回路装置の製造方法によれば、従来よりも製造工程を少なくすることができる。
本発明のトランジスタ集積回路装置及びその製造方法は、高周波信号を扱うパワートランジスタの回路等に利用可能であり、特に熱暴走に起因する素子破壊を回避しつつ、回路の集積面積を縮小させたい場合等に有用である。
１１、１０１ トランジスタ
１２、１０２ バイアス抵抗
１３、１０３ カット容量
１３ａ、１０３ａ 上部電極
１３ｂ、１０３ｂ 下部電極
１０４ 保護抵抗
Ａ ＤＣ供給配線
Ｂ 信号入力
Ｃ コレクタ電極
Ｄ べース電極
Ｅ エミッタ電極
Ｆ 半導体基板
１２、１０２ バイアス抵抗
１３、１０３ カット容量
１３ａ、１０３ａ 上部電極
１３ｂ、１０３ｂ 下部電極
１０４ 保護抵抗
Ａ ＤＣ供給配線
Ｂ 信号入力
Ｃ コレクタ電極
Ｄ べース電極
Ｅ エミッタ電極
Ｆ 半導体基板
Claims (11)
- 半導体基板上に回路が集積されたトランジスタ集積回路装置であって、
少なくとも１つのトランジスタと、
一方の電極に信号が入力され、他方の電極が前記少なくとも１つのトランジスタのベース端子に接続される容量と、
一方の端子に直流電圧が印加され、他方の端子が前記少なくとも１つのトランジスタのベース端子に接続される抵抗とで構成される回路を含み、
前記抵抗が、配線用金属を薄膜化して形成されたことを特徴とする、トランジスタ集積回路装置。 - 請求項１に記載のトランジスタ集積回路装置であって、
前記抵抗が、前記容量の他方の電極と同じ配線用金属を用いて、他方の電極と一体形成されたことを特徴とする。 - 請求項１に記載のトランジスタ集積回路装置であって、
前記抵抗が、前記直流電圧を供給する配線と積層して形成されたことを特徴とする。 - 請求項２に記載のトランジスタ集積回路装置であって、
前記抵抗が、前記直流電圧を供給する配線と積層して形成されたことを特徴とする。 - 請求項１に記載のトランジスタ集積回路装置であって、
前記回路は、２〜５つの前記トランジスタに対して１つの前記抵抗及び１つの前記容量が設けられた構成であることを特徴とする。 - 請求項２に記載のトランジスタ集積回路装置であって、
前記回路は、２〜５つの前記トランジスタに対して１つの前記抵抗及び１つの前記容量が設けられた構成であることを特徴とする。 - 請求項３に記載のトランジスタ集積回路装置であって、
前記回路は、２〜５つの前記トランジスタに対して１つの前記抵抗及び１つの前記容量が設けられた構成であることを特徴とする。 - 半導体基板上に集積回路を製造する方法であって、
前記集積回路が、少なくとも１つのトランジスタと、一方の電極に信号が入力され、他方の電極が当該少なくとも１つのトランジスタのベース端子に接続される容量と、一方の端子に直流電圧が印加され、他方の端子が当該少なくとも１つのトランジスタのベース端子に接続される抵抗とで構成される回路である場合、
前記抵抗を、配線用金属を薄膜化して形成することを特徴とする、製造方法。 - 請求項８に記載の製造方法であって、
前記抵抗を、前記容量の他方の電極と同じ配線用金属を用いて、同一製造工程において他方の電極と一体形成することを特徴とする。 - 請求項８に記載の製造方法であって、
前記抵抗を、前記直流電圧を供給する配線と積層して形成することを特徴とする。 - 請求項９に記載の製造方法であって、
前記抵抗を、前記直流電圧を供給する配線と積層して形成することを特徴とする。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003354095 | 2003-10-14 | ||
| JP2003354095 | 2003-10-14 | ||
| PCT/JP2004/015327 WO2005036645A1 (ja) | 2003-10-14 | 2004-10-08 | トランジスタ集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPWO2005036645A1 true JPWO2005036645A1 (ja) | 2006-12-28 |
Family
ID=34431178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005514676A Pending JPWO2005036645A1 (ja) | 2003-10-14 | 2004-10-08 | トランジスタ集積回路装置及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20060132241A1 (ja) |
| JP (1) | JPWO2005036645A1 (ja) |
| KR (1) | KR20060115323A (ja) |
| CN (1) | CN1759481A (ja) |
| TW (1) | TWI247481B (ja) |
| WO (1) | WO2005036645A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102064795B (zh) * | 2010-12-23 | 2013-09-11 | 北京海尔集成电路设计有限公司 | 一种针对失调消除电路的集成电路布局方法 |
| CN113572438A (zh) * | 2020-04-28 | 2021-10-29 | 株式会社村田制作所 | 多指晶体管以及功率放大电路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63281443A (ja) * | 1987-05-13 | 1988-11-17 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JPH04343261A (ja) * | 1991-05-21 | 1992-11-30 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| US5608353A (en) * | 1995-03-29 | 1997-03-04 | Rf Micro Devices, Inc. | HBT power amplifier |
| JPH11251526A (ja) * | 1998-03-02 | 1999-09-17 | Advantest Corp | 抵抗−コンデンサ複合基板およびその製造方法 |
| JP3289696B2 (ja) * | 1999-02-26 | 2002-06-10 | 日本電気株式会社 | マルチフィンガ型バイポーラトランジスタおよびアナログ信号増幅器 |
| JP3641184B2 (ja) * | 2000-03-28 | 2005-04-20 | 株式会社東芝 | バイポーラトランジスタを用いた高周波電力増幅器 |
| JP2002217378A (ja) * | 2001-01-19 | 2002-08-02 | Toshiba Corp | 高周波電力増幅器 |
| US6762113B2 (en) * | 2002-04-26 | 2004-07-13 | Hewlett-Packard Development Company, L.P. | Method for coating a semiconductor substrate with a mixture containing an adhesion promoter |
| US6686801B1 (en) * | 2002-07-23 | 2004-02-03 | Mediatek Inc. | Power amplifier with distributed capacitor |
| CN1495909A (zh) * | 2002-08-29 | 2004-05-12 | ���µ�����ҵ��ʽ���� | 双极晶体管及其制造方法 |
| JP2004194063A (ja) * | 2002-12-12 | 2004-07-08 | Renesas Technology Corp | 高周波電力増幅器およびそれを用いた通信装置 |
-
2004
- 2004-10-08 CN CNA2004800066624A patent/CN1759481A/zh active Pending
- 2004-10-08 KR KR1020057016848A patent/KR20060115323A/ko not_active Application Discontinuation
- 2004-10-08 US US10/545,786 patent/US20060132241A1/en not_active Abandoned
- 2004-10-08 JP JP2005514676A patent/JPWO2005036645A1/ja active Pending
- 2004-10-08 WO PCT/JP2004/015327 patent/WO2005036645A1/ja active Application Filing
- 2004-10-13 TW TW093130977A patent/TWI247481B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| WO2005036645A1 (ja) | 2005-04-21 |
| US20060132241A1 (en) | 2006-06-22 |
| KR20060115323A (ko) | 2006-11-08 |
| TW200520375A (en) | 2005-06-16 |
| TWI247481B (en) | 2006-01-11 |
| CN1759481A (zh) | 2006-04-12 |
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