JP3896940B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に関し、特に、複数の半導体素子を並列に接続して構成される半導体装置に関する。
【0002】
【従来の技術】
半導体装置をたとえば4個のIGBTのチップで構成する場合、各IGBTのゲート、コレクタ、エミッタはそれぞれ並列に接続される。このとき、IGBTをまず2個ずつ並列に接続し、さらにそれらの対同士を並列に接続するというやり方で接続していき、全体として2n個のチップで一つのIGBTモジュールを構成する。ゲート駆動用の補助エミッタ端子は各対のIGBTのエミッタ接続部のいずれか一箇所のみに接続する。
これにより、すべてのチップが均等に駆動されるために、各チップの電流バランスがとれ、半導体装置のパワー損失を低減することができる。
【0003】
【特許文献1】
特開平11−163257号公報(第3−6頁、図1〜図3)
【0004】
【発明が解決しようとする課題】
従来の半導体装置は上記のように構成されており、半導体素子の並列接続数が2n個となる場合のみにしか適用できず、例えば並列接続数が奇数個である場合等にはこのような構成とすることはできない。その結果、半導体装置としての電流定格の自由度は少ないという問題があった。
また、全てのIGBTチップの配線インピーダンスを均等にするために、2n 個の半導体チップを各電極から基板上の各端子搭載部までの接続路の距離が等しくなるよう基板上に均等に配置し、コレクタ端子やエミッタ端子等の接続端子を全て対称にする必要があるため、コレクタ端子やエミッタ端子等の接続端子形状が複雑な3次元構造となり、コストアップの要因となっていた。
また、IGBTチップ配置やセラミック基板近傍のコレクタ端子やエミッタ端子は対称配置となっても、パッケージ用コレクタ端子とパッケージ用エミッタ端子の配置箇所は対称になっていない。そのため、各IGBTチップまでの配線とパッケージ用端子との相互インダクタンスにアンバランスが発生し、電流ばらつきが発生する要因となっていた。
【0005】
本発明は、上記のような従来のものの問題点を解決するためになされたものであり、半導体素子の接続数が2nに限定されることなくしかもシンプルな配線構造で、並列接続された各半導体素子のスイッチング損失のばらつきを低減することができる半導体装置を提供することを目的とするものである。
【0006】
【課題を解決するための手段】
本発明に係る半導体装置は、複数の半導体素子を並列に接続して構成される半導体装置であって、前記半導体素子に設けられ、主電流の入出力に接続される第1、第2端子とそれら端子の導通、非導通を制御する制御端子、前記半導体素子の第1端子に接続される第1の導体、前記半導体素子の第2端子に接続される第2の導体、および第1の導体と第2の導体間に並設され、前記半導体素子の制御端子に接続される第4の導体を備えたものである。
【0007】
また、複数の第1の半導体素子を並列に接続して構成される正極側回路と、複数の第2の半導体素子を並列に接続して構成される負極側回路とを備える対アーム構造の半導体装置であって、第1の半導体素子および第2の半導体素子にそれぞれ設けられ、主電流の入出力に接続される第1、第2端子とそれら端子の導通、非導通を制御する制御端子、第1の半導体素子の第1端子に接続される第1の導体、第1の半導体素子の第2端子および第2の半導体素子の第1端子に接続される第2の導体、第2の半導体素子の第2端子に接続される第3の導体、第1の導体と第2の導体間に並設され、第1の半導体素子の制御端子に接続される第4の導体、並びに第2の導体と第3の導体間に並設され、第2の半導体素子の制御端子に接続される第5の導体を備えたものである。
【0008】
【発明の実施の形態】
複数の半導体素子が並列に接続された半導体装置では、各半導体素子の損失のアンバランスが大きくなると、素子温度のバラツキによって熱サイクルに対する信頼性や短絡耐量に悪影響を及ぼし、極端な場合には熱暴走による素子破壊が発生する恐れがあるため、各半導体素子の損失を均等化することが重要である。
【0009】
半導体素子の損失は、定常損失、ターンオフ損失、およびターンオン損失の3つに分類される(ターンオフ損失とターンオン損失を含めて、スイッチング損失という)。定常損失は、半導体素子(例えばMOS型FET)の非飽和領域(活性領域)であるためゲート−ソース間電圧ばらつきによる影響はほとんどなく、定常損失ばらつきは半導体素子自身の特性ばらつき(オン抵抗ばらつき)と配線インピーダンスでほぼ決まる。そのため通常は、素子特性ばらつきの少ない同一ロット内素子を使用し、各半導体素子の配線長(正極側端子→半導体素子→出力端子、出力端子→半導体素子→負極側端子)をある程度そろえて配線インピーダンスを均等化することで、定常損失ばらつきの低減が図られている。
【0010】
一方、スイッチング時は半導体素子が飽和領域であるため、損失ばらつきは半導体素子の特性ばらつき(閾値電圧ばらつき)と配線インピーダンスによって発生するゲート−ソース間電圧VGSのばらつきの影響が大きくなる。
本発明者らが、同一ロット内の半導体素子(MOS型FET)の閾値電圧ばらつきを調べたところ、大きなばらつきは見られなかったので、スイッチング損失ばらつきはゲート−ソース間電圧VGSばらつきの影響が大と判断した。
【0011】
本発明は、並列接続される各半導体素子のゲート−ソース間電圧のばらつきを抑えることによりスイッチング損失を均等化し、上述のような各半導体素子の損失のアンバランスによる熱サイクルに対する信頼性や短絡耐量への悪影響を防止しようとするものである。
【0012】
以下、本発明を各実施の形態にしたがって説明する。なお、以下の実施の形態では電力用半導体素子としてMOS(Metal Oxide Semiconductor )型FET(Field Effect Transistor )を用いた半導体装置について説明するが、これに限定されるものではなく、例えば絶縁ゲート型バイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor )やパワートランジスタ等の他の電力用半導体素子を用いても構わない。また、以下の実施の形態ではMOS型FETが3並列配置または4並列配置されている場合を示しているが、もちろんこれに限定されるものではない。
【0013】
実施の形態1.
図1〜図3は本発明の実施の形態1による半導体装置を説明するための図であり、より具体的には、図1は内部構成を示す平面図、図2は図1のA−A線断面図、図3は等価回路図である。
【0014】
図1〜図3において、101〜105はCu等からなる導体パターンであり、Al等からなる金属板118(導電性基板)上に形成された絶縁層117上に、数十ミクロン〜数百ミクロン程度の厚さで構成されており、第1〜第5の導体に相当する。各々の導体101〜105は、第4の導体105が第1の導体101と第2の導体102の間に配置され、第5の導体105が第2の導体102と第3の導体103の間に配置されるように5列に並んで設けられており、隣接する導体同士が近接して配置されている(すなわち、第1〜第5の導体101〜105は、第4の導体105が第1の導体101と第2の導体102の間に配置され、第5の導体105が第2の導体102と第3の導体103の間に配置されるように並設されている。)が、特に第2の導体102と第4の導体104、および第3の導体103と第5の導体105は絶縁距離などを考慮した設計ルールの限界値に近い距離で近接して配置されている。また、本実施の形態では、各導体101〜105は各導体101〜105と金属板118との距離がほぼ等しくなるようにほぼ同一平面上に配置されている。
なお、図1の平面図では明確のため絶縁層117にハッチングを施し、図2の断面図では第1〜第5の導体101〜105および金属板118のハッチングを省略している。これは以下の平面図および断面図においても、特に記述しないが同様である。
【0015】
106a〜106c(以下、106で代表することもある。)及び107a〜107c(以下、107で代表することもある。)は下面にドレイン電極、上面にソース電極とゲート電極を有するMOS型FETであり、正極側回路121を構成するMOS型FET106(第1の半導体素子に相当する。)と負極側回路122を構成するMOS型FET107(第2の半導体素子に相当する。)とは、それぞれ3並列接続されている。図3においては、図1の正極側外部電極108から出力電極110までを正極側回路121、図1の出力電極110から負極側外部電極109までを負極側回路122と称す。
【0016】
第1の導体101にはMOS型FET106のドレイン電極(第1端子に相当する。)が接続され、第2の導体102にはMOS型FET106のソース電極(第2端子に相当する。)とMOS型FET107のドレイン電極(第1端子に相当する。)が接続され、第3の導体103にはMOS型FET107のソース電極(第2端子に相当する。)が接続されている。第4の導体104にはMOS型FET106のゲート電極(第1、第2端子の導通、非導通を制御する制御端子に相当する。)と正極側ゲート端子111(正極側回路の第1の制御端子に相当する。)が接続され、第2の導体102に接続された正極側ソース端子112(正極側回路の第2の制御端子に相当する。)と正極側ゲート端子111間に電圧を印加することで、MOS型FET106のON、OFF制御を行う。同様に、第5の導体105にはMOS型FET107のゲート電極(制御端子に相当する。)と負極側ゲート端子113(負極側回路の第1の制御端子に相当する。)が接続され、第3の導体103に接続された負極側ソース端子114(負極側回路の第2の制御端子)と負極側ゲート端子113間に電圧を印加することで、MOS型FET107のON、OFF制御を行う。
【0017】
外部接続端子としての正極側端子108(第1の外部電力端子に相当する。)、出力端子110(第3の外部電力端子に相当する。)、および負極側端子109(第2の外部電力端子に相当する。)は、それぞれ第1の導体101、第2の導体102、および第3の導体103に接続されており、半導体装置の外部回路との接続を行う。
【0018】
以下、上記のように構成された本実施の形態による半導体装置において、並列接続された各半導体素子106a〜106c、107a〜107cのスイッチング損失のばらつきを低減(スイッチング損失を均等化)できることについて説明する。
本実施の形態では、並列接続される各MOS型FETのスイッチング損失を均等化するために、並列接続される各MOS型FETのゲート電位に、ソース電位と同様のばらつきを持たせることによってゲート−ソース間電圧のばらつきを低減(ゲート−ソース間電圧を均等化)するという手法を用いている。
【0019】
以下、この原理についてを用いて説明する。まず、負極側回路122中のMOS型FET107がスイッチング動作を行う場合について説明する。
並列接続された第2の半導体素子であるMOS型FET107a〜107cのソース間には、ボンディングワイヤ115や第3の導体103等の配線インダクタンスが存在する。同様に、MOS型FET107a〜107cのドレイン間やゲート間にも配線インダクタンスが存在し、これらの配線インダクタンスを図3のような等価回路で表せるものとする。ここで、第1の導体101のMOS型FET間の自己インダクタンスをL1、第2の導体102のMOS型FET間の自己インダクタンスをL2、第3の導体103のMOS型FET間の自己インダクタンスをL3、第5の導体105のMOS型FET間の自己インダクタンスをL5とした。また、図3には記載していないが、第1の導体101と第5の導体105間の相互インダクタンスをM15、第2の導体102と第5の導体105間の相互インダクタンスをM12、第3の導体103と第5の導体105間の相互インダクタンスをM13とした。
【0020】
電流が急激に変化するスイッチング時では、第3の導体103の自己インダクタンスL3によって、各MOS型FET107a、107b、107cのソース電位VSa、VSbおよびVScには、以下の電位差が発生する。下記式中、I11、I12は導体101を流れる電流、I21、I22は導体102を流れる電流、I31、I32は導体103を流れる電流であり、それぞれ図3中に示している。
【0021】
【数1】
【0022】
第5の導体105とその他の導体の相互インダクタンスM15、M25、M35がゼロであるとすると、各MOS型FET107a、107b、107cのゲート−ソース間電圧VGSa、VGSbおよびVGScは、以下の式で表される。
【0023】
【数2】
【0024】
これより、ターンオン時にはMOS型FET107cが、ターンオフ時には上流のMOS型FET107aのゲート−ソース間電圧が、それぞれ持ち上がり、電流がこれらの素子に集中しやすくなる。低電圧大電流定格(例えば数十V,数百A定格。ただし、これに依らず定格電流÷定格電圧の値が大きいほどターンオフ損失>ターンオン損失となる。)のインバータでは、ターンオフ損失に比べてターンオン損失は極めて小さいため、並列ソース間配線インダクタンスL3が大きくなると、MOS型FET107aの損失(スイッチング損失)が増大することになる。
【0025】
本実施の形態では、MOS型FET107のゲート配線である第5の導体105を、MOS型FET107のソース配線である第3の導体103とドレイン配線である第2の導体102間に並べて配置(並設)し、且つ、第5の導体105を第3の導体と近接して配置することにより、ゲート配線とソース配線の相互インダクタンスM35を大きくしている。その結果、MOS型FET107のスイッチング時に急激な電流変化が起こり、各配線インダクタンスに電位差が発生すると、各MOS型FET107a、107b、107cのゲート電位VGa、VGbおよびVGcには、以下の電位差が発生する。
【0026】
【数3】
【0027】
ここで、MOS型FET107がオンするスイッチング時では、第3の導体103を流れる電流I31とI32は急激に増加し、導体101を流れる電流I11とI12は急激に減少するが、導体102を流れる電流I21とI22はほとんど変化しないため、dI21/dt≒dI22/dt≒0となる。また、式を簡単にするためにdI11/dt≒−dI31/dt、dI12/dt≒−dI32/dtとすると、数3は次式に書き換えられる。
【0028】
【数4】
【0029】
その結果、各MOS型FET107a、107b、107cのゲート−ソース間電圧VGSa、VGSbおよびVGScは、
【0030】
【数5】
【0031】
となり、L3−(M35−M15)をゼロに近づけることで、各MOS型FET107a、107b、107cのゲート−ソース間電圧の均等化が可能となる。
【0032】
ゲート−ソース間電圧が均等化された結果、ターンオフ時には上流のMOS型FET107aのゲート−ソース間電圧が持ち上がり、電流がMOS型FET107aに集中するのを防止でき、各MOS型FET107a、107b、107cのスイッチング損失も均等化することが可能となる。なお、電流がMOS型FET107aに集中せずに各MOS型FET107a、107b、107cに分散するので、本実施の形態では、各MOS型FET107a、107b、107cのスイッチング損失を、電流がMOS型FET107aに集中した場合のMOS型FET107aのスイッチング損失よりも小さくすることができる。
【0033】
ゲート−ソース間電圧を均等化するには、L3−(M35−M15)をゼロに近づけるほど効果があることから、第3の導体103と第5の導体105の相互インダクタンスM35が大きく、導体101と導体105のM15が小さいほど効果がある。二つの導体間の相互インダクタンスは、導体間距離が短いほど大きくなることから、本実施の形態では、M35>>M15となるのは明らかである。また、第5の導体105と第3の導体103は設計ルール限界値で近接配置しているため、第5の導体105と第3の導体103の相互インダクタンスM35は限りなくL3に近い値となっている。以上の理由により、本実施の形態ではL3−(M35−M15)がゼロに近い値となるため、ゲート−ソース間電圧が均等化することが可能となる。
【0034】
ゲート−ソース間電圧の均等化をより効果的に行うためには、第1の導体101と第5の導体105の配線間距離d15と、第3の導体103と第5の導体105の配線間距離d35の関係を少なくともd15>d35にする必要がある。
【0035】
また、金属板118と各導体101〜105との配線間距離d0を短くすることでも、ゲート−ソース間電圧の均等化が可能である。MOS型FETのスイッチング時のような電流変化が激しい場合には、金属板118に鎖交する磁束を打ち消す方向に渦電流が流れ、結果として寄生インダクタンスを低減することができる。この効果は、各導体101〜105と金属板との配線距離d0を短くするほど大きくなる。
【0036】
図4に、第3の導体103と第5の導体105の配線距離d35に対する各導体101〜105と金属板118との配線距離d0の比と、ゲート−ソース間電圧ばらつきの関係を示す。図4は本発明の実施の形態1による半導体装置を説明するための図であり、第1〜第5の導体101〜105の配線長さを50mm、第1〜第3の導体101〜103の配線幅を10mm、第3の導体103と第5の導体105との配線距離d35を0.5mm、第1の導体101と第2の導体102及び、第2の導体102と第3の導体103との配線距離を3.5mmとし、MOS型FETがスイッチングした時に生じる電流変化を想定した時に、各導体間に発生する電位差を解析した結果である。なお、図4において、ゲート−ソース間電圧ばらつきを示す縦軸の単位はa.u.(arbitrary unit:任意の単位)としている。これより、d0/d35が小さいほどゲート−ソース間電圧ばらつきが小さく、d0/d35が1を超えるとゲート−ソース間電圧ばらつきが極端に大きくなることが分かる。したがって、ゲート−ソース間電圧ばらつきをより効果的に低減するには、d0<d35とすることが望ましい。
なお、上記のようなd0/d35が小さいほどゲート−ソース間電圧ばらつきが小さく、d0/d35が1を超えるとゲート−ソース間電圧ばらつきが極端に大きくなるという特性は、上記の解析に用いた各寸法からある程度ズレた場合にも得られる。しかし、ズレ量が大きいと、ゲート−ソース間電圧ばらつきが極端に大きくなる変局点はd0/d35が1の点から多少ずれることもあるが、この場合にも、d0/d35が小さいほどゲート−ソース間電圧ばらつきが小さいという特性に変わりはなく、d0<d35とすることによりゲート−ソース間電圧ばらつきを効果的に低減することができる。
【0037】
なお、本実施の形態では、各導体101〜105は、各導体101〜105と金属板118との距離がほぼ等しくなるようにほぼ同一平面上に配置されているので、d0はどの導体101〜105においてもほぼ同一であるが、各導体101〜105によって異なっている場合には、それぞれの導体101〜105と金属板118との距離を、第3の導体103と第5の導体105の配線距離d35よりも短くするのが望ましい。
【0038】
次に、正極側回路121中のMOS型FET106がスイッチング動作を行う場合について説明する。MOS型FET106がターンオンして、スイッチング動作を行った時の電流変化は、MOS型FET107がスイッチングした時の電流変化を逆転させた時と同じとなるため、第2の導体102を流れる電流I21とI22はほとんど変化せず、dI21/dt≒dI22/dt≒0となる。そのため、第2の導体102の自己インダクタンスL2による電圧はほとんど発生せず、各MOS型FET106a、106b、106cのソース電位差は、電流変化の激しい周囲の導体(第1の導体101と第2の導体102)の相互インダクタンスM12や、第3の導体103と第2の導体102の相互インダクタンスM32によって発生する。
【0039】
各MOS型FET106a、106b、106cのゲート電位ばらつきも、第1の導体101や第3の導体103との相互インダクタンス成分M14、M34によって発生するため、各MOS型FET106a、106b、106cのゲート−ソース間電圧を均等化するには、M12=M14、M32=M34とすればよい。理想的には、ゲート配線としての第4の導体104をソース配線としての第2の導体102の中心線上に配置すればよいが、導体の多層化は高コストになる。そこで本実施の形態では、第4の導体104を第2の導体102に近接配置させ、導第4の体104と第1の導体101の配線間隔よりも短くすることで、M12≒M14となるようにしている。その結果、電流変化の激しい第1の導体101や第3の導体103によって第2の導体102に発生する電位変動と、第1の導体101や第3の導体103によって第4の導体104に発生する電位変動がほぼ同じ値となり、ゲート−ソース間電圧の均等化が可能となる。
【0040】
以上説明したように、本実施の形態によれば、第4の導体104を第1の導体101と第2の導体102間に並設し、第5の導体105を第2の導体102と第3の導体103間に並設したので、並列接続された各MOS型FET106a〜106c(第1の半導体素子)および各MOS型FET107a〜107c(第2の半導体素子)のスイッチング損失のばらつきを低減することができる。しかも、従来技術のように並列接続される全ての半導体素子の配線インピーダンスを均等にするために、2n 個の半導体チップを各電極から基板上の各端子搭載部までの接続路の距離が等しくなるよう基板上に均等に配置し、コレクタ端子やエミッタ端子等の接続端子を全て対称にする必要がない。その結果、半導体素子の数を自由に選ぶことができ、しかもコレクタ端子やエミッタ端子等の配線形状は複雑な3次元構造にすることなく、シンプルな配線構造でよい。シンプルな配線構造でよいので、半導体装置の低コスト化および信頼性の向上が可能となる。さらに、パッケージ用コレクタ端子とパッケージ用エミッタ端子の配置箇所が対称になっていなくても並列接続された各半導体素子のスイッチング損失のばらつきを効果的に低減することができる。
【0041】
また、MOS型FET106、107のソース電極や各導体102〜105とボンディングワイヤ115との接合面は、機械的な揺れや振動に対して最も弱い部分の一つである。機械的な振動に対する強度は、ボンディングワイヤ115の長さが長いほど低下するため、ボンディングワイヤ115の長さはできるだけ短くすることが望ましい。本実施の形態では、ゲート配線をドレイン配線とソース配線間に配置(第4の導体104を第1の導体101ドレインと第2の導体102ソース間に配置し、第5の導体104を第2の導体102と第3の導体103間に配置)しており、間に配置されるゲート配線は大電流の流れるドレイン配線やソース配線よりも細くすることができるため、MOS型FET106、107とソース導体102、103を接続するためのボンディングワイヤ115の長さを短くすることができ、信頼性の向上が期待できる。
【0042】
また、本実施の形態では、並列に接続される半導体素子をその第1端子に接続される導体の電流通電方向に沿って配置しているため、すなわち、MOS型FETFET106a〜106cをその第1端子に接続される第1の導体101の電流通電方向に沿って配置し、MOS型FETFET107a〜107cをその第1端子に接続される第2の導体102の電流通電方向に沿って配置しているため、半導体装置の電流容量の変更に伴い並列に接続されるMOS型FET106、107の素子数が変更になった場合でも、MOS型FET106、107の並び方向に導体寸法を伸縮するだけで対応可能である。そのため、半導体電力変換装置の設計変更、製造工程変更が容易であり、かつ部材の標準化も容易であるため、低コストの製品を提供することができる。
なお、図1では、MOS型FETFET106a〜106cおよび107a〜107cをそれぞれ1列に並べて配置しているが、これに限るものではなく、例えばジグザグ配置でもよい。
【0043】
また、本実施の形態では、半導体素子の制御端子に接続される導体を、半導体素子の第2端子に接続される導体との距離が、半導体素子の第1端子に接続される導体との距離よりも短くなるように配置したので、すなわち、MOS型FETFET106の制御端子に接続される第4の導体104を、MOS型FETFET106の第2端子に接続される第2の導体102との距離が、MOS型FETFET106の第1端子に接続される第1の導体101との距離よりも短くなるように配置し、MOS型FETFET107の制御端子に接続される第5の導体105を、MOS型FETFET107の第2端子に接続される第3の導体103との距離が、MOS型FETFET107の第1端子に接続される第2の導体102との距離よりも短くなるように配置したので、第5の導体105と第3の導体103との相互インダクタンスが第5の導体105と第2の導体102や第1の導体101との相互インダクタンスよりも大きくなるので、ゲート−ソース間電圧をより効果的に均等化することが可能となる。
【0044】
実施の形態2.
図5および図6は本発明の実施の形態2による半導体装置を説明するための図であり、より具体的には、図5は内部構成を示す平面図、図6は図5のA−A線断面図である。
実施の形態1では半導体素子としてベアチップ品のMOS型FETを用いボンディングワイヤで接続する場合について示したが、本実施の形態では、半導体素子としてディスクリート品のMOS型FETを用いている。他の構成は実施の形態1と同様である。
【0045】
図5および図6において、MOS型FET106、107は、裏面の電極兼ヒートスプレッダ116aがドレイン電極、制御端子として1本116bがゲート端子、その他の4本116cがソース端子となっている。正極側回路121を構成するMOS型FET106のドレイン電極116aは第1の導体101に、ソース端子116cは第2の導102に、ゲート端子116bは第4の導体104に、それぞれ半田等で接続されている。同様に、負極側回路122を構成するMOS型FET107のドレイン電極116aは第2の導体102に、ソース端子116cは第3の導体103に、ゲート端子116bは第5の導体105に、それぞれ半田等で接続されている。
【0046】
本実施の形態では、半導体素子として、ディスクリート品のMOS型FET106、107を使用しているので、上記実施の形態1の効果に加えて、多数のボンディングワイヤを接続する必要がなく、半田プロセスのみで半導体装置を製造することが可能となるという効果が得られる。
【0047】
また、大電流定格の半導体装置においては第1、第2および第3の導体101、102、103の配線抵抗によって、発熱しないように設計する必要がある。ディスクリート品のMOS型FET106、107では、ドレイン電極116a、117aが数mm程度の厚さを有するため、主電流の一部が導体101、102ではなく、MOS型FET106、107のドレイン電極116aを流れるため、導体101、102の配線抵抗による発熱を低減することが可能となる。その結果、導体101と導体102の導体厚さを薄くする、または導体幅を短くすることができるため、半導体装置の低コスト化または小型化が可能となるという効果も得られる。
【0048】
実施の形態3.
図7および図8は本発明の実施の形態3による半導体装置を説明するための図であり、より具体的には、図7は内部構成を示す平面図、図8は図7のA−A線断面図である。
実施の形態1および2では、複数の第1の半導体素子を並列に接続して構成される正極側回路と、複数の第2の半導体素子を並列に接続して構成される負極側回路とを備える対アーム構造の半導体装置に本発明を適用した場合について示したが、本実施の形態では、複数の半導体素子を並列に接続して構成される1素子タイプ(対アーム構造でない)の半導体装置に本発明を適用した場合について説明する。
【0049】
本実施の形態による半導体装置は、第4の導体105が第1の導体101と第2の導体102の間に配置されるように、各導体101、104、102が3列に並んでおり、隣接する導体同士が近接して配置されている(すなわち、各導体101、104、102が並設されている。)が、特に第2の導体102と第4の導体104は絶縁距離などを考慮した設計ルールの限界値に近い距離で近接して配置されている。
106a〜106cは、下面にドレイン電極、上面にソース電極とゲート電極を有する実施の形態1で示したのと同様のMOS型FETであり、3並列接続されている。
【0050】
第1の導体101にはMOS型FET106のドレイン電極(第1端子に相当する。)が接続され、第2の導体102にはMOS型FET106のソース電極(第2端子に相当する。)が接続されている。第4の導体104にはMOS型FET106のゲート電極(第1、第2端子の導通、非導通を制御する制御端子に相当する。)とゲート端子211(制御端子に相当する。)が接続され、第2の導体102に接続されたソース端子210(第3の外部電極端子に相当する。)とゲート電極111間に電圧を印加することで、MOS型FET106のON、OFF制御を行う。
外部接続端子としてのドレイン端子208(第1の外部電力端子に相当する。)、ソース端子210(第3の外部電力端子に相当する。)、およびゲート端子211(制御端子に相当する。)は、それぞれ第1の導体101、第2の導体102、および第3の導体104に接続されており、半導体装置の外部回路との接続を行う。
【0051】
上記のように構成された本実施の形態による半導体装置においても、実施の形態1の場合と同様の効果が得られる。
特に、実施の形態1同様スイッチング時の電流変化を考慮すると、第1の導体101と第3の導体104の配線間距離d14と、第2の導体102と第3の導体104の配線間距離d24の関係を少なくともd14>d24にすると、ゲート−ソース間電圧の均等化をより効果的に行うことができる。
【0052】
なお、図7および図8では、半導体素子として、ベアチップ品のMOS型FETを用いボンディングワイヤ115で接続する場合について示したが、実施の形態2で説明したように、半導体素子としてディスクリート品のMOS型FETを用いてもよく、この場合には実施の形態2の場合と同様の効果が得られる。
【0053】
実施の形態4.
図9および図10は本発明の実施の形態4による半導体装置を説明するための図であり、より具体的には、図9は内部構成を示す平面図、図10は等価回路図である。
本実施の形態では、正極側回路121において、MOS型FET106の制御用ソース配線(第2Bの導体)102bを主回路用ソース配線(第2Aの導体)102aとは別に設けており、制御用ソース導体102bと主回路用ソース導体102aとの接続点を、出力電極(第3の外部電極)110付近としている。これは、実施の形態1および2においても特に説明はしなかったが同様である。さらに、本実施の形態では、負極側回路122において、MOS型FET107の制御用ソース配線(第3Bの導体)103bを主回路用ソース配線(第3Aの導体)103aとは別に設けており、制御用ソース導体103bと主回路用ソース導体103aとの接続点を、負極側電極(第2の外部電極)109付近としている。実施の形態1および2においては、負極側回路122については、1つの第3の導体103で共用していた。
【0054】
すなわち、本実施の形態では、第2の導体102は、主電流が流れる第2Aの導体部102aと制御信号が流れる第2Bの導体部102bとが別体で構成され、第2Aの導体部102aと第2Bの導体部102bとは、第2の導体103と接続される第3の外部電極端子110と、第2Aの導体部102aとの接続点近傍で接続されており、第3の導体103は、主電流が流れる第3Aの導体部103aと制御信号が流れる第3Bの導体部103bとが別体で構成され、第3Aの導体部103aと第3Bの導体部103bとは、第3の導体103と接続される第2の外部電極端子109と、第3Aの導体部103aとの接続点近傍で接続されている。
このような構造にすることで、半導体装置に、負荷短絡時やアーム短絡時等の異常電流が流れた時の過電流抑制効果を得ることができる。
【0055】
以下、上記効果について説明する。
一例として、正極側回路121中のMOS型FET106はオフ、負極側回路122中のMOS型FET107はオンし、正極側電極108と負極側電極109間に接続される直流電源から、負荷を経由して出力電極(第3の外部電極)から流入する電流が、負極側回路122中のMOS型FET107を流れている時に、負荷短絡が起きた場合について、図10を用いて説明する。
【0056】
負荷短絡が発生すると、負極側回路122中のMOS型FET107に流れる電流は急増し、場合によっては、定格電流の数倍程度の電流が流れることになる。MOS型FET107aとMOS型FET107c間の第3の導体103の配線インピーダンスZを、
Z=RS+ω×LS
とし、MOS型FET107aのソース電位をVSa、MOS型FET107cのソース電位をVScとすると、MOS型FET107aとMOS型FET107cとのソース電位差ΔVSは、
ΔVS =VSc−VSa =RS×I+LS×dI/dt
となる。
【0057】
第3の導体103と第5の導体105間の相互インダクタンスをMGSとし、MOS型FET107aのゲート電位をVGa、MOS型FET107cのゲート電位をVGcとするとすると、MOS型FET107aとMOS型FET107cとのゲート電位差ΔVGは、
ΔVG =VGc−VGa =MGS×dI/dt
となる。
【0058】
負極側回路122の制御端子部におけるゲート−ソース間電圧をVCCとすると、MOS型FET107a及びMOS型FET107cに印加されるゲート−ソース間電圧VGSa、VGScは、以下の式で表される。
VGSa =VCC−(RS×I+LS×dI/dt)
VGSc =VCC−MGS×dI/dt
これより、負荷短絡によってMOS型FET107に流れる電流が急増すると、MOS型FET107のゲート−ソース間電圧が下がる方向に電圧が発生し、MOS型FET107のドレイン−ソース間のインピーダンスは上昇する。その結果、短絡電流がMOS型FET107のドレイン−ソース間インピーダンスによって低減される。
【0059】
なお、負極側回路122中のMOS型FET107はオフ、正極側回路121中のMOS型FET106はオンし、正極側電極108と負極側電極109間に接続される直流電源から正極側回路121中のMOS型FET106を経由して負荷に電流が流れている時に、負荷短絡が起きた場合についても、同様に、負荷短絡によってMOS型FET106に流れる電流が急増すると、MOS型FET106のゲート−ソース間電圧が下がる方向に電圧が発生し、MOS型FET106のドレイン−ソース間のインピーダンスは上昇する。その結果、短絡電流がMOS型FET106のドレイン−ソース間インピーダンスによって低減される。
【0060】
また、アーム短絡時にも負荷短絡時同様、ソース配線インピーダンスに発生する電圧のため、MOSFET106、107のゲート−ソース間電圧が下がるため、アーム短絡電流を抑制することが可能となる。
【0061】
以上より、本実施の形態では、外部指令や特別なセンサを設けることなく、負荷短絡やアーム短絡時の短絡電流値を抑制することが可能となる。
【0062】
実施の形態5.
図11は本発明の実施の形態5による半導体装置を説明するための図であり、より具体的には、内部構成を示す平面図である。
本実施の形態では、セラミックコンデンサ、フィルムコンデンサ等の等価直列抵抗や等価直列インダクタンスの小さなスナバコンデンサ123が、第1の導体101と第3の導体103間に、半田等により接続されている。
図11に示すように、本実施の形態では、第1の導体101および第3の導体103がL字状に形成されており、第1の導体101の一部と第3の導体103の一部(第1の導体101の第1の外部電極端子108接続側と第3の導体103の第2の外部電極端子109接続側)が隣接配置されているため、スナバコンデンサ123が接続しやすい形状となっている。
【0063】
このように、第1の導体101と第3の導体103間にスナバコンデンサ123を接続することにより、スイッチング時に発生するサージ電圧を低減することが可能となり、スイッチング損失を低減することが可能となる。
【0064】
実施の形態6.
図12〜図15は本発明の実施の形態6による半導体装置を説明するための図であり、より具体的には、図12は内部構成を示す平面図、図13は等価回路図、図14は各相の負極側回路内のダイオードを流れる電流を示す特性図、図15は比較例として、正極側回路と負極側回路を交互に配置し隣り合う相の主回路配線を共有化せずに、U相、V相、W相の配線形状を同一にした場合の等価回路図である。これらの図において、131〜133は出力電極(第4〜第6の外部電極端子)、141は半導体装置、142はモータ、143は直流電源である。ここで、直流電源143は、バッテリ等の直流蓄電装置であってもよいし、整流回路等によって交流電圧を直流電圧に変換した電力源であってもよい。また、106a〜106dは第1の半導体素子の相当するMOS型FET、107a〜107dは第2の半導体素子の相当するMOS型FETであり、本実施の形態ではMOS型FET106a〜106d、107a〜107dが4並列配置されている。
【0065】
本実施の形態では、図12および図13に示すように、同極の回路が隣接するように複数(本実施の形態ではU相、V相、W相の3対)の対アーム構造が同一の基板(絶縁層117が形成された導電性基板)上で構成され、隣接する対アーム構造において第1の導体101または第3の導体103を共用した。すなわちU相とV相において第1の導体101を共用しV相とW相において第3の導体103を共用した。言い換えれば、隣接する対アーム構造(U相とV相)内の第1の半導体素子106の第1端子が同一の導体101上に接続されている、または隣接する対アーム構造(V相とW相)内の第2の半導体素子107の第2端子が同一の導体103上に接続されている。
【0066】
このように、本実施の形態では、複数の対アーム構造が同一の基板上で構成された半導体装置において、隣り合う相の主回路配線を共有化することで、半導体装置の更なる小型化を可能としている。
【0067】
以下、図13および図14を用いて、その理由について説明する。
説明を簡単にするため、発電機またはモータ142によって発電された電力が、三相インバータを介してMOS型FET106a〜106d、107a〜107dに内蔵される寄生ダイオードで整流されることで、バッテリや電気二重層キャパシタ等の直流電源143に回生されている場合を考える。
U相、V相、W相の負極側回路内のダイオードを流れる電流IU、IV、IWは、図14(a)〜(c)の斜線部波形のように、位相が120°ずれた波形となる。なお、点線部の波形は正極側回路内のダイオードを流れる電流である。各相を流れる電流実効値をI0とすると、負極側回路のダイオードを流れる電流実効値は、
IRMS0=0.707×I0
となる。
U相の負極側回路の配線抵抗をR0とすると、U相の負極側回路の配線抵抗R0による電力損失PU0は、
PU0=R0×(0.707×I0)2 =0.5×R0×I0 2
となる。
【0068】
したがって、図15のように隣り合う相の主回路配線を共有化せずに、U相、V相、W相の配線形状を同一にした場合、負極側回路の配線抵抗による電力損失P0は、
P0 =PU0×3=1.5×R0×I0 2
となる。
一方、本実施の形態では、負極側回路のV相電流とW相電流が同一配線上を流れるため、負極側回路の配線抵抗R1に流れる電流IV+IWは、図14(d)に示すような波形となる。負極側回路の配線抵抗R1を流れる電流実効値は、
IRMS1=1.053×I0
となるため、配線抵抗R1による電力損失PU1は、
PU1=R1×(1.053×I0)2 =1.11×R1×I0 2
となる。
【0069】
したがって、本実施の形態における負極側回路の配線抵抗による電力損失P1は、
P1=PU0+PU1
となる。これより、P0=P1となるために必要な配線抵抗R1は、
R1=0.902×R0
となる。
配線パターン厚を一定とすると、配線抵抗は配線幅に反比例するため、V相とW相二相分の配線幅はU相の配線幅の1.11倍程度でよい。
【0070】
例えば、一相あたりの配線幅が10mm必要であった場合、図15のような構成では、負極側回路内の第3の導体103の配線幅(正極側回路内の第1の導体101の配線幅についても同様)として30mm(10mm×3=30mm)必要となるが、本実施の形態では21.1mm(10mm+11.1mm=21.1mm)の配線幅でよく、半導体変換装置の小型化が可能となる。
なお、上記では隣接する対アーム構造において共用される第1の導体101または第3の導体103の幅を、単一の対アーム構造の半導体素子が接続される第1の導体101または第3の導体の幅の1.11倍としたが、これに限るものではなく、1.11倍以上2倍未満であればよく、負極側回路内の第3の導体103の配線幅(正極側回路内の第1の導体101の配線幅についても同様)を図15のような構成で必要となる30mmよりも小さくすることができ、半導体変換装置の小型化が可能となる。
【0071】
また、電位の異なる配線間には絶縁耐圧に応じた絶縁距離を設ける必要があるが、本実施の形態では、配線の共有化が行われているため絶縁距離を設ける箇所を低減することができ、半導体装置の更なる小型化が可能となる。
【0072】
なお、以上は負極側回路について説明したが、正極側回路においても同様である。
【0073】
なお、本実施の形態では、モータ142によって発電された電流がMOS型FET106、107内蔵の寄生ダイオードを流れる場合について説明したが、MOS型FET106、107をオンさせて同期整流させた場合においても同様である。
【0074】
【発明の効果】
以上のように、本発明によれば、複数の半導体素子を並列に接続して構成される半導体装置であって、前記半導体素子に設けられ、主電流の入出力に接続される第1、第2端子とそれら端子の導通、非導通を制御する制御端子、前記半導体素子の第1端子に接続される第1の導体、前記半導体素子の第2端子に接続される第2の導体、および第1の導体と第2の導体間に並設され、前記半導体素子の制御端子に接続される第4の導体を備えたので、半導体素子の接続数が2nに限定されることなくしかもシンプルな配線構造で、並列接続された各半導体素子のスイッチング損失のばらつきを低減することができる。
【0075】
また、本発明によれば、複数の第1の半導体素子を並列に接続して構成される正極側回路と、複数の第2の半導体素子を並列に接続して構成される負極側回路とを備える対アーム構造の半導体装置であって、第1の半導体素子および第2の半導体素子にそれぞれ設けられ、主電流の入出力に接続される第1、第2端子とそれら端子の導通、非導通を制御する制御端子、第1の半導体素子の第1端子に接続される第1の導体、第1の半導体素子の第2端子および第2の半導体素子の第1端子に接続される第2の導体、第2の半導体素子の第2端子に接続される第3の導体、第1の導体と第2の導体間に並設され、第1の半導体素子の制御端子に接続される第4の導体、並びに第2の導体と第3の導体間に並設され、第2の半導体素子の制御端子に接続される第5の導体を備えたので、半導体素子の接続数が2nに限定されることなくしかもシンプルな配線構造で、並列接続された各半導体素子のスイッチング損失のばらつきを低減することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1による大電力用半導体装置を説明するための図である。
【図2】 本発明の実施の形態1による半導体装置を説明するための図である。
【図3】 本発明の実施の形態1による半導体装置を説明するための図である。
【図4】 本発明の実施の形態1による半導体装置を説明するための図である。
【図5】 本発明の実施の形態2による半導体装置を説明するための図である。
【図6】 本発明の実施の形態2による半導体装置を説明するための図である。
【図7】 本発明の実施の形態3による半導体装置を説明するための図である。
【図8】 本発明の実施の形態3による半導体装置を説明するための図である。
【図9】 本発明の実施の形態4による半導体装置を説明するための図である。
【図10】 本発明の実施の形態4による半導体装置を説明するための図である。
【図11】 本発明の実施の形態5による半導体装置を説明するための図である。
【図12】 本発明の実施の形態6による半導体装置を説明するための図である。
【図13】 本発明の実施の形態6による半導体装置を説明するための図である。
【図14】 本発明の実施の形態6による半導体装置を説明するための図である。
【図15】 本発明の実施の形態6による半導体装置を説明するための図である。
【符号の説明】
101〜105 第1〜第5の導体、106,106a〜106c MOS型FET(第1の半導体素子)、107,107a〜107c MOS型FET(第2の半導体素子)、108 正極側端子(第1の外部電極端子)、109 負極側端子(第2の外部電極端子)、110 出力端子(第3の外部電極端子)、111 正極側ゲート端子(正極側回路の第1の制御端子)、112 正極側ソース端子(正極側回路の第2の制御端子)、113 負極側ゲート端子(負極側回路の第1の制御端子)、114 負極側ソース端子(負極側回路の第2の制御端子)、117 絶縁層、118 金属板、121 正極側回路、122 負極側回路、123 スナバコンデンサ、131 出力電極(第4の外部電極端子)、132 出力電極(第5の外部電極端子)、133 出力電極(第6の外部電極端子)、141 半導体装置、142 モータ、143 直流電源、208 ドレイン端子、210 ソース端子、211 ゲート端子。
Claims (9)
- 複数の半導体素子を並列に接続して構成される半導体装置であって、
前記半導体素子に設けられ、主電流の入出力に接続される第1、第2端子とそれら端子の導通、非導通を制御する制御端子、
前記半導体素子の第1端子に接続される第1の導体、
前記半導体素子の第2端子に接続される第2の導体、および
第1の導体と第2の導体間に並設され、前記半導体素子の制御端子に接続される第4の導体
を備えたことを特徴とする半導体装置。 - 複数の第1の半導体素子を並列に接続して構成される正極側回路と、複数の第2の半導体素子を並列に接続して構成される負極側回路とを備える対アーム構造の半導体装置であって、
第1の半導体素子および第2の半導体素子にそれぞれ設けられ、主電流の入出力に接続される第1、第2端子とそれら端子の導通、非導通を制御する制御端子、
第1の半導体素子の第1端子に接続される第1の導体、
第1の半導体素子の第2端子および第2の半導体素子の第1端子に接続される第2の導体、
第2の半導体素子の第2端子に接続される第3の導体、
第1の導体と第2の導体間に並設され、第1の半導体素子の制御端子に接続される第4の導体、並びに
第2の導体と第3の導体間に並設され、第2の半導体素子の制御端子に接続される第5の導体
を備えたことを特徴とする半導体装置。 - 前記半導体素子の制御端子に接続される導体を、前記半導体素子の第2端子に接続される導体との距離が、前記半導体素子の第1端子に接続される導体との距離よりも短くなるように配置したことを特徴とする請求項1または2記載の半導体装置。
- 前記各導体は金属板上に形成された絶縁層を介して配置されており、前記各導体と前記金属板との距離を、前記半導体素子の制御端子に接続される導体と前記半導体素子の第2端子に接続される導体との距離よりも短くしたことを特徴とする請求項1ないし3のいずれかに記載の半導体装置。
- 前記並列に接続される半導体素子がその第1端子に接続される導体の電流通電方向に沿って配置されたことを特徴とする請求項1または2記載の半導体装置。
- 第2の導体は、主電流が流れる第2Aの導体部と制御信号が流れる第2Bの導体部とが別体で構成され、第2Aの導体部と第2Bの導体部とは、第2の導体と接続される第3の外部電極端子と、第2Aの導体部との接続点近傍で接続されており、
第3の導体は、主電流が流れる第3Aの導体部と制御信号が流れる第3Bの導体部とが別体で構成され、第3Aの導体部と第3Bの導体部とは、第3の導体と接続される第2の外部電極端子と、第3Aの導体部との接続点近傍で接続されている
ことを特徴とする請求項2記載の半導体装置。 - 第1の導体と第3の導体間に、スナバコンデンサを接続したことを特徴とする請求項2記載の半導体装置。
- 同極の回路が隣接するように複数の対アーム構造が同一の基板上で構成され、隣接する対アーム構造において第1の導体または第3の導体を共用したことを特徴とする請求項2記載の半導体装置。
- 上記隣接する対アーム構造において共用される第1の導体または第3の導体の幅を、単一の対アーム構造の半導体素子が接続される第1の導体または第3の導体の幅の1.11倍以上2倍未満としたことを特徴とする請求項8記載の半導体装置。
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