JP2023130544A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の信頼性を向上させる。特に、低寄生インダクタンスであり、かつ、高放熱により低熱抵抗な半導体装置を提供する。
【解決手段】基板ＢＰ１と、基板ＢＰ１上に設けられ、基板ＢＰ１の上面に沿う第１方向に互いに離間して並ぶ半導体チップＵＡおよび導体Ｍ１と、半導体チップＵＡの上面に接続された中間導体ＩＣＮと、導体Ｍ１の直上において中間導体ＩＣＮの上面に接続された半導体チップＬＡと、を有する半導体装置であって、平面視において、半導体チップＵＡと半導体チップＬＡとは、互いに離間し、半導体チップＵＡおよび半導体チップＬＡは、ハーフブリッジ回路の上アームおよび下アームをそれぞれ構成している。
【選択図】図１

Description

本発明は、半導体装置に係り、２以上の半導体チップを備えた半導体モジュールに関する。

近年、ＳｉＣ（炭化ケイ素）パワー半導体が搭載された半導体モジュールを使用した電力変換装置が市場に投入され始めている。ＳｉＣを代表とするワイドバンドギャップパワー半導体は従来のＳｉ（シリコン）パワー半導体よりも導通損失が小さいため、電力変換装置の冷却系を簡素化できる。また、Ｓｉではバイポーラデバイスを採用しなければいけない中・高耐圧領域でも、ＳｉＣであればユニポーラデバイスで十分な低損失デバイスが実現可能であるため、高周波駆動が可能となる。その結果、電力変換装置を構成するインダクタまたはキャパシタなどの受動部品を小型化できる。以上の効果により、電力変換装置全体のサイズを小さくすることが可能である。

特許文献１（特開２０１１－２４３８７２号公報）には、Ｐ極側に接続するハイサイド側半導体素子と、Ｎ極側に接続するローサイド側半導体素子との２組を、１つのパワーカードに実装した半導体装置が記載されている。

特開２０１１－２４３８７２号公報

半導体装置を高周波駆動する際には、寄生インダクタンスが大きいことにより半導体装置のオフ時に印加されるサージ電圧の存在が問題となる。また、サージ電圧による短時間の電圧跳ね上がりはノイズの発生源ともなる。そこで、寄生インダクタンスが小さくなるように、半導体チップを２つ備えた２ｉｎ１モジュールとして、上アームの半導体チップと下アームの半導体チップとを３次元的に配置した積層両面冷却モジュールがあるが、単純にそれらの半導体チップとを積層した構造では熱抵抗が上昇し、半導体装置の温度が上昇し易くなる。これにより、半導体装置のみならず電力変換装置全体の温度が上昇し、信頼性が低下することで製品寿命が短くなる。

本発明の目的は、低寄生インダクタンスであり、かつ、高放熱により低熱抵抗な半導体装置を提供することにある。

その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

一実施の形態である半導体装置は、第１基板と、前記第１基板上に設けられ、前記第１基板の上面に沿う第１方向に互いに離間して並ぶ第１半導体チップおよび第１導体と、前記第１半導体チップの上面に接続された第２導体と、前記第１導体の直上において前記第２導体の上面に接続された第２半導体チップと、を有し、平面視において、前記第１半導体チップと前記第２半導体チップとは、互いに離間し、前記第１半導体チップおよび前記第２半導体チップは、ハーフブリッジ回路の上アームおよび下アームをそれぞれ構成しているものである。

本発明によれば、半導体装置の信頼性を向上させる。特に、低寄生インダクタンスであり、かつ、高放熱により低熱抵抗な半導体装置を提供する。

実施の形態１である半導体装置を示す断面図である。 実施の形態１である半導体装置を示す平面図である。 実施の形態１である半導体装置を示す回路図である。 実施の形態１である半導体装置の一部を示す断面図である。 実施の形態１である半導体装置の一部を示す断面図である。 実施の形態１である半導体装置が樹脂封止された態様を示す断面図である。 実施の形態１である半導体装置の配線態様を示す断面図である。 実施の形態１である半導体装置の配線態様を示す平面図である。 実施の形態１の変形例１である半導体装置を示す断面図である。 実施の形態１の変形例２である半導体装置を示す断面図である。 実施の形態１の変形例３である半導体装置を示す平面図である。 実施の形態１の変形例４である半導体装置を示す平面図である。 実施の形態２である半導体装置を示す断面図である。 実施の形態２である半導体装置が樹脂封止された態様を示す断面図である。 実施の形態２の変形例１である半導体装置を示す断面図である。 実施の形態２の変形例２である半導体装置を示す断面図である。 実施の形態２の変形例３である半導体装置を示す断面図である。 実施の形態３である半導体装置を示す平面図である。 電流および電圧と時間との関係を示すグラフである。 比較例１である半導体装置を示す断面図である。 比較例２である半導体装置を示す断面図である。 熱抵抗と寄生インダクタンスとの関係を示すグラフである。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。

＜改善の余地＞
以下に、図１９～図２２を用いて、改善の余地の詳細について説明する。

半導体装置（半導体モジュール）を高周波駆動する際に課題となる要素として、半導体装置の寄生インダクタンスＬｓがある。図１９は、縦軸の電流および電圧と、横軸の時間との関係を示すグラフである。図１９では、半導体装置に流れる電流のグラフを破線で示し、半導体装置に印加される電圧のグラフを実線で示している。図１９に示すように、寄生インダクタンスが大きいと、半導体装置のオフ時に半導体装置に対し大きなサージ電圧ΔＶが印加される。大きいサージ電圧ΔＶが印加された後、電圧値は下がって一定の電源電圧Ｖになる。したがって、半導体モジュールの絶縁を、サージ電圧分を考慮して保証しなければならない。

また、サージ電圧による短時間の電圧跳ね上がりはノイズの発生源ともなる。さらに、サージ電圧は寄生インダクタンスと電流の変化量ｄｉ／ｄｔ（図１９参照）で決まる。このため、ＳｉＣを用いた半導体装置を高周波で動かすためにｄｉ／ｄｔを高速にすると、サージ電圧およびノイズの影響はより大きくなる。

そこで、図２０に示す比較例１の半導体装置内のように、半導体チップを実装する絶縁基板の寄生インダクタンスが小さくなるように設計することが考えられる。比較例１の半導体装置は、上アームの半導体チップＵＡと下アームの半導体チップＬＡとを搭載した２ｉｎ１モジュールであって、それらの半導体チップ２つを３次元的に配置することで低寄生インダクタンスを実現する積層両面冷却モジュールがある。すなわち、半導体チップＵＡと半導体チップＬＡとは、中間導体ＩＣＮのみを介して接続されるため、電流経路が短く、低寄生インダクタンスが実現できる。

しかし、単純に上アームの半導体チップＵＡと下アームの半導体チップＬＡとを上下に積層した構造では、熱抵抗が上昇し、半導体装置の温度が上昇し易くなる。これにより、半導体チップのみならず、半導体装置により構成される電力変換装置全体の温度が上昇し、電力変換装置の信頼性が低下することで製品寿命が短くなる。

これに対し、図２１に示す比較例２の半導体装置のように、半導体装置内において上アームの半導体チップＵＡと下アームの半導体チップＬＡとを隣り合うように配置し、それらの半導体チップ同士を、導体ＣＮ１、ＣＮ２およびＣＮ３を介して電気的に接続することが考えられる。この場合、半導体チップＵＡと半導体チップＬＡとの間において電流は導体ＣＮ１、ＣＮ２およびＣＮ３を通る。このため、比較例２の半導体装置は、比較例１の半導体装置のように半導体チップＵＡと半導体チップＬＡと中間導体ＩＣＮのみを介して接続されている場合に比べて電流経路が長く、寄生インダクタンスが大きい。

このことを、図２２を用いて説明する。図２２は、縦軸が熱抵抗であり、横軸が寄生インダクタンスであるグラフである。図２２には、比較例１の半導体装置の特性を四角のプロットで示し、比較例２の半導体装置の特性を三角のプロットで示している。図２２に示すように、比較例１は比較例２に比べて寄生インダクタンスが低い。ただし、比較例１は半導体チップＵＡと半導体チップＬＡとが近い位置に配置されているため発熱量が大きく、比較例２に比べて熱抵抗が高い。このように、寄生インダクタンスと熱抵抗はトレードオフの関係にあり、低寄生インダクタンスであり、かつ低熱抵抗な半導体装置を実現することが、改善の余地として存在する。

このように、複数の半導体チップを含む半導体モジュールからなる半導体装置には、改善の余地が存在する。そこで、本願の各実施の形態では、上述した改善の余地を解決する工夫を施している。以下では、この工夫を施した実施の形態における技術的思想について説明する。

（実施の形態１）
＜半導体装置の構造＞
以下、図１～図８を用いて、本実施の形態について説明する。ここでは、半導体装置として、積層ハーフブリッジモジュールを例に説明する。

図１は、本実施の形態における半導体装置の断面図である。図１に示すように、本実施の形態の半導体装置は、基板ＢＰ１と、基板ＢＰ１の上面上に接続された絶縁導体ＩＣ１と、絶縁導体ＩＣ１上に接続された絶縁板ＩＰ１とを有している。絶縁板ＩＰ１上には、配線ＰＣと導体ＣＮ２とが、基板ＢＰ１の上面に沿うＸ方向において並んで配置されている。配線ＰＣと導体ＣＮ２とは互いに離間しており、それぞれ絶縁板ＩＰ１の上面に接続されている。配線ＰＣと導体ＣＮ２とのそれぞれの厚さは同じである。配線ＰＣ上には、２ｉｎ１モジュールを構成する上アームの半導体チップＵＡが接続されている。導体ＣＮ２上には、Ｘ方向において半導体チップＵＡと並んで導体Ｍ２が接続されている。半導体チップＵＡと導体Ｍ２とは、互いに離間しており、それぞれの厚さは同じである。半導体チップＵＡ上および導体Ｍ２上には、中間導体ＩＣＮが接続されている。中間導体ＩＣＮの底面と基板ＢＰ１の上面とは、平行な関係にある。

中間導体ＩＣＮ上には、導体Ｍ１と、２ｉｎ１モジュールを構成する下アームの半導体チップＬＡとが接続されている。導体Ｍ１と半導体チップＬＡとは、Ｘ方向に並んで互いに離間しており、それぞれの厚さは同じである。導体Ｍ１は、半導体チップＵＡの直上に中間導体ＩＣＮを介して配置されている。また、半導体チップＬＡは、導体Ｍ２の直上に中間導体ＩＣＮを介して配置されている。導体Ｍ１上には、導体ＣＮ１が接続され、半導体チップＬＡ上には配線ＮＣが接続されている。導体ＣＮ１と配線ＮＣとは、Ｘ方向に並んで互いに離間しており、それぞれの厚さは同じである。導体ＣＮ１上および配線ＮＣ上には、絶縁板ＩＰ２が接続されている。絶縁板ＩＰ２上には、絶縁導体ＩＣ２が接続されている。絶縁導体ＩＣ２上には、基板ＢＰ２が接続されている。

本実施の形態の半導体装置は、上記のような構成を有している。なお、図１では半導体装置を封止している樹脂の図示を省略している。

上述した導体のうち、絶縁導体ＩＣ１、ＩＣ２、配線ＰＣ、ＮＣおよび中間導体ＩＣＮのそれぞれは、例えばＣｕ（銅）またはＡｌ（アルミニウム）からなる。上述した絶縁板ＩＰ１、ＩＰ２は、例えばセラミックまたは樹脂からなる。基板ＢＰ１、ＢＰ２は、Ｃｕ、ＡｌＳｉＣ（炭化ケイ素アルミニウム複合材）またはＭｇＳｉＣ（炭化ケイ素マグネシウム複合材）からなる。基板ＢＰ１、ＢＰ２は、図示していない冷却構造（例えばヒートシンク）に接続されている。例えば、基板ＢＰ１の下面に接続されたヒートシンクは、下方に突出する櫛葉状の複数の突起を有しており、例えばＣｕ、Ｆｅ（鉄）またはＡｌからなる。

半導体チップＵＡ、ＬＡのそれぞれは、主にＳｉＣ（炭化ケイ素）、ＧａＮ（窒化ガリウム）またはＧａ_２Ｏ_３（酸化ガリウム）からなる。導体Ｍ１、Ｍ２は、比較例１、２のように、２ｉｎ１モジュールにおいて２つの半導体チップを上下方向または横方向に並べる代わりに配置する擬似的な半導体チップである。導体Ｍ１、Ｍ２は熱電導体であり、例えば金属により構成される。導体Ｍ１、Ｍ２は、Ｃｕ若しくはＭｏ（モリブデン）またはＣｕ／Ｍｏの積層体からなる。導体Ｍ１、Ｍ２は放熱の役割を有する放熱用ダミーチップである。

半導体チップＵＡ、ＬＡと各導体との間、導体同士の間、並びに、基板ＢＰ１、ＢＰ２と絶縁導体ＩＣ１、ＩＣ２との間は、はんだまたは金属焼結体で接続されている。絶縁導体ＩＣ１、ＩＣ２は、絶縁板ＩＰ１、ＩＰ２により半導体チップＵＡ、ＬＡから絶縁された導体板である。

図２に、本実施の形態の半導体装置の平面図を示す。図２では、中間導体ＩＣＮよりも下の構造を、封止用の樹脂を省略して示している。図２に示すように、配線ＰＣおよび導体ＣＮ２のそれぞれの面積は、半導体チップＵＡおよび導体Ｍ２のいずれの面積よりも大きい。また、絶縁導体ＩＣ１および基板ＢＰ１のそれぞれの面積は、配線ＰＣおよび導体ＣＮ２のそれぞれの面積の和よりも大きい。

図３に、本実施の形態の半導体装置である積層ハーフブリッジモジュール（２ｉｎ１モジュール）の回路図を示す。本実施の形態の半導体装置は、例えば電力変換装置である。ここでは、半導体チップＵＡ、ＬＡのそれぞれがＭＯＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を搭載している場合について説明する。ただし、半導体チップＵＡ、ＬＡはＭＯＳＦＥＴではなくＩＧＢＴ（Insulated Gate Bipolar Transistor）を搭載していてもよい。図１および図３に示すように、上アームの半導体チップＵＡを構成するＭＯＳＦＥＴのソースは、中間導体ＩＣＮを介して、下アームの半導体チップＬＡを構成するＭＯＳＦＥＴのドレインに接続されている。上アームの半導体チップＵＡを構成するＭＯＳＦＥＴのドレインは、配線ＰＣを介してＰ端子に接続されている。下アームの半導体チップＬＡを構成するＭＯＳＦＥＴのソースは、配線ＮＣを介してＮ端子に接続されている。

すなわち、図１に示す半導体チップＵＡの下面側では、半導体チップＵＡのドレイン電極が配線ＰＣに接続されている。半導体チップＵＡの上面側では、半導体チップＵＡのソース電極が中間導体ＩＣＮに接続されている。半導体チップＬＡの上面側では、半導体チップＬＡのソース電極が配線ＮＣに接続されている。半導体チップＬＡの下面側では、半導体チップＬＡのドレイン電極が中間導体ＩＣＮに接続されている。このように、半導体チップＵＡおよび半導体チップＬＡは、ハーフブリッジ回路の上アームおよび下アームをそれぞれ構成している。

ここで、半導体チップＵＡ、ＬＡの表面と導体との間には、導体のスペーサーを用いる場合がある。図４および図５に、例として配線ＮＣと半導体チップＬＡとの接続態様を断面図で示す。図４では、配線ＮＣの下面と半導体チップＬＡとが、順に形成されたはんだＳ１、スペーサーＳＰ１およびはんだＳ２により接続されている。これに対し、図５に示すように、スペーサーを用いずに、導体の一部が凸型になった導体を使用してもよい。図５において、配線ＰＣの下面には、下方に突出する凸部ＣＰ１が設けられており、凸部ＣＰ１の下面にはんだＳ３を介して半導体チップＬＡが接続されている。このように導体が凸部を有することで、はんだを用いる数が減少するため、熱抵抗がより小さくなるという利点がある。はんだＳ１～Ｓ３は、金属焼結体であってもよい。導体Ｍ１、Ｍ２も、図４または図５に示す半導体チップＵＡ、ＬＡと同様に導体と接続される。凸部を有するのは、配線ＰＣに限らず、中間導体ＩＣＮ、配線ＮＣ、導体ＣＮ１またはＣＮ２であってもよい。

図６に、本実施の形態の半導体装置を樹脂により封止した態様を断面図で示す。図６に示すように、図１に示した構成のうち、基板ＢＰ１と基板ＢＰ２との間に設けられた部分は、絶縁体である樹脂ＲＳにより封止されている。樹脂ＲＳは、例えば絶縁ゲル、モールド樹脂またはエポキシ樹脂などからなる。このように封止を行うことで、放電を防止し、ゴミまたは水分などから半導体装置を保護できる。封止する範囲は、Ｘ方向、Ｙ方向およびＺ方向における基板ＢＰ１、ＢＰ２のそれぞれの端部よりも内側である。Ｘ方向およびＹ方向は基板ＢＰ１の上面に沿う方向であり、Ｘ方向、Ｙ方向およびＺ方向のそれぞれは互いに直交する方向である。Ｚ方向は、基板ＢＰ１および絶縁板ＩＰ１のそれぞれの上面に対して垂直な方向（上下方向、縦方向、厚さ方向）である。本願でいう平面視とは、半導体装置をＺ方向において、基板ＢＰ１の上面上から、基板ＢＰ１の上面側を見下ろす場合を指す。

半導体装置が基板ＢＰ１、ＢＰ２を備えていない場合は、絶縁板ＩＰ１、ＩＰ２の端部より内側を封止する。このように基板ＢＰ１、ＢＰ２または絶縁板ＩＰ１、ＩＰ２を樹脂ＲＳから露出させるのは、それらを冷却面として用いるためである。なお、基板ＢＰ１、ＢＰ２が無い場合は、絶縁板ＩＰ１、ＩＰ２が半導体チップや各導体などを支える基板として機能する。

次に、図７および図８を用いて、半導体装置の配線態様について説明する。図１では、配線ＰＣ、ＮＣのそれぞれの全体が基板ＢＰ１、ＢＰ２と重なる場合について説明したが、実際には、Ｐ端子およびＮ端子との接続のため、平面視において配線ＰＣ、ＮＣの一部が基板ＢＰ１、ＢＰ２の外側に延出していることが考えられる。図７および図８に示すように、配線ＰＣは、Ｘ方向において基板ＢＰ１、ＢＰ２の外側に位置するＰ端子ＰＴまで延在し、配線ＰＣの端部はＰ端子ＰＴに接続されている。言い換えれば、配線ＰＣの端部はＰ端子ＰＴを構成している。同様に、配線ＮＣは、Ｘ方向において基板ＢＰ１、ＢＰ２の外側に位置するＮ端子ＮＴまで延在し、配線ＮＣの端部はＮ端子ＮＴに接続されている。言い換えれば、配線ＮＣの端部はＮ端子ＮＴを構成している。

すなわち、上アームの半導体チップＵＡを構成するＭＯＳＦＥＴのドレインは、配線ＰＣを介してＰ端子ＰＴに接続されている。下アームの半導体チップＬＡを構成するＭＯＳＦＥＴのソースは、配線ＮＣを介してＮ端子ＮＴに接続されている。

図８では、中間導体ＩＣＮより下の部分と、配線ＮＣと、半導体チップＬＡに接続されたゲート配線ＧＷとを示している。このことは、後の説明で用いる図１１および図１２の平面図でも同様である。また、図８では、ゲート配線ＧＷに接続された半導体チップＵＡの拡大平面図も示している。半導体チップＵＡ、ＬＡは、それぞれ同様の特性を有するパワーＭＯＳＦＥＴであり、いずれも一方の面（第１主面、上面）側にソースパッドＳＰおよびゲートパッドＧＰを有し、当該面とは反対側の面（第２主面、下面）にドレイン電極を有している。半導体チップＵＡ、ＬＡのそれぞれのゲートパッドＧＰには、例えばワイヤ、リボン、はんだまたは金属焼結体を介してゲート配線ＧＷが接続されている。ゲート配線ＧＷは、例えばＣｕからなる。

なお、図８と異なり、ゲートパッドＧＰの位置は半導体チップの４隅のいずれかでもよい。また、半導体チップＵＡに接続されたゲート配線ＧＷと半導体チップＬＡに接続されたゲート配線ＧＷとは、図８では、平面視において１８０度異なる向きに延出している。ただし、それらのゲート配線ＧＷは、半導体装置に対して同じ方向に引き出されていてもよい。ゲート配線ＧＷの一方の端部は半導体チップＵＡまたはＬＡに接続されており、ゲート配線ＧＷの他方の端部は、ゲート端子ＧＴを構成している。

半導体チップＵＡの第１主面と中間導体ＩＣＮとの間には、半導体チップＵＡのソースパッドＳＰおよび中間導体ＩＣＮのいずれからも絶縁されたゲート配線ＧＷが挿入されている。また、半導体チップＬＡの第１主面と配線ＮＣとの間には、半導体チップＵＡのソースパッドＳＰおよび配線ＮＣのいずれからも絶縁されたゲート配線ＧＷが挿入されている。

半導体チップＵＡのゲートパッドＧＰに電気的に接続されたゲート配線ＧＷは、配線ＰＣの延在方向（Ｘ方向）に対して平面視で交差する方向（ここではＹ方向）に延在している。本実施の形態では、平面視において、半導体チップＵＡのゲートパッドＧＰに電気的に接続されたゲート配線ＧＷの延在方向と、配線ＰＣの延在方向とのなす角度θ１を４５～９０度（４５度以上９０度以内）とする。

同様に、半導体チップＬＡのゲートパッドＧＰ（図示しない）に電気的に接続されたゲート配線ＧＷは、配線ＮＣの延在方向（Ｘ方向）に対して平面視で交差する方向（ここではＹ方向）に延在している。本実施の形態では、平面視において、半導体チップＬＡのゲートパッドＧＰに電気的に接続されたゲート配線ＧＷの延在方向と、配線ＮＣの延在方向とのなす角度θ２を４５～９０度とする。角度θ１、θ２のそれぞれは、直角または鋭角である。

これらの角度θ１、θ２のそれぞれが４５度未満となると、ゲート配線ＧＷと配線ＰＣ、ＮＣとが互いに接近し、それぞれの延在方向同士が平行に近づくため、ゲート配線ＧＷを介して伝送されるゲート信号に遅れが生じる。このため、ここでは角度θ１、θ２のそれぞれを４５～９０度に設定することで、当該ゲート信号の遅れの発生を防げる。

＜本実施の形態の効果＞
図２２のグラフは、本実施の形態の特性を丸のプロットで示す。図２２に示すように、本実施の形態は、比較例２に比べて寄生インダクタンスが低い。これは、比較例２において半導体チップＵＡ、ＬＡの相互間は導体ＣＮ１、ＣＮ３およびＣＮ２を含む長い電流経路により接続されているのに対し、本実施の形態において半導体チップＵＡ、ＬＡの相互間は中間導体ＩＣＮのみにより電気的に接続されているためである。

また、図２２に示すように、本実施の形態は、比較例１に比べて熱抵抗が低い。これは、半導体チップＵＡ、ＬＡが平面視において、互いに重なっておらず離間しており、さらに、半導体チップＵＡ、ＬＡは、互いに異なる高さに位置しているためである。つまり、中間導体ＩＣＮを介して、上下方向において重なるように半導体チップＵＡ、ＬＡを配置している比較例１に比べて、本実施の形態では発熱量を抑えることができる。また、半導体チップＬＡの直下の領域であって、半導体チップＵＡと同じ高さには、半導体チップの代わりに、熱導伝性を有する導体Ｍ２が配置されていることにより、導体Ｍ２および基板ＢＰ１を介して、放熱が行われる。同様に、半導体チップＵＡの直上であって、半導体チップＬＡと同じ高さには、半導体チップの代わりに、熱導伝性を有する導体Ｍ１が配置されていることにより、導体Ｍ１および基板ＢＰ２を介して、放熱が行われる。このため、さらに熱抵抗を低減できる。

以上により、本実施の形態では、低寄生インダクタンスであり、かつ、高放熱により低熱抵抗な半導体装置を実現でき、上述した寄生インダクタンスと熱抵抗とのトレードオフを改善している。よって、上述した改善の余地を解消でき、半導体装置の信頼性を向上できる。

＜変形例１＞
図９に示すように、半導体チップＬＡのソースは、配線ＮＣと、接続導体ＣＰとを介してＮ端子に電気的に接続されていてもよい。

図９に示すように、基板ＢＰ１上に設けられた導体ＮＣＡが、絶縁板ＩＰ１の上面に接続され、配線ＰＣおよび導体ＣＮ２のそれぞれと同じ高さに配置されている。配線ＰＣおよび導体ＣＮ２のそれぞれと導体ＮＣＡとは、互いに離間している。ここでは、配線ＮＣではなく、例えば導体ＮＣＡが、平面視において基板ＢＰ１の外側に延出し、Ｎ端子と接続される。配線ＮＣの一部は、平面視において導体ＮＣＡと重なっており、配線ＮＣの当該一部の下面と導体ＮＣＡの上面との間は、接続導体ＣＰにより接続されている。接続導体ＣＰは、半導体チップＵＡの高さから半導体チップＬＡの高さに亘って形成されている。

本変形例の半導体装置では、半導体装置から突き出る配線であって、Ｐ端子に接続される配線ＰＣと、Ｎ端子に接続される配線（導体ＮＣＡ）との高さを揃えられる。

＜変形例２＞
前記変形例１と異なり、図１０に示すように、半導体チップＬＡのソースは、配線ＮＣと、ワイヤＷＲとを介して、導体ＮＣＡおよびＮ端子に電気的に接続されていてもよい。

図１０に示すように、前記変形例１と同様に、基板ＢＰ１上には導体ＮＣＡが設けられている。ここで、配線ＮＣの上面の一部は、絶縁板ＩＰ２および絶縁導体ＩＣ２から露出している。配線ＮＣの上面の当該一部には、導電性のワイヤ（ボンディングワイヤ）ＷＲの一方の端部が接続され、ワイヤＷＲの他方の端部は導体ＮＣＡの上面に接続されている。このようにして、半導体チップＬＡのソースを、配線ＮＣおよびワイヤＷＲを介して、導体ＮＣＡに電気的に接続できる。ワイヤＷＲの材料には、例えばＡｌ、ＣｕまたはＡｕ（金）が使用できる。ワイヤＷＲの代わりに、導電性のリボンを用いてもよい。

＜変形例３＞
図８では、半導体チップＵＡ、ＬＡがそれぞれ１つの場合について説明したが、半導体チップＵＡ、ＬＡのそれぞれは複数設けられていてもよい。

図１１に示すように、ここでは、配線ＰＣの上面に２つの半導体チップＵＡを接続している。半導体チップＵＡのそれぞれのゲートパッドには、ゲート配線ＧＷが接続されている。同様に、ここでは配線ＮＣの下面に２つの半導体チップＬＡを接続している。半導体チップＬＡのそれぞれのゲートパッドには、ゲート配線ＧＷが接続されている。

２つの半導体チップＵＡは、Ｘ方向またはＹ方向において、両端部を揃えて隣合っていなくてもよい。ただし、それらの半導体チップＵＡのそれぞれに接続されたゲート配線ＧＷの引き出す方向は揃える。複数の半導体チップＬＡを搭載する場合も同様である。

＜変形例４＞
図１２に示すように、本変形例では、平面視において、半導体チップＵＡの一部が配線ＰＣの外側に位置しており、ゲート配線ＧＷは、半導体チップＵＡの当該一部の上面に接続されている。同様に、半導体チップＬＡの一部は配線ＮＣの外側に位置しており、ゲート配線ＧＷは、半導体チップＬＡの当該一部の上面に接続されている。

すなわち、平面視において、それらのゲート配線ＧＷと、配線ＰＣおよび配線ＮＣのそれぞれとは、互いに離間している。これにより、半導体チップＬＡ、ＵＡに対するゲート配線ＧＷの接続が容易となる。例えば、半導体チップＬＡの上面に接続するゲート配線ＧＷと、半導体チップＬＡの上面に接続する配線ＮＣとを、同じ高さに配置でき、当該ゲート配線ＧＷと、配線ＮＣとの相互間の絶縁処理が容易となる。なお、ゲート配線ＧＷはワイヤであってもよい。

（実施の形態２）
前記実施の形態１では、半導体装置の下面側に放熱用の基板ＢＰ１が設けられ、上面側に放熱用の基板ＢＰ２が設けられた、両面冷却モジュールについて説明した。以下では、半導体装置の上面側に放熱用の基板を有さない片面冷却モジュールについて説明する。

図１３に示すように、本実施の形態の半導体装置は、前記実施の形態１の半導体装置と似た構造を有している。ただし、前記実施の形態１と異なり、本実施の形態の半導体装置は、導体Ｍ１、導体ＣＮ１、絶縁板ＩＰ２、絶縁導体ＩＣ２および基板ＢＰ２を有していない。その他の構造は、前記実施の形態１の半導体装置と同様である。

本実施の場合、半導体装置の封止は、図１４に示すような樹脂ＲＳにより行われる。樹脂ＲＳは、基板ＢＰ１上の構造全体（Ｎ端子、Ｐ端子およびゲート端子などに接続される配線を除く）を覆っている。

本実施の形態では、前記実施の形態１に比べて放熱性は低下するが、低寄生インダクタンスであり、かつ、低熱抵抗な半導体装置を実現でき、寄生インダクタンスと熱抵抗とのトレードオフを改善できる。

また、導体Ｍ１、導体ＣＮ１、絶縁板ＩＰ２、絶縁導体ＩＣ２および基板ＢＰ２を設けないことで、半導体装置の小型化が可能である。

＜変形例１＞
図１５に示すように、半導体チップＬＡのソースは、配線ＮＣと、接続導体ＣＰとを介してＮ端子に電気的に接続されていてもよい。

図１５に示すように、基板ＢＰ１上に設けられた導体ＮＣＡが、絶縁板ＩＰ１の上面に接続され、配線ＰＣおよび導体ＣＮ２のそれぞれと同じ高さに配置されている。配線ＰＣおよび導体ＣＮ２のそれぞれと導体ＮＣＡとは、互いに離間している。ここでは、配線ＮＣではなく、例えば導体ＮＣＡが、平面視において基板ＢＰ１の外側に延出し、Ｎ端子と接続される。配線ＮＣの一部は、平面視において導体ＮＣＡと重なっており、配線ＮＣの当該一部の下面と導体ＮＣＡの上面との間は、接続導体ＣＰにより接続されている。接続導体ＣＰは、半導体チップＵＡの高さから半導体チップＬＡの高さに亘って形成されている。

本変形例の半導体装置では、半導体装置から突き出る配線であって、Ｐ端子に接続される配線ＰＣと、Ｎ端子に接続される配線（導体ＮＣＡ）との高さを揃えられる。

＜変形例２＞
前記変形例１と異なり、図１６に示すように、半導体チップＬＡのソースは、配線ＮＣと、ワイヤＷＲとを介して、導体ＮＣＡおよびＮ端子に電気的に接続されていてもよい。

図１６に示すように、前記変形例１と同様に、基板ＢＰ１上には導体ＮＣＡが設けられている。配線ＮＣの上面には、導電性のワイヤ（ボンディングワイヤ）ＷＲの一方の端部が接続され、ワイヤＷＲの他方の端部は導体ＮＣＡの上面に接続されている。このようにして、半導体チップＬＡのソースを、配線ＮＣおよびワイヤＷＲを介して、導体ＮＣＡに電気的に接続できる。ワイヤＷＲの材料には、例えばＡｌ、ＣｕまたはＡｕ（金）が使用できる。ワイヤＷＲの代わりに、導電性のリボンを用いてもよい。

＜変形例３＞
前記変形例２と異なり、図１７に示すように、配線ＮＣを形成せず、ワイヤＷＲの一方の端部を配線ＮＣではなく半導体チップＬＡのソースパッドに接続してもよい。配線ＮＣを形成しないことで、半導体装置の小型化が可能である。

（実施の形態３）
図１８に、半導体チップＵＡおよび半導体チップＬＡ（図示しない）のそれぞれを３以上の複数備えた半導体装置の平面図を示す。図１８では、中間導体ＩＣＮ（図示しない）より下の構造を示している。図１８では、図を分かり易くするため、配線ＰＣと、配線ＰＣと同じ高さに位置する導体ＣＮ２とにハッチングを付している。以下において、図１８で図示していない半導体チップＬＡは、導体Ｍ２の直上に設けられているものとして説明する。

本実施の形態では、平面視において、半導体チップＵＡおよび半導体チップＬＡのそれぞれはＸ方向およびＹ方向に等間隔で複数並んでいる。すなわち、半導体チップＵＡおよび半導体チップＬＡのそれぞれはマトリクス状に配置されている。具体的には、半導体チップＵＡは、Ｙ方向に等間隔で複数並ぶ列を構成しており、このような列がＸ方向に複数並んでいる。ただし、隣り合う列同士は、Ｙ方向における半導体チップＵＡの位置が半周期ずれている。つまり、複数の半導体チップＵＡは、所謂千鳥状に配置されている。半導体チップＬＡも同様に千鳥状に配置されている。

平面視において、複数の半導体チップＵＡは、いずれも、複数の半導体チップＬＡのそれぞれに対して離間している。具体的には、平面視において、半導体チップＬＡは、互いに隣り合う半導体チップＵＡ同士の間に配置されている。言い換えれば、Ｘ方向およびＹ方向のそれぞれにおいて、半導体チップＵＡおよび半導体チップＬＡは交互に配置されている。

図１８に示すように、配線ＰＣは、平面視において複数の半導体チップＵＡ、複数の半導体チップＬＡおよび、複数の導体Ｍ２を含むように、広い面積を有している。配線ＰＣは、平面視において千鳥状に位置する複数の開口部を有し、当該開口部内に、配線ＰＣから離間する導体ＣＮ２が設けられている。これらの導体ＣＮ２のそれぞれの上面に、導体Ｍ２が接続されている。

ここでは図示していないが、図８を用いて説明したように、半導体チップＵＡおよび半導体チップＬＡのそれぞれからは、ゲート配線ＧＷが延出している。また、図８では示していないが、配線ＰＣおよび配線ＮＣのそれぞれは、平面視において基板ＢＰ１の外側へ延出している。半導体チップＵＡのゲートパッドに電気的に接続されたゲート配線ＧＷの延在方向と、配線ＰＣの延在方向とのなす角度は４５～９０度である。同様に、半導体チップＬＡのゲートパッドに電気的に接続されたゲート配線ＧＷの延在方向と、配線ＰＣの延在方向とのなす角度は４５～９０度である。これらの角度をそれぞれ４５～９０度に設定することで、ゲート信号の遅延発生を防げる。

本実施の形態では、半導体装置に複数の半導体チップを搭載することで、低寄生インダクタンスおよび低熱抵抗を実現しつつ、半導体装置の性能を向上できる。本実施の形態では、半導体チップをマトリクス状（例えば千鳥状）に配置することで、半導体チップ同士の間隔を詰め易いため、半導体チップが複数であっても、寄生インダクタンスおよび熱抵抗の両方を下げ易いという効果が得られる。

以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

ＣＮ１、ＣＮ２、ＣＮ３、Ｍ１、Ｍ２、ＮＣＡ 導体
ＩＣ１、ＩＣ２ 絶縁導体
ＩＣＮ 中間導体
ＩＰ１、ＩＰ２ 絶縁板
ＬＡ、ＵＡ 半導体チップ
ＮＣ、ＰＣ 配線

Claims (13)

1. 第１基板と、
   前記第１基板上に設けられ、前記第１基板の上面に沿う第１方向に互いに離間して並ぶ第１半導体チップおよび第１導体と、
   前記第１半導体チップの上面に接続された第２導体と、
   前記第１導体の直上において前記第２導体の上面に接続された第２半導体チップと、
   を有し、
   平面視において、前記第１半導体チップと前記第２半導体チップとは、互いに離間し、
   前記第１半導体チップおよび前記第２半導体チップは、ハーフブリッジ回路の上アームおよび下アームをそれぞれ構成している、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第２半導体チップの上面に接続された第３導体と、
   前記第１基板上において、前記第１半導体チップおよび前記第１導体のそれぞれよりも下に設けられた第４導体と、
   前記第３導体の下面と前記第４導体の上面とを接続する第１接続導体と、
   をさらに有する、半導体装置。
3. 請求項１に記載の半導体装置において、
   前記第２半導体チップの上面に接続された第３導体と、
   前記第１基板上において、前記第１半導体チップおよび前記第１導体のそれぞれよりも下に設けられた第４導体と、
   前記第３導体の上面と前記第４導体の上面とを電気的に接続する第１ワイヤと、
   をさらに有する、半導体装置。
   、半導体装置。
4. 請求項１に記載の半導体装置において、
   前記第１基板上において、前記第１半導体チップおよび前記第１導体のそれぞれよりも下に設けられた第４導体と、
   前記第２半導体チップの上面と前記第４導体の上面とを電気的に接続する第２ワイヤと、
   をさらに有する、半導体装置。
5. 請求項１に記載の半導体装置において、
   前記第１半導体チップの直上において前記第２導体の上面に接続され、前記第１方向において前記第２半導体チップと並ぶ第５導体と、
   前記第５導体および前記第２半導体チップのそれぞれの上に設けられた第２基板と、
   をさらに有する、半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第２基板より下に設けられ、前記第２半導体チップの上面に接続された第３導体と、
   前記第１基板上において、前記第１半導体チップおよび前記第１導体のそれぞれよりも下に設けられた第４導体と、
   前記第３導体の下面と前記第４導体の上面とを接続する第１接続導体と、
   をさらに有する、半導体装置。
7. 請求項５に記載の半導体装置において、
   前記第２基板より下に設けられ、前記第２半導体チップの上面に接続された第３導体と、
   前記第１基板上において、前記第１半導体チップおよび前記第１導体のそれぞれよりも下に設けられた第４導体と、
   前記第３導体の上面と前記第４導体の上面とを電気的に接続する第１ワイヤと、
   をさらに有する、半導体装置。
8. 請求項１に記載の半導体装置において、
   前記第２半導体チップの上面に接続され、Ｎ端子に接続された第３導体と、
   前記第１半導体チップの下面に接続され、Ｐ端子に接続された第６導体と、
   前記第１半導体チップの上面のゲートパッドに接続された第１ゲート配線と、
   前記第２半導体チップの上面のゲートパッドに接続された第２ゲート配線と、
   をさらに有し、
   平面視において、前記第６導体の第１延在方向と前記第１ゲート配線の第２延在方向とのなす第１角度、および、前記第３導体の第３延在方向と前記第２ゲート配線の第４延在方向とのなす第２角度のそれぞれは、４５度以上９０度以内である、半導体装置。
9. 請求項８に記載の半導体装置において、
   平面視において、前記第１ゲート配線と前記第６導体とは、互いに離間し、前記第２ゲート配線と前記第３導体とは、互いに離間している、半導体装置。
10. 請求項１に記載の半導体装置において、
    平面視において、前記第１基板上に前記第１半導体チップがマトリクス状に並んで複数配置され、前記第２導体上に前記第２半導体チップがマトリクス状に並んで複数配置され、
    平面視において、複数の前記第１半導体チップは、いずれも複数の前記第２半導体チップのそれぞれに対して離間している、半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記第１方向、および、平面視において前記第１方向と直交する第２方向のそれぞれの方向において、前記第１半導体チップと前記第２半導体チップとが交互に配置されている、半導体装置。
12. 請求項１０に記載の半導体装置において、
    前記第２半導体チップの上面に接続され、Ｎ端子に接続された第３導体と、
    前記第１半導体チップの下面に接続され、Ｐ端子に接続された第６導体と、
    前記第１半導体チップの上面のゲートパッドに接続された第１ゲート配線と、
    前記第２半導体チップの上面のゲートパッドに接続された第２ゲート配線と、
    をさらに有し、
    平面視において、前記第６導体の第１延在方向と前記第１ゲート配線の第２延在方向とのなす第１角度、および、前記第３導体の第３延在方向と前記第２ゲート配線の第４延在方向とのなす第２角度のそれぞれは、４５度以上９０度以内である、半導体装置。
13. 請求項１に記載の半導体装置において、
    前記第１半導体チップおよび前記第２半導体チップのそれぞれは、ＭＯＳＦＥＴまたはＩＧＢＴを搭載している、半導体装置。

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