JP2020047677A - 半導体装置 - Google Patents

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Abstract

【課題】インダクタンスの低減が可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、基板と、金属層と、金属層の上に設けられ、上部電極と下部電極と、を有する半導体チップと、基板の上に設けられ、第１の板状部と、第２の板状部と、第３の板状部とを有し、第１の板状部は第２の板状部に平行で、第３の板状部は第１の板状部の一端と第２の板状部の一端に接続され、上部電極に電気的に接続された第１の配線板と、基板の上に設けられ、第５の板状部と、第６の板状部と、第７の板状部とを有し、第５の板状部は第６の板状部に平行で、第７の板状部は第５の板状部の一端と第６の板状部の一端に接続され、金属層に電気的に接続された第２の配線板と、を備え、第１の板状部と第２の板状部は、第５の板状部と第６の板状部の間に設けられ、半導体チップは、第５の板状部を含む平面と、第６の板状部を含む平面との間に位置する。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
パワー半導体モジュールでは、例えば、金属基板の上に、絶縁基板を間に挟んで複数のパワー半導体チップが実装される。パワー半導体チップは、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、又は、ダイオードである。パワー半導体モジュール内部の配線インダクタンスが大きいと、スイッチング損失が大きくなるという問題が生ずる。
特許第５５５５２０６号公報
本発明が解決しようとする課題は、配線インダクタンスの低減が可能な半導体装置を提供することにある。
本発明の一態様の半導体装置は、基板と、前記基板の上の金属層と、前記金属層の上に設けられ、上部電極と、前記金属層に電気的に接続される下部電極と、を有する少なくとも１個の半導体チップと、前記基板の上に設けられ、第１の板状部と、第２の板状部と、第３の板状部とを有し、前記第１の板状部と、前記第２の板状部と、前記第３の板状部は前記基板に垂直で、前記第１の板状部は前記第２の板状部に平行で、前記第３の板状部は前記第１の板状部及び前記第２の板状部に垂直で、前記第３の板状部は前記第１の板状部の一端と前記第２の板状部の一端に接続され、前記上部電極に電気的に接続された第１の配線板と、前記基板の上に設けられ、第５の板状部と、第６の板状部と、第７の板状部とを有し、前記第５の板状部と、前記第６の板状部と、前記第７の板状部は前記基板に垂直で、前記第５の板状部は前記第６の板状部に平行で、前記第７の板状部は前記第５の板状部及び前記第６の板状部に垂直で、前記第７の板状部は前記第５の板状部の一端と前記第６の板状部の一端に接続され、前記金属層に電気的に接続された第２の配線板と、を備え、前記第１の板状部と前記第２の板状部は、前記第５の板状部と前記第６の板状部の間に設けられ、前記少なくとも１個の半導体チップは、前記第５の板状部を含む平面と、前記第６の板状部を含む平面との間に位置する。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式上面図。 第３の実施形態の半導体装置の模式上面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式上面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第６の実施形態の半導体装置の模式上面図。 第７の実施形態の半導体装置の模式上面図。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する場合がある。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１の実施形態）
第１の実施形態の半導体装置は、基板と、基板の上の金属層と、金属層の上に設けられ、上部電極と、金属層に電気的に接続される下部電極と、を有する少なくとも１個の半導体チップと、基板の上に設けられ、第１の板状部と、第２の板状部と、第３の板状部とを有し、第１の板状部と、第２の板状部と、第３の板状部は基板に垂直で、第１の板状部は第２の板状部に平行で、第３の板状部は第１の板状部及び第２の板状部に垂直で、第３の板状部は第１の板状部の一端と第２の板状部の一端に接続され、上部電極に電気的に接続された第１の配線板と、基板の上に設けられ、第５の板状部と、第６の板状部と、第７の板状部とを有し、第５の板状部と、第６の板状部と、第７の板状部は基板に垂直で、第５の板状部は第６の板状部に平行で、第７の板状部は第５の板状部及び第６の板状部に垂直で、第７の板状部は第５の板状部の一端と第６の板状部の一端に接続され、金属層に電気的に接続された第２の配線板と、を備え、第１の板状部と第２の板状部は、第５の板状部と第６の板状部の間に設けられ、少なくとも１個の半導体チップは、第５の板状部を含む仮想平面と、第６の板状部を含む仮想平面との間に位置する。
図１は、第１の実施形態の半導体装置の模式断面図である。図２は、第１の実施形態の半導体装置の模式上面図である。図３は、第１の実施形態の半導体装置の模式上面図である。図４は、第１の実施形態の半導体装置の模式断面図である。
第１の実施形態の半導体装置は、パワー半導体モジュール１００である。パワー半導体モジュール１００は、６個のショットキーバリアダイオード（ＳＢＤ）が並列に接続されている。
第１の実施形態のパワー半導体モジュール１００は、複数個のＳＢＤ１０（半導体チップ）、金属基板１２、絶縁基板１４（基板）、金属層１６、アノード配線板１８（第１の配線板）、カソード配線板２０（第２の配線板）、樹脂ケース２２、蓋２４、シリコーンゲル２６を備える。
ＳＢＤ１０は、アノード電極１０ａ（上部電極）、カソード電極１０ｂ（下部電極）を有する
アノード配線板１８は、アノード外部端子１８ａ、複数のアノード接続部１８ｂ（接続部）、第１の板状部Ｐ１、第２の板状部Ｐ２、第３の板状部Ｐ３、第４の板状部Ｐ４を有する。カソード配線板２０は、カソード外部端子２０ａ、カソード接続部２０ｂ、第５の板状部Ｐ５、第６の板状部Ｐ６、第７の板状部Ｐ７、第８の板状部Ｐ８を有する。
図１は、図２のＡＡ’断面図である。図２は、パワー半導体モジュール１００から蓋２４及びシリコーンゲル２６を除いた状態の上面図である。図３は、パワー半導体モジュール１００から蓋２４、シリコーンゲル２６、及び、アノード配線板１８を除いた状態の上面図である。図４は、図２のＢＢ’断面図である。
金属基板１２は、例えば、銅である。例えば、パワー半導体モジュール１００を製品に実装する際、金属基板１２の裏面には、図示しない放熱板が接続される。
樹脂ケース２２は、金属基板１２の周囲に設けられる。樹脂ケース２２の上には蓋２４が設けられる。また、パワー半導体モジュール１００の内部には、封止材としてシリコーンゲル２６が充填されている。樹脂ケース２２、金属基板１２、蓋２４、及びシリコーンゲル２６は、パワー半導体モジュール１００内の部材を保護又は絶縁する機能を有する。
絶縁基板１４は、樹脂ケース２２の中に設けられる。絶縁基板１４は、金属基板１２の上に設けられる。絶縁基板１４は、金属基板１２と、金属層１６を絶縁する機能を有する。絶縁基板１４は、樹脂中に、例えば、窒化ホウ素などで形成される熱伝導率の高いフィラ―を含有する。絶縁基板１４は、例えば、高熱伝導材である窒化アルミニウムである。
金属層１６は、絶縁基板１４上に設けられる。金属層１６は、例えば、銅、又は、アルミニウムである。
ＳＢＤ１０は、金属層１６の上に設けられる。ＳＢＤ１０は、例えば、はんだやＡｇナノ粒子を用いて、金属層１６に接続される。ＳＢＤ１０は、上面にアノード電極１０ａ、下面にカソード電極１０ｂを有する。
ＳＢＤ１０は、例えば、炭化珪素（ＳｉＣ）、シリコン（Ｓｉ）、又は、窒化ガリウム（ＧａＮ）などを用いた半導体チップである。
アノード配線板１８は、絶縁基板１４の上に設けられる。アノード配線板１８は、アノード外部端子１８ａを有する。アノード外部端子１８ａは、樹脂ケース２２の外に設けられる。
アノード配線板１８は、第１の板状部Ｐ１、第２の板状部Ｐ２、第３の板状部Ｐ３、第４の板状部Ｐ４を有する。第１の板状部Ｐ１、第２の板状部Ｐ２、第３の板状部Ｐ３、第４の板状部Ｐ４は、絶縁基板１４に対して垂直である。
第１の板状部Ｐ１は、第２の板状部Ｐ２に対向する。第１の板状部Ｐ１は、第２の板状部Ｐ２に平行である。
第３の板状部Ｐ３は、第４の板状部Ｐ４に対向する。第３の板状部Ｐ３は、第４の板状部Ｐ４に平行である。第３の板状部Ｐ３及び第４の板状部Ｐ４は、第１の板状部Ｐ１及び第２の板状部Ｐ２に垂直である。
第３の板状部Ｐ３は、第１の板状部Ｐ１の一端と、第２の板状部Ｐ２の一端に接続される。第４の板状部Ｐ４は、第１の板状部Ｐ１の他端と、第２の板状部Ｐ２の他端に接続される。
第１の板状部Ｐ１、第２の板状部Ｐ２、第３の板状部Ｐ３、及び、第４の板状部Ｐ４は、枠形状を形成する。
アノード配線板１８は、複数のアノード接続部１８ｂを有する。アノード接続部１８ｂとアノード電極１０ａが接続される。アノード接続部１８ｂとアノード電極１０ａは、例えば、半田を用いて接続される。また、例えば、超音波溶接を用いて接続される。
カソード配線板２０は、絶縁基板１４の上に設けられる。カソード配線板２０は、カソード外部端子２０ａを有する。カソード外部端子２０ａは、樹脂ケース２２の外に設けられる。
カソード配線板２０は、第５の板状部Ｐ５、第６の板状部Ｐ６、第７の板状部Ｐ７、第８の板状部Ｐ８を有する。第５の板状部Ｐ５、第６の板状部Ｐ６、第７の板状部Ｐ７、第８の板状部Ｐ８は、絶縁基板１４に対して垂直である。
第５の板状部Ｐ５は、第６の板状部Ｐ６に対向する。第５の板状部Ｐ５は、第６の板状部Ｐ６に平行である。
第７の板状部Ｐ７は、第８の板状部Ｐ８に対向する。第７の板状部Ｐ７は、第８の板状部Ｐ８に平行である。第７の板状部Ｐ７及び第８の板状部Ｐ８は、第５の板状部Ｐ５及び第６の板状部Ｐ６に垂直である。
第７の板状部Ｐ７は、第５の板状部Ｐ５の一端と、第６の板状部Ｐ６の一端に接続される。第８の板状部Ｐ８は、第５の板状部Ｐ５の他端と、第６の板状部Ｐ６の他端に接続される。
第５の板状部Ｐ５、第６の板状部Ｐ６、第７の板状部Ｐ７、及び、第８の板状部Ｐ８は、枠形状を形成する。
第１の板状部Ｐ１、第２の板状部Ｐ２、第３の板状部Ｐ３、及び、第４の板状部Ｐ４は、第５の板状部Ｐ５、第６の板状部Ｐ６、第７の板状部Ｐ７、及び、第８の板状部Ｐ８の内側に位置する。第１の板状部Ｐ１及び第２の板状部Ｐ２は、第５の板状部Ｐ５と第６の板状部Ｐ６の間に位置する。第３の板状部Ｐ３及び第４の板状部Ｐ４は、第７の板状部Ｐ７と第８の板状部Ｐ８の間に位置する。
ＳＢＤ１０は、第５の板状部Ｐ５、第６の板状部Ｐ６、第７の板状部Ｐ７、及び、第８の板状部Ｐ８が形成する枠形状の内側に位置する。例えば、第５の板状部Ｐ５を含む仮想平面（図１中のＫＰ５）と、第６の板状部Ｐ６を含む仮想平面（図１中のＫＰ６）との間にＳＢＤ１０は、位置する。
また、ＳＢＤ１０は、第１の板状部Ｐ１、第２の板状部Ｐ２、第３の板状部Ｐ３、及び、第４の板状部Ｐ４が形成する枠形状の内側に位置する。例えば、第１の板状部Ｐ１を含む仮想平面（図１中のＫＰ１）と、第２の板状部Ｐ２を含む仮想平面（図１中のＫＰ２）との間にＳＢＤ１０は、位置する。
第１の板状部Ｐ１と第５の板状部Ｐ５との間の距離は、例えば、２ｍｍ以下である。第２の板状部Ｐ２と第６の板状部Ｐ６との間の距離は、例えば、２ｍｍ以下である。
次に、第１の施形態の半導体装置の作用及び効果について説明する。
パワー半導体モジュールの内部の配線インダクタンスが大きいと、半導体チップのスイッチング動作を高速で行う際に、サージ電圧や電圧波形のリンギングが生ずる。サージ電圧や電圧波形のリンギングは、デバイスの破壊やＥＭＩ（電磁干渉）ノイズの増加につながるため問題である。スイッチング動作を低速にすれば、サージ電圧や電圧波形のリンギングは抑制できるが、スイッチング損失が大きくなるという問題が生ずる。したがって、パワー半導体モジュールの内部インダクタンスを低減することが望まれる。
図５は、第１の実施形態の半導体装置の作用及び効果の説明図である。図５は、図１に相当する断面図である。図５は、アノード配線板１８とカソード配線板２０とに流れる電流の向きを矢印で示している。
配線のインダクタンスには、自己誘導による自己インダクタンスと相互誘導による相互インダクタンスがある。配線のインダクタンスは、自己インダクタンスと相互インダクタンスの和になる。例えば、アノード配線板１８とカソード配線板２０のインダクタンスは、アノード配線板１８とカソード配線板２０のそれぞれの自己インダクタンスと、アノード配線板１８とカソード配線板２０の相互誘導に伴う相互インダクタンスの和である。
パワー半導体モジュール１００は、アノード配線板１８とカソード配線板２０の大部分が平行平板であり、平行平板の部分では、電流の流れる向きが逆向きとなっている。このため、相互インダクタンスは、自己インダクタンスを打ち消す方向に作用する。したがって、アノード配線板１８とカソード配線板２０のインダクタンスが低減する。よって、パワー半導体モジュール１００の内部のインダクタンスが低減する。
また、パワー半導体モジュール１００では、複数のＳＢＤ１０を囲むように、アノード配線板１８とカソード配線板２０を設けている。このため、それぞれのＳＢＤ１０の電流経路の電気抵抗が小さくなる。また、ＳＢＤ１０の電流経路の電気抵抗のばらつきが小さくなる。したがって、例えば、複数のＳＢＤ１０の間で、電流ばらつきが小さくなる。よって、例えば、特定のＳＢＤ１０に電流が集中することによるデバイス破壊が抑制され、パワー半導体モジュール１００の信頼性が向上する。
内部インダクタンスを低減する観点から、第１の板状部Ｐ１と第５の板状部Ｐ５との間の距離、及び、第２の板状部Ｐ２と第６の板状部Ｐ６との間の距離は、２ｍｍ以下であることが好ましく、１ｍｍ以下であることがより好ましく、０．５ｍｍ以下であることが更に好ましい。
以上、第１の実施形態によれば、内部インダクタンスが低減され、スイッチング損失の小さいパワー半導体モジュールの実現が可能となる。また、デバイス間の電流ばらつきが抑制され、信頼性の向上したパワー半導体モジュールの実現が可能となる。
（第２の実施形態）
第２の実施形態の半導体装置は、第１の板状部と第５の板状部との間、及び、第２の板状部と第６の板状部との間に、誘電体層が設けられる点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、記述を省略する。
図６は、第２の実施形態の半導体装置の模式断面図である。図６は、第１の実施形態の図１に対応する図である。
第２の実施形態の半導体装置は、パワー半導体モジュール２００である。パワー半導体モジュール２００は、６個のショットキーバリアダイオード（ＳＢＤ）が並列に接続されている。
パワー半導体モジュール２００は、第１の板状部Ｐ１と第５の板状部Ｐ５との間に誘電体層４０が設けられる。誘電体層４０は、高い絶縁性能を有する誘電体材料である。また、第２の板状部Ｐ２と第６の板状部Ｐ６との間に誘電体層４０が設けられる。同様に、第３の板状部Ｐ３と第７の板状部Ｐ７との間、第４の板状部Ｐ４と第８の板状部Ｐ８との間にも、誘電体層４０が設けられる。
誘電体層４０は、例えば、エポキシ樹脂である。また、例えば、ポリイミド樹脂である。
誘電体層４０を設けることで、アノード配線板１８の板状部と、カソード配線板２０の板状部との間の距離が小さい構造を、容易に製造することが可能となる。よって、内部インダクタンスを低減することが容易となる。
以上、第２の実施形態によれば、第１の実施形態同様、内部インダクタンスが低減され、スイッチング損失の小さいパワー半導体モジュールの実現が可能となる。また、デバイス間の電流ばらつきが抑制され、信頼性の向上したパワー半導体モジュールの実現が可能となる。更に、内部インダクタンスを低減することが容易となる。
（第３の実施形態）
第３の実施形態の半導体装置は、第１の配線板が第４の板状部を有さず、第２の配線板が第８の板状部を有さない点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、記述を省略する。
図７は、第３の実施形態の半導体装置の模式上面図である。図７は、第１の実施形態の図２に対応する図である。
図８は、第３の実施形態の半導体装置の模式上面図である。図８は、第１の実施形態の図３に対応する図である。
図９は、第３の実施形態の半導体装置の模式断面図である。図９は、第１の実施形態の図４に対応する図である。
第３の実施形態の半導体装置は、パワー半導体モジュール３００である。パワー半導体モジュール３００は、６個のショットキーバリアダイオード（ＳＢＤ）が並列に接続されている。
パワー半導体モジュール３００は、アノード配線板１８は、第１の板状部Ｐ１、第２の板状部Ｐ２、第３の板状部Ｐ３を有するが、第４の板状部Ｐ４を有しない。また、カソード配線板２０は、第５の板状部Ｐ５、第６の板状部Ｐ６、第７の板状部Ｐ７を有するが、第８の板状部Ｐ８を有しない。
パワー半導体モジュール３００によれば、例えば、第４の板状部Ｐ４及び第８の板状部Ｐ８を設けないことで、内部インダクタンスの調整をすることが可能である。また、新たな半導体チップや配線を設けることが可能である。
以上、第３の実施形態によれば、第１の実施形態同様、内部インダクタンスが低減され、スイッチング損失の小さいパワー半導体モジュールの実現が可能となる。また、デバイス間の電流ばらつきが抑制され、信頼性の向上したパワー半導体モジュールの実現が可能となる。更に、内部インダクタンスの調整や、新たな半導体チップや配線を設けることが可能となる。
（第４の実施形態）
第４の実施形態の半導体装置は、第１の配線板及び第２の配線板の少なくともいずれか一方にスリットが設けられる点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、記述を省略する。
図１０は、第４の実施形態の半導体装置の模式上面図である。図１０は、第１の実施形態の図３に対応する図である。
図１１は、第４の実施形態の半導体装置の模式断面図である。図１１は、第１の実施形態の図１に対応する図である。
第４の実施形態の半導体装置は、パワー半導体モジュール４００である。パワー半導体モジュール４００は、６個のショットキーバリアダイオード（ＳＢＤ）が並列に接続されている。
パワー半導体モジュール４００は、例えば、カソード配線板２０にスリット４４が設けられる。スリットは、アノード配線板１８に設けられても構わない。
パワー半導体モジュール４００は、アノード配線板１８及びカソード配線板２０の少なくともいずれか一方にスリットが設けられることで、内部インダクタンスの調整をすることが可能である。
以上、第４の実施形態によれば、第１の実施形態同様、内部インダクタンスが低減され、スイッチング損失の小さいパワー半導体モジュールの実現が可能となる。また、デバイス間の電流ばらつきが抑制され、信頼性の向上したパワー半導体モジュールの実現が可能となる。更に、内部インダクタンスの調整や、新たな半導体チップや配線を設けることが可能となる。
（第５の実施形態）
第５の実施形態の半導体装置は、第１の配線板と上部電極は、ボンディングワイヤを間に挟んで電気的に接続される点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、記述を省略する。
図１２は、第５の実施形態の半導体装置の模式断面図である。図１２は、第１の実施形態の図１に対応する図である。
第５の実施形態の半導体装置は、パワー半導体モジュール５００である。パワー半導体モジュール５００は、６個のショットキーバリアダイオード（ＳＢＤ）が並列に接続されている。
パワー半導体モジュール５００は、ボンディングワイヤ４６を有する。ボンディングワイヤ４６を間に挟んで、アノード配線板１８と、ＳＢＤ１０のアノード電極１０ａが電気的に接続される。
ボンディングワイヤ４６を用いることで、ＳＢＤ１０に印加される応力が低減される。したがって、パワー半導体モジュール５００の信頼性が向上する。
以上、第５の実施形態によれば、第１の実施形態同様、内部インダクタンスが低減され、スイッチング損失の小さいパワー半導体モジュールの実現が可能となる。また、デバイス間の電流ばらつきが抑制され、信頼性の向上したパワー半導体モジュールの実現が可能となる。また、配線板から半導体チップへ直接作用する応力を緩和でｋることにより、更に、パワー半導体モジュールの信頼性が向上する。
（第６の実施形態）
第６の実施形態の半導体装置は、第１の配線板と第２の配線板が、外部端子を備えない点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、記述を省略する。
図１３は、第６の実施形態の半導体装置の模式上面図である。図１３は、第１の実施形態の図２に対応する図である。
第６の実施形態の半導体装置は、パワー半導体モジュール６００である。パワー半導体モジュール６００は、６個のショットキーバリアダイオード（ＳＢＤ）が並列に接続されている。
パワー半導体モジュール６００は、アノード接続用ネジ固定部５２、カソード接続用ネジ固定部５４を備える。パワー半導体モジュール６００は、例えば、モールド樹脂５６に覆われ、アノード接続用ネジ固定部５２、カソード接続用ネジ固定部５４がモールド樹脂５６表面に露出する。
パワー半導体モジュール６００によれば、例えば、アノード接続用ネジ固定部５２、及び、カソード接続用ネジ固定部５４に、低インダクタンスの積層配線構造バスバーを接続することで、低インダクタンスのパワー半導体モジュール回路が実現できる。
（第７の実施形態）
第７の実施形態の半導体装置は、実装される半導体チップの数が異なる点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、記述を省略する。
図１４は、第７の実施形態の半導体装置の模式上面図である。
第７の実施形態の半導体装置は、パワー半導体モジュール７００である。パワー半導体モジュール７００は、２４個のショットキーバリアダイオード（ＳＢＤ）が並列に接続されている。
パワー半導体モジュール７００は、４つのユニットＵ１、Ｕ２、Ｕ３、Ｕ４を有する。それぞれのユニットが、第１の実施形態のパワー半導体モジュール１００と同様の構成で、ＳＢＤを６個ずつ有する。
以上、第７の実施形態によれば、第１の実施形態同様、内部インダクタンスが低減され、スイッチング損失の小さいパワー半導体モジュールの実現が可能となる。また、デバイス間の電流ばらつきが抑制され、信頼性の向上したパワー半導体モジュールの実現が可能となる。また、半導体チップの数が増えることで、大電流を流すことが可能となる。
第１ないし第７の実施形態では、半導体チップが、６個又は２４個、実装される場合を例に説明したが、半導体チップの数は、６個又は２４個に限定されるものではない。
第１ないし第７の実施形態では、半導体チップとしてＳＢＤを用いる場合を例に説明したが、半導体チップはこれらに限定されるものではない。例えば、ＭＯＳＦＥＴ、ＩＧＢＴ、ＰＩＮダイオードなど、その他のトランジスタやダイオードを適用することも可能である。また、トランジスタとダイオードの組み合わせを適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ＳＢＤ（半導体チップ）
１０ａ アノード電極（上部電極）
１０ｂ カソード電極（下部電極）
１４ 絶縁基板（基板）
１６ 金属層
１８ アノード配線板（第１の配線板）
２０ カソード配線板（第２の配線板）
１８ｂ アノード接続部（接続部）
４０ 誘電体層
４４ スリット
４６ ボンディングワイヤ
１００ パワー半導体モジュール（半導体装置）
２００ パワー半導体モジュール（半導体装置）
３００ パワー半導体モジュール（半導体装置）
４００ パワー半導体モジュール（半導体装置）
５００ パワー半導体モジュール（半導体装置）
６００ パワー半導体モジュール（半導体装置）
７００ パワー半導体モジュール（半導体装置）
Ｐ１ 第１の板状部
Ｐ２ 第２の板状部
Ｐ３ 第３の板状部
Ｐ４ 第４の板状部
Ｐ５ 第５の板状部
Ｐ６ 第６の板状部
Ｐ７ 第７の板状部
Ｐ８ 第８の板状部

Claims (7)

  1. 基板と、
    前記基板の上の金属層と、
    前記金属層の上に設けられ、上部電極と、前記金属層に電気的に接続される下部電極と、を有する少なくとも１個の半導体チップと、
    前記基板の上に設けられ、第１の板状部と、第２の板状部と、第３の板状部とを有し、前記第１の板状部と、前記第２の板状部と、前記第３の板状部は前記基板に垂直で、前記第１の板状部は前記第２の板状部に平行で、前記第３の板状部は前記第１の板状部及び前記第２の板状部に垂直で、前記第３の板状部は前記第１の板状部の一端と前記第２の板状部の一端に接続され、前記上部電極に電気的に接続された第１の配線板と、
    前記基板の上に設けられ、第５の板状部と、第６の板状部と、第７の板状部とを有し、前記第５の板状部と、前記第６の板状部と、前記第７の板状部は前記基板に垂直で、前記第５の板状部は前記第６の板状部に平行で、前記第７の板状部は前記第５の板状部及び前記第６の板状部に垂直で、前記第７の板状部は前記第５の板状部の一端と前記第６の板状部の一端に接続され、前記金属層に電気的に接続された第２の配線板と、
    を備え、
    前記第１の板状部と前記第２の板状部は、前記第５の板状部と前記第６の板状部の間に設けられ、
    前記少なくとも１個の半導体チップは、前記第５の板状部を含む平面と、前記第６の板状部を含む平面との間に位置する半導体装置。
  2. 前記第１の配線板は、第４の板状部を有し、前記第４の板状部は前記第３の板状部に平行で、前記第４の板状部は前記第１の板状部の他端と前記第２の板状部の他端に接続され、
    前記第２の配線板は、第８の板状部を有し、前記第８の板状部は前記第７の板状部に平行で、前記第８の板状部は前記第５の板状部の他端と前記第６の板状部の他端に接続された請求項１記載の半導体装置。
  3. 前記少なくとも１個の半導体チップは複数個の半導体チップであり、
    前記第１の配線板は、複数の接続部を有し、前記上部電極と前記接続部が接続される請求項１又は請求項２記載の半導体装置。
  4. 前記第１の配線板と前記上部電極は、ボンディングワイヤを間に挟んで電気的に接続される請求項１又は請求項２記載の半導体装置。
  5. 前記第１の配線板及び前記第２の配線板の少なくともいずれか一方にスリットが設けられる請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１の板状部と前記第５の板状部との間、及び、前記第２の板状部と前記第６の板状部との間に、誘電体層が設けられる請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第１の板状部と前記第５の板状部との間の距離、及び、前記第２の板状部と前記第６の板状部との間の距離は、２ｍｍ以下である請求項１ないし請求項６いずれか一項記載の半導体装置。
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