JP6166701B2 - 半導体装置 - Google Patents

Description

本発明の実施形態は、半導体装置に関する。

パッケージ内部に収納された半導体チップと、一対の電極板と、を有する半導体装置がある。半導体チップには、スイッチング素子が設けられる。半導体チップは、一対の電極板と電気的に接続される。一対の電極板は、一部をパッケージ外に露出させ、電極端子として機能する。半導体チップには、一対の電極板を介して電力が供給される。こうした半導体装置は、例えば、電力変換装置のインバータ回路などに用いられる。半導体装置において、内部配線に寄生するインダクタンスは、スイッチング時に生じるサージ電圧に影響する。サージ電圧は、半導体チップの故障や寿命低下の要因となる。このため、半導体装置では、内部配線に寄生するインダクタンスを抑制することが望まれる。

特開２０１１−１５４６０号公報

本発明の実施形態は、内部配線に寄生するインダクタンスを抑制した半導体装置を提供する。

本発明の実施形態によれば、ベースプレートと、半導体チップと、ケースと、第１端子板と、第２端子板と、第３端子板と、第４端子板と、絶縁部材と、を備えた半導体装置が提供される。前記ベースプレートは、支持面を有する。前記半導体チップは、前記支持面の上に設けられる。前記半導体チップは、第１電極と第２電極とを有するスイッチング素子を含む。前記ケースは、前記支持面の上に設けられ、前記半導体チップを覆う。前記ケースは、絶縁性である。前記第１端子板は、前記支持面に対して垂直な方向に延びる第１本体部と、前記第１本体部の前記垂直な方向の一端に設けられ前記第１電極と電気的に接続された第１接続部と、前記第１本体部の前記垂直な方向の他端に設けられ前記ケースの外側に突出する第１端子部と、を有する。前記第２端子板は、所定の間隔を空けて前記第１本体部と対向する第２本体部と、前記第２本体部の前記垂直な方向の一端に設けられ前記第２電極と電気的に接続された第２接続部と、前記第２本体部の前記垂直な方向の他端に設けられ前記ケースの外側に突出する第２端子部と、を有する。前記第３端子板は、所定の間隔を空けて前記第１本体部及び前記第２本体部と対向する第３本体部と、前記第３本体部の前記垂直な方向の一端に設けられ前記第１電極と電気的に接続された第３接続部と、前記第３本体部の前記垂直な方向の他端に設けられ前記第１端子板と電気的に接続された配線部と、を有する。前記第４端子板は、所定の間隔を空けて前記第３本体部と対向する第４本体部と、前記第４本体部の前記垂直な方向の一端に設けられ前記第２電極と電気的に接続された第４接続部と、前記第４本体部の前記垂直な方向の他端に設けられ前記第２端子板と電気的に接続された配線部と、を有する。前記絶縁部材は、前記第３本体部と前記第４本体部との間に設けられる。前記第３本体部の厚さは、前記第１本体部の厚さよりも薄い。前記第４本体部の厚さは、前記第２本体部の厚さよりも薄い。前記第３本体部と前記第４本体部との間の前記間隔は、前記第１本体部と前記第２本体部との間の前記間隔よりも狭い。

第１の実施形態に係る半導体装置を模式的に表す斜視図である。 第１の実施形態に係る半導体装置の一部を模式的に表す斜視図である。 第１の実施形態に係る半導体装置の一部を模式的に表す分解斜視図である。 図４（ａ）〜図４（ｄ）は、第１の実施形態に係る半導体装置の一部を模式的に表す斜視図である。 図５（ａ）及び図５（ｂ）は、第１の実施形態に係る半導体装置の一部を模式的に表す側面図である。 図６（ａ）及び図６（ｂ）は、インダクタンスを計算するシミュレーションの一例を表す模式図及びグラフ図である。 図７（ａ）及び図７（ｂ）は、第２の実施形態に係る半導体装置の一部を模式的に表す部分断面図である。 第３の実施形態に係る半導体装置の一部を模式的に表す斜視図である。 図９（ａ）及び図９（ｂ）は、第４の実施形態に係る半導体装置の一部を模式的に表す斜視図である。 図１０（ａ）及び図１０（ｂ）は、第５の実施形態に係る半導体装置の一部を模式的に表す斜視図である。

以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を模式的に表す斜視図である。
図２は、第１の実施形態に係る半導体装置の一部を模式的に表す斜視図である。
図１及び図２に表すように、半導体装置１０は、ベースプレート１１と、ケース１２と、基板１３と、半導体チップ１４と、制御端子１５と、第１正極端子板２１（第１端子板）と、第１負極端子板２２（第２端子板）と、第２正極端子板３１（第３端子板）と、第２負極端子板３２（第４端子板）と、を備える。

ケース１２は、ベースプレート１１の上に設けられ、基板１３や半導体チップ１４などを覆う。ケース１２は、例えば、基板１３や半導体チップ１４などを保護する。図２は、ケース１２をベースプレート１１から取り外した状態を表している。

半導体チップ１４は、スイッチング素子を含む。スイッチング素子は、例えば、第１電極と、第２電極と、制御電極と、を有する。半導体チップ１４に設けられるスイッチング素子は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などである。半導体チップ１４に設けられるスイッチング素子の数は、１つでもよいし、複数でもよい。

制御端子１５及び各端子板２１、２２、３１、３２は、導電性を有する。制御端子１５及び各端子板２１、２２、３１、３２のそれぞれは、半導体チップ１４と電気的に接続される。例えば、半導体チップ１４にｎチャネル形のＩＧＢＴが設けられている場合、第１正極端子板２１及び第２正極端子板３１は、ＩＧＢＴのコレクタ電極と電気的に接続される。第１負極端子板２２及び第２負極端子板３２は、ＩＧＢＴのエミッタ電極と電気的に接続される。制御端子１５は、ＩＧＢＴのゲート電極と電気的に接続される。すなわち、半導体チップに設けられたスイッチング素子がｎチャネル形のＩＧＢＴである場合、第１電極は、コレクタ電極であり、第２電極は、エミッタ電極であり、制御電極は、ゲート電極である。

半導体装置１０では、第１正極端子板２１と第１負極端子板２２との間（例えば、エミッタ−コレクタ間）に電圧が印加される。第１負極端子板２２及び第２負極端子板３２は、例えば、共通電位に設定される。第１正極端子板２１及び第２正極端子板３１は、第１負極端子板２２及び第２負極端子板３２よりも高い電位に設定される。

制御端子１５には、制御信号が入力される。制御端子１５に入力された制御信号に応じて、スイッチング素子のオン・オフが切り替えられる。これにより、半導体装置１０において、第１正極端子板２１と第１負極端子板２２との間に電流が流れるオン状態と、第１正極端子板２１と第１負極端子板２２との間に流れる電流がオン状態よりも低いオフ状態と、が切り替えられる。オフ状態は、第１正極端子板２１と第１負極端子板２２との間に、実質的に電流が流れない状態である。

半導体装置１０には、複数の半導体チップ１４が設けられる。半導体装置１０は、複数の半導体チップ１４のそれぞれに設けられた複数のスイッチング素子を並列に接続する。これにより、半導体装置１０は、例えば、大容量の１つのスイッチング素子として機能する。半導体装置１０は、いわゆるパワー半導体モジュールである。半導体装置１０は、例えば、鉄道車両のインバータ回路などに用いられる。

ベースプレート１１は、略矩形の板状である。ベースプレート１１は、基板１３などを支持する支持面１１ａを有する。支持面１１ａは、矩形状である。ベースプレート１１には、熱伝導性の高い材料が用いられる。ベースプレート１１には、例えば、金属材料が用いられる。

ここで、支持面１１ａに対して垂直な方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。Ｘ軸方向及びＹ軸方向は、支持面１１ａに対して平行な方向である。支持面１１ａの一対の辺は、Ｘ軸方向に延びる。支持面１１ａの別の一対の辺は、Ｙ軸方向に延びる。

ケース１２は、略直方体の箱状である。ケース１２は、支持面１１ａ側を開口させた開口箱状であり、支持面１１ａの上に取り付けられた状態で、基板１３や半導体チップ１４を覆う。ベースプレート１１及びケース１２のそれぞれの形状は、上記に限ることなく、任意の形状でよい。ケース１２は、絶縁性である。ケース１２には、例えば、樹脂材料やセラミクスなどが用いられる。

ケース１２は、上面１２ａを有する。上面１２ａは、支持面１１ａと実質的に同じ方向を向く。上面１２ａは、例えば、支持面１１ａと実質的に平行である。制御端子１５は、上面１２ａの上に設けられる。この例では、３つの制御端子１５が、上面１２ａの上に設けられる。制御端子１５の数は、３つに限ることなく、任意の数でよい。

半導体装置１０には、複数の基板１３が設けられる。複数の基板１３は、ベースプレート１１の支持面１１ａの上に並べて設けられる。この例では、Ｘ軸方向に２つ、Ｙ軸方向に３つ並んだ計６つの基板１３が設けられている。基板１３の数は、６つに限らず、任意の数でよい。

複数の半導体チップ１４は、複数の基板１３のそれぞれの上に設けられる。半導体チップ１４は、１つの基板１３の上に複数設けられる。この例では、６つの基板１３のそれぞれの上に、４つの半導体チップ１４が設けられている。すなわち、この例では、合計２４個の半導体チップ１４が設けられている。１つの基板１３の上に設けられる半導体チップ１４の数は、４つに限ることなく、任意の数でよい。１つの基板１３の上に設けられる半導体チップ１４の数は、１つでもよい。基板１３及び半導体チップ１４は、複数に限ることなく、１つでもよい。また、基板１３は、省略してもよい。例えば、絶縁性のベースプレート１１の上に配線パターンを形成し、ベースプレート１１の配線の上に半導体チップ１４を配置してもよい。

各端子板２１、２２、３１、３２は、それぞれ３つずつ設けられている。各端子板２１、２２、３１、３２は、Ｘ軸方向に並ぶ２つの基板１３に共通に用いられる。すなわち、この例では、２つの基板１３と、８つの半導体チップ１４と、それぞれ１つずつの各端子板２１、２２、３１、３２を１つのユニットとし、このユニットをＹ軸方向に３セット並べて配置している。半導体装置１０に含まれるユニットの数は、３セットに限ることなく、１セット又は２セットでもよいし、４セット以上でもよい。以下では、上記の１つのユニットを、１／３モデルＴＭと称す。各１／３モデルＴＭは、例えば、ブスバーなどにより、ケース１２の外側で並列に接続される。これにより、半導体装置１０が１つのスイッチング素子として機能する。各１／３モデルＴＭは、ケース１２内において並列に接続してもよい。

図３は、第１の実施形態に係る半導体装置の一部を模式的に表す分解斜視図である。
図３は、１／３モデルＴＭを模式的に表す。
図３に表すように、基板１３は、基板本体１３ａと、第１配線パターン１３ｂと、第２配線パターン１３ｃと、を有する。基板本体１３ａは、略矩形の板状である。基板本体１３ａは、絶縁性を有する。また、基板本体１３ａは、高い熱伝導性を有する。基板本体１３ａには、例えば、セラミクスが用いられる。

第１配線パターン１３ｂは、基板本体１３ａの上に設けられる。第２配線パターン１３ｃは、基板本体１３ａの上に設けられ、第１配線パターン１３ｂと離間して配置される。第２配線パターン１３ｃは、例えば、第１配線パターン１３ｂと電気的に絶縁される。各配線パターン１３ｂ、１３ｃは、導電性を有する。各配線パターン１３ｂ、１３ｃの導電率は、基板本体１３ａの導電率よりも高い。各配線パターン１３ｂ、１３ｃには、例えば、銅箔が用いられる。基板１３は、例えば、基板本体１３ａの裏面（各配線パターン１３ｂ、１３ｃが設けられた面と反対の面）に、別の配線パターンをさらに有してもよい。

各半導体チップ１４は、第１配線パターン１３ｂの上に設けられる。各半導体チップ１４の裏面（第１配線パターン１３ｂと向かい合う面）には、電極が設けられる。各半導体チップ１４は、裏面に設けられた電極を介して第１配線パターン１３ｂと電気的に接続される。これにより、例えば、半導体チップ１４に設けられたスイッチング素子のコレクタ電極が、第１配線パターン１３ｂと電気的に接続される。

また、各半導体チップ１４の表面にも、電極が設けられる。各半導体チップ１４の表面の電極には、ボンディングワイヤ２４の一端が接続されている。ボンディングワイヤ２４の他端は、第２配線パターン１３ｃに接続されている。これにより、各半導体チップ１４は、表面の電極及びボンディングワイヤ２４を介して第２配線パターン１３ｃと電気的に接続される。例えば、半導体チップ１４に設けられたスイッチング素子のエミッタ電極が、第２配線パターン１３ｃと電気的に接続される。

ボンディングワイヤ２４には、例えば、純アルミニウムが用いられる。ボンディングワイヤ２４は、細い円形断面の単線を複数本並列に立体的に設けられる。ここでは、複数本のボンディングワイヤ２４を便宜的にテープ状に見立てて図示している。

各半導体チップ１４の表面には、例えば、ボンディングワイヤ２４に接続される電極の他に、制御電極が設けられる。制御電極は、図示を省略した配線などを介して制御端子１５と電気的に接続される。これにより、例えば、半導体チップ１４に設けられたスイッチング素子のゲート電極が、制御端子１５と電気的に接続される。制御電極は、各制御端子１５のそれぞれと電気的に接続してもよいし、各制御端子１５のいずれかと電気的に接続してもよい。すなわち、半導体装置１０に設けられた複数のスイッチング素子のオン・オフは、１つの制御信号でまとめて制御してもよいし、複数の制御信号で個別に制御できるようにしてもよい。

図４（ａ）〜図４（ｄ）は、第１の実施形態に係る半導体装置の一部を模式的に表す斜視図である。
図４（ａ）は、第１正極端子板２１を模式的に表す。
図４（ｂ）は、第１負極端子板２２を模式的に表す。
図４（ｃ）は、第２正極端子板３１を模式的に表す。
図４（ｄ）は、第２負極端子板３２を模式的に表す。

図４（ａ）に表すように、第１正極端子板２１は、Ｘ軸方向（第１方向）に延びるとともにＺ軸方向（第２方向）に延びる本体部２１ａ（第１本体部）を有する。本体部２１ａは、例えば、Ｘ−Ｚ平面に対して平行な板状である。ここで、「Ｘ軸方向に延びる」とは、Ｘ軸方向に一致している場合に限ることなく、少なくともＸ軸方向に延びる成分を有していればよい。他の方向についても同様である。

本体部２１ａのＺ軸方向の一端には、複数の接続部２１ｂ（第１接続部）が設けられている。この例では、２つの接続部２１ｂが設けられている。各接続部２１ｂは、換言すれば、本体部２１ａの下端に設けられる。各接続部２１ｂは、Ｘ軸方向に並ぶ２つの基板１３のそれぞれの第１配線パターン１３ｂと電気的に接続される。すなわち、接続部２１ｂは、第１配線パターン１３ｂを介して半導体チップ１４に設けられたスイッチング素子の第１電極と電気的に接続される。これにより、各基板１３の第１配線パターン１３ｂが、第１正極端子板２１を介して互いに電気的に接続される。例えば、各半導体チップ１４に設けられたスイッチング素子のコレクタ電極が、並列に接続される。

この例では、１つの１／３モデルＴＭにおいて、Ｘ軸方向に並ぶ２つの基板１３を設けている。１／３モデルＴＭにおいてＸ軸方向に並ぶ基板１３の数は、２つに限ることなく、３つ以上でもよい。複数の接続部２１ｂは、Ｘ軸方向に並ぶ基板１３の数に応じて設ければよい。基板１３及び半導体チップ１４の数が１つである場合には、接続部２１ｂの数も１つでよい。なお、複数の基板１３の並ぶ方向は、Ｘ軸方向に限ることなく、支持面１１ａと平行な任意の方向でよい。

本体部２１ａのＺ軸方向の他端には、端子部２１ｃ（第１端子部）が設けられている。端子部２１ｃは、換言すれば、本体部２１ａの上端に設けられる。端子部２１ｃは、ケース１２に設けられた開口を介してケース１２の外側に突出する。端子部２１ｃは、略９０°折り曲げられ、ケース１２の上面１２ａに沿う。端子部２１ｃは、外部の機器との電気的な接続に用いられる。これにより、例えば、外部の機器と半導体チップ１４に設けられたスイッチング素子のコレクタ電極とが電気的に接続される。すなわち、端子部２１ｃは、正極端子として機能する。

第１正極端子板２１は、本体部２１ａと複数の接続部２１ｂのそれぞれとの間に設けられた複数の屈曲部２１ｄを有する。各屈曲部２１ｄは、Ｙ軸方向を軸に屈曲し、本体部２１ａと平行な面（Ｘ−Ｚ平面）に沿う。各屈曲部２１ｄは、例えば、使用時の温度変化にともなう弾性変形により、各接続部２１ｂに加わる応力を低減させる。各屈曲部２１ｄは、例えば、各接続部２１ｂの接合信頼性を向上させる。この例において、各屈曲部２１ｄは、Ｕ字状に屈曲したベンド形状である。各屈曲部２１ｄの形状は、これに限ることなく、任意の形状でよい。

図４（ｂ）に表すように、第１負極端子板２２は、Ｘ軸方向に延びるとともにＺ軸方向に延びる本体部２２ａ（第２本体部）を有する。本体部２２ａは、例えば、Ｘ−Ｚ平面に対して平行な板状である。本体部２２ａは、所定の間隔を空けて第１正極端子板２１の本体部２１ａと対向する。本体部２２ａは、本体部２１ａと実質的に平行に配置される。

本体部２２ａのＺ軸方向の一端には、複数の接続部２２ｂ（第２接続部）が設けられている。この例では、２つの接続部２２ｂが設けられている。各接続部２２ｂは、換言すれば、本体部２２ａの下端に設けられる。各接続部２２ｂは、Ｘ軸方向に並ぶ２つの基板１３のそれぞれの第２配線パターン１３ｃと電気的に接続される。接続部２２ｂは、第２配線パターン１３ｃを介して半導体チップ１４に設けられたスイッチング素子の第２電極と電気的に接続される。これにより、各基板１３の第２配線パターン１３ｃが、第１負極端子板２２を介して互いに電気的に接続される。例えば、各半導体チップ１４に設けられたスイッチング素子のエミッタ電極が、並列に接続される。

本体部２２ａのＺ軸方向の他端には、端子部２２ｃ（第２端子部）が設けられている。端子部２２ｃは、換言すれば、本体部２２ａの上端に設けられる。端子部２２ｃは、第１正極端子板２１の端子部２１ｃと同様に、ケース１２の外側に突出し、負極端子として機能する。

第１負極端子板２２は、本体部２２ａと複数の接続部２２ｂのそれぞれとの間に設けられた複数の屈曲部２２ｄを有する。各屈曲部２２ｄは、Ｙ軸方向を軸に屈曲し、本体部２２ａと平行な面に沿う。各屈曲部２２ｄは、第１正極端子板２１の各屈曲部２１ｄと同様に、例えば、各接続部２２ｂの接合信頼性を向上させる。各屈曲部２２ｄの形状は、任意の形状でよい。

図４（ｃ）に表したように、第２正極端子板３１は、Ｘ軸方向に延びるとともにＺ軸方向に延びる本体部３１ａ（第３本体部）を有する。本体部３１ａは、例えば、Ｘ−Ｚ平面に対して平行な板状である。本体部３１ａは、所定の間隔を空けて第１正極端子板２１の本体部２１ａ及び第１負極端子板２２の本体部２２ａと対向する。本体部３１ａは、本体部２１ａ及び本体部２２ａのそれぞれと実質的に平行に配置される。

本体部３１ａのＺ軸方向の一端には、複数の接続部３１ｂ（第３接続部）が設けられている。この例では、２つの接続部３１ｂが設けられている。各接続部３１ｂは、換言すれば、本体部３１ａの下端に設けられる。各接続部３１ｂは、Ｘ軸方向に並ぶ２つの基板１３のそれぞれの第１配線パターン１３ｂと電気的に接続される。接続部３１ｂは、第１配線パターン１３ｂを介して半導体チップ１４に設けられたスイッチング素子の第１電極と電気的に接続される。なお、接続部２１ｂ、３１ｂと第１電極との電気的な接続は、第１配線パターン１３ｂに限ることなく、他の配線部材を介して行ってもよい。

本体部３１ａのＺ軸方向の他端には、配線部３１ｃが設けられている。配線部３１ｃは、換言すれば、本体部３１ａの上端に設けられる。配線部３１ｃは、第１正極端子板２１と電気的に接続される。配線部３１ｃは、例えば、第１正極端子板２１に接触する。配線部３１ｃは、第１正極端子板２１の本体部２１ａの上端付近に接続される。配線部３１ｃは、例えば、端子部２１ｃに接続される。すなわち、第２正極端子板３１は、第１正極端子板２１に対して並列に接続される。これにより、例えば、外部の機器と半導体チップとの間に、第１正極端子板２１を流れる電流経路と、第２正極端子板３１を流れる電流経路と、の２つの電流経路が設けられる。

図４（ｄ）に表したように、第２負極端子板３２は、Ｘ軸方向に延びるとともにＺ軸方向に延びる本体部３２ａ（第４本体部）を有する。本体部３２ａは、例えば、Ｘ−Ｚ平面に対して平行な板状である。本体部３２ａは、所定の間隔を空けて第２正極端子板３１の本体部３１ａと対向する。本体部３２ａは、本体部３１ａと実質的に平行に配置される。

本体部３２ａのＺ軸方向の一端には、複数の接続部３２ｂ（第４接続部）が設けられている。この例では、２つの接続部３２ｂが設けられている。各接続部３２ｂは、換言すれば、本体部３２ａの下端に設けられる。各接続部３２ｂは、Ｘ軸方向に並ぶ２つの基板１３のそれぞれの第２配線パターン１３ｃと電気的に接続される。接続部３２ｂは、第２配線パターン１３ｃを介して半導体チップ１４に設けられたスイッチング素子の第２電極と電気的に接続される。なお、接続部２２ｂ、３２ｂと第２電極との電気的な接続は、第２配線パターン１３ｃに限ることなく、他の配線部材を介して行ってもよい。

本体部３２ａのＺ軸方向の他端には、配線部３２ｃが設けられている。配線部３２ｃは、換言すれば、本体部３２ａの上端に設けられる。配線部３２ｃは、第１負極端子板２２と電気的に接続される。配線部３２ｃは、例えば、第２負極端子板２２に接触する。配線部３２ｃは、第１負極端子板２２の本体部２２ａの上端付近に接続される。配線部３２ｃは、例えば、端子部２２ｃに接続される。すなわち、第２負極端子板３２は、第１負極端子板２２に対して並列に接続される。これにより、例えば、外部の機器と半導体チップとの間に、第１負極端子板２２を流れる電流経路と、第２負極端子板３２を流れる電流経路と、の２つの電流経路が設けられる。

図５（ａ）及び図５（ｂ）は、第１の実施形態に係る半導体装置の一部を模式的に表す側面図である。
図５（ａ）は、１／３モデルＴＭをＸ軸方向に見たときの側面図である。
図５（ｂ）は、図５（ａ）の仮想円ＣＲ内を拡大して表す部分拡大図である。
なお、仮想円ＣＲは、図示において便宜的に付与したものであり、１／３モデルＴＭに実在する物体ではない。

図５（ａ）及び図５（ｂ）に表したように、第１負極端子板２２の本体部２２ａは、第１正極端子板２１の本体部２１ａのＹ軸方向を向く一方の面Ｓ１と対向する。第２正極端子板３１の本体部３１ａは、第１正極端子板２１の本体部２１ａのＹ軸方向を向く他方の面Ｓ２と対向する。面Ｓ２は、面Ｓ１と反対側の面である。換言すれば、第１正極端子板２１の本体部２１ａは、第１負極端子板２２の本体部２２ａと第２正極端子板３１の本体部３１ａとの間に設けられる。

第２正極端子板３１の本体部３１ａは、面Ｓ２と対向する面Ｓ３を有する。第２負極端子板３２の本体部３２ａは、面Ｓ３と対向する。換言すれば、第２負極端子板３２の本体部３２ａは、第１正極端子板２１の本体部２１ａと第２正極端子板３１の本体部３１ａとの間に設けられる。このように、各本体部２１ａ、２２ａ、３１ａ、３２ａのそれぞれは、Ｙ軸方向に並ぶ。各本体部２１ａ、２２ａ、３１ａ、３２ａの並ぶ順序は、上記に限らない。

第１正極端子板２１の本体部２１ａと第１負極端子板２２の本体部２２ａとの間には、絶縁部材３４が設けられている。第２正極端子板３１の本体部３１ａと第２負極端子板３２の本体部３２ａとの間には、絶縁部材３５が設けられている。なお、図５（ａ）及び図５（ｂ）では、見易くするために便宜的に絶縁部材３４、３５にハッチングを付与している。絶縁部材３４は、本体部２１ａと本体部２２ａとの接触を抑制する。同様に、絶縁部材３５は、本体部３１ａと本体部３２ａとの接触を抑制する。すなわち、絶縁部材３４、３５は、正極と負極との短絡を抑制する。絶縁部材３４、３５には、例えば、樹脂材料が用いられる。絶縁部材３４、３５の材料は、正極と負極との短絡を抑制可能な電気絶縁性を有する任意の材料でよい。

このように、第１正極端子板２１の本体部２１ａは、絶縁部材３４を介して第１負極端子板２２の本体部２２ａと絶縁積層される。第２正極端子板３１の本体部３１ａは、絶縁部材３５を介して第２負極端子板３２の本体部３２ａと絶縁積層される。

第１正極端子板２１の本体部２１ａの厚さｔ１（Ｙ軸方向の長さ）は、例えば、１．５ｍｍ（０．５ｍｍ以上３ｍｍ以下）である。第１負極端子板２２の本体部２２ａの厚さｔ２は、例えば、１．５ｍｍ（０．５ｍｍ以上３ｍｍ以下）である。本体部２１ａと本体部２２ａとの間の間隔ｄ１は、例えば、２．３ｍｍ（０．５ｍｍ以上４ｍｍ以下）である。

第２正極端子板３１の本体部３１ａの厚さｔ３は、例えば、０．１ｍｍ（０．００５ｍｍ以上０．３ｍｍ以下）である。第２負極端子板３２の本体部３２ａの厚さｔ４は、例えば、０．１ｍｍ（０．００５ｍｍ以上０．３ｍｍ以下）である。本体部３１ａと本体部３２ａとの間の間隔ｄ２は、例えば、０．１ｍｍ（０．００５ｍｍ以上０．３ｍｍ以下）である。また、この例において、第１正極端子板２１の本体部２１ａと第２負極端子板３２の本体部３２ａとの間の間隔ｄ３は、例えば、２ｍｍ（０．５ｍｍ以上４ｍｍ以下）である。間隔ｄ３は、例えば、間隔ｄ１と同程度に設定される。

このように、第２正極端子板３１の本体部３１ａの厚さｔ３は、第１正極端子板２１の本体部２１ａの厚さｔ１よりも薄い。第２負極端子板３２の本体部３２ａの厚さｔ４は、第１負極端子板２２の本体部２２ａの厚さｔ２よりも薄い。本体部３１ａと本体部３２ａとの間の間隔ｄ２は、本体部２１ａと本体部２２ａとの間の間隔ｄ１よりも狭い。換言すれば、本体部３１ａと本体部３２ａとの間の距離は、本体部２１ａと本体部２２ａとの間の距離よりも短い。本体部３１ａと本体部３２ａとの対向面積は、本体部２１ａと本体部２２ａとの対向面積よりも広い。

厚さｔ３は、例えば、厚さｔ１の０．０１倍以上０．１倍以下である。厚さｔ４は、例えば、厚さｔ２の０．０１倍以上０．１倍以下である。間隔ｄ２は、例えば、間隔ｄ１の０．０１倍以上０．１倍以下である。第２正極端子板３１及び第２負極端子板３２は、板状に限ることなく、シート状やフィルム状でもよい。第２正極端子板３１及び第２負極端子板３２は、可撓性を有してもよい。第２正極端子板３１及び第２負極端子板３２は、例えば、フレキシブルプリント基板のような構造でもよい。

各端子板２１、２２、３１、３２には、例えば、銅板が用いられる。各端子板２１、２２、３１、３２には、例えば、アルミニウムや黄銅材（真鍮材）などの他の金属材料を用いてもよい。各端子板２１、２２、３１、３２の材料は、必要な導電率を得ることができる任意の導電性材料でよい。

図６（ａ）及び図６（ｂ）は、インダクタンスを計算するシミュレーションの一例を表す模式図及びグラフ図である。
図６（ａ）は、シミュレーションに用いたモデルを模式的に表す。
図６（ｂ）は、図６（ａ）に表すモデルのインダクタンスの計算結果の一例を模式的に表す。
図６（ａ）に表したように、モデルは、互いに平行に配置された２つの導体ＣＤＲ１、ＣＤＲ２を有する。矢線Ｃｒ１、Ｃｒ２で表すように、シミュレーションにおいて、各導体ＣＤＲ１、ＣＤＲ２に流れる電流の向きは、互いに逆向きである。このように、シミュレーションでは、逆向きに電流が流れる平行平板のインダクタンスを求める。

シミュレーションにおいて、導体ＣＤＲ２の形状は、導体ＣＤＲ１の形状と同じである。各導体ＣＤＲ１、ＣＤＲ２の形状は、長方形状の板状である。ここで、各導体ＣＤＲ１、ＣＤＲ２の幅をＷｄ（ｍｍ）とする。各導体ＣＤＲ１、ＣＤＲ２の間隔をＰｔ（ｍｍ）とする。各導体ＣＤＲ１、ＣＤＲ２の長さをＬｇとする。長さＬｇは、１ｍとする。また、各導体ＣＤＲ１、ＣＤＲ２の厚さは、間隔Ｐｔと同じとする。

各導体ＣＤＲ１、ＣＤＲ２の自己インダクタンスＬ_ｓｅｌｆは、以下の（１）式で求めることができる。
Ｌ_ｓｅｌｆ＝μ_０（Ｐｔ／Ｗｄ） ・・・ （１）
（１）式において、μ_０は、真空の透磁率（Ｈ／ｍ）である。μ_０は、一般的に、４π×１０^−７Ｈ／ｍである。そして、各導体ＣＤＲ１、ＣＤＲ２の片側分の実効インダクタンスＬ_ｅｆｆ（ｎＨ／ｍ）は、各導体ＣＤＲ１、ＣＤＲ２の自己インダクタンスＬ_ｓｅｌｆと、各導体ＣＤＲ１、ＣＤＲ２の相互インダクタンスＭと、の差で求めることができる。すなわち、Ｌ_ｅｆｆ＝Ｌ_ｓｅｌｆ−Ｍで求めることができる。なお、各導体ＣＤＲ１、ＣＤＲ２の相互インダクタンスＭの計算方法については、電気工学ハンドブックなどに掲載されている周知の計算方法を用いればよい。シミュレーションでは、間隔Ｐｔと幅Ｗｄとの比率Ｐｔ／Ｗｄを変化させ、複数の比率Ｐｔ／Ｗｄのそれぞれについて、実効インダクタンスＬ_ｅｆｆを計算した。

図６（ｂ）は、実効インダクタンスＬ_ｅｆｆの計算結果の一例を表すグラフ図である。
図６（ｂ）の横軸は、比率Ｐｔ／Ｗｄであり、縦軸は、実効インダクタンスＬ_ｅｆｆである。
図６（ｂ）に表したように、逆向きに電流が流れる平行平板において、実効インダクタンスＬ_ｅｆｆは、概ね比率Ｐｔ／Ｗｄと比例関係にある。実効インダクタンスＬ_ｅｆｆは、例えば、間隔Ｐｔを狭くする程、小さくすることができる。

このように、互いに逆向きの電流が流れる導体を積層して、導体間ギャップを小さくすると、導体の実効インダクタンスを小さくすることができる。本実施形態に係る半導体装置１０では、第２正極端子板３１の本体部３１ａと第２負極端子板３２の本体部３２ａとの間の間隔ｄ２が、第１正極端子板２１の本体部２１ａと第１負極端子板２２の本体部２２ａとの間の間隔ｄ１よりも短い。すなわち、半導体装置１０において、第２正極端子板３１と第２負極端子板３２とによる配線経路のインダクタンスは、第１正極端子板２１と第１負極端子板２２とによる配線経路のインダクタンスよりも小さい。

スイッチング時の電流変化率の大きい電流は、主に、インダクタンスの小さい第２正極端子板３１及び第２負極端子板３２の配線経路を流れる。電流変化率の大きいスイッチング時の電流は高周波電流であり、周波数に左右される浸透深さ（表皮厚さ）が小さい。例えば銅板に周波数１ＭＨｚの高周波電流を通電した際の浸透深さは、０．０６６ｍｍである。すなわち厚さ１．５ｍｍの導体でも、厚さ０．１ｍｍの導体でも、交流抵抗値には大差がない。１．５ｍｍの厚さでも、０．１ｍｍの厚さでも通電特性に大きな差はない。

一方、導通時（オン時）の導体の抵抗は直流抵抗であるので、導体が薄いと導体断面積が小さくなり、抵抗が大きくなる。しかし本実施形態においては、例えば１．５ｍｍの厚さの第１正極端子板２１及び第１負極端子板２２がある。すなわち、導通時は主として第１正極端子板２１及び第１負極端子板２２の配線経路に電流が流れる。並列回路のため、抵抗の逆数比で電流分担が決定される。

本実施形態によれば、半導体装置１０の導通時（オン時）には、主に厚さの厚い第１正極端子板２１及び第１負極端子板２２に電流が流れて、導体の通電損失や温度上昇を抑制できる。そして、スイッチング時には、主に厚さの薄い第２正極端子板３１及び第２負極端子板３２に電流が流れる。例えば、インダクタンスの低減により、発生サージ電圧を抑制することができる。

第２正極端子板３１及び第２負極端子板３２の積層部分の厚さは、絶縁部材３５を含めても０．３ｍｍ程度である。そのため、積層体全体に屈曲性を持たせることが可能である。すなわち、第１正極端子板２１及び第１負極端子板２２のような屈曲部２１ｄ、２２ｄがなくとも、発生応力を緩和させることができる。そのため、より広い面積を絶縁積層することで、インダクタンス低減効果を増すことができる。

数値解析でインダクタンス低減効果を確認した。第２正極端子板３１及び第２負極端子板３２を設けず、第１正極端子板２１及び第１負極端子板２２のみを設けた参考例の場合の１／３モデルＴＭのインダクタンスは、約３０ｎＨである。３つの１／３モデルＴＭを並列に接続した場合、インダクタンスは、約１０ｎＨである。

一方、本実施形態に係る半導体装置１０において、１／３モデルＴＭのインダクタンスは、約２０ｎＨである。参考例と比較して約２／３（約３０％低減）となっており、インダクタンスの低減効果があるといえる。インダクタンス解析値は、端子板部のみならず、絶縁基板の銅箔パターンや、アルミワイヤのインダクタンスも含む装置全体のインダクタンスである。それを勘案すると、本実施形態による端子板部分のインダクタンス低減効果は大きいといえる。

一般に、各種用途のインバータ装置は、高効率および高信頼性であるとともに、より小形であることが期待されている。それを実現するため、インバータ装置のキー部品である半導体装置（パワー半導体モジュール）の改善が要求される。

インバータ装置を高効率化するためには、パワー半導体モジュールの通電に伴う発熱量の低減、すなわち、低損失化が重要となる。しかしながら、通電発熱に伴う温度上昇を抑制するためには、冷却機構を装備する必要があり、この冷却機構は通常大きな容積を必要とするので、インバータ装置の大きさを支配する最大要因となっている。このことから、低損失化はインバータ装置の小形化に通じる。

また、より高いスイッチング周波数でスイッチングすることが期待されている。スイッチング周波数が高くできると、インバータ装置の主回路を構成するキャパシタやリアクトルなどの部品を小形化することができ、装置内で体積占有率が大きいそれら部品の小形化により、装置を小形化できる。

パワー半導体モジュールには、スイッチング素子等のパワー半導体素子が収納され、これを効率良く利用することも重要である。すなわち、パワー半導体素子の電圧、電流などの通電定格の許容上限値にできるだけ近い値まで通電することが求められる。パワー半導体素子を、その許容上限値に近い通電条件で使用した場合でも、長期的な信頼性を維持し続けることも期待される。

インバータ装置の小形化には、パワー半導体モジュールの通電容量をより大きくし、さらにより高速（高周波数）でスイッチングすることが期待され、実際にそれを指向した性能向上が進んでいる。同時に、パワー半導体モジュールの発熱量低減や、長期的な信頼性維持も必要であることは上述のとおりである。

パワー半導体モジュールは、パッケージ内部にパワー半導体チップを収納しており、パワー半導体チップが、パワー半導体モジュールにおけるキーデバイスである。パワー半導体チップは、シリコンなどのウェーハに微細加工を施して製造された部品であり、半導体技術の進歩により、チップ１個あたりの通電容量も上昇を続けてきた。

しかしながら、大容量のインバータ装置を構成するうえでは、チップを複数個組み合わせて対応せざるを得ない。装置が要求する電流容量に対応するには、チップを複数個並列に接続する必要がある。

１個のパッケージに多数個のチップを収納し、パッケージ内の各種配線部材により、パッケージ内部で並列に結線する。これにより、通電容量の大きなパッケージを構成する方法が好ましく、パッケージ構成に関わる多様な技術開発も進んでいる。

モジュールの大容量化は、並列チップ間の電流分担を均等にしやすいといった通電特性上の利点がある。また、パッケージ部分の占有スペース削減により、装置小形化ができ、装置から見た場合の使用部品数を少なくできるなどの利点もあり、それぞれコスト低減の観点でも有利である。

一方、モジュールの大容量化は、様々な構成上の技術課題を伴っている。一つは、パッケージの内部配線部材に関わるものである。パッケージ内部の主回路配線は、モジュールをインバータ装置に適用した際に、インバータ主回路の一部として機能する。そのため、パッケージ内部配線部材は、寄生インピーダンスが小さいことが期待される。

インピーダンスを構成する抵抗成分は、装置主回路通電時の発熱の一因になる。パッケージ内部配線の発熱の大小は、装置の効率に影響する。また、パワーモジュールの通電時の温度上昇に影響するため、パワーモジュールの信頼性をも左右する場合がある。発熱量及び温度上昇とも、より小さいことが望ましいので、内部配線の抵抗成分は小さいことが望ましい。

インピーダンスを構成するインダクタンス成分は、スイッチング時のサージ電圧に影響する。スイッチング時のサージ電圧は、モジュール内部配線のインダクタンスに比例する。通電時に発生するサージ電圧が大きいと、パワー半導体チップに許容電圧を超過する電圧が印加され、故障や寿命低下を招く可能性がある。

そのため、スイッチングサージ電圧を抑制するために、電流変化率を抑制する方法が用いられる。上述のように、より高いスイッチング周波数で運転することを指向しているため、その観点では電流変化率の抑制は望ましくなく、またスイッチング損失増大というデメリットも付随するので、好ましくない。以上のことから、インダクタンス成分の抑制が期待さている。

パッケージの配線部材に対して、低インピーダンス化が期待されるものの、パッケージ構成上の様々な要件によって、必ずしも十分には達成できていない。具体的には以下のような理由によるものである。

上述のように、パワーモジュールでは、パワー半導体チップを複数個並列に接続して構成する。収納チップ数は、多い場合数十個に及んでいる。良く知られているように、パッケージ内部で全てのチップが同一面上に配置され、良熱伝導性の絶縁基板および両熱伝導性のベースプレートを介して、パワーモジュール放熱面からチップの発熱を効率良く放熱する構造が多用される。

チップを平面的に配置することで、チップ間を並列接続する配線部材の配線長が長くなりやすく、本質的にインピーダンス（抵抗、インダクタンス）が大きくなりやすい。

さらに、パッケージ内部の配線部位に即した配線材料や配線形状および施工法を採用する必要がある。例えば、チップ表面電極へ接続する配線は、線径の小さい純アルミニウム線を用い、超音波接続により敷設される。一方、チップ裏面電極へ接続する配線には、絶縁基板表面に形成した薄銅箔パターンが用いられる。接合には、ハンダ接合が多用される。小線径のアルミ線や薄銅箔パターンで配線経路の一部を構成する関係で、配線部材の断面積を大きくできず、特に抵抗成分の低減が難しい。

チップ表面側のアルミ線も、片端は絶縁基板表面の別の配線回路パターンに接続される。基板表面の配線パターン上で、複数チップの並列結線がなされる。絶縁基板の大きさを際限なく大きくすることは、絶縁基板自体の信頼性確保、絶縁基板とベースプレートとの接合部の信頼性確保や、パワーモジュール組立工程での中間検査の難易度などの観点で得策でない。そこで、絶縁基板の大きさに制限を設け、使用チップ数が基板搭載上の制限個数を超える場合は、複数個の基板を使用し、基板間を並列結線して使用する。

基板間の並列結線部材は、銅板を加工した電極板が使用される。この電極板は、その一部を延伸し、延伸した端部をパッケージ表面に突出させて、モジュール端子として使用する。特に、モジュール端子部には、全チップの通電電流を集約したモジュール全電流が通電されるので、それに見合う通電容量を確保する必要がある。すなわち、導体断面積を大きくして通電容量を確保することになる。その場合、導体幅の拡大にも制限があり、導体厚さも大きくして断面積を確保する必要が生じることが多い。

インダクタンス低減の観点でも、端子板の形状や敷設形態が重要である。インダクタンス低減には、断面積増大より配線長短縮の方がより効果が大きい。この点で抵抗と原理的に異なっている。絶縁基板からモジュール端子へ至る端子板の配線長は、チップ表面のアルミ配線や基板表面の銅パターンよりはるかに長く、全電流が集中するので端子板のインダクタンスは総じて大きい。パワーモジュール内部配線のインダクタンスの内、端子板のインダクタンスが占める割合は大きい。

つまり、パワーモジュール内部配線のインダクタンス低減には、端子板のインダクタンス低減を図ることが不可欠である。諸処の構成上の制約条件の基で、インダクタンスを低減する手法として、正極の端子板と負極の端子板を絶縁積層する方法が用いられている。通電時に逆向きの電流が流れるように帯状導体を絶縁積層することで、発生磁束を相殺でき、負の相互インダクタンスが発生するので、それを合わせたトータルの実効インダクタンスを低減することができる。

正負極端子板の絶縁積層構造は、部分的に採用されているものの、必ずしも十分な効果を発揮できていない。正負端子板の幅を共通にし、絶縁積層距離すなわち両導体間のギャップを限りなく小さくすれば、実効インダクタンスも限りなく小さくできる。しかし、正負端子の幅を完全に共通にすることも、導体間ギャップを限りなく小さくすることも、十分に適用することが困難である。

正負端子板の基板側接続点もモジュール表面の端子部も、位置が離れており、両導体の絶縁積層部に到達する途上の部分については、相互インダクタンスによる低減効果に大きな期待ができない。

正負端子板共、基板接続部とモジュール端子部とを最短距離で接続できる形態が望ましいものの、基板接続部の付近には別の配慮を要する。基板接続部は、正負端子板の片端と絶縁基板表面の銅箔パターンとがハンダ接合により接続されている。このハンダ接合部は、必要最小限の面積として、パッケージサイズ拡大を回避しなければならない。

使用時の温度変化による長期的な接合信頼性確保も難しい。そのため、正負端子板の基板接合部直近に、Ｕ字状のベンド形状を付加し、弾性変形量を大きくして発生応力を低減する手法が用いられる。Ｕ字ベンド形状追加は、配線経路長の増大につながるため、インダクタンス増大を招く。

絶縁積層部の導体間距離の縮小にも、構成上の制約による制限が及ぶ。上記のＵ字ベンドの弾性変形は、導体の積層方向にも及ぶので、変形量を加味した絶縁距離を確保する必要がある。Ｕ字ベンド部の絶縁材料は、シリコーンゲルのような柔軟な材料を用いることで、ベンド部の可撓性を阻害しないような配慮がなされている。そのため、絶縁距離を小さくしすぎると、変形による相互接触の懸念が生まれる。使用時の機械振動による変形や、モジュール組立時の端子設置位置の製造ばらつきにも配慮しておく必要がある。

以上のように、正負端子板の絶縁積層によるインダクタンス低減については、十分な効果を発揮させることができていなかった。

これに対して、本実施形態に係る半導体装置１０では、第２正極端子板３１及び第２負極端子板３２を第１正極端子板２１及び第１負極端子板２２に対して並列に接続する。これにより、半導体装置１０では、上記のように、内部配線に寄生するインダクタンスを低減させることができる。これにより、例えば、スイッチング時のサージ電圧を抑制できる。例えば、高周波数でスイッチングすることができる。

（第２の実施形態）
図７（ａ）及び図７（ｂ）は、第２の実施形態に係る半導体装置の一部を模式的に表す部分断面図である。
図７（ａ）に表したように、この例では、第２正極端子板３１及び第２負極端子板３２が複数設けられる。この例では、第２正極端子板３１と第２負極端子板３２と絶縁部材３５とを含む積層体ＳＢが、複数設けられる。各積層体ＳＢは、間隔を空けてＹ軸方向に並べられている。この例では、２つの積層体ＳＢを設けている。すなわち、この例では、並列に接続された３つの配線経路が形成される。積層体ＳＢの数は、２つに限ることなく、３つ以上でもよい。積層体ＳＢの数は、例えば、設置空間の許す範囲において、なるべく多くすることが好ましい。

このように、第２正極端子板３１及び第２負極端子板３２は、複数設けてもよい。これにより、インダクタンスをより抑制することができる。例えば、インダクタンスをさらに半減させることができる。また、前述のように、積層体ＳＢの厚さは、０．３ｍｍ程度である。このため、複数の積層体ＳＢを設けた場合においても、大きな設置空間を要することがない。例えば、半導体装置１０の大型化を招くことなく、インダクタンスをより抑制することができる。

図７（ｂ）に表したように、この例では、複数の第２正極端子板３１と複数の第２負極端子板３２とが、絶縁部材３５を介してＹ軸方向に交互に積層されている。すなわち、この例では、複数の第２正極端子板３１と複数の第２負極端子板３２と複数の絶縁部材３５とが、第２正極端子板３１、絶縁部材３５、第２負極端子板３２、絶縁部材３５の順に積層され、これが繰り返される。なお、この例において、複数の第２正極端子板３１の数は、複数の第２負極端子板３２の数と同じでもよいし、異なってもよい。

このように、複数の第２正極端子板３１及び複数の第２負極端子板３２を設ける場合、
各端子板３１、３２は、図７（ａ）のように間隔を空けて並べてもよいし、図７（ｂ）のように絶縁部材３５を介して交互に並べてもよい。

（第３の実施形態）
図８は、第３の実施形態に係る半導体装置の一部を模式的に表す斜視図である。
図８に表したように、この例において、第２正極端子板３１は、複数の屈曲部３１ｄを有する。複数の屈曲部３１ｄは、本体部３１ａと複数の接続部３１ｂのそれぞれとの間に設けられる。各屈曲部３１ｄは、Ｘ軸方向を軸に屈曲する。各屈曲部３１ｄは、例えば、使用時の温度変化にともなう弾性変形により、各接続部３１ｂに加わる応力を低減させる。各屈曲部３１ｄは、例えば、各接続部３１ｂの接合信頼性を向上させる。この例において、各屈曲部３１ｄは、Ｕ字状に屈曲したベンド形状である。各屈曲部３１ｄの形状は、これに限ることなく、任意の形状でよい。

また、この例では、第２負極端子板３２が、複数の屈曲部３２ｄを有する。複数の屈曲部３２ｄは、本体部３２ａと複数の接続部３２ｂのそれぞれとの間に設けられる。各屈曲部３２ｄの構成は、第２正極端子板３１の各屈曲部３１ｄの構成と実質的に同じであるから詳細な説明は省略する。

第１正極端子板２１及び第１負極端子板２２では、板厚にともなう成形性の問題から、本体部２１ａ、２２ａと平行な面に沿う屈曲部２１ｄ、２２ｄにしている。この場合、屈曲部２１ｄ、２２ｄが、配線経路長を増大させる要因になる。

一方、第２正極端子板３１及び第２負極端子板３２では、板厚を薄くして柔軟性を持たせることにより、三次元的なベンド形状とすることが可能になる。これにより、第２正極端子板３１及び第２負極端子板３２では、ベンド形状の付加にともなうインダクタンスの増大を抑制することができる。

（第４の実施形態）
図９（ａ）及び図９（ｂ）は、第４の実施形態に係る半導体装置の一部を模式的に表す斜視図である。
図９（ａ）及び図９（ｂ）に表したように、この例では、第２正極端子板３１の本体部３１ａに複数の開口３１ｈが設けられている。同様に、第２負極端子板３２の本体部３２ａに複数の開口３２ｈが設けられている。各開口３１ｈ、３２ｈは、四角形状である。各開口３１ｈ、３２ｈの形状は、四角形状に限ることなく、任意の形状でよい。各開口３１ｈ、３２ｈは、Ｘ軸方向及びＺ軸方向に二次元マトリクス状に並べられている。各本体部３１ａ、３２ａは、例えば、エキスパンドメタルのようなメッシュ状でもよい。

この例では、例えば、本体部３１ａ、３２ａ自体に屈曲性を持たせることができる。これにより、例えば、屈曲部３１ｄ、３２ｄを設けることなく、各接続部３１ｂ、３２ｂに加わる応力を低減させることができる。例えば、配線経路長の増大にともなうインダクタンスの増大をより抑制することができる。なお、屈曲部３１ｄ、３２ｄを設けた状態で本体部３１ａ、３１ｂに開口３１ｈ、３２ｈを設けることにより、より屈曲性を高めるようにしてもよい。

（第５の実施形態）
図１０（ａ）及び図１０（ｂ）は、第５の実施形態に係る半導体装置の一部を模式的に表す斜視図である。
図１０（ａ）に表したように、この例では、第２負極端子板３２が、絶縁部材３６を介して第１正極端子板２１の本体部２１ａの上に重ねて設けられている。換言すれば、第２負極端子板３２が、絶縁部材３６を介して本体部２１ａに貼り付けられている。第２負極端子板３２は、図示を省略した配線などにより、各基板１３のそれぞれの第２配線パターン１３ｃと電気的に接続されるとともに、第１負極端子板２２と電気的に接続される。

図１０（ｂ）に表したように、この例では、第２正極端子板３１が、絶縁部材３７を介して第１負極端子板２２の本体部２２ａの上に重ねて設けられている。第２正極端子板３１は、図示を省略した配線などにより、各基板１３のそれぞれの第１配線パターン１３ｂと電気的に接続されるとともに、第１正極端子板２１と電気的に接続される。

第２正極端子板３１の厚さは、本体部２１ａの厚さよりも薄い。第２負極端子板３２の厚さは、本体部２２ａの厚さよりも薄い。本体部２１ａと第２負極端子板３２との間の間隔は、本体部２１ａと本体部２２ａとの間の間隔ｄ１よりも狭い。本体部２２ａと第２正極端子板３１との間の間隔は、本体部２１ａと本体部２２ａとの間の間隔ｄ１よりも狭い。本体部２１ａと第２負極端子板３２との間の間隔は、換言すれば、絶縁部材３６の厚さである。本体部２２ａと第２正極端子板３１との間の間隔は、換言すれば、絶縁部材３７の厚さである。前述のように、間隔ｄ１は、例えば、２．３ｍｍである。本体部２１ａと第２負極端子板３２との間の間隔、及び、本体部２２ａと第２正極端子板３１との間の間隔は、例えば、０．１ｍｍである。

このように、この例では、第２正極端子板３１が、第１負極端子板２２に絶縁積層され、第２負極端子板３２が、第１正極端子板２１に絶縁積層されている。この場合にも、上記各実施形態と同様に、内部配線に寄生するインダクタンスを低減させることができる。例えば、スイッチング時のサージ電圧を抑制できる。例えば、高周波数でスイッチングすることができる。

実施形態によれば、内部配線に寄生するインダクタンスを抑制した半導体装置が提供される。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる、ベースプレート、基板、半導体チップ、ケース、第１端子板、第２端子板、第３端子板、第４端子板、及び、絶縁部材などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…半導体装置、 １１…ベースプレート、 １２…ケース、 １３…基板、 １３ａ…基板本体、 １３ｂ…第１配線パターン、 １３ｃ…第２配線パターン、 １４…半導体チップ、 １５…制御端子、 ２１…第１正極端子板（第１端子板）、 ２１ａ…本体部（第１本体部）、 ２１ｂ…接続部（第１接続部）、 ２１ｃ…端子部（第１端子部）、 ２１ｄ…屈曲部、 ２２…第１負極端子板（第２端子板）、 ２２ａ…本体部（第２本体部）、 ２２ｂ…接続部（第２接続部）、 ２２ｃ…端子部（第２端子部）、 ２２ｄ…屈曲部、 ２４…ボンディングワイヤ、 ３１…第２正極端子板（第３端子板）、 ３１ａ…本体部（第３本体部）、 ３１ｂ…接続部（第３接続部）、 ３１ｃ…配線部、 ３１ｄ…屈曲部、 ３２…第２負極端子板（第４端子板）、 ３２ａ…本体部（第４本体部）、 ３２ｂ…接続部（第４接続部）、 ３２ｃ…配線部、 ３２ｄ…屈曲部、 ３４〜３７…絶縁部材、 ＳＢ…積層体

Claims (8)

1. 支持面を有するベースプレートと、
   前記支持面の上に設けられ、第１電極と第２電極とを有するスイッチング素子を含む半導体チップと、
   前記支持面の上に設けられ、前記半導体チップを覆う絶縁性のケースと、
   前記支持面に対して垂直な方向に延びる第１本体部と、前記第１本体部の前記垂直な方向の一端に設けられ前記第１電極と電気的に接続された第１接続部と、前記第１本体部の前記垂直な方向の他端に設けられ前記ケースの外側に突出する第１端子部と、を有する第１端子板と、
   所定の間隔を空けて前記第１本体部と対向する第２本体部と、前記第２本体部の前記垂直な方向の一端に設けられ前記第２電極と電気的に接続された第２接続部と、前記第２本体部の前記垂直な方向の他端に設けられ前記ケースの外側に突出する第２端子部と、を有する第２端子板と、
   所定の間隔を空けて前記第１本体部及び前記第２本体部と対向する第３本体部と、前記第３本体部の前記垂直な方向の一端に設けられ前記第１電極と電気的に接続された第３接続部と、前記第３本体部の前記垂直な方向の他端に設けられ前記第１端子板と電気的に接続された配線部と、を有する第３端子板と、
   所定の間隔を空けて前記第３本体部と対向する第４本体部と、前記第４本体部の前記垂直な方向の一端に設けられ前記第２電極と電気的に接続された第４接続部と、前記第４本体部の前記垂直な方向の他端に設けられ前記第２端子板と電気的に接続された配線部と、を有する第４端子板と、
   前記第３本体部と前記第４本体部との間に設けられた絶縁部材と、
   を備え、
   前記第３本体部の厚さは、前記第１本体部の厚さよりも薄く、
   前記第４本体部の厚さは、前記第２本体部の厚さよりも薄く、
   前記第３本体部と前記第４本体部との間の前記間隔は、前記第１本体部と前記第２本体部との間の前記間隔よりも狭い半導体装置。
2. 前記支持面の上に設けられた基板をさらに備え、
   前記基板は、絶縁性の基板本体と、前記基板本体の上に設けられた第１配線パターンと、前記基板本体の上に前記第１配線パターンと離間して設けられた第２配線パターンと、を有し、
   前記半導体チップは、前記基板の前記第１配線パターンの上に設けられ、
   前記第１電極は、前記第１配線パターンと電気的に接続され、
   前記第２電極は、前記第２配線パターンと電気的に接続され、
   前記第１接続部及び前記第３接続部は、前記第１配線パターンを介して前記第１電極と電気的に接続され、
   前記第２接続部及び前記第４接続部は、前記第２配線パターンを介して前記第２電極と電気的に接続される請求項１記載の半導体装置。
3. 前記基板及び前記半導体チップのそれぞれは、複数設けられ、
   前記複数の基板は、前記支持面の上に第１方向に並べて設けられ、
   前記複数の半導体チップは、前記複数の基板のそれぞれの前記第１配線パターンの上に設けられ、
   前記複数の半導体チップのそれぞれの前記第１電極は、前記複数の第１配線パターンのそれぞれと電気的に接続され、
   前記複数の半導体チップのそれぞれの前記第２電極は、前記複数の第２配線パターンのそれぞれと電気的に接続され、
   前記第１本体部、前記第２本体部、前記第３本体部及び前記第４本体部のそれぞれは、前記第１方向に延び、
   前記第１接続部及び前記第３接続部のそれぞれは、複数設けられ、前記複数の第１配線パターンのそれぞれと電気的に接続され、
   前記第２接続部及び前記第４接続部のそれぞれは、複数設けられ、前記複数の第２配線パターンのそれぞれと電気的に接続される請求項２記載の半導体装置。
4. 前記第３端子板と前記第４端子板と前記絶縁部材とは、複数設けられ、
   前記第３端子板と前記第４端子板と前記絶縁部材とを含む積層体が、間隔を空けて並べられる請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記第３端子板と前記第４端子板と前記絶縁部材とは、複数設けられ、
   前記複数の第３端子板と前記複数の第４端子板とは、前記絶縁部材を介して交互に積層される請求項１〜３のいずれか１つに記載の半導体装置。
6. 前記第３端子板は、前記第３本体部と前記第３接続部との間に設けられた屈曲部を有し、
   前記第４端子板は、前記第４本体部と前記第４接続部との間に設けられた屈曲部を有する請求項１〜５のいずれか１つに記載の半導体装置。
7. 前記第３本体部及び前記第４本体部は、複数の開口を有する請求項１〜６のいずれか１つに記載の半導体装置。
8. 支持面を有するベースプレートと、
   前記支持面の上に設けられ、第１電極と第２電極とを有するスイッチング素子を含む半導体チップと、
   前記支持面の上に設けられ、前記半導体チップを覆う絶縁性のケースと、
   前記支持面に対して垂直な方向に延びる第１本体部と、前記第１本体部の前記垂直な方向の一端に設けられ前記第１電極と電気的に接続された第１接続部と、前記第１本体部の前記垂直な方向の他端に設けられ前記ケースの外側に突出する第１端子部と、を有する第１端子板と、
   所定の間隔を空けて前記第１本体部と対向する第２本体部と、前記第２本体部の前記垂直な方向の一端に設けられ前記第２電極と電気的に接続された第２接続部と、前記第２本体部の前記垂直な方向の他端に設けられ前記ケースの外側に突出する第２端子部と、を有する第２端子板と、
   絶縁部材を介して前記第２本体部の上に重ねて設けられ、前記第１電極及び前記第１端子板と電気的に接続された第３端子板と、
   絶縁部材を介して前記第１本体部の上に重ねて設けられ、前記第２電極及び前記第２端子板と電気的に接続された第４端子板と、
   を備え、
   前記第３端子板の厚さは、前記第１本体部の厚さよりも薄く、
   前記第４端子板の厚さは、前記第２本体部の厚さよりも薄く、
   前記第１本体部と前記第４端子板との間の間隔は、前記第１本体部と前記第２本体部との間の前記間隔よりも狭く、
   前記第２本体部と前記第３端子板との間の間隔は、前記第１本体部と前記第２本体部との間の前記間隔よりも狭い半導体装置。

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