TW201608676A - 半導體裝置 - Google Patents

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TW201608676A
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Nobumitsu Tada
Kazuya Kodani
Hiroaki Ito
Toshiharu Ohbu
Hitoshi Matsumura
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Toshiba Kk
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Abstract

本發明之實施形態提供一種抑制了寄生於內部配線之電感之半導體裝置。 實施形態之半導體裝置包括底板、半導體晶片、及第1~4端子板。半導體晶片係設置於底板具有之支持面上，又，包含具有第1電極及第2電極之開關元件。第1端子板具有第1本體部，並且與第1電極電性連接。第2端子板具有第2本體部，並且與第2電極電性連接。第3端子板具有第3本體部，並且電性連接於第1電極與第1端子板之間。第4端子板具有第4本體部，並且電性連接於第2電極與第2端子板之間。第3、4本體部之厚度分別較第1、2本體部之厚度薄。

Description

半導體裝置 [相關申請案]
本申請案享有以日本專利申請案2014-169664號(申請日：2014年8月22日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
實施形態一般而言係關於一種半導體裝置。
存在一種具有收納於封裝體內部之半導體晶片、及一對電極板之半導體裝置。於半導體晶片設置開關元件。半導體晶片與一對電極板電性連接。使一對電極板之一部分露出至封裝體外，作為電極端子發揮功能。經由一對電極板對半導體晶片供給電力。此種半導體裝置例如用於電力轉換裝置之反相器電路等。於半導體裝置中，寄生於內部配線之電感會對開關時產生之突波電壓產生影響。突波電壓成為半導體晶片之故障或壽命下降之主要因素。因此，於半導體裝置中，期待抑制寄生於內部配線之電感。
本發明之實施形態提供一種抑制了寄生於內部配線之電感之半導體裝置。
實施形態之半導體裝置包括底板、半導體晶片、及第1~4端子板。底板具有支持面。半導體晶片設置於支持面上，又，包含具有第1電極及第2電極之開關元件。第1端子板具有第1本體部，並且與第1 電極電性連接。第2端子板具有隔開特定之間隔與第1本體部相對向之第2本體部，並且與第2電極電性連接。第3端子板具有隔開特定之間隔與第1本體部及第2本體部相對向之第3本體部，並且電性連接於第1電極與第1端子板之間。第4端子板具有隔開特定之間隔與第3本體部相對向之第4本體部，並且電性連接於第2電極與第2端子板之間。第3本體部之厚度較第1本體部之厚度薄，第4本體部之厚度較第2本體部之厚度薄。
10‧‧‧半導體裝置
11‧‧‧底板
11a‧‧‧支持面
12‧‧‧殼體
12a‧‧‧上表面
13‧‧‧基板
13a‧‧‧基板本體
13b‧‧‧第1配S線圖案
13c‧‧‧第2配線圖案
14‧‧‧半導體晶片
15‧‧‧控制端子
21‧‧‧第1正極端子板(第1端子板)
21a‧‧‧本體部(第1本體部)
21b‧‧‧連接部(第1連接部)
21c‧‧‧端子部(第1端子部)
21d‧‧‧轉向部
22‧‧‧第1負極端子板(第2端子板)
22a‧‧‧本體部(第2本體部)
22b‧‧‧連接部(第2連接部)
22c‧‧‧端子部(第2端子部)
22d‧‧‧轉向部
24‧‧‧接合線
31‧‧‧第2正極端子板(第3端子板)
31a‧‧‧本體部(第3本體部)
31b‧‧‧連接部(第3連接部)
31c‧‧‧配線部
31d‧‧‧轉向部
31h‧‧‧開口
32‧‧‧第2負極端子板(第4端子板)
32a‧‧‧本體部(第4本體部)
32b‧‧‧連接部(第4連接部)
32c‧‧‧配線部
32d‧‧‧轉向部
32h‧‧‧開口
34‧‧‧絕緣構件
35‧‧‧絕緣構件
36‧‧‧絕緣構件
37‧‧‧絕緣構件
CDR1‧‧‧導體
CDR2‧‧‧導體
CR‧‧‧假想圓
Cr1‧‧‧箭線
Cr2‧‧‧箭線
d1‧‧‧間隔
d2‧‧‧間隔
d3‧‧‧間隔
Lg‧‧‧長度
Pt‧‧‧間隔
S1‧‧‧面
S2‧‧‧面
S3‧‧‧面
SB‧‧‧積層體
TM‧‧‧1/3模型
t1‧‧‧厚度
t2‧‧‧厚度
t3‧‧‧厚度
t4‧‧‧厚度
Wd‧‧‧寬度
X‧‧‧軸
Y‧‧‧軸
Z‧‧‧軸
圖1係模式性地表示第1實施形態之半導體裝置之立體圖。
圖2係模式性地表示第1實施形態之半導體裝置之一部分之立體圖。
圖3係模式性地表示第1實施形態之半導體裝置之一部分之分解立體圖。
圖4(a)~(d)係模式性地表示第1實施形態之半導體裝置之一部分之立體圖。
圖5(a)及(b)係模式性地表示第1實施形態之半導體裝置之一部分之側視圖。
圖6(a)及(b)係表示計算電感之模擬之一例之模式圖及曲線圖。
圖7(a)及(b)係模式性地表示第2實施形態之半導體裝置之一部分之局部剖視圖。
圖8係模式性地表示第3實施形態之半導體裝置之一部分之立體圖。
圖9(a)及(b)係模式性地表示第4實施形態之半導體裝置之一部分之立體圖。
圖10(a)及(b)係模式性地表示第5實施形態之半導體裝置之一部分之立體圖。
以下，一面參照圖式，一面對各實施形態進行說明。
再者，圖式係模式性或概念性者，各部分之厚度與寬度之關係、部分間之大小之比率等不一定與實際者相同。又，即便於表示相同部分之情形時，根據圖式，亦存在使相互之尺寸或比率不同而表示之情形。
再者，於本案說明書及各圖中，關於已出現過之圖，對與前文所述者相同之要素標註相同符號，並適當省略詳細說明。
(第1實施形態)
圖1係模式性地表示第1實施形態之半導體裝置之立體圖。
圖2係模式性地表示第1實施形態之半導體裝置之一部分之立體圖。
如圖1及圖2所示，半導體裝置10包括底板11、殼體12、基板13、半導體晶片14、控制端子15、第1正極端子板21(第1端子板)、第1負極端子板22(第2端子板)、第2正極端子板31(第3端子板)、及第2負極端子板32(第4端子板)。
殼體12設置於底板11上，覆蓋基板13或半導體晶片14等。殼體12保護例如基板13或半導體晶片14等。圖2表示將殼體12自底板11卸除後之狀態。
半導體晶片14包含開關元件。開關元件例如具有第1電極、第2電極、及控制電極。設置於半導體晶片14之開關元件例如為IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極型電晶體)或功率MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金屬氧化物半導體場效應電晶體)等。設置於半導體晶片14之開關元件之數量既可為1個，亦可為複數個。
控制端子15及各端子板21、22、31、32具有導電性。控制端子 15及各端子板21、22、31、32分別與半導體晶片14電性連接。例如，於在半導體晶片14設置有n通道型IGBT之情形時，第1正極端子板21及第2正極端子板31與IGBT之集電極電性連接。第1負極端子板22及第2負極端子板32與IGBT之發射電極電性連接。控制端子15與IGBT之閘電極電性連接。即，於設置於半導體晶片之開關元件為n通道型IGBT之情形時，第1電極為集電極，第2電極為發射電極，控制電極為閘電極。
於半導體裝置10中，對第1正極端子板21與第1負極端子板22之間(例如，發射極-集電極間)施加電壓。第1負極端子板22及第2負極端子板32例如被設定為共用電位。第1正極端子板21及第2正極端子板31被設定為較第1負極端子板22及第2負極端子板32高之電位。
對控制端子15輸入控制信號。根據輸入至控制端子15之控制信號，切換開關元件之接通、斷開。藉此，於半導體裝置10中，切換電流於第1正極端子板21與第1負極端子板22之間流動之接通狀態、及於第1正極端子板21與第1負極端子板22之間流動之電流較接通狀態低之斷開狀態。斷開狀態係電流實質上不於第1正極端子板21與第1負極端子板22之間流動之狀態。
於半導體裝置10設置複數個半導體晶片14。於半導體裝置10中，將設置於複數個半導體晶片14之各者之複數個開關元件並聯連接。藉此，半導體裝置10例如作為大電容之1個開關元件而發揮功能。半導體裝置10係所謂之功率半導體模組。半導體裝置10例如用於軌道車輛之反相器電路等。
底板11為大致矩形之板狀。底板11具有支持基板13等之支持面11a。支持面11a為矩形狀。底板11係使用導熱性較高之材料。底板11例如使用金屬材料。
此處，將相對於支持面11a垂直之方向設為Z軸方向。將相對於Z 軸方向垂直之1個方向設為X軸方向。將相對於Z軸方向及X軸方向垂直之方向設為Y軸方向。X軸方向及Y軸方向係相對於支持面11a平行之方向。支持面11a之一對邊沿X軸方向延伸。支持面11a之另一對邊沿Y軸方向延伸。
殼體12為大致長方體之箱狀。殼體12為使支持面11a側開口之開口箱狀，於被安裝於支持面11a上之狀態下，覆蓋基板13或半導體晶片14。底板11及殼體12各自之形狀並不限於上述形狀，可為任意之形狀。殼體12具有絕緣性。殼體12係使用例如樹脂材料或陶瓷等。
殼體12具有上表面12a。上表面12a實質上與支持面11a朝向相同方向。上表面12a例如實質上與支持面11a平行。控制端子15設置於上表面12a上。於該例中，3個控制端子15係設置於上表面12a上。控制端子15之數量並不限於3個，可為任意之數量。
於半導體裝置10設置複數個基板13。複數個基板13係並排設置於底板11之支持面11a上。於該例中，設置有於X軸方向上排列2個、於Y軸方向上排列3個之共計6個基板13。基板13之數量並不限於6個，可為任意之數量。
複數個半導體晶片14設置於複數個基板13之各者上。半導體晶片14係於1個基板13上設置複數個。於該例中，於6個基板13上分別設置有4個半導體晶片14。即，於該例中，設置有合計24個半導體晶片14。設置於1個基板13上之半導體晶片14之數量並不限於4個，可為任意之數量。設置於1個基板13上之半導體晶片14之數量亦可為1個。基板13及半導體晶片14並不限於複數個，亦可為1個。又，亦可省略基板13。例如，亦可於絕緣性底板11上形成配線圖案，並於底板11之配線上配置半導體晶片14。
各端子板21、22、31、32分別各設置有3個。各端子板21、22、31、32共用地用於沿X軸方向排列之2個基板13。即，於該例中，將2 個基板13、8個半導體晶片14、及分別各1個之各端子板21、22、31、32設為1個單元，將該單元沿Y軸方向並排配置有3組。半導體裝置10所包含之單元之數量並不限於3組，可為1組或2組，亦可為4組以上。以下，將上述1個單元稱為1/3模型TM。各1/3模型TM例如藉由匯流排等，於殼體12之外側並聯連接。藉此，半導體裝置10作為1個開關元件而發揮功能。各1/3模型TM亦可於殼體12內並聯連接。
圖3係模式性地表示第1實施形態之半導體裝置之一部分之分解立體圖。
圖3模式性地表示1/3模型TM。
如圖3所示，基板13包括基板本體13a、第1配線圖案13b、及第2配線圖案13c。基板本體13a為大致矩形之板狀。基板本體13a具有絕緣性。又，基板本體13a具有較高之導熱性。基板本體13a係使用例如陶瓷。
第1配線圖案13b設置於基板本體13a上。第2配線圖案13c設置於基板本體13a上，且與第1配線圖案13b相隔地配置。第2配線圖案13c例如與第1配線圖案13b電性絕緣。各配線圖案13b、13c具有導電性。各配線圖案13b、13c之導電率較基板本體13a之導電率高。各配線圖案13b、13c係使用例如銅箔。基板13亦可於例如基板本體13a之背面(與設置有各配線圖案13b、13c之面相反之面)進行具有其他配線圖案。
各半導體晶片14設置於第1配線圖案13b上。於各半導體晶片14之背面(與第1配線圖案13b相對之面)設置電極。各半導體晶片14經由設置於背面之電極與第1配線圖案13b電性連接。藉此，例如設置於半導體晶片14之開關元件之集電極與第1配線圖案13b電性連接。
又，於各半導體晶片14之正面亦設置電極。於各半導體晶片14之正面之電極連接有接合線24之一端。接合線24之另一端連接於第2 配線圖案13c。藉此，各半導體晶片14經由正面之電極及接合線24而與第2配線圖案13c電性連接。例如設置於半導體晶片14之開關元件之發射電極與第2配線圖案13c電性連接。
接合線24係使用例如純鋁。接合線24係將複數根細圓形剖面之實心導線並排地立體地設置而成。此處，為了方便起見，將複數根接合線24當作帶狀而進行圖示。
於各半導體晶片14之正面，除了設置例如連接於接合線24之電極以外，還設置控制電極。控制電極經由省略了圖示之配線等與控制端子15電性連接。藉此，例如設置於半導體晶片14之開關元件之閘電極與控制端子15電性連接。控制電極可與各控制端子15之各者電性連接，亦可與各控制端子15中之任一個電性連接。即，設置於半導體裝置10之複數個開關元件之接通、斷開既可利用1個控制信號集中控制，亦可利用複數個控制信號個別地控制。
圖4(a)~(d)係模式性地表示第1實施形態之半導體裝置之一部分之立體圖。
圖4(a)模式性地表示第1正極端子板21。
圖4(b)模式性地表示第1負極端子板22。
圖4(c)模式性地表示第2正極端子板31。
圖4(d)模式性地表示第2負極端子板32。
如圖4(a)所示，第1正極端子板21具有沿X軸方向(第1方向)延伸並且沿Z軸方向(第2方向)延伸之本體部21a(第1本體部)。本體部21a為例如相對於X-Z平面平行之板狀。此處，所謂「沿X軸方向延伸」，並不限於與X軸方向一致之情形，只要至少具有沿X軸方向延伸之成分即可。關於其他方向亦相同。
於本體部21a之Z軸方向之一端設置有複數個連接部21b(第1連接部)。於該例中，設置有2個連接部21b。換言之，各連接部21b設置於 本體部21a之下端。各連接部21b與沿X軸方向排列之2個基板13各自之第1配線圖案13b電性連接。即，連接部21b經由第1配線圖案13b與設置於半導體晶片14之開關元件之第1電極電性連接。藉此，各基板13之第1配線圖案13b經由第1正極端子板21而相互電性連接。例如設置於各半導體晶片14之開關元件之集電極並聯連接。
於該例中，在1個1/3模型TM中，設置有沿X軸方向排列之2個基板13。於1/3模型TM中沿X軸方向排列之基板13之數量並不限於2個，亦可為3個以上。複數個連接部21b只要根據沿X軸方向排列之基板13之數量設置即可。於基板13及半導體晶片14之數量為1個之情形時，連接部21b之數量亦可為1個。再者，複數個基板13排列之方向並不限於X軸方向，可為與支持面11a平行之任意方向。
於本體部21a之Z軸方向之另一端設置有端子部21c(第1端子部)。換言之，端子部21c設置於本體部21a之上端。端子部21c經由設置於殼體12之開口而突出至殼體12之外側。端子部21c呈大致90°彎折，且沿殼體12之上表面12a。端子部21c用於與外部機器之電性連接。藉此，例如外部機器與設置於半導體晶片14之開關元件之集電極電性連接。即，端子部21c作為正極端子而發揮功能。
第1正極端子板21具有設置於本體部21a與複數個連接部21b之各者之間之複數個轉向部21d。各轉向部21d以Y軸方向為軸而轉向，且沿與本體部21a平行之面(X-Z平面)。各轉向部21d例如藉由使用時伴隨著溫度變化之彈性變形，而降低施加至各連接部21b之應力。各轉向部21d例如使各連接部21b之接合可靠性提高。於該例中，各轉向部21d為呈U字狀轉向之彎折形狀。各轉向部21d之形狀並不限於此，可為任意之形狀。
如圖4(b)所示，第1負極端子板22具有沿X軸方向延伸並且沿Z軸方向延伸之本體部22a(第2本體部)。本體部22a為例如相對於X-Z平面 平行之板狀。本體部22a隔開特定之間隔與第1正極端子板21之本體部21a相對向。本體部22a與本體部21a實質上平行地配置。
於本體部22a之Z軸方向之一端設置有複數個連接部22b(第2連接部)。於該例中，設置有2個連接部22b。換言之，各連接部22b設置於本體部22a之下端。各連接部22b與沿X軸方向排列之2個基板13各自之第2配線圖案13c電性連接。連接部22b經由第2配線圖案13c而與設置於半導體晶片14之開關元件之第2電極電性連接。藉此，各基板13之第2配線圖案13c經由第1負極端子板22而相互電性連接。例如設置於各半導體晶片14之開關元件之發射電極並聯連接。
於本體部22a之Z軸方向之另一端設置有端子部22c(第2端子部)。換言之，端子部22c設置於本體部22a之上端。端子部22c與第1正極端子板21之端子部21c同樣地，突出至殼體12之外側，作為負極端子而發揮功能。
第1負極端子板22具有設置於本體部22a與複數個連接部22b之各者之間之複數個轉向部22d。各轉向部22d以Y軸方向為軸而轉向，且沿與本體部22a平行之面。各轉向部22d與第1正極端子板21之各轉向部21d同樣地，例如使各連接部22b之接合可靠性提高。各轉向部22d之形狀可為任意之形狀。
如圖4(c)所示，第2正極端子板31具有沿X軸方向延伸並且沿Z軸方向延伸之本體部31a(第3本體部)。本體部31a為例如相對於X-Z平面平行之板狀。本體部31a隔開特定之間隔與第1正極端子板21之本體部21a及第1負極端子板22之本體部22a相對向。本體部31a分別與本體部21a及本體部22a實質上平行地配置。
於本體部31a之Z軸方向之一端設置有複數個連接部31b(第3連接部)。於該例中，設置有2個連接部31b。換言之，各連接部31b設置於本體部31a之下端。各連接部31b與沿X軸方向排列之2個基板13各自 之第1配線圖案13b電性連接。連接部31b經由第1配線圖案13b與設置於半導體晶片14之開關元件之第1電極電性連接。再者，連接部21b、31b與第1電極之電性連接並不限於第1配線圖案13b，亦可經由其他配線構件進行。
於本體部31a之Z軸方向之另一端設置有配線部31c。換言之，配線部31c設置於本體部31a之上端。配線部31c與第1正極端子板21電性連接。配線部31c接觸於例如第1正極端子板21。配線部31c連接於第1正極端子板21之本體部21a之上端附近。配線部31c例如連接於端子部21c。第2正極端子板31電性連接於開關元件之第1電極與第1正極端子板21之間。即，第2正極端子板31相對於第1正極端子板21並聯連接。藉此，例如於外部機器與半導體晶片之間設置流經第1正極端子板21之電流路徑、及流經第2正極端子板31之電流路徑之2條電流路徑。
如圖4(d)所示，第2負極端子板32具有沿X軸方向延伸並且沿Z軸方向延伸之本體部32a(第4本體部)。本體部32a為例如相對於X-Z平面平行之板狀。本體部32a隔開特定之間隔與第2正極端子板31之本體部31a相對向。本體部32a與本體部31a實質上平行地配置。
於本體部32a之Z軸方向之一端設置有複數個連接部32b(第4連接部)。於該例中，設置有2個連接部32b。換言之，各連接部32b設置於本體部32a之下端。各連接部32b與沿X軸方向排列之2個基板13各自之第2配線圖案13c電性連接。連接部32b經由第2配線圖案13c與設置於半導體晶片14之開關元件之第2電極電性連接。再者，連接部22b、32b與第2電極之電性連接並不限於第2配線圖案13c，亦可經由其他配線構件進行。
於本體部32a之Z軸方向之另一端設置有配線部32c。換言之，配線部32c設置於本體部32a之上端。配線部32c與第1負極端子板22電性連接。配線部32c例如接觸於第2負極端子板22。配線部32c連接於第1 負極端子板22之本體部22a之上端附近。配線部32c例如連接於端子部22c。第2負極端子板32電性連接於開關元件之第2電極與第1負極端子板22之間。即，第2負極端子板32相對於第1負極端子板22並聯連接。藉此，例如於外部機器與半導體晶片之間設置流經第1負極端子板22之電流路徑、及流經第2負極端子板32之電流路徑之2條電流路徑。
圖5(a)及(b)係模式性地表示第1實施形態之半導體裝置之一部分之側視圖。
圖5(a)係自X軸方向觀察1/3模型TM時之側視圖。
圖5(b)係將圖5(a)之假想圓CR內放大表示之局部放大圖。
再者，假想圓CR係為了方便起見而於圖示中賦予者，並非實際存在於1/3模型TM之物體。
如圖5(a)及(b)所示，第1負極端子板22之本體部22a與第1正極端子板21之本體部21a之朝向Y軸方向之一面S1相對向。第2正極端子板31之本體部31a與第1正極端子板21之本體部21a之朝向Y軸方向之另一面S2相對向。面S2係與面S1為相反側之面。換言之，第1正極端子板21之本體部21a設置於第1負極端子板22之本體部22a與第2正極端子板31之本體部31a之間。
第2正極端子板31之本體部31a具有與面S2相對向之面S3。第2負極端子板32之本體部32a與面S3相對向。換言之，第2負極端子板32之本體部32a設置於第1正極端子板21之本體部21a與第2正極端子板31之本體部31a之間。如此，各本體部21a、22a、31a、32a分別沿Y軸方向排列。各本體部21a、22a、31a、32a之排列順序並不限於上述順序。
於第1正極端子板21之本體部21a與第1負極端子板22之本體部22a之間設置有絕緣構件34(第2絕緣構件)。於第2正極端子板31之本體部31a與第2負極端子板32之本體部32a之間設置有絕緣構件35(第1絕緣構件)。再者，於圖5(a)及圖5(b)中，為了易於觀察而方便起見對絕緣 構件34、35賦予有影線。絕緣構件34抑制本體部21a與本體部22a之接觸。同樣地，絕緣構件35抑制本體部31a與本體部32a之接觸。即，絕緣構件34、35抑制正極與負極之短路。絕緣構件34、35係使用例如樹脂材料。絕緣構件34、35之材料可為能夠抑制正極與負極之短路之具有電絕緣性之任意材料。
如此，第1正極端子板21之本體部21a介隔絕緣構件34與第1負極端子板22之本體部22a絕緣積層。第2正極端子板31之本體部31a介隔絕緣構件35與第2負極端子板32之本體部32a絕緣積層。
第1正極端子板21之本體部21a之厚度t1(Y軸方向之長度)例如為1.5mm(0.5mm以上且3mm以下)。第1負極端子板22之本體部22a之厚度t2例如為1.5mm(0.5mm以上且3mm以下)。本體部21a與本體部22a之間之間隔d1例如為2.3mm(0.5mm以上且4mm以下)。
第2正極端子板31之本體部31a之厚度t3例如為0.1mm(0.005mm以上且0.3mm以下)。第2負極端子板32之本體部32a之厚度t4例如為0.1mm(0.005mm以上且0.3mm以下)。本體部31a與本體部32a之間之間隔d2例如為0.1mm(0.005mm以上且0.3mm以下)。又，於該例中，第1正極端子板21之本體部21a與第2負極端子板32之本體部32a之間之間隔d3例如為2mm(0.5mm以上且4mm以下)。間隔d3例如設定為與間隔d1相同程度。
如此，第2正極端子板31之本體部31a之厚度t3較第1正極端子板21之本體部21a之厚度t1薄。第2負極端子板32之本體部32a之厚度t4較第1負極端子板22之本體部22a之厚度t2薄。本體部31a與本體部32a之間之間隔d2較本體部21a與本體部22a之間之間隔d1窄。換言之，本體部31a與本體部32a之間之距離較本體部21a與本體部22a之間之距離短。本體部31a與本體部32a之對向面積較本體部21a與本體部22a之對向面積大。
厚度t3例如為厚度t1之0.01倍以上且0.1倍以下。厚度t4例如為厚度t2之0.01倍以上且0.1倍以下。間隔d2例如為間隔d1之0.01倍以上且0.1倍以下。第2正極端子板31及第2負極端子板32並不限於板狀，亦可為片狀或膜狀。第2正極端子板31及第2負極端子板32亦可具有可撓性。第2正極端子板31及第2負極端子板32亦可為例如可撓性印刷基板般之構造。
各端子板21、22、31、32係使用例如銅板。各端子板21、22、31、32亦可使用例如鋁或黃銅材料(brass材料)等其他金屬材料。各端子板21、22、31、32之材料可為能夠獲得所需之導電率之任意導電性材料。
圖6(a)及(b)係表示計算電感之模擬之一例之模式圖及曲線圖。
圖6(a)模式性地表示用於模擬之模型。
圖6(b)模式性地表示圖6(a)所示之模型之電感之計算結果之一例。
如圖6(a)所示，模型具有相互平行地配置之2個導體CDR1、CDR2。如箭線Cr1、Cr2所示，於模擬中，在各導體CDR1、CDR2中流動之電流之流向相互為反向。如此，於模擬中，求出電流反向流動之平行平板之電感。
於模擬中，導體CDR2之形狀與導體CDR1之形狀相同。各導體CDR1、CDR2之形狀為長方形狀之板狀。此處，將各導體CDR1、CDR2之寬度設為Wd(mm)。將各導體CDR1、CDR2之間隔設為Pt(mm)。將各導體CDR1、CDR2之長度設為Lg。長度Lg係設為1m。又，各導體CDR1、CDR2之厚度係設為與間隔Pt相同。
各導體CDR1、CDR2之自感Lself可利用以下(1)式求出。
Lself=μo(Pt/Wd)…(1)
(1)式中，μo為真空磁導率(H/m)。μo一般為4π×10-7H/m。而且， 各導體CDR1、CDR2之單側之有效電感Leff(nH/m)可利用各導體CDR1、CDR2之自感Lself與各導體CDR1、CDR2之互感M之差而求出。即，可利用Leff=Lself-M求出。再者，關於各導體CDR1、CDR2之互感M之計算方法，只要使用刊載於電氣工程手冊等之周知之計算方法即可。於模擬中，使間隔Pt與寬度Wd之比率Pt/Wd變化，針對複數個比率Pt/Wd，分別計算有效電感Leff。
圖6(b)係表示有效電感Leff之計算結果之一例之曲線圖。
圖6(b)之橫軸為比率Pt/Wd，縱軸為有效電感Leff。
如圖6(b)所示，於電流反向流動之平行平板中，有效電感Leff大致與比率Pt/Wd成正比關係。例如，使間隔Pt變得越窄，可使有效電感Leff變得越小。
如此，若積層相互為反向之電流流動之導體，且縮小導體間之間隙，則可減小導體之有效電感。於本實施形態之半導體裝置10中，第2正極端子板31之本體部31a與第2負極端子板32之本體部32a之間之間隔d2較第1正極端子板21之本體部21a與第1負極端子板22之本體部22a之間之間隔d1短。即，於半導體裝置10中，由第2正極端子板31與第2負極端子板32形成之配線路徑之電感較由第1正極端子板21與第1負極端子板22形成之配線路徑之電感小。
開關時之電流變化率較大之電流主要於電感較小之第2正極端子板31及第2負極端子板32之配線路徑中流動。電流變化率較大之開關時之電流為高頻電流，受頻率左右之滲透深度(表皮厚度)較小。例如對銅板接通頻率1MHz之高頻電流時之滲透深度為0.066mm。即，不論為厚度1.5mm之導體抑或厚度0.1mm之導體，交流電阻值均無大的差異。不論為1.5mm之厚度抑或0.1mm之厚度，通電特性均無大的差異。
另一方面，由於導通時(接通時)之導體之電阻為直流電阻，故而 若導體較薄，則導體截面積會變小，電阻會變大。然而，於本實施形態中，存在例如1.5mm之厚度之第1正極端子板21及第1負極端子板22。即，導通時電流主要流至第1正極端子板21及第1負極端子板22之配線路徑。由於為並聯電路，故而由電阻之倒數比決定電流分擔。
根據本實施形態，於半導體裝置10之導通時(接通時)，電流主要流至厚度較厚之第1正極端子板21及第1負極端子板22，可抑制導體之通電損耗或溫度上升。而且，於開關時，電流主要流至厚度較薄之第2正極端子板31及第2負極端子板32。例如可藉由降低電感，而抑制產生突波電壓。
第2正極端子板31及第2負極端子板32之積層部分之厚度即便包含絕緣構件35在內亦為0.3mm左右。因此，可使積層體整體具有轉向性。即，即便不存在如第1正極端子板21及第1負極端子板22般之轉向部21d、22d，亦能緩和產生應力。因此，可藉由絕緣積層更大之面積，而增強電感降低效果。
藉由數值解析確認電感降低效果。未設置第2正極端子板31及第2負極端子板32、而僅設置有第1正極端子板21及第1負極端子板22之參考例之情形時之1/3模型TM之電感為約30nH。於將3個1/3模型TM並聯連接之情形時，電感為約10nH。
另一方面，於本實施形態之半導體裝置10中，1/3模型TM之電感為約20nH。與參考例相比成為約2/3(降低約30%)，可以說具有電感降低效果。電感解析值為不僅包含端子板部、而且亦包含絕緣基板之銅箔圖案、或鋁線之電感在內之裝置整體之電感。若考慮該情況，則可以說本實施形態之端子板部分之電感降低效果較大。
一般而言，對於各種用途之反相器裝置，期待高效率及高可靠性，並且期待更加小型。為了實現該功能，要求改善作為反相器裝置之主要零件之半導體裝置(功率半導體模組)。
為了使反相器裝置高效率化，功率半導體模組伴隨著通電之發熱量之降低、即低損耗化較為重要。然而，為了抑制伴隨著通電發熱之溫度上升，必須裝備冷卻機構，該冷卻機構通常需要大的容積，因此成為決定反相器裝置之大小之最大要因。因此，低損耗化與反相器裝置之小型化相通。
又，期待以更高之開關頻率進行開關。若能提高開關頻率，則可使構成反相器裝置之主電路之電容器或電抗器等零件小型化，藉由在裝置內體積佔有率較大之該等零件之小型化，可使裝置小型化。
於功率半導體模組中收納開關元件等功率半導體元件，高效率地利用該功率半導體元件亦較為重要。即，要求通電至儘可能地接近於功率半導體元件之電壓、電流等之通電額定容許上限值之值。亦期待即便於接近於功率半導體元件之容許上限值之通電條件下使用功率半導體元件之情形時，亦繼續維持長期之可靠性。
對反相器裝置之小型化，期待使功率半導體模組之通電電容更大，進而以更高速(高頻率)進行開關，實際上不斷推進旨在實現該功能之性能提高。同時，如上所述，亦必須降低功率半導體模組之發熱量、或維持長期之可靠性。
功率半導體模組係將功率半導體晶片收納於封裝體內部，功率半導體晶片係功率半導體模組中之主要器件。功率半導體晶片係對矽等晶圓實施微細加工而製造之零件，隨著半導體技術之進步，每1個晶片之通電電容亦不斷上升。
然而，於構成大電容之反相器裝置方面，不得不組合複數個晶片來應對。為了應對裝置所要求之電流電容，必須並聯連接複數個晶片。
於1個封裝體收納多個晶片，並利用封裝體內之各種配線構件，於封裝體內部並聯地接線。藉此，較佳為構成通電電容較大之封裝體 之方法，亦不斷開發與封裝體構成有關之多種技術。
模組之大電容化有易於使並聯晶片間之電流分擔均等之類的通電特性上之優點。又，亦有如下等優點，即，藉由削減封裝體部分之佔有空間，可使裝置小型化，且可減少自裝置觀察之情形時之使用零件數，分別就降低成本之觀點而言亦有利。
另一方面，模組之大電容化伴隨著各種構成上之技術課題。其一係與封裝體之內部配線構件有關。於將模組應用於反相器裝置時，封裝體內部之主電路配線作為反相器主電路之一部分發揮功能。因此，期待封裝體內部配線構件之寄生阻抗較小。
構成阻抗之電阻成分成為裝置主電路通電時發熱之一個因素。封裝體內部配線之發熱之大小會對裝置之效率產生影響。又，會對功率模組通電時之溫度上升產生影響，因此存在亦會左右功率模組之可靠性之情形。發熱量及溫度上升均較理想為更小，因此較理想為內部配線之電阻成分較小。
構成阻抗之電感成分會對開關時之突波電壓產生影響。開關時之突波電壓與模組內部配線之電感成正比。若通電時產生之突波電壓較大，則會對功率半導體晶片施加超過容許電壓之電壓，可能會導致故障或壽命下降。
因此，為了抑制開關突波電壓，而使用抑制電流變化率之方法。如上所述，旨在以更高之開關頻率運轉，因此就該觀點而言，電流變化率之抑制並不理想，又，亦會伴隨開關損耗增大之缺點，因而欠佳。根據以上所述，期待電感成分之抑制。
雖然對封裝體之配線構件期待低阻抗化，但根據封裝體構成上之各種必要條件，未必能充分地達成。具體而言係由於如下理由。
如上所述，功率模組係將複數個功率半導體晶片並聯連接而構成。收納晶片數於較多之情形時達到數十個。眾所周知，多採用如下 構造：於封裝體內部將所有晶片配置於同一面上，經由良好導熱性之絕緣基板及良好導熱性之底板，自功率模組散熱面高效率地對晶片之發熱進行散熱。
因將晶片平面地配置，故而將晶片間並聯連接之配線構件之配線長度容易變長，本質上係阻抗(電阻、電感)容易變大。
進而，必須採用適應封裝體內部之配線部位之配線材料或配線形狀及施工法。例如，連接於晶片正面電極之配線係使用線徑較小之純鋁線，藉由超音波連接而鋪設。另一方面，連接於晶片背面電極之配線係使用形成於絕緣基板正面之薄銅箔圖案。接合時多使用焊接。就利用小線徑之鋁線或薄銅箔圖案構成配線路徑之一部分之關係而言，無法增大配線構件之截面積，尤其難以降低電阻成分。
晶片正面側之鋁線亦係一端連接於絕緣基板正面之另一配線電路圖案。於基板正面之配線圖案上進行複數個晶片之並聯接線。就確保絕緣基板本身之可靠性、確保絕緣基板與底板之接合部之可靠性、或者功率模組組裝步驟中之中間檢查之難易度等觀點而言，使絕緣基板之大小無限地增大並非上策。因此，對絕緣基板之大小設置限制，於使用晶片數超過基板搭載上之限制個數之情形時，使用複數個基板，將基板間並聯接線而使用。
基板間之並聯接線構件係使用對銅板進行加工而成之電極板。使該電極板之一部分延伸，使延伸之端部突出至封裝體正面，用作模組端子。尤其是，於模組端子部接通彙集所有晶片之通電電流所得之模組總電流，因此，必須確保與其相稱之通電電容。即，增大導體截面積而確保通電電容。於該情形時，導體寬度之擴大亦存在限制，多數情形時必須亦增大導體厚度而確保截面積。
就降低電感之觀點而言，端子板之形狀或鋪設形態亦較為重要。對於降低電感而言，縮短配線長度較增大截面積產生之效果更 大。在該方面與電阻根本上不同。自絕緣基板至模組端子之端子板之配線長度遠較晶片正面之鋁配線或基板正面之銅圖案長，而總電流集中，因此端子板之電感總體上較大。於功率模組內部配線之電感內，端子板之電感所占之比率較大。
亦即，為了降低功率模組內部配線之電感，實現端子板之電感降低不可或缺。基於各處構成上之制約條件，使用絕緣積層正極之端子板與負極之端子板之方法作為降低電感之方法。藉由以於通電時使反向電流流動之方式絕緣積層帶狀導體，可使產生磁通相抵，而產生負的互感，因此可降低將其相加所得之總有效電感。
雖然局部採用正負極端子板之絕緣積層構造，但未必能夠發揮充分之效果。若將正負端子板之寬度設為共用，且無限地縮小絕緣積層距離即兩導體間之間隙，則能夠使有效電感亦無限地減小。然而，不論將正負端子之寬度設為完全共用，抑或無限地縮小導體間間隙，均難以充分地實施。
正負端子板之基板側連接點及模組正面之端子部之位置均遠離，對於兩導體之到達至絕緣積層部之中途部分，無法對藉由互感產生之降低效果抱有大的期待。
正負端子板均較理想為能夠以最短距離連接基板連接部與模組端子部之形態，但對基板連接部之附近需要另行考慮。基板連接部係藉由焊接將正負端子板之一端與絕緣基板正面之銅箔圖案連接。作為該焊接部之所需最小限度之面積，必須避免封裝體尺寸擴大。
因使用時之溫度變化而導致亦難以確保長期之接合可靠性。因此，使用如下方法：對正負端子板之基板接合部附近附加U字狀之彎折形狀，使彈性變形量增大，從而降低產生應力。追加U字彎折形狀會使配線路徑長度增大，因此會導致電感增大。
因構成上之制約所產生之限制亦會影響絕緣積層部之導體間距 離之縮小。由於上述U字彎折之彈性變形亦達到導體之積層方向，故而必須確保考慮到變形量之絕緣距離。關於U字彎折部之絕緣材料，進行如下考慮：藉由使用如矽氧凝膠之柔軟材料，而不妨礙彎折部之可撓性。因此，若使絕緣距離過小，則會產生因變形而引起之相互接觸之顧慮。亦必須預先考慮因使用時之機械振動所引起之變形、或模組組裝時之端子設置位置之製造偏差。
如上所述，關於藉由正負端子板之絕緣積層所實現之電感降低，無法發揮充分之效果。
相對於此，於本實施形態之半導體裝置10中，將第2正極端子板31及第2負極端子板32相對於第1正極端子板21及第1負極端子板22並聯連接。藉此，於半導體裝置10中，如上所述，可降低寄生於內部配線之電感。藉此，可抑制例如開關時之突波電壓。例如能夠以高頻率進行開關。
(第2實施形態)
圖7(a)及(b)係模式性地表示第2實施形態之半導體裝置之一部分之局部剖視圖。
如圖7(a)所示，於該例中，設置有複數個第2正極端子板31及第2負極端子板32。於該例中，設置複數個包含第2正極端子板31、第2負極端子板32及絕緣構件35之積層體SB。各積層體SB係隔開間隔而沿Y軸方向排列。於該例中，設置有2個積層體SB。即，於該例中，形成並聯連接之3個配線路徑。積層體SB之數量並不限於2個，亦可為3個以上。積層體SB之數量較佳為例如於設置空間之容許範圍內儘可能多。
如此，第2正極端子板31及第2負極端子板32亦可設置複數個。藉此，可進一步抑制電感。例如，可使電感進一步減半。又，如上所述，積層體SB之厚度為0.3mm左右。因此，即便於設置有複數個積 層體SB之情形時，亦無需大的設置空間。例如可進一步抑制電感而不會導致半導體裝置10之大型化。
如圖7(b)所示，於該例中，複數個第2正極端子板31與複數個第2負極端子板32係介隔絕緣構件35而沿Y軸方向交替地積層。即，於該例中，複數個第2正極端子板31、複數個第2負極端子板32及複數個絕緣構件35係以第2正極端子板31、絕緣構件35、第2負極端子板32、絕緣構件35之順序積層，並重複該積層。再者，於該例中，複數個第2正極端子板31之數量既可與複數個第2負極端子板32之數量相同，亦可不同。
如此，於設置複數個第2正極端子板31及複數個第2負極端子板32之情形時，各端子板31、32既可如圖7(a)般隔開間隔而排列，亦可如圖7(b)般介隔絕緣構件35而交替地排列。
(第3實施形態)
圖8係模式性地表示第3實施形態之半導體裝置之一部分之立體圖。
如圖8所示，於該例中，第2正極端子板31具有複數個轉向部31d。複數個轉向部31d設置於本體部31a與複數個連接部31b之各者之間。各轉向部31d以X軸方向為軸轉向。各轉向部31d例如藉由使用時伴隨著溫度變化之彈性變形，而降低施加至各連接部31b之應力。各轉向部31d例如使各連接部31b之接合可靠性提高。於該例中，各轉向部31d為呈U字狀轉向之彎折形狀。各轉向部31d之形狀並不限於此，可為任意形狀。
又，於該例中，第2負極端子板32具有複數個轉向部32d。複數個轉向部32d設置於本體部32a與複數個連接部32b之各者之間。由於各轉向部32d之構成與第2正極端子板31之各轉向部31d之構成實質上相同，故而省略詳細說明。
於第1正極端子板21及第1負極端子板22中，由於伴隨板厚之成形性問題，而設為沿與本體部21a、22a平行之面之轉向部21d、22d。於該情形時，轉向部21d、22d成為使配線路徑長度增大之主要因素。
另一方面，於第2正極端子板31及第2負極端子板32中，可藉由使板厚變薄且使其具有柔軟性，而設為三維彎折形狀。藉此，於第2正極端子板31及第2負極端子板32中，可抑制伴隨著彎折形狀之附加之電感之增大。
(第4實施形態)
圖9(a)及(b)係模式性地表示第4實施形態之半導體裝置之一部分之立體圖。
如圖9(a)及(b)所示，於該例中，於第2正極端子板31之本體部31a設置有複數個開口31h。同樣地，於第2負極端子板32之本體部32a設置有複數個開口32h。各開口31h、32h為四邊形狀。各開口31h、32h之形狀並不限於四邊形狀，可為任意形狀。各開口31h、32h係沿X軸方向及Z軸方向呈二維矩陣狀排列。各本體部31a、32a亦可為例如多孔金屬般之網狀。
於該例中，例如可使本體部31a、32a本身具有轉向性。藉此，例如不設置轉向部31d、32d便可降低施加至各連接部31b、32b之應力。例如可進一步抑制伴隨著配線路徑長度之增大之電感之增大。再者，亦可藉由在設置有轉向部31d、32d之狀態下於本體部31a、32a設置開口31h、32h，而進一步提高轉向性。
(第5實施形態)
圖10(a)及(b)係模式性地表示第5實施形態之半導體裝置之一部分之立體圖。
如圖10(a)所示，於該例中，第2負極端子板32介隔絕緣構件36而重疊設置於第1正極端子板21之本體部21a上。換言之，第2負極端子 板32介隔絕緣構件36而貼附於本體部21a。第2負極端子板32藉由省略了圖示之配線等，而與各基板13各自之第2配線圖案13c電性連接，並且與第1負極端子板22電性連接。
如圖10(b)所示，於該例中，第2正極端子板31介隔絕緣構件37而重疊設置於第1負極端子板22之本體部22a上。第2正極端子板31藉由省略了圖示之配線等，而與各基板13各自之第1配線圖案13b電性連接，並且與第1正極端子板21電性連接。
第2正極端子板31之厚度較本體部21a之厚度薄。第2負極端子板32之厚度較本體部22a之厚度薄。本體部21a與第2負極端子板32之間之間隔較本體部21a與本體部22a之間之間隔d1窄。本體部22a與第2正極端子板31之間之間隔較本體部21a與本體部22a之間之間隔d1窄。換言之，本體部21a與第2負極端子板32之間之間隔為絕緣構件36之厚度。換言之，本體部22a與第2正極端子板31之間之間隔為絕緣構件37之厚度。如上所述，間隔d1例如為2.3mm。本體部21a與第2負極端子板32之間之間隔、及本體部22a與第2正極端子板31之間之間隔例如為0.1mm。
如此，於該例中，第2正極端子板31絕緣積層於第1負極端子板22，第2負極端子板32絕緣積層於第1正極端子板21。於該情形時，與上述各實施形態同樣地，亦能降低寄生於內部配線之電感。例如可抑制開關時之突波電壓。例如能以高頻率進行開關。
根據實施形態，提供一種抑制了寄生於內部配線之電感之半導體裝置。
以上，一面參照具體例，一面對本發明之實施形態進行了說明。然而，本發明之實施形態並不限定於該等具體例。例如，關於半導體裝置所包含之底板、基板、半導體晶片、殼體、第1端子板、第2端子板、第3端子板、第4端子板、及絕緣構件等各要素之具體構成， 只要業者藉由自公知之範圍適當選擇而能夠同樣地實施本發明，並獲得相同之效果，則包含於本發明之範圍內。
又，於技術上允許之範圍內組合各具體例中之任意2個以上之要素所得者，只要包含本發明之主旨，則包含於本發明之範圍內。
此外，作為本發明之實施形態，基於上述半導體裝置，業者可適當進行設計變更而實施之所有半導體裝置只要包含本發明之主旨，則亦屬於本發明之範圍。
此外，於本發明之思想範疇內，只要為業者便能想到各種變更例及修正例，應明白該等變更例及修正例亦屬於本發明之範圍。
10‧‧‧半導體裝置
11‧‧‧底板
12‧‧‧殼體
12a‧‧‧上表面
15‧‧‧控制端子
21‧‧‧第1正極端子板(第1端子板)
22‧‧‧第1負極端子板(第2端子板)
X‧‧‧軸
Y‧‧‧軸
Z‧‧‧軸

Claims (20)

  1. 一種半導體裝置，其包括：底板，其具有支持面；半導體晶片，其設置於上述支持面上，且包含具有第1電極與第2電極之開關元件；第1端子板，其具有第1本體部，且與上述第1電極電性連接；第2端子板，其具有隔開特定之間隔與上述第1本體部相對向之第2本體部，且與上述第2電極電性連接；第3端子板，其具有隔開特定之間隔與上述第1本體部及上述第2本體部相對向之第3本體部，且電性連接於上述第1電極與上述第1端子板之間；及第4端子板，其具有隔開特定之間隔與上述第3本體部相對向之第4本體部，且電性連接於上述第2電極與上述第2端子板之間；且上述第3本體部之厚度較上述第1本體部之厚度薄；上述第4本體部之厚度較上述第2本體部之厚度薄。
  2. 如請求項1之半導體裝置，其中上述第3本體部與上述第4本體部之間之上述間隔較上述第1本體部與上述第2本體部之間之上述間隔窄。
  3. 如請求項1之半導體裝置，其進而包括絕緣性殼體，其設置於上述支持面上，覆蓋上述半導體晶片、上述第1本體部、上述第2本體部、上述第3本體部及上述第4本體部；且上述第1本體部、上述第2本體部、上述第3本體部及上述第4本體部係於相對於上述支持面垂直之方向延伸；上述第1端子板具有第1端子部，該第1端子部設置於上述第1 本體部之上述垂直方向之一端，且突出至上述殼體之外側；上述第2端子板具有第2端子部，該第2端子部設置於上述第2本體部之上述垂直方向之一端，且突出至上述殼體之外側。
  4. 如請求項1之半導體裝置，其進而包括設置於上述支持面上之基板；上述基板具有：絕緣性之基板本體；第1配線，其設置於上述基板本體上；及第2配線，其於上述基板本體上與上述第1配線相隔而設置；且上述半導體晶片設置於上述基板之上述第1配線上；上述第1電極與上述第1配線電性連接；上述第2電極與上述第2配線電性連接；上述第1端子板及上述第3端子板經由上述第1配線與上述第1電極電性連接；上述第2端子板及上述第4端子板經由上述第2配線與上述第2電極電性連接。
  5. 如請求項4之半導體裝置，其中上述基板及上述半導體晶片之各者係設置有複數個；上述複數個基板於上述支持面上係於第1方向並排設置；上述複數個半導體晶片設置於上述複數個基板之各者之上述第1配線上；上述複數個半導體晶片之各者之上述第1電極與上述複數個第1配線之各者電性連接；上述複數個半導體晶片之各者之上述第2電極與上述複數個第2配線之各者電性連接；上述第1本體部、上述第2本體部、上述第3本體部及上述第4本體部之各者係於上述第1方向延伸； 上述第1端子板及上述第3端子板與上述複數個第1配線之各者電性連接；且上述第2端子板及上述第4端子板與上述複數個第2配線之各者電性連接。
  6. 如請求項1之半導體裝置，其進而包括設置於上述第3本體部與上述第4本體部之間之絕緣構件；且上述第3端子板、上述第4端子板及上述絕緣構件係設置有複數個；包含上述第3端子板、上述第4端子板及上述絕緣構件之積層體係隔開間隔而排列。
  7. 如請求項1之半導體裝置，其進而包括設置於上述第3本體部與上述第4本體部之間之絕緣構件；且上述第3端子板、上述第4端子板及上述絕緣構件係設置有複數個；上述複數個第3端子板與上述複數個第4端子板係介隔上述絕緣構件交替地積層。
  8. 如請求項1之半導體裝置，其中上述第1端子板具有與上述第1電極電性連接之第1連接部；上述第2端子板具有與上述第2電極電性連接之第2連接部；上述第3端子板具有與上述第1電極電性連接之第3連接部、及設置於上述第3本體部與上述第3連接部之間之轉向部；且上述第4端子板具有與上述第2電極電性連接之第4連接部、及設置於上述第4本體部與上述第4連接部之間之轉向部。
  9. 如請求項8之半導體裝置，其中上述第3本體部及上述第4本體部係於相對於上述支持面平行之1個方向延伸；且上述第3端子板之上述轉向部及上述第4端子板之上述轉向部 係以上述1個方向為軸而轉向。
  10. 如請求項1之半導體裝置，其中上述第1端子板具有與上述第1電極電性連接之第1連接部、及設置於上述第1本體部與上述第1連接部之間之轉向部；且上述第2端子板具有與上述第2電極電性連接之第2連接部、及設置於上述第2本體部與上述第2連接部之間之轉向部。
  11. 如請求項10之半導體裝置，其中上述第1本體部及上述第2本體部係於相對於上述支持面平行之1個方向延伸；且上述第1端子板之上述轉向部及上述第2端子板之上述轉向部以相對於上述支持面平行且相對於上述1個方向垂直之另一方向為軸而轉向。
  12. 如請求項1之半導體裝置，其中上述第3本體部及上述第4本體部具有複數個開口。
  13. 如請求項12之半導體裝置，其中上述複數個開口呈二維矩陣狀排列；上述第3本體部及上述第4本體部為網狀。
  14. 如請求項1之半導體裝置，其中上述第3本體部之厚度為上述第1本體部之厚度之0.01倍以上且0.1倍以下；且上述第4本體部之厚度為上述第2本體部之厚度之0.01倍以上且0.1倍以下。
  15. 如請求項2之半導體裝置，其中上述第3本體部與上述第4本體部之間之上述間隔為上述第1本體部與上述第2本體部之間之上述間隔之0.01倍以上且0.1倍以下。
  16. 如請求項1之半導體裝置，其中上述第3端子板及上述第4端子板具有可撓性。
  17. 如請求項1之半導體裝置，其進而包括設置於上述第1本體部與 上述第2本體部之間之絕緣構件。
  18. 如請求項1之半導體裝置，其中包含上述半導體晶片與上述第1至第4端子板之複數個單元係並排設置於上述支持面上。
  19. 一種半導體裝置，其包括：底板，其具有支持面；半導體晶片，其設置於上述支持面上，且包含具有第1電極與第2電極之開關元件；第1端子板，其具有第1本體部，且與上述第1電極電性連接；第2端子板，其具有隔開特定之間隔與上述第1本體部相對向之第2本體部，且與上述第2電極電性連接；第3端子板，其介隔絕緣構件而重疊設置於上述第2本體部上，且與上述第1電極及上述第1端子板電性連接；及第4端子板，其介隔絕緣構件而重疊設置於上述第1本體部上，且與上述第2電極及上述第2端子板電性連接；且上述第3端子板之厚度較上述第1本體部之厚度薄；上述第4端子板之厚度較上述第2本體部之厚度薄。
  20. 如請求項19之半導體裝置，其中上述第1本體部與上述第4端子板之間之間隔較上述第1本體部與上述第2本體部之間之上述間隔窄；上述第2本體部與上述第3端子板之間之間隔較上述第1本體部與上述第2本體部之間之上述間隔窄。
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