KR20140123935A - 반도체 장치 - Google Patents

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KR20140123935A
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마사후미 호리오
쿄헤이 후쿠다
모토히토 호리
요시나리 이케다
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후지 덴키 가부시키가이샤
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Abstract

본 발명은, 도전 패턴이 부착된 절연 기판(1)상에 반도체 칩(9~12)을 배치하고, 반도체 칩(9~12)을 끼고 도전 패턴이 부착된 절연 기판(1)의 상방에 금속핀이 부착된 프린트 기판(13)을 배치하며, 도전 패턴이 부착된 절연 기판(1)에 복수의 외부 도출 단자(21, 22, 23)를 고정 부착하고, 복수의 외부 도출 단자(21, 22)를 인접하여 평행하게 배치한다. 또, 금속핀이 부착된 프린트 기판(13)의 표면과 이면에 서로 대향하여 형성된 금속박(15, 16)을 반도체 칩(9~12)의 상방에 배치한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 모듈 등의 반도체 장치에 관한 것이다.
종래의 반도체 장치를, 도 16의 주요부 단면도를 이용하여 설명한다. 도 16의 반도체 장치는 2 in 1의 반도체 모듈(500)을 예로 들었다. 도면 중, 101은 방열용의 금속 베이스 판이다. 102는 금속 베이스 판(101) 상에 탑재하여 땜납(103)에 의해 접합한 도전 패턴이 부착된 절연 기판(세라믹 절연 기판)이다. 상기 도전 패턴이 부착된 절연 기판(세라믹 절연 기판; 102)은, 절연 기판(세라믹 기판; 102a)의 표면에 도전 패턴(102b), 이면에 이면 도전막(102c)(표리면에 금속 패턴(102b, 102c))을 부착시킨 기판이다. 104는 도전 패턴이 부착된 절연 기판(102)의 도전 패턴(102b)에 땜납(105)을 통해 마운트한 반도체 칩(반도체 파워 칩)이다. 106은 도전 패턴이 부착된 절연 기판(세라믹 절연 기판; 102)의 이면 도전막(102c)에 땜납(103)을 통해 접합한 냉각 베이스(금속 베이스 판; 101)를 수납하는 수지 케이스이다. 107은 땜납(105)에 의해 도전 패턴(102b)에 접합된 외부 도출 단자인 금속 바(bar) 단자이다. 반도체 칩(104)끼리, 또는 반도체 칩(104)과 다른 영역의 도전 패턴(102b)은, 본딩 와이어(108)에 의해 접합되어 있다.
또, 특허 문헌 1에서는, 도전 패턴이 부착된 절연 기판상에 반도체 칩을 배치하고, 반도체 칩이나 도전 패턴에 다수의 금속핀을 고정 부착(固着)하여, 이 다수의 금속핀을 프린트 기판에 고정 부착한 반도체 장치가 기재되어 있다. 상기 프린트 기판의 표리(表裏)에 부착된 금속박(金屬箔)을 프린트 기판 내에 있어서 대향하도록 배치함으로써 배선 인덕턴스를 저감할 수 있는 것이 기재되어 있다.
또, 특허 문헌 2, 3에서는, 반도체 장치 내의 P전극의 외부 도출 단자 및 N전극의 외부 도출 극(極)단자를 평행하게 배치하여, 배선 인덕턴스를 저감하는 것이 개시되어 있다.
일본 특허 공개 공보 제2009－64852호(단락 0132~0134 및 도 17) 일본 특허 공개 공보 제2001－274322호 일본 특허 공개 공보 제2004－214452호
반도체 장치에 있어서, 스위칭 동작시에 발생하는 서지(surge) 전압이나 외래의 전압 서지를 저하시키기 위해, 반도체 장치 내부의 배선 인덕턴스를 저감할 것이 요구된다.
그러나, 도 16의 반도체 장치에서는, 배선 인덕턴스는 도전 패턴이 부착된 절연 기판, 본딩 와이어 및 외부 도출 단자 등의 부재 단일체(單體)의 인덕턴스의 합산이 되어 저(低) 인덕턴스를 실현하기는 어렵다.
또, 특허 문헌 1, 2, 3에서는, 금속핀이 부착된 프린트 기판의 표면(front surface)에 배치된 금속박과 이면(rear surface)에 배치한 금속박을 서로 반도체 칩 상에서 대향시킨 구조와, 금속 바(bar)에 의해 형성된 외부 도출 단자(P단자와 N단자, U단자와 P단자나 N단자 등)를 인접하여 평행하게 배치한 구성을 조합함으로써, 배선 인덕턴스를 저감하여, 반도체 장치를 더욱 소형화하는 것에 대해서는 기재가 없다.
또, 특허 문헌 1에서는, 프린트 기판의 표면과 안쪽의 금속박이 프린트 기판 내에 있어서 대향하는 부위가 반도체 칩으로부터 벗어난 부위에 있으며, 그 벗어난 부위에 외부 도출 단자를 접속하고 있기 때문에, 프린트 기판이 커져, 반도체 장치는 대형화된다. 또, 프린트 기판에 외부 도출 단자를 접속하고 있기 때문에, 접속 부위의 기계적 강도가 약하다.
본 발명의 목적은, 상기의 과제를 해결하여, 배선 인덕턴스를 저감하고 소형화를 도모할 수 있는 금속핀이 부착된 프린트 기판을 갖는 반도체 장치를 제공하는 데에 있다.
상기의 목적을 달성하기 위하여, 본 발명에 관한 반도체 장치는, 다음의 특징을 갖는다. 적어도 제 1 도전 패턴, 제 2 도전 패턴 및 제 3 도전 패턴을 제 1 절연 기판상에 갖는 도전 패턴이 부착된 절연 기판과, 상기 제 1 도전 패턴에 고정 부착된 양극의 외부 도출 단자와, 상기 제 2 도전 패턴에 고정 부착된 음극의 외부 도출 단자와, 상기 제 3 도전 패턴에 고정 부착된 중간 전위의 외부 도출 단자와, 상기 제 1 도전 패턴에 일방(一方)의 면이 고정 부착된 제 1 반도체 소자와, 상기 제 3 도전 패턴에 일방의 면이 고정 부착된 제 2 반도체 소자와, 제 2 절연 기판의 이면과 표면에 각각 도전층을 가지며, 상기 제 2 절연 기판의 이면의 도전층에 고정 부착된 복수의 제 1 도전핀 및 상기 제 2 절연 기판의 표면의 도전층에 고정 부착된 복수의 제 2 도전핀을 갖는 도전핀이 부착된 절연 기판을 구비하며, 상기 양극의 외부 도출 단자와 음극의 외부 도출 단자가 서로 인접하여 평행하게 배치되어 있으며, 상기 제 1 도전핀을 구성하는 핀의 일부가 상기 제 1 반도체 소자의 타방(他方)의 면에 고정 부착되어 있는 동시에 상기 제 1 도전핀을 구성하는 다른 핀이 상기 제 3 도전 패턴에 고정 부착되어 있으며, 상기 제 2 도전핀을 구성하는 핀의 일부가 상기 제 2 반도체 소자의 타방의 면에 고정 부착되어 있는 동시에 상기 제 2 도전핀을 구성하는 다른 핀이 상기 제 2 도전 패턴에 고정 부착되어 있고, 상기 도전핀이 부착된 절연 기판이 상기 제 1 반도체 소자의 타방의 면측 및 제 2 반도체 소자의 타방의 면측에 배치되어 있으며, 상기 제 1 반도체 소자 및 제 2 반도체 소자가 배치된 영역의 크기와 상기 도전핀이 부착된 절연 기판면의 크기가 거의 같다.
또, 본 발명에 관한 반도체 장치의 다른 양태는, 다음의 특징을 갖는다. 적어도 제 1 도전 패턴 및 제 2 도전 패턴을 제 1 절연 기판상에 갖는 제 1 도전 패턴이 부착된 절연 기판과, 적어도 제 3 도전 패턴을 제 3 절연 기판상에 갖는 제 2 도전 패턴이 부착된 절연 기판과, 상기 제 1 도전 패턴에 고정 부착된 양극의 외부 도출 단자와, 상기 제 2 도전 패턴에 고정 부착된 음극의 외부 도출 단자와, 상기 제 3 도전 패턴에 고정 부착된 중간 전위의 외부 도출 단자와, 상기 제 1 도전 패턴에 일방의 면이 고정 부착된 제 1 반도체 소자와, 상기 제 3 도전 패턴에 일방의 면이 고정 부착된 제 2 반도체 소자와, 제 2 절연 기판의 이면과 표면에 각각 도전층을 가지며, 상기 제 2 절연 기판의 이면의 도전층에 고정 부착된 복수의 제 1 도전핀 및 상기 제 2 절연 기판의 표면의 도전층에 고정 부착된 복수의 제 2 도전핀을 갖는 도전핀이 부착된 절연 기판을 구비하며, 상기 양극의 외부 도출 단자와 음극의 외부 도출 단자가 서로 인접하여 평행하게 배치되어 있으며, 상기 제 1 도전핀을 구성하는 핀의 일부가 상기 제 1 반도체 소자의 타방의 면에 고정 부착되어 있는 동시에 상기 제 1 도전핀을 구성하는 다른 핀이 상기 제 3 도전 패턴에 고정 부착되어 있고, 상기 제 2 도전핀을 구성하는 핀의 일부가 상기 제 2 반도체 소자의 타방의 면에 고정 부착되어 있는 동시에 상기 제 2 도전핀을 구성하는 다른 핀이 상기 제 2 도전 패턴에 고정 부착되어 있으며, 상기 도전핀이 부착된 절연 기판이 상기 제 1 반도체 소자의 타방의 면과 상기 제 2 반도체 소자의 타방의 면의 사이에 끼어 배치되어 있다.
또, 본 발명에 관한 반도체 장치는, 상술한 발명에 있어서, 상기 도전핀이 부착된 절연 기판이, 세라믹으로 이루어지는 상기 제 2 절연 기판의 표면과 이면에 각각 고정 부착된 금속박과, 이면의 금속박에 고정 부착된 제 1 금속핀과, 표면의 금속박에 고정 부착된 제 2 금속핀을 갖는 금속핀이 부착된 프린트 기판이면 된다.
또, 본 발명에 관한 반도체 장치는, 상술한 발명에 있어서, 상기 양극의 외부 도출 단자 및 상기 음극의 외부 도출 단자가, 장방형(長方形)의 도전판이면 된다.
또, 본 발명에 관한 반도체 장치는, 상술한 발명에 있어서, 상기 제 1 반도체 소자와 상기 제 2 반도체 소자가 상기 제 1 도전핀 및 상기 제 3 도전 패턴을 통해 직렬 접속되며, 상측(上) 아암 또는 하측(下) 아암을 구성하고 있는 2 in 1, 4 in 1 혹은 6 in 1 중 어느 것의 반도체 모듈이면 된다.
또, 본 발명에 관한 반도체 장치는, 상술한 발명에 있어서, 상기 제 1 반도체 소자 및 제 2 반도체 소자의 각각이, 스위칭 트랜지스터 칩과 상기 스위칭 트랜지스터 칩에 역(逆) 병렬 접속되는 다이오드 칩으로 이루어지면 된다.
또, 본 발명에 관한 반도체 장치는, 상술한 발명에 있어서, 상기 스위칭 트랜지스터 칩이, IGBT 칩, MOSFET 칩, 접합형 전계 효과 트랜지스터 칩 혹은 바이폴러(bipolar) 트랜지스터 칩 중의 어느 것이며, 상기 다이오드 칩이 pn 다이오드 칩 혹은 쇼트키 배리어(schottky barrier) 다이오드 칩이면 된다.
또, 본 발명에 관한 반도체 장치는, 상술한 발명에 있어서, 상기 제 2 도전 패턴의 삼방(三方)이, 상기 제 1 도전 패턴에 의해 둘러싸여 있으면 된다.
또, 본 발명에 관한 반도체 장치는, 상술한 발명에 있어서, 상기 제 2 도전 패턴에 고정 부착되어 있는 상기 제 2 도전핀이, 상기 제 2 절연 기판을 관통하고 있으면 된다.
본 발명에 의하면, 도전 패턴이 부착된 절연 기판상에 반도체 소자를 배치하고, 도전 패턴이 부착된 절연 기판의 반도체 소자를 배치한 쪽의 상방에 도전핀이 부착된 절연 기판을 배치하며, 도전 패턴이 부착된 절연 기판에 복수의 외부 도출 단자에 고정 부착하고, 양극의 외부 도출 단자와 음극의 외부 도출 단자를 인접하여 평행하게 배치함으로써, 배선 인덕턴스를 저감한 반도체 장치를 제공할 수가 있다. 또한, 이들 외부 도출 단자를 도전판으로 함으로써 반도체 장치의 배선 인덕턴스를 저감할 수가 있다.
또, 도전핀이 부착된 절연 기판의 표면과 이면에 서로 대향하여 형성된 도전층을 반도체 소자의 상방에 배치함으로써, 도전핀이 부착된 절연 기판을 작게 할 수 있어, 반도체 장치를 소형화할 수가 있다.
또, 복수의 반도체 소자를 각각 다른 도전 패턴이 부착된 절연 기판에 고정 부착하고, 반도체 소자들이 도전핀이 부착된 절연 기판을 사이에 끼우고 대향되며, 도전핀을 각각의 반도체 소자 및 도전 패턴에 고정 부착시킴으로써, 배선 인덕턴스가 작고, 바닥(床) 면적이 작은 반도체 장치를 제작할 수가 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 모듈(100)의 주요부 구성도로서, 도 1(a)는 주요부 평면도, 도 1(b)는 도 1(a)의 X－X선으로 절단한 주요부 단면도이다.
도 2는 금속핀이 부착된 프린트 기판의 금속박과 금속핀을 도 1(b)의 화살표 P의 방향에서 본 평면도로서, 도 2(a)는 표면의 금속박과 금속핀을 나타낸 도면, 도 2(b)는 이면의 금속박과 금속핀을 나타낸 도면이다.
도 3은 금속핀이 부착된 프린트 기판의 표면과 이면의 각각의 금속박과 금속핀을 도 1(b)의 화살표 Q의 방향에서 본 이면측의 평면도이다.
도 4는 2 in 1의 반도체 모듈(100)의 회로도와 전류(轉流, commutation)시에 흐르는 전류(電流)의 방향을 나타내는 도면이다.
도 5는 전류(轉流)시에 2 in 1의 반도체 모듈(100) 내에 흐르는 전류의 경로를 나타내는 도면으로서, 도 5(a)는 표면측의 금속박(15)과 안쪽의 금속박(16)에 흐르는 전류의 경로를 나타내는 평면도, 도 5(b)는 전류의 경로를 나타내는 단면도이다.
도 6은 본 발명의 제 2 실시예에 따른 반도체 장치의 주요부 평면도이다.
도 7은 도 6의 X-X선으로 절단한 주요부 단면도이다.
도 8은 금속핀이 부착된 프린트 기판의 표면의 금속박과 금속핀을 도 7의 화살표 P의 방향에서 본 평면도이다.
도 9는 금속핀이 부착된 프린트 기판의 이면의 금속박과 금속핀을 도 7의 화살표 P의 방향에서 본 평면도이다.
도 10은 금속핀이 부착된 프린트 기판의 표면과 이면의 각각의 금속박과 금속핀을 도 7의 화살표 Q의 방향에서 본 이면측의 평면도이다.
도 11은 3상(相) 인버터 회로를 내장한 반도체 모듈의 회로도와 정상 동작시의 전류의 흐름을 나타내는 도면이다.
도 12는 도 7을 이용하여, 정상 동작시와 전류(轉流)시의 전류의 경로를 나타내는 도면이다.
도 13은 본 발명의 제 3 실시예의 반도체 장치의 주요부 단면도이다.
도 14는 도 13의 반도체 장치에서, 전류(轉流)시(실선)와 전류시 이외(점선)의 전류의 경로를 나타내는 도면이다.
도 15는 본 발명의 제 1 실시예에 따른 반도체 모듈(100)의 변형예를 나타내는 주요부 구성도로서, 도 15(a)는 주요부 평면도, 도 15(b)는 도 15(a)의 X－X선으로 절단한 주요부 단면도이다.
도 16은 종래의 반도체 장치의 주요부 단면도이다.
실시의 형태를 이하의 실시예를 통해 설명한다.
[실시예 1]
도 1은, 본 발명의 제 1 실시예에 따른 반도체 모듈 장치(100)의 주요부 구성도로서, 도 1(a)는 주요부 평면도, 도 1(b)는 상기 도 1(a)의 X－X선으로 절단한 주요부 단면도이다. 도 1은, 본 발명의 이해를 용이하게 하기 위하여, 금속핀이 부착된 프린트 기판(13)을 점선으로 나타내고, 금속핀이 부착된 프린트 기판(13)보다 하방의 부재를 실선으로 나타내었다.
도 2는, 금속핀이 부착된 프린트 기판(13)의 금속박과 금속핀을 도 1(b)의 화살표 P의 방향에서 본 평면도로서, 도 2(a)는 표면의 금속박과 금속핀을 나타낸 도면이고, 도 2(b)는 이면의 금속박과 금속핀을 나타낸 도면이다. 도면에서는, 게이트 단자는 도시되어 있지 않다.
도 3은, 금속핀이 부착된 프린트 기판(13)의 표면과 이면의 각각의 금속박과 금속핀을 도 1(b)의 화살표 Q방향에서 본 이면측의 평면도이다.
도 1~3에 나타내는, 본 반도체 모듈 장치(100)는, IGBT(절연 게이트형 바이폴러 트랜지스터) 칩(9)과 IGBT 칩(9)에 역(逆) 병렬 접속되는 FWD(free-wheeling diode, 프리휠링 다이오드) 칩(10)을 세트로 한 상측 아암과, IGBT 칩(11)과 IGBT 칩(11)에 역병렬 접속되는 FWD 칩(12)을 세트로 한 하측 아암에 의해 구성된 2 in 1 반도체 모듈이다(이하, 역병렬 접속된 IGBT와 FWD의 세트를 「반도체 소자」라고도 함). IGBT 칩(9, 11)은, 그 일방의 면에 콜렉터 단자(C)를 구비하며, 타방의 면에 이미터 단자(E)를 구비하고 있다. FWD 칩(10, 12)은, 그 일방의 면에 캐소드 단자(K)를 구비하며, 타방의 면에 애노드 단자(A)를 구비하고 있다. 도전 패턴이 부착된 절연 기판(1)에서는 세라믹 기판(2)의 표면에 도전 패턴(4, 5, 6)이 형성되고, 이면에 이면 도전막(3)이 형성되어 있다. 도전 패턴(5)은, 도전 패턴(4)에 둘러싸여 섬 형상으로 형성되어 있다. 이들 도전 패턴(4, 5, 6)이나 이면 도전막(3)에 금속박을 접합하여, 두께를 두껍게 한 도전체로 하는 경우도 있다.
금속핀이 부착된 프린트 기판(13)은, 세라믹으로 이루어지는 절연 기판(14)의 표면과 이면에 각각 금속박(15, 16)이 접합되어 이루어진다. 이로써, 금속핀이 부착된 프린트 기판(13)은, 표면의 금속박(15)과 이면의 금속박(16)이 해당 프린트 기판(13) 내에 있어서 서로 대향되어 있다. 금속핀이 부착된 프린트 기판(13)은, 도전 패턴이 부착된 절연 기판(1)의 반도체 소자측에 배치되어 있다. 금속핀이 부착된 프린트 기판(13)의 금속박(15, 16)에는 금속핀(17, 18, 19, 20)이 동일 방향으로 고정 부착되어 있다. 이들 금속핀이나 금속박은 전기 전도가 큰 도전핀이나 도전체이면 된다.
금속핀(17, 20)은 표면의 금속박(15)에 고정 부착되고, 금속핀(18, 19)은 이면의 금속박(16)에 고정 부착되어, 각각 금속박(15), 금속박(16)과 전기적으로 접속되어 있다. 금속핀(17)은 금속박(15)에 고정 부착되는 동시에 절연 기판(14)을 관통하고 있다. 외부 도출 단자는 P단자(21), N단자(22), U단자(23)가 있으며, P단자(21)와 N단자(22)는 서로 근접하여 평행하게 배치되어 있다.
도전 패턴이 부착된 절연 기판(1)상의 도전 패턴(4)에 IGBT 칩(9)의 콜렉터측과 FWD(10)의 캐소드측 및 P단자(21)가 고정 부착되어 전기적으로 접속되어 있다. 도전 패턴(5)에 N단자(22)가 고정 부착되어 전기적으로 접속되어 있다. 도전 패턴(6)에 IGBT 칩(11)의 콜렉터측과 FWD 칩(12)의 캐소드측 및 U단자(23)가 고정 부착되어 전기적으로 접속되어 있다.
금속핀(17)은 도전 패턴(5)에 고정 부착되고, 금속핀(18)은 IGBT 칩(9)의 이미터측 및 FWD 칩(10)의 애노드측에 고정 부착되어, 각각 전기적으로 접속되어 있다. 금속핀(19)은 도전 패턴(6)에 고정 부착되며, 금속핀(20)은 IGBT 칩(11)의 이미터측 및 FWD 칩(12)의 애노드측에 고정 부착되어 각각 전기적으로 접속되어 있다. 또한, IGBT 칩(9, 11), FWD 칩(10, 12)은 접합재인 땜납(7, 8)에 의해 고정 부착된다. 상기 땜납(7, 8) 대신에, 땜납 이외의 접합재나 소결재(燒結材)를 이용하여도 물론 무방하다.
금속핀이 부착된 프린트 기판(13)의 형상은, 금속핀(17~20)을 IGBT 칩(9, 11), FWD 칩(10, 12) 및 도전 패턴(5, 6)에 접속하기 쉽도록 선택되며, 예컨대 정방형 혹은 장방형이다. 금속핀이 부착된 프린트 기판(13)은, 예컨대, IGBT 칩(9, 11)과 FWD 칩(10, 12)을 둘러싸는 영역과 거의 같은 크기이며, 바람직하게는, 또한 도전 패턴(5, 6)의 금속핀(17, 19)이 고정 부착된 부분을 포함하는 영역과 거의 같은 크기이다. 이 영역은, 예컨대 도 1(a)의 점선(부호 13)으로 나타낸 영역에 상당한다.
외부 도출 단자인 P단자(21), N단자(22) 및 U단자(23)의 선단을 노출시켜, 도전 패턴이 부착된 절연 기판(1)의 이면 도전막(3)이 노출되도록 에폭시 수지(24)에 의해 전체를 시일하여, 2 in 1의 반도체 모듈(100)이 완성된다.
도 4는, 2 in 1의 반도체 모듈(100)의 회로도와 전류(轉流)시에 흐르는 전류의 방향을 나타내는 도면이다.
도 5는, 전류시에 2 in 1의 반도체 모듈(100) 내에 흐르는 전류의 경로를 나타내는 도면으로서, 도 5(a)는 표면측의 금속박(15)과 안쪽의 금속박(16)에 흐르는 전류의 경로를 나타내는 평면도, 도 5(b)는 전류의 경로를 나타내는 단면도이다.
전류(轉流)시란, 예컨대, U상(相)의 상측 아암 소자(여기에서는 IGBT 칩(9))가 오프 상태로 이행되고, W상의 상측 아암 소자가 온 상태로 이행되는 경우 등을 말한다.
또, 점선은 3상 인버터 회로를 구성하는 다른 아암을 나타내고 있다.
P단자(21)－IGBT 칩(9)－U단자(23)－부하(M; 모터)를 향해 흐르는 전류(a, b, c)는 IGBT 칩(9)이 오프 상태로 이행되기 때문에 감소한다. 전류(a)는 도전 패턴(4)을 흐르고, 전류(b)는 금속핀(18)과 이면의 금속박(16) 및 금속핀(19)의 경로로 흐르며, 전류(c)는 도전 패턴(6)을 흐른다.
한편, 부하에 흐르는 전류(IM)는 일정 전류를 계속해서 흘리려 하기 때문에, V상(相)의 하측 아암 소자(IGBT－V)－N단자(22)－FWD 칩(12)－U단자(23)－부하(M)의 경로로 전류(d, e, f)가 흐르며, 그 전류(d, e, f)는 증가한다. 전류(d)는 도전 패턴(5)을 흐르고, 전류(e)는 금속핀(17)과 표면의 금속박(15) 및 금속핀(20)의 경로로 흐르며, 전류(f)는 도전 패턴(6)을 흘러 U단자(23)에 유입된다.
전류(a)와 전류(e)는 서로 마주하여 같은 방향으로 흐르며, 전류(b)와 전류(e)도 서로 마주하여 같은 방향으로 흐른다. 전류(a)의 감소율(-di/dt)과 도전 패턴(4)의 인덕턴스(L)의 곱에 의해 발생하는 도전 패턴에 생기는 전압(L·(-di/dt))은, 전류(e)의 증가율에 기인하는 자속(磁束)에 의해 상쇄되어 작아진다.
또, 전류(b)의 감소율(-di/dt)과 금속박(16)의 인덕턴스(L)의 곱에 의해 발생하는 도전 패턴에 생기는 전압(L·(-di/dt))은, 전류(e)의 증가율에 기인하는 자속(磁束)에 의해 상쇄되어 작아진다.
이와 같이, 도전 패턴(4)과 금속박(15), 금속박(15)과 금속박(16)을 접근시켜 평행하게 배치함으로써, 배선 인덕턴스를 작게 하고, 전류시에 도전 패턴(4), 금속박(15, 16)에 배선 인덕턴스에 의해 발생하는 전압을 작게 할 수가 있다. 단, 여기에서는 배선 인덕턴스는 자기(自己) 인덕턴스, 상호 인덕턴스 및 부유(浮遊) 인덕턴스를 포함한 배선에 기인하는 인덕턴스를 말한다.
상기와 같이, 배선 인덕턴스에 의해 발생하는 전압을 작게 함으로써, IGBT 칩(9)이 오프 상태로 이행할 때의 상승 전압(rising voltage)(서지 전압)을 억제할 수가 있다.
또한, 외부 도출 단자인 P단자(21), N단자(22)를 금속 바(판)로 형성하고 서로 인접시켜 평행하게 배치함으로써, 배선 인덕턴스를 저감할 수가 있다.
또, 금속핀(17~20)을 짧게 함으로써, 금속핀이 부착된 프린트 기판(13)과 도전 패턴(4) 사이의 거리를 줄여, 배선 인덕턴스를 작게 할 수 있다.
상기한 바와 같이, 금속핀이 부착된 프린트 기판(13)의 표면의 금속박(15)과 이면의 금속박(16)을 해당 프린트 기판(13) 내에 있어서 서로 대향시킨다. 이로써, 전류(轉流)시에 영향을 미치는 배선 인덕턴스를 저감할 수가 있다.
또, 대(大)전류 소자에서도 마찬가지로 di/dt가 커지지만, 본 반도체 모듈(100)로 함으로써, 큰 서지 전압의 발생을 억제할 수가 있다.
또, 금속핀이 부착된 프린트 기판(13)의 표면과 이면에 서로 대향하여 형성된 금속박(15, 16)을 반도체 칩(9~12) 상에 배치함으로써, 금속핀이 부착된 프린트 기판(13)을 작게 할 수 있어, 반도체 모듈(100)을 소형화할 수가 있다.
이로써, 실리콘 카바이드 등 와이드 갭 반도체와 같이 스위칭 속도가 빠르고, di/dt가 큰 디바이스를 탑재하는 반도체 장치에 있어서도, 큰 서지 전압의 발생을 억제할 수가 있다.
이러한 2 in 1의 반도체 모듈(100)의 배선 인덕턴스를 시뮬레이션으로 산출하는 방법을 설명한다. P단자(21)로부터 N단자(22)를 잇는 배선의 인덕턴스를 시뮬레이션으로 산출한다. 상기 인덕턴스는 반도체 모듈(100)을 2개, 혹은 3개 접속하여 단상(單相) 인버터 회로나 3상 인버터 회로를 조립했을 때의 동작시의 인덕턴스와는 반드시 일치하는 것은 아니지만, 적어도, 상기 시뮬레이션에 의해 산출된 인덕턴스가 작으면, 동작시의 인덕턴스도 작은 것은 확인되었다.
종래의 반도체 모듈(500)과 본 발명의 반도체 모듈(100)을 비교하면 시뮬레이션으로 산출한 인덕턴스는, 본 발명의 반도체 모듈(100)쪽이 대폭 저하되어 있다. 이러한 인덕턴스의 저감은, 종래의 반도체 모듈(500)에 대하여, 예컨대, 1/8~1/5 정도가 된다.
[실시예 2]
도 6 및 도 7은, 본 발명의 제 2 실시예에 따른 반도체 장치의 구성도로서, 도 6은 주요부 평면도, 도 7은 도 6의 X－X선으로 절단한 주요부 단면도이다. 도 6은, 본 발명의 이해를 용이하게 하기 위하여, 금속핀이 부착된 프린트 기판(13a)을 점선으로 나타내고, 금속핀이 부착된 프린트 기판(13a)보다 하방의 부재를 실선으로 나타내었다. 도 8 및 도 9는, 금속핀이 부착된 프린트 기판(13a)의 구성도로서, 도 8은 표면의 금속박과 금속핀을 도 7의 화살표 P의 방향에서 본 평면도, 도 9는 이면의 금속박과 금속핀을 도 7의 화살표 P의 방향에서 본 평면도이다.
도 10은, 금속핀이 부착된 프린트 기판(13a)의 표면과 이면의 각각의 금속박과 금속핀을 도 7의 화살표 Q의 방향에서 본 이면측의 평면도이다.
도 6, 도 7과 도 1의 차이는, 도 1의 2 in 1에 내장되어 있는 IGBT 칩과 FWD 칩이 U상(相), V상, W상에 배치되어 있다는 점이다. 금속핀(17)은 개수가 3배로 되어 있다.
이러한 반도체 장치(200)는, U상과 V상 및 W상으로 구성되어 있다. U상은, IGBT 칩(9a)과 IGBT 칩(9a)에 역병렬 접속하는 FWD 칩(10a)을 세트(반도체 소자)로 한 상측 아암과, IGBT 칩(11a)과 IGBT 칩(11a)에 역병렬 접속하는 FWD 칩(12a)을 세트로 한 하측 아암에 의해 구성되어 있다. V상은, 마찬가지로, IGBT 칩(9b, 11b)과 IGBT 칩(9b, 11b)에 역병렬 접속하는 FWD 칩(10b, 12b)을 각각 세트로 한 상측 아암과 하측 아암에 의해 구성되어 있다. W상은, 마찬가지로, IGBT 칩(9c, 11c)과 IGBT 칩(9c, 11c)에 역병렬 접속하는 FWD 칩(10c, 12c)을 각각 세트로 한 상측 아암과 하측 아암에 의해 구성되어 있다.
도전 패턴이 부착된 절연 기판(1a)에서 세라믹 기판(2a)의 표면에 도전 패턴(4a, 5a, 6a, 6b, 6c)이 형성되고, 이면에 이면 도전막(3a)이 형성되어 있다. 도전 패턴(5a)은, 도전 패턴(4a)에 둘러싸여 섬 형상으로 형성되어 있다. 이들 도전 패턴(4a, 5a, 6a, 6b, 6c)이나 이면 도전막(3a)에 금속박을 접합하여, 두께를 두껍게 하는 경우도 있다.
금속핀이 부착된 프린트 기판(13a)은, 세라믹으로 이루어지는 절연 기판(14a)의 표면과 이면에 각각 금속박(15a, 16a)이 접합되어 이루어진다. 이로써, 금속핀이 부착된 프린트 기판(13a)은, 표면의 금속박(15a)과 이면의 금속박(16a)을 해당 프린트 기판(13a) 내에 있어서 서로 대향시키고 있다. 금속핀이 부착된 프린트 기판(13a)은, 도전 패턴이 부착된 절연 기판(1a)의 반도체 소자측에 배치되어 있다. 상기 금속박(15a, 16a)에는 금속핀(17, 18, 19, 20)이 동일 방향으로 고정 부착되어 있다.
금속핀(17, 20)은 표면의 금속박(15a)에 고정 부착되고, 금속핀(18, 19)은 이면의 금속박(16a)에 고정 부착되어 각각 금속박(15a), 금속박(16a)과 전기적으로 접속되어 있다. 금속핀(17)은 금속박(15a)에 고정 부착되는 동시에 절연 기판(14a)을 관통하고 있다. 외부 도출 단자는 P단자(21a), N단자(22a), U단자(23a), V단자(23b), W단자(23c)가 있으며, P단자(21a)와 N단자(22a)는 서로 근접하여 평행하게 배치되어 있다.
도전 패턴이 부착된 절연 기판(1a)상의 도전 패턴(4a)에 IGBT 칩(9a, 9b, 9c)의 콜렉터측과 FWD 칩(10a, 10b, 10c)의 캐소드측 및 P단자(21a)가 고정 부착되어 전기적으로 접속되어 있다. 도전 패턴(5a)에 N단자(22a)가 고정 부착되어 전기적으로 접속되어 있다. 도전 패턴(6a, 6b, 6c)에 각각 IGBT 칩(11a, 11b, 11c)의 콜렉터측과 FWD 칩(12a, 12b, 12c)의 캐소드측 및 U단자(23a), V단자(23b), W단자(23c)가 고정 부착되어 전기적으로 접속되어 있다. 상기의 IGBT 칩과 FWD 칩은 각 도전 패턴에 접합재인 땜납(7a)에 의해 고정 부착된다.
금속핀(17)은 도전 패턴(5a)에 고정 부착되고, 금속핀(18)은 IGBT 칩(9a, 9b, 9c)의 이미터측 및 FWD 칩(10a, 10b, 10c)의 애노드측에 접합재인 땜납(8a)에 의해 고정 부착되어, 각각 전기적으로 접속되어 있다. 금속핀(19)은 도전 패턴(6a)에 고정 부착되고, 금속핀(20)은 IGBT 칩(11a, 11b, 11c)의 이미터측 및 FWD 칩(12a, 12b, 12c)의 애노드측에 접합재인 땜납(8a)에 의해 고정 부착되어, 각각 전기적으로 접속되어 있다.
외부 도출 단자인 P단자(21a), N단자(22a), U단자(23a), V단자(23b), W단자(23c)의 선단을 노출시켜, 도전 패턴이 부착된 절연 기판(1a)의 이면 도전막(3a)이 노출되도록 에폭시 수지(24a)에 의해 전체를 시일하여, 6 in 1의 반도체 모듈(200)이 완성된다.
도 11은, 3상 인버터 회로를 내장한 반도체 모듈의 회로도와 정상(定常) 동작시의 전류의 흐름을 나타내는 도면이다.
도 12는, 도 7을 이용하여, 정상 동작시와 전류(轉流)시의 전류의 경로를 나타내는 도면이다.
정상 동작시에는, P단자(21a)로부터 들어온 전류는, 예컨대, U단자(23a)로부터 부하(M)로 흘러나온다. 그리고 부하(M)로부터, 예컨대, V단자(23b)로 돌아온 전류는 N단자(22a)로 돌아온다. 구체적으로는, 도전 패턴(4a)의 전류(a)가 IGBT 칩(9a)을 지나 금속박(16a)으로 들어가고, 금속박(16a)의 전류(b)는 금속핀(19)을 지나 도전 패턴(6a)으로 들어간다. 도전 패턴(6a)으로 들어간 전류(c)는 U단자(23a)를 지나 부하(M)로 흐른다.
부하(M)로부터 돌아온 전류(g)는 도전 패턴(6b)을 지나 IGBT 칩(11b)으로 들어간다. IGBT 칩(11b)으로부터 금속박(15a)으로 들어간 전류(h)는 금속핀(17)을 지나 도전 패턴(5a)으로 들어간다. 도전 패턴(5a)으로 들어간 전류(i)는 N단자(22a)로부터 외부 회로로 흘러나온다.
이러한 전류 경로에서, 도전 패턴(4a)에 흐르는 전류(a)와 표면의 금속박(15a)의 전류(h)는 역방향(B부)이 된다. 또, 이면의 금속박(16a)에 흐르는 전류(b)와 표면의 금속박(15a)에 흐르는 전류(h)는 역방향(C부)이 된다. 또한, P단자(21a)에 흐르는 전류(a)와 N단자(22a)에 흐르는 전류(i)도 역방향(A부)이 된다. 이 때문에, 정상 동작시에 있어서, 배선 인덕턴스가 작아진다.
그러나, 전류(轉流)시에는 부하(M)－IGBT 칩(11b)－FWD 칩(12a)－부하(M)의 경로로 흐르는 점선으로 나타내는 전류(g, h', f)와, P단자(21a)－IGBT 칩(9a)－부하(M)로 흐르는 전류(a, b, c)의 사이에서는 각각 떨어져 있기 때문에, 상호 간섭은 적으며 상호 인덕턴스가 저감되는 비율은 낮다.
이 때문에, 6 in 1의 반도체 모듈(200)에서는, 정상 동작시에 있어서, 배선 인덕턴스는 저감 가능하다.
[실시예 3]
도 13은, 본 발명의 제 3 실시예에 따른 반도체 장치의 주요부 단면도이다. 상기 반도체 장치는 2 in 1의 반도체 모듈(300)이다. 상기 반도체 모듈(300)은, 2개의 도전 패턴이 부착된 절연 기판(세라믹 절연 기판; 1d, 1e)을 사용하여, 금속핀이 부착된 프린트 기판(13d)의 면적을 최소한으로 하도록 세로 방향으로 회로를 구성하였다.
도전 패턴이 부착된 절연 기판(1d)상에 IGBT 칩(9d)의 콜렉터측과 도시되지 않은 FWD 칩의 캐소드측을 땜납(7d)으로 고정 부착한다.
도전 패턴이 부착된 절연 기판(1e)상에 IGBT 칩(11d)의 콜렉터측과 도시되지 않은 FWD 칩의 캐소드측을 땜납(7d)으로 고정 부착한다.
금속핀이 부착된 프린트 기판(13d)은, 세라믹으로 이루어지는 절연 기판(14d)의 표면과 이면에 각각 금속박(15d, 16d)이 접합되어 이루어진다. 이로써, 금속핀이 부착된 프린트 기판(13d)은, 표면의 금속박(15d)과 이면의 금속박(16d)을 해당 프린트 기판(13d) 내에 있어서 서로 대향시키고 있다. 상기 금속핀이 부착된 프린트 기판(13d)에는 금속핀(17d, 18d, 19d, 20d)이 고정 부착되어 각각 전기적으로 접속되어 있다. 금속핀(18d)과 IGBT 칩(9d)의 이미터측 및 도시되지 않은 FWD 칩의 애노드측을 땜납(8d)으로 고정 부착하고, 금속핀(20d)과 IGBT 칩(11d)의 이미터측과 도시되지 않은 FWD 칩의 애노드측을 땜납(8d)으로 고정 부착하여, 각각 전기적으로 접속하고 있다. 금속핀(17d)은 금속박(15d)에 고정 부착되는 동시에 절연 기판(14d)을 관통하고 있다. 금속핀(19d)은 금속박(16d)에 고정 부착되는 동시에 절연 기판(14d)을 관통하고 있다.
도전 패턴이 부착된 절연 기판(1d)의 도전 패턴(4d)에는 P단자(21d)가 고정 부착되어 전기적으로 접속되어 있다. 도전 패턴(5d)에는 금속핀(17d)과 N단자(22d)가 고정 부착되어 전기적으로 접속되어 있다. P단자(21d)와 N단자(22d)는 인접하여 평행하게 배치되며, 금속 바(판)에 의해 형성된다. 도전 패턴이 부착된 절연 기판(1e)의 도전 패턴(6d)에는 U단자(23d)와 금속핀(19d)이 고정 부착되어 전기적으로 접속되어 있다. 도전 패턴(5d)은, 도전 패턴(4d)에 둘러싸여 섬 형상으로 형성되어 있다.
또, 금속핀이 부착된 프린트 기판(13d)을 사이에 끼우고 도전 패턴이 부착된 절연 기판(1d, 1e)을 배치하며, 그 도전 패턴이 부착된 절연 기판(1d, 1e)상에 반도체 소자(IGBT 칩(9d, 11d)과 FWD 칩(도 13에서 IGBT 칩(9d, 11d)의 배후에 위치함))를 고정 부착하여 전기적으로 접속하고 있다. 전체를 수지(24d)로 시일하여 반도체 모듈(300)이 완성된다.
도 13의 구조로 함으로써, 반도체 모듈(300)의 높이는 커지지만 반도체 모듈(300)의 바닥 면적(풋 프린트(foot print))은 대폭 작아져, 반도체 모듈(300)을 포함하는 시스템에서의 사이즈 저감에 기여할 수가 있다.
이 경우에는, 실시예 1의 금속핀이 부착된 프린트 기판(13)을 더 작게 할 수 있게 됨에 따라, 반도체 모듈(300)의 배선 인덕턴스는 더욱 낮게 할 수 있게 된다.
도 14는, 도 13의 반도체 장치에서, 전류시(실선)와 전류시 이외(점선)의 전류의 경로를 나타내는 도면이다. P단자(21d)로부터 들어온 전류(a)는 도전 패턴이 부착된 절연 기판(1d)의 도전 패턴(4d)을 지나 금속핀(18d)으로 들어간다. 금속핀(18d)으로부터 금속핀이 부착된 프린트 기판(13d)의 안쪽의 금속박(16d)으로 들어간 전류(b)는 금속핀(19d)으로부터 흘러나온다. 금속핀(19d)으로부터 흘러나온 전류(c)는 도전 패턴(6d)을 지나 U단자(23d)로 흘러 간다.
전류(轉流)시에는 N단자(22d)로부터 전류(d)가 도전 패턴(5d)으로 들어간다. 도전 패턴(5d)으로부터 금속핀(17b), 표면의 금속박(15d), 금속핀(20d)을 지나 FWD 칩(도시 생략)으로 흐르는 전류(e)는 도전 패턴(6d)으로 흘러 간다. 도전 패턴(6d)을 흐르는 전류(f)는 U단자(23d)로 흘러 간다.
전류(a)와 전류(e)는 서로 마주하여 같은 방향으로 흐르며, 전류(b)와 전류(f)도 서로 마주하여 같은 방향으로 흐른다. 전류(a)의 감소율(－di/dt)과 도전 패턴(4d)의 인덕턴스(L)의 곱에 의해 발생하는 도전 패턴(4d)에 생기는 전압(L·(-di/dt))은, 전류(e)의 증가율에 기인하는 자속에 의해 상쇄되어 작아진다.
또, 전류(b)의 감소율(-di/dt)과 금속박(16d)의 인덕턴스(L)의 곱에 의해 발생하는 도전 패턴에 생기는 전압(L·(-di/dt))은, 전류(f)의 증가율에 기인하는 자속에 의해 상쇄되어 작아진다.
이와 같이, 도전 패턴(4d)과 금속박(15d), 금속박(16d)과 도전 패턴(6d)을 접근시켜 평행하게 배치함으로써, 배선 인덕턴스를 작게 하여, 전류시에 도전 패턴(4d, 6d), 금속박(15d, 16d)에 발생하는 전압을 작게 할 수가 있다.
즉, IGBT 칩(9d)이 오프 상태로 이행할 때의 상승 전압(서지 전압)을 억제할 수가 있다.
또한, 외부 도출 단자인 P단자(21d), N단자(22d)를 금속 바(판)에 의해 형성하여 서로 평행하게 배치함으로써, 배선 인덕턴스를 저감할 수가 있다.
또, 금속핀을 짧게 함으로써, 금속핀이 부착된 프린트 기판(13d)과 도전 패턴(4d, 6d) 사이의 거리를 줄여, 배선의 인덕턴스를 작게 할 수 있다.
또한, 실시예 3에서는 2 in 1의 반도체 모듈(300)에 대해 기재하였으나, 이러한 구조는 4 in 1 및 6 in 1의 반도체 모듈에도 적용할 수 있다.
또, 실시예 1~실시예 3에서는 반도체 소자로서 IGBT 칩과 FWD 칩을 예로서 들었으나, IGBT 칩 대신에 MOSFET(MOS 전계 효과형 트랜지스터) 칩, J－FET(접합형 전계 효과 트랜지스터) 칩 또는 바이폴러 트랜지스터 칩 등의 스위칭 트랜지스터 칩으로 하여도 무방하다.
또, FWD 칩으로서는 pn 다이오드 칩이나 쇼트키 배리어 다이오드 칩 등이 있다.
또, 실시예 1에서는 2 in 1의 반도체 모듈(100), 실시예 2에서는 6 in 1의 반도체 모듈(200)의 예를 설명하였으나, 반도체 소자(IGBT 칩과 FWD 칩이 조합된 것) 4개가 동일 패키지에 수납된 4 in 1의 반도체 모듈에도 본 발명은 적용 가능하다.
또한, 상기 실시예에서는, 도전 패턴(5, 5a, 5d)이 도전 패턴(4, 4a, 4d)에 둘러싸여 섬 형상으로 형성되어 있는 예를 설명하였으나, 도전 패턴(5, 5a, 5d)의 사방이 반드시 도전 패턴(4, 4a, 4d)에 둘러싸일 필요는 없으며, 다른 양태여도 무방하다. 예컨대, 도 15에 나타내는 제 1 실시예의 반도체 모듈(100)의 변형예와 같이, 도전 패턴(4)이 U자 형상을 하고 있고, 도전 패턴(5)의 3방이 도전 패턴(4)에 둘러싸이도록 하여도 무방하다. 이와 같이 도전 패턴(5)의 적어도 3방이 도전 패턴(4)에 둘러싸이는 형태로 함으로써, 더욱 소형의 반도체 장치를 제공할 수가 있다.
1, 1a, 1d, 1e; 도전 패턴이 부착된 절연 기판
2, 2a, 2d, 2e; 세라믹 기판(제 1 절연 기판)
3, 3a; 이면 도전막
4, 4a, 4d; 도전 패턴(제 1 도전 패턴)
5, 5a, 5d; 도전 패턴(제 2 도전 패턴)
6, 6a, 6b, 6c, 6d; 도전 패턴(제 3 도전 패턴)
7, 7a, 7d, 8, 8a, 8d; 땜납
9, 9a, 9d, 11, 11a, 11d; IGBT 칩
10, 10a, 12, 12a; FWD 칩
13, 13a, 13d; 금속핀이 부착된 프린트 기판(도전핀이 부착된 절연 기판)
14, 14a, 14d; 절연 기판(제 2 절연 기판)
15, 15a, 15d; 표면의 금속박(도전층)
16, 16a; 이면의 금속박(도전층)
17, 17d; 금속핀(제 2 도전핀)
18, 18d; 금속핀(제 1 도전핀)
19, 19d; 금속핀(제 1 도전핀)
20, 20d; 금속핀(제 2 도전핀)
21, 21a, 21d; P단자(양극의 외부 도출 단자)
22, 22a, 22d; N단자(음극의 외부 도출 단자)
23, 23a, 23d; U단자(중간 전위의 외부 도출 단자)
23b; V단자
23c; W단자
24, 24a; 에폭시 수지
24d; 수지
100, 200, 300; 반도체 모듈
a~i, r; 전류

Claims (9)

  1. 적어도 제 1 도전 패턴, 제 2 도전 패턴 및 제 3 도전 패턴을 제 1 절연 기판 상에 갖는 도전 패턴이 부착된 절연 기판과, 상기 제 1 도전 패턴에 고정 부착된 양극의 외부 도출 단자와, 상기 제 2 도전 패턴에 고정 부착(固着)된 음극의 외부 도출 단자와, 상기 제 3 도전 패턴에 고정 부착된 중간 전위의 외부 도출 단자와, 상기 제 1 도전 패턴에 일방(一方)의 면이 고정 부착된 제 1 반도체 소자와, 상기 제 3 도전 패턴에 일방의 면이 고정 부착된 제 2 반도체 소자와, 제 2 절연 기판의 이면과 표면에 각각 도전층을 가지며, 상기 제 2 절연 기판의 이면의 도전층에 고정 부착된 복수의 제 1 도전핀 및 상기 제 2 절연 기판의 표면의 도전층에 고정 부착된 복수의 제 2 도전핀을 갖는 도전핀이 부착된 절연 기판을 구비하며,
    상기 양극의 외부 도출 단자와 음극의 외부 도출 단자가 서로 인접하여 평행하게 배치되어 있으며, 상기 제 1 도전핀을 구성하는 핀의 일부가 상기 제 1 반도체 소자의 타방(他方)의 면에 고정 부착되어 있는 동시에 상기 제 1 도전핀을 구성하는 다른 핀이 상기 제 3 도전 패턴에 고정 부착되어 있으며, 상기 제 2 도전핀을 구성하는 핀의 일부가 상기 제 2 반도체 소자의 타방의 면에 고정 부착되어 있는 동시에 상기 제 2 도전핀을 구성하는 다른 핀이 상기 제 2 도전 패턴에 고정 부착되어 있고, 상기 도전핀이 부착된 절연 기판이 상기 제 1 반도체 소자의 타방의 면측 및 제 2 반도체 소자의 타방의 면측에 배치되어 있으며, 상기 제 1 반도체 소자 및 제 2 반도체 소자가 배치된 영역의 크기와 상기 도전핀이 부착된 절연 기판면의 크기가 거의 같은 것을 특징으로 하는 반도체 장치.
  2. 적어도 제 1 도전 패턴 및 제 2 도전 패턴을 제 1 절연 기판상에 갖는 제 1 도전 패턴이 부착된 절연 기판과, 적어도 제 3 도전 패턴을 제 3 절연 기판상에 갖는 제 2 도전 패턴이 부착된 절연 기판과, 상기 제 1 도전 패턴에 고정 부착된 양극의 외부 도출 단자와, 상기 제 2 도전 패턴에 고정 부착된 음극의 외부 도출 단자와, 상기 제 3 도전 패턴에 고정 부착된 중간 전위의 외부 도출 단자와, 상기 제 1 도전 패턴에 일방의 면이 고정 부착된 제 1 반도체 소자와, 상기 제 3 도전 패턴에 일방의 면이 고정 부착된 제 2 반도체 소자와, 제 2 절연 기판의 이면과 표면에 각각 도전층을 가지며, 상기 제 2 절연 기판의 이면의 도전층에 고정 부착된 복수의 제 1 도전핀 및 상기 제 2 절연 기판의 표면의 도전층에 고정 부착된 복수의 제 2 도전핀을 갖는 도전핀이 부착된 절연 기판을 구비하고,
    상기 양극의 외부 도출 단자와 음극의 외부 도출 단자가 서로 인접하여 평행하게 배치되어 있으며, 상기 제 1 도전핀을 구성하는 핀의 일부가 상기 제 1 반도체 소자의 타방의 면에 고정 부착되어 있는 동시에 상기 제 1 도전핀을 구성하는 다른 핀이 상기 제 3 도전 패턴에 고정 부착되어 있고, 상기 제 2 도전핀을 구성하는 핀의 일부가 상기 제 2 반도체 소자의 타방의 면에 고정 부착되어 있는 동시에 상기 제 2 도전핀을 구성하는 다른 핀이 상기 제 2 도전 패턴에 고정 부착되어 있으며, 상기 도전핀이 부착된 절연 기판이 상기 제 1 반도체 소자의 타방의 면과 상기 제 2 반도체 소자의 타방의 면의 사이에 끼어 배치되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 도전핀이 부착된 절연 기판이, 세라믹으로 이루어지는 상기 제 2 절연 기판의 표면과 이면에 각각 고정 부착된 금속박과, 이면의 금속박에 고정 부착된 제 1 금속핀과, 표면의 금속박에 고정 부착된 제 2 금속핀을 갖는 금속핀이 부착된 프린트 기판인 것을 특징으로 하는 반도체 장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 양극의 외부 도출 단자 및 상기 음극의 외부 도출 단자가, 장방형(長方形)의 도전판인 것을 특징으로 하는 반도체 장치.
  5. 제 1항 또는 제 2항에 있어서,
    상기 제 1 반도체 소자와 상기 제 2 반도체 소자가 상기 제 1 도전핀 및 상기 제 3 도전 패턴을 통해 직렬 접속되며, 상측(上) 아암 또는 하측(下) 아암을 구성하고 있는 2 in 1, 4 in 1 혹은 6 in 1 중 어느 것의 반도체 모듈인 것을 특징으로 하는 반도체 장치.
  6. 제 1항 또는 제 2항에 있어서,
    상기 제 1 반도체 소자 및 제 2 반도체 소자의 각각이, 스위칭 트랜지스터 칩과 상기 스위칭 트랜지스터 칩에 역병렬 접속하는 다이오드 칩으로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 스위칭 트랜지스터 칩이, IGBT 칩, MOSFET 칩, 접합형 전계 효과 트랜지스터 칩 혹은 바이폴러 트랜지스터 칩 중 어느 것이며, 상기 다이오드 칩이 pn 다이오드 칩 혹은 쇼트키 배리어(schottky barrier) 다이오드 칩인 것을 특징으로 하는 반도체 장치.
  8. 제 1항 또는 제 2항에 있어서,
    상기 제 2 도전 패턴의 삼방(三方, three sides)이, 상기 제 1 도전 패턴에 의해 둘러싸여 있는 것을 특징으로 하는 반도체 장치.
  9. 제 1항 또는 제 2항에 있어서,
    상기 제 2 도전 패턴에 고정 부착되어 있는 상기 제 2 도전핀이, 상기 제 2 절연 기판을 관통하고 있는 것을 특징으로 하는 반도체 장치.
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