KR20110020294A - 전력용 반도체 모듈 - Google Patents

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Abstract

전력용 반도체 모듈(1)은 양측 전원 단자와 제 1 도전 패턴(11)을 거쳐서 접속되는 제 1 MOS 트랜지스터(16), 양측 전원 단자와 제 2 도전 패턴(12)을 거쳐서 접속되는 제 1 환류 다이오드(17), 음측 전원 단자와 제 3 도전 패턴(13)을 거쳐서 접속되는 제 2 MOS 트랜지스터(18) 및 음측 전원 단자와 제 4 도전 패턴(14)을 거쳐서 접속되는 제 2 환류 다이오드(19)를 포함한다. 이들 반도체 소자(16~19)는 공통의 제 5 도전 패턴(15)을 거쳐서 부하측의 출력 단자와 접속된다. 이 때, 양측 전원 단자에 접속되는 반도체 소자(16, 17)와 음측 전원 단자에 접속되는 반도체 소자(18, 19)는, 대략 직선 형상으로 교대로 배열 설치된다.

Description

전력용 반도체 모듈{POWER SEMICONDUCTOR MODULE}
본 발명은 전력용 반도체 스위칭 소자와 다이오드를 포함하는 전력용 반도체 모듈에 관한 것이다.
전력용 반도체 모듈에서는, 반도체 스위칭 소자가 스위칭할 때에 발생하는 서지 전압의 억제가 문제가 된다. 이 때문에, 배선 인덕턴스를 저감시킬 필요가 있다.
예컨대, 일본 특허 공개 제 2005-216876 호 공보(특허 문헌 1)은 IGBT(Insulated Gate Bipolar Transistor) 칩과, IGBT에 역병렬 접속되는 다이오드 칩으로 이루어지는 1아암만큼의 소자군을, 2개 직렬 접속하여 1상(one phase)분의 상하 아암을 구성한 전력용 반도체 모듈에 관한 것이다. 여기서, IGBT의 입출력 단자는, 절연성 기판 상의 서로 절연된 동박(銅箔) 패턴을 거쳐서 양(正)측 직류 전원 단자, 음(負)측 직류 전원 단자 및 부하측 출력 단자에 각각 접속된다. 이 때, 위쪽 아암측 IGBT 칩의 입출력 전류의 경로가 되는 와이어와, 아래쪽 아암측 다이오드 칩의 입출력 전류의 경로가 되는 와이어를 근접하여 배치한다. 이로써, 상호 인덕턴스를 증가시키고, 그 결과 배선 인덕턴스를 감소시킨다.
또한, 일본 특허 공개 제 2005-197433호 공보(특허 문헌 2)에서는, 양측 직류 출력 도체와 음측 직류 출력 도체를, 직사각형의 절연 기판 상의 긴변 방향의 거의 중앙부에 배치한다. 또한, 이들 도체를 사이에 두고, IGBT 등의 반도체 소자 칩 및 다이오드 칩을 그 양측에 배치한다. 이로써, 반도체 소자가 스위칭했을 때에 흐르는 전류에 의한 상호 인덕턴스를 증가시켜, 전체 인덕턴스값을 저감시킨다.
특허 문헌 1 : 일본 특허 공개 제 2005-216876 호 공보 특허 문헌 2 : 일본 특허 공개 제 2005-197433 호 공보
배선 인덕턴스가 증가함에 따라서, 스위칭시의 서지 전압이 높아지기 때문에, 전압 내량(withstand voltage)이 높은 반도체 소자를 이용할 필요가 있다. 이 때, 전압 내량에 비례해서 반도체 소자의 면적이 커지기 때문에, 모듈의 대형화나 비용 증가로 이어져 버린다. 또한, 서지 전압이 높으면 외부에 EMI(Electro Magnetic Interference)를 발생하게 되기 때문에, 외부 기기를 오동작시키는 원인으로도 된다.
이 때문에, 배선 인덕턴스의 저감은 중요한 과제이지만, 상기 특허 문헌에 기재된 기술로서는, 인덕턴스의 저감의 효과가 충분하다고 할 수 없다. 각 반도체 소자, 배선 패턴 및 전원 단자 등의 배치를 더 연구해야 한다.
본 발명의 목적은 배선 인덕턴스를 저감할 수 있는 전력용 반도체 모듈를 제공하는 것이다.
본 발명은, 요약하면, 전력용 반도체 모듈로서, 제 1 절연 기판과, 제 1 절연 기판 상에 형성된 도전 패턴과, 제 1 절연 기판 상에 마련된 복수의 제 1 반도체 소자 및 복수의 제 2 반도체 소자를 구비한다. 복수의 제 1 반도체 소자는 양(正)측 전원과 도전 패턴 사이에 서로 병렬로 전기적으로 접속된다. 복수의 제 1 반도체 소자 중 적어도 하나는 스위칭 소자다. 복수의 제 2 반도체 소자는 음(負)측 전원과 도전 패턴 사이에 서로 병렬로 전기적으로 접속된다. 복수의 제 2 반도체 소자 중 적어도 하나의 스위칭 소자다. 여기서, 복수의 제 1 반도체 소자를 각각 거치는 양측 전원과 도전 패턴 사이의 복수의 제 1 전류 경로와, 복수의 제 2 반도체 소자를 각각 거치는 음측 전원과 도전 패턴 사이의 복수의 제 2 전류 경로는, 도전 패턴의 외주를 따라 교대로 나열된다.
본 발명에 의하면, 제 1 반도체 소자에 포함되는 스위칭 소자가 스위칭했을 때는, 그 양쪽의 제 2 반도체 소자를 거쳐서 서지 전류가 흐른다. 반대로 제 2 반도체 소자에 포함되는 스위칭 소자가 스위칭했을 때는, 그 양쪽의 제 1 반도체 소자를 거쳐서 서지 전류가 흐른다. 즉, 기판의 두께 방향으로부터 봤을 때 오른쪽 회전, 왼쪽 회전의 양 방향으로 서지 전류가 흐르기 때문에, 전류에 의한 자속이 서로 상쇄시켜서, 배선 인덕턴스를 저감시킬 수 있다.
도 1은 본 발명의 실시예 1에 의한 전력용 반도체 모듈(1)의 주요부의 구성을 나타내는 평면도,
도 2는 도 1의 전력용 반도체 모듈(1)에 대응하는 회로도,
도 3은 도 1의 전력용 반도체 모듈(1)에 있어서의 전원 단자(26, 27)의 배치(제조 당초)를 설명하기 위한 도면,
도 4는 도 1의 전력용 반도체 모듈(1)에 있어서의 전원 단자(26, 27)의 배치(제조후)를 설명하기 위한 도면,
도 5는 도 1의 전력용 반도체 모듈(1)에 있어서의 게이트 단자의 배치를 설명하기 위한 도면,
도 6은 본 발명의 실시예 2에 의한 전력용 반도체 모듈(2)의 주요부의 구성을 나타내는 평면도,
도 7은 도 6의 전력용 반도체 모듈(2)에 대응하는 회로도,
도 8은 본 발명의 실시예 3에 의한 전력용 반도체 모듈(3)의 주요부의 구성을 나타내는 평면도,
도 9는 도 7의 전력용 반도체 모듈(3)에 대응하는 회로도이다.
이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 자세히 설명한다. 한편, 동일 또는 상당하는 부분에는 동일의 참조 부호를 붙이고, 그 설명을 반복하지 않는다.
(실시예 1)
도 1은 본 발명의 실시예 1에 의한 전력용 반도체 모듈(1)의 주요부의 구성을 나타내는 평면도이다. 도 1에 있어서, 도면의 가로 방향을 X 방향으로 하고, 도면의 세로 방향을 Y 방향으로 하며, 지면에 수직 방향을 Z 방향으로 한다. 도면의 왼쪽부터 오른쪽을 향하는 방향이 +X 방향이고, 도면의 아래부터 위를 향하는 방향이 +Y 방향이며, 지면의 뒤쪽에서 앞쪽을 향하는 방향이 +Z 방향이다. 도 1의 절연 기판(10)은 XY 평면을 따라 배치된다. 절연 기판(10)의 두께 방향이 Z 방향이 된다. 한편, 도 1은 절연 기판(10)에 P측 전원 단자(26), N측 전원 단자(27) 및 부하측 출력 단자(28)를 접합시키기 전의 상태를 나타내고 있다. 이들 단자(26~28)의 배치에 대해서는, 도 3~도 5를 참조하여 후술한다.
도 2는 도 1의 전력용 반도체 모듈(1)에 대응하는 회로도이다. 도 2는 전력용 반도체 모듈(1)에 접속되는 주변 회로의 일례도 함께 나타내고 있다.
도 2를 참조하면, 전력용 반도체 모듈(1)은 이른바 2in1 구조라고 불리는 인버터 모듈이다. 전력용 반도체 모듈(1)은, 양측(P측) 전원 단자(26)와, 음측(N측) 전원 단자(27)와, 부하측 출력 단자(28)와, 스위칭 소자로서의 N채널의 MOS FET(Metal Oxide Semiconductor Field Effect Transistor)(16, 18)와, 다이오드(17, 19)를 포함한다. 이하, MOSFET를 MOS 트랜지스터라고도 한다.
MOS 트랜지스터(16)는 P측 전원 단자(26)와 부하측 출력 단자(28) 사이에 접속된다. MOS 트랜지스터(18)는 부하측 출력 단자(28)와 N측 전원 단자(27) 사이에 접속된다. 실시예 1의 경우, MOS 트랜지스터(16, 18)는 탄화규소(SiC:Silicon Carbide)를 이용하여 형성된다.
다이오드(17)는 MOS 트랜지스터(16)와 병렬로 접속된다. 이 때, 다이오드(17)의 캐소드는 P측 전원 단자(26)에 접속되고, 애노드는 부하측 출력 단자(28)에 접속된다. 즉, 다이오드(17)는 역바이어스 방향으로 접속된다. 마찬가지로, 다이오드(19)는 MOS 트랜지스터(18)와 병렬로 접속된다. 이 때, 다이오드(19)의 캐소드는 부하측 출력 단자(28)에 접속되고, 애노드는 N측 전원 단자(27)에 접속된다. 즉, 다이오드(19)는 역바이어스 방향으로 접속된다. 다이오드(17, 19)는, 각각, MOS 트랜지스터(16, 18)가 오프 상태일 때에 전류를 환류하기 위한 환류 다이오드이다. 실시예 1의 경우, 다이오드(17, 19)로는 쇼트키 배리어 다이오드가 이용된다.
상기 구성에 있어서, P측 전원 단자(26)에 접속되는 MOS 트랜지스터(16) 및 다이오드(17)에 의해서 위쪽 아암이 구성된다. 이하, 위쪽 아암의 반도체 소자(16, 17)를 P측의 반도체 소자(16, 17)라 한다. 또한, N측 전원 단자(27)에 접속되는 MOS 트랜지스터(18) 및 다이오드(19)에 의해서 아래쪽 아암이 구성된다. 이하, 아래쪽 아암의 반도체 소자(18, 19)를 N측의 반도체 소자(18, 19)라 한다.
도 2의 전력용 반도체 모듈(1)에는, 직류 전원(41), 평활용 콘덴서(42), 게이트 구동용 드라이브 회로(44, 45) 및 부하 회로의 일례로서의 인덕터(43)가 접속된다. 직류 전원(41)의 양측 전원 노드(41A)는 P측 전원 단자(26)에 접속되고, 음측 전원 노드(41B)는 N측 전원 단자(27)에 접속된다. 또한, 직류 전원(41)과 병렬로 콘덴서(42)가 접속된다. 드라이브 회로(44)는 MOS 트랜지스터(16)용 게이트 단자(33A)에 접속되어, 게이트 단자(33A) 및 소스 단자(34A) 사이의 전압을 제어한다. 마찬가지로, 드라이브 회로(45)는 MOS 트랜지스터(18)용 게이트 단자(31A)에 접속되어, 게이트 단자(31A) 및 소스 단자(32A) 사이의 전압을 제어한다.
다음으로 도 1을 참조하여, 전력용 반도체 모듈(1)의 구체적인 구성에 대하여 설명한다. 도 1의 전력용 반도체 모듈(1)은 질화알루미늄(AlN) 등의 세라믹제 절연 기판(10)과, 절연 기판(10)의 표면(이하, 프론트면이라 한다)에 형성되고 또한 서로 분리된 도전 패턴(11, 12, 13, 14, 15)을 포함한다. 도전 패턴(11~15)은 예컨대, 동박을 이용하여 형성된다. 도 3, 도 4를 참조하여 후술하는 바와 같이, 도전 패턴(11, 12)에는 P측 전원 단자(26)가 땜납 접속되고, 도전 패턴(13, 14)에는 N측 전원 단자(27)가 땜납 접속된다. 또한, 도전 패턴(15)에는 부하측 출력 단자(28)가 땜납 접속된다. 한편, 기판의 이면(이하, 리어면(rear face)이라 한다)에는, 동박(도시 생략)이 전체면에 실시되어 있다.
도 1에 나타낸 바와 같이, 도전 패턴(15)은 대략 F자 형상으로, +Y 방향으로 돌출한 볼록 패턴부(15A, 15C)와 -Y 방향으로 오목한 오목 패턴부(15B, 15D)가 교대로 형성되어 있다. 도전 패턴(11~14)은 도전 패턴(15)의 패턴부(15A~15D)와 +Y 방향으로 인접하여 형성되고, -X 방향으로부터 +X 방향을 향해서 도전 패턴(14, 11, 13, 12)의 순서로 나열된다. 즉, 볼록 패턴부(15A, 15C)에 인접하여 도전 패턴(14, 13)이 각각 형성되고, 오목 패턴부(15B, 15D)에 인접하여 도전 패턴(11, 12)이 각각 형성된다.
절연 기판(10)의 프론트면에는, 또한 개별 반도체의 칩으로서 형성된 MOS 트랜지스터(16, 18) 및 다이오드(17, 19)가 실장된다. MOS 트랜지스터(16)는 지면 표면측(+Z 방향)에 형성된 소스 전극(16S) 및 게이트 전극(16G)과, 지면 이면측(-Z 방향)에 형성된 드레인 전극을 포함한다. 마찬가지로, MOS 트랜지스터(18)는 지면 표면측(+Z방향)에 형성된 소스 전극(18S) 및 게이트 전극(18G)과, 지면 이면측(-Z 방향)에 형성된 드레인 전극을 포함한다. 또한, 다이오드(17, 19)는, 지면 표면측(+Z 방향)에 형성된 애노드와, 지면 이면측(-Z 방향)에 형성된 캐소드를 각각 포함한다.
MOS 트랜지스터(16)의 드레인 전극은 도전 패턴(11) 상에 땜납 접속된다. 이 때, MOS 트랜지스터(16)는 도전 패턴(15)의 오목 패턴부(15B)에 근접하여 배치된다. 오목 패턴부(15B)와 MOS 트랜지스터(16)의 소스 전극(16S)이 본딩 와이어(21)에 의해서 접속된다. 한편, 도 1에서는 도해를 쉽게 하기 위해서 본딩 와이어(21)가 1개만 도시되어 있지만, 실제로는 인덕턴스를 저감시키기 위해서 복수개의 본딩 와이어(21)가 형성된다. 이 점에 대해서는, 도 1에 도시되는 다른 본딩 와이어에 대해서도 마찬가지다.
MOS 트랜지스터(18)의 드레인 전극은 도전 패턴(13)에 인접하는 도전 패턴(15)의 볼록 패턴부(15C)에 땜납 접속된다. MOS 트랜지스터(18)의 소스 전극(18S)은 도전 패턴(13)과 본딩 와이어(23)에 의해서 접속된다.
다이오드(17)의 캐소드는 도전 패턴(12) 상에 땜납 접속된다. 이 때, 다이오드(17)는 도전 패턴(15)의 오목 패턴부(15D)에 근접하여 배치된다. 오목 패턴부(15D)와 다이오드(17)의 애노드가 본딩 와이어(22)에 의해서 접속된다.
다이오드(19)의 캐소드는 도전 패턴(14)에 인접하는 도전 패턴(15)의 볼록 패턴부(15A)에 땜납 접속된다. 다이오드(19)의 애노드는, 도전 패턴(14)과 본딩 와이어(24)에 의해서 접속된다.
이와 같이 구성되는 전력용 반도체 모듈(1)에서는, -X 방향에서 +X 방향으로, 다이오드(19), MOS 트랜지스터(16), MOS 트랜지스터(18), 다이오드(17)의 순서로 대략 직선 형상으로 배치되게 된다. 즉, N측의 반도체 소자(18, 19)와 P측의 반도체 소자(16, 17)가, -X 방향에서 +X 방향으로 대략 직선 형상으로 교대로 나열된다. 또한, P측 전원 단자(26)에 접속되는 P측의 도전 패턴(11, 12) 및 N측 전원 단자(27)에 접속되는 N측의 도전 패턴(13, 14)에 대해서도, 부하측 출력 단자(28)에 접속되는 도전 패턴(15)의 외주를 따라, NPNP의 순서로 교대로 나열되어 있다.
전류의 경로에 착안해서 보면, P측의 반도체 소자(16, 17)를 각각 거치는 양측 전원 노드(도 2의 41A)와 도전 패턴(15) 사이의 전류 경로와, N측의 반도체 소자(18, 19)를 각각 거치는 음측 전원 노드(도 2의 41B)와 도전 패턴(15) 사이의 전류 경로는, 도전 패턴(15)의 외주를 따라 교대로 나열되게 된다. 그 결과, 인덕턴스를 저감시킬 수 있어, MOS 트랜지스터(16, 18)의 스위칭 시에 생기는 서지 전압을 억제할 수 있다. 이하, 그 이유를 설명한다.
도 2를 참조하면, N측의 MOS 트랜지스터(18)가 턴온하기 직전의 시점에, 부하의 인덕터(43)와 다이오드(17) 사이에서 환류 전류(46)가 흐르고 있는 것으로 한다. MOS 트랜지스터(18)가 턴온된 순간에는, 전류의 경로는 직류 전원(41), 부하의 인덕터(43), MOS 트랜지스터(18), 직류 전원(41)을 차례로 흐르는 경로로 변화된다. 이 때, N측의 MOS 트랜지스터(18)의 드레인 전극의 전압이, 고압 상태에서 저압 상태로 급격하게 변화되기 때문에, P측의 MOS 트랜지스터(16) 및 다이오드(17) 양단의 전압도 급격하게 변화된다. 이렇게 하면, MOS 트랜지스터(16)의 출력 용량에 기인하는 변위 전류(47), 및 다이오드(17)의 접합 용량에 기인하는 변위 전류(48)가 발생한다. 변위 전류의 47은 직류 전원(41), P측의 MOS 트랜지스터(16), N측의 MOS 트랜지스터(18), 직류 전원(41)의 순서로 흐른다. 변위 전류(48)는 직류 전원(41), P측의 다이오드(17), N측의 MOS 트랜지스터(18), 직류 전원(41)의 순서로 흐른다. 한편, 다이오드(17)로서 PIN(Positive-Intrinsic-Negative) 다이오드를 이용한 경우에는, 홀 축적 효과에 의한 누설 전류(리커버리 전류)가 더 다이오드(17)를 흐른다. 쇼트키 배리어 다이오드(17)를 이용하는 실시예 1의 경우에는, 리커버리 전류는 거의 생기지 않는다.
이들 전류의 시간 변화(di/dt)에 인덕턴스를 곱한 값이 서지 전압으로서 관측되게 된다. 전류 변화량은 MOS 트랜지스터(18)의 도통시의 전류치가 클수록, 더 MOS 트랜지스터(18)의 스위칭 시간이 짧을수록 커진다. 따라서, 트랜지스터의 고성능화와 함께, 전류 변화량은 커지지 않을 수 없기 때문에, 서지 전압을 억제하기 위해서는 인덕턴스의 저감이 특히 중요하게 된다.
여기서, 인덕턴스에는, 자기 인덕턴스와 상호 인덕턴스가 있다. 그 중, 자기 인덕턴스는 본딩 와이어가 주된 요인이다. 따라서, 자기 인덕턴스를 저감하기 위해서는, 본딩 와이어의 길이를 짧게 하는 것이 중요하게 된다. 한편, 상호 인덕턴스는, 회로 패턴 상에서의 전류 경로에 크게 의존하기 때문에, 전류 경로를 연구함으로써 실효적인 인덕턴스를 크게 저감시킬 수 있다.
구체적으로, 실시예 1의 전력용 반도체 모듈(1)의 경우, 도 1에 나타낸 바와 같이 변위 전류(47, 48)의 경로는 두 방향으로 분리된다. 절연 기판(10) 두께 방향(Z 방향)으로부터 보면, 변위 전류(47, 48)의 경로는 오른쪽 회전과 왼쪽 회전으로 반대 방향이 되기 때문에, 발생하는 자속이 서로 상쇄시킨다. 또한, 도전 패턴(11~15)가 서로 근접해서 절연 기판(10) 상에 배치되어 있기 때문에, 변위 전류(47, 48)의 경로의 안쪽 면적은 작다. 이 때문에, 실효적인 인덕턴스가 작아진다.
이와 같이, 오른쪽 회전과 왼쪽 회전의 반대 방향의 전류가 생겨서, 자속이 서로 상쇄시키는 이유는, P측의 반도체 소자(16, 17)를 각각 거치는 P측의 도전 패턴(11, 12)과 부하측의 도전 패턴(15) 사이의 전류 경로와, N측의 반도체 소자(18, 19)를 각각 거치는 N측의 도전 패턴(13, 14)과 부하측의 도전 패턴(15) 사이의 전류 경로가, X 방향(도전 패턴(15)의 외주에 따른 방향)을 따라서 교대로 배치되어 있기 때문이다. 이 경우, P측의 MOS 트랜지스터(16)가 스위칭된 경우에는, 그 양측의 N측의 반도체 소자(18, 19)를 거쳐서 오른쪽 회전과 왼쪽 회전의 양 방향의 서지 전류가 흐르고, 반대로 N측의 MOS 트랜지스터(18)가 스위칭된 경우에는, 그 양측의 P측의 반도체 소자(16, 17)를 거쳐서 오른쪽 회전과 왼쪽 회전의 양 방향의 서지 전류가 흐른다. 다만, 반도체 소자의 배열 방향(X 방향)의 양단에 배치된 MOS 트랜지스터가 스위칭된 경우에는, 오른쪽 회전과 왼쪽 회전의 양 방향의 전류가 생기지 않는다. 따라서, 반도체 소자의 배열 방향(X 방향)의 양단에는, 다이오드(17, 19)가 배치되어 있는 것이 바람직하다.
실제로 전자계 해석 소프트웨어 FAST-HENRY를 이용하여 도 1의 전류 경로에서의 인덕턴스를 계산한 결과는 7nH이다. 도 1의 경우와 달리, P측의 반도체 소자(16, 17)가 서로 인접하고, N측의 반도체 소자(18, 19)가 서로 인접하는 배치의 경우에 인덕턴스를 계산한 결과는, 약 15~20nH이다. 따라서, 실시예 1의 전력용 반도체 모듈(1)로서는, 종래의 소자 배치에 비해서 인덕턴스를 약 1/2로 저감할 수 있다는 것을 알 수 있다.
상기 예에서는, MOS 트랜지스터(18)가 턴온하는 경우에 대해서 설명했지만, 턴오프하는 경우에 대해서도 같은 인덕턴스 저감 효과를 기대할 수 있다. 단, N측의 MOS 트랜지스터(18)가 턴오프한 경우에는, N측의 MOS 트랜지스터(18)의 출력 용량 및 다이오드(19)의 접합 용량에 전하가 충전되는 것에 의해 MOS 트랜지스터(18)의 양단의 전압이 변화된다. 실시예 1에 이용되고 있는 SiC 디바이스의 경우에는 용량 성분이 크기 때문에 충전에 시간이 걸린다. 이 때문에, MOS 트랜지스터(18)의 양단의 전압의 변화는 느려져서 큰 서지 전류는 발생하지 않는다고 생각된다.
또한, 실시예 1의 전력용 반도체 모듈(1)에서는, 외부로의 EMI의 발생도 억제할 수 있다. 변위 전류(47, 48)에 의한 전류가 오른쪽 회전과 왼쪽 회전의 반대 방향으로 되어 있기 때문에, 전류 경로의 차이에 비해서 다른 쪽 장소에서의 누설 자속량은 종래보다 작아지기 때문이다.
또한, 실시예 1의 전력용 반도체 모듈(1)에서는, MOS 트랜지스터(16, 18)의 반도체 재료로서 SiC가 이용되고 있다. SiC로 대표되는 와이드 밴드갭의 반도체는, 온 저항을 감소시키기 위해서 불순물 농도를 높여도 내압을 유지하는 것이 가능하다. 그러나 불순물 농도를 높이면 MOS 트랜지스터의 출력 용량이 커지기 때문에, 스위칭시에 생기는 상술한 변위 전류(47, 48)가 커져 버린다. 따라서, 와이드 밴드갭의 반도체를 이용하는 경우에는, 배선 인덕턴스를 저감할 수 있는 상기 구성의 전력용 반도체 모듈(1)가 특히 유용하다.
다음으로 P측 전원 단자(26), N측 전원 단자(27) 및 부하측 출력 단자(28)의 구체적 구성에 대해서 설명한다.
도 3, 도 4는 도 1의 전력용 반도체 모듈(1)에 있어서의 전원 단자(26, 27)의 배치를 설명하기 위한 도면이다. 도 3은 전력용 반도체 모듈(1)의 제조 당초의 전원 단자(26, 27)의 형상을 나타내고, 도 4는 전력용 반도체 모듈(1)의 제조 후의 전원 단자(26, 27)의 형상을 나타낸다. 도 4는 또한, 부하측 출력 단자(28)의 배치도 함께 도시하고 있다. 도 3, 도 4에 있어서, (a)는 평면도이고, (b)는 우측면도이다.
도 3, 도 4를 참조하면, P측 전원 단자(26) 및 N측 전원 단자(27)는 모두 두께 0.3mm인 금속판에 의해서 형성된다. P측 전원 단자(26)는 도전 패턴(11, 12)에 각각 접합되는 접합부(26D, 26A)와, 접합부(26D, 26A)에 각각 이어지는 절곡부(26E, 26B)와, 양쪽 절곡부(26B, 26E)를 연결하는 베이스부(26C)를 포함한다. 마찬가지로, N측 전원 단자(27)는 도전 패턴(13, 14)에 각각 접합되는 접합부(27D, 27A)와, 접합부(27D, 27A)에 각각 이어지는 절곡부(27E, 27B)와, 양쪽 절곡부(27B, 27E)를 연결하는 베이스부(27C)를 포함한다.
절곡부와 접합부의 경계 및 절곡부와 베이스부 경계는, 최종적으로는 도 4에 나타낸 바와 같이 거의 직각으로 구부려진다. 한편, 전력용 반도체 모듈(1)의 제조 당초에는, 도 3에 나타낸 바와 같이, 절곡부(26B, 26E, 27B, 27E)의 경계는 거의 구부러져 있지 않은 상태다. 이 상태에서, 절연 기판(10)에 전원 단자(26, 27)가 부착된다.
구체적인 제조 공정을 설명하면, 접합부(26A)는 도전 패턴(12) 상의 다이오드(17)의 부착 위치에 근접시켜서 땜납 접속된다. 접합부(26D)는, 도전 패턴(11) 상의 MOS 트랜지스터(16)의 부착 위치에 근접시켜서 땜납 접속된다. 접합부(27A)는, 도전 패턴(15)측에 와이어 본딩에 필요한 만큼의 간격을 두고 도전 패턴(14) 상에 땜납 접속된다. 접합부(27D)는 도전 패턴(15)측에 와이어 본딩에 필요한 만큼의 간격을 두고 도전 패턴(13) 상에 땜납 접속된다. 또한, 부하측 출력 단자(28)가, 다이오드(19)의 부착 위치와 Y 방향으로 대향하는 위치에, 도전 패턴(15)에 일부에 겹치도록 하여 절연 기판(10) 상에 땜납으로 고정된다.
단자(26~28)의 땜납 접속 후, MOS 트랜지스터(16, 18) 및 다이오드(17, 19)를 각각 대응하는 도전 패턴에 납땜에 의해 고정하는 다이본드 공정이 행해진다. 그 후, MOS 트랜지스터(16, 18) 및 다이오드(17, 19)의 각 전극과 대응하는 도전 패턴이 본딩 와이어에 의해서 접속된다.
와이어 본딩 후에, 도 4와 같이, 절곡부(26B, 26E, 27B, 27E)가, 각각 대응하는 반도체 소자(16~19)에 멀어지는 방향으로부터 근접하는 방향으로 구부러진다. 즉, 각 전원 단자(26, 27)는 절곡부와 접합부의 경계에서 거의 직각으로 구부러진다. 또한, 베이스부(26C, 27C)와 절연 기판(10)이 거의 평행하게 되도록, 각 전원 단자(26, 27)는 절곡부와 베이스부의 경계에서 거의 직각으로 구부러진다. 이렇게 해서, 전원 단자(26, 27)는 최종적인 형상이 된다.
이러한 공정을 이용함으로써 종래의 공정에서는 곤란하던 전원 단자(26, 27) 근방의 와이어 본딩 공정이 가능하게 된다. 와이어 본딩 공정에서는, 본딩하는 지점 주변에 와이어 본더의 헤더에 상당하는 만큼의 공간이 필요하다. 즉, 전원 단자(26, 27)와 와이어 본딩를 실시하는 지점과의 사이에는 적어도 10mm의 클리어런스가 필요하게 된다. 이를 위해서, 종래는 전원 단자의 배치가 제약되어 있었다. 이에 반해서, 실시예 1에서는, 전원 단자(26, 27)의 절곡부(26B, 26E, 27B, 27E)는, 본딩시에 와이어 본딩을 실시하는 지점으로부터 이격해서, 본딩 후에 와이어 본딩를 실시하는 지점에 근접하도록, 절곡 각도를 변경 가능하게 되어 있다. 이로써, 전원 단자(26, 27) 근방의 와이어 본딩 공정이 가능하게 된다.
그 결과, 각 전원 단자(26, 27)를 대응하는 반도체 소자(16~19)에 근접하여 배치할 수 있기 때문에, 인덕턴스를 저감할 수 있음과 아울러, 전력용 반도체 모듈(1)의 풋프린트도 줄일 수 있다. 또한, 주 전류가 흐르는 도전 패턴(11~15)을 짧게 형성할 수 있기 때문에, 도전 패턴(11~15)과 절연 기판(10)의 리어면에 마련되는 열확산용 동판(銅版)과의 정전 용량을 감소시킬 수 있다. 이 정전 용량의 감소에 의해서, 스위칭시에 서지 전류가 흘렀을 때에, 주 회로로부터 정전 결합에 의해서 상기의 동판에 흘러 들어오는 전류가 감소된다. 그 결과, 외부에의 EMI의 발생을 억제할 수 있다.
도 5는 도 1의 전력용 반도체 모듈(1)에 있어서의 게이트 단자의 배치를 설명하기 위한 도면이다. 종래, 게이트 단자는 반도체 소자가 마련되는 절연 기판과 동일 기판상에 마련되어 있었다. 그러나 절연 기판에 게이트 단자를 설치하면 그 만큼 절연 기판의 면적이 커지기 때문에 전력용 반도체 모듈가 커진다고 하는 문제가 있다.
그래서, 실시예 1의 전력용 반도체 모듈(1)에는, 도 5에 나타낸 바와 같이, 반도체 소자(16~19)가 마련된 절연 기판(10)과 다른 절연 기판(30)이 마련된다. 전력용 반도체 모듈(1)은, 이 절연 기판(30)과, 절연 기판(30) 상에 동박으로 형성되는 도전 패턴(31~34)와, 도전 패턴(31, 33, 32, 34) 상에 땜납에 의해서 각각 접속된 금속제의 게이트 단자(31A, 33A) 및 소스 단자(32A, 34A)를 포함한다.
여기서, 설치 면적을 저감하기 위해서, 절연 기판(30)은 도전 패턴(15)의 일부를 덮도록 하여 절연 기판(10) 상의 MOS 트랜지스터(16, 18)에 근접하는 위치에 고정된다. MOS 트랜지스터(18)의 게이트 전극(18G)과 도전 패턴(31)이 본딩 와이어(35)에 의해서 접속되고, 소스 전극(18S)과 도전 패턴(32)이 본딩 와이어(36)에 의해서 접속된다. 또한, MOS 트랜지스터(16)의 게이트 전극(16G)과 도전 패턴(33)이 본딩 와이어(37)에 의해서 접속되며, 소스 전극(16S)과 도전 패턴(34)이 본딩 와이어(38)에 의해서 접속된다.
상기 구성에 의해서, 절연 기판(10)의 면적을 삭감할 수 있기 때문에, 전력용 반도체 모듈(1) 전체를 소형화할 수 있다. 또한, 게이트 전극(16G, 18G)으로부터의 본딩 와이어 길이가 단축되기 때문에, 게이트 배선의 배선 인덕턴스가 감소하게 된다. 게이트 배선의 인덕턴스의 저감은 MOS 트랜지스터(16, 18)의 턴온시에 발생하는 오버슈트 전압의 저감으로 이어지기 때문에, MOS 트랜지스터(16, 18)의 게이트 절연막에 주는 손상을 줄일 수 있다.
한편, 실제 제조 공정에서는, 절연 기판(30) 상에 도전 패턴(31~34) 및 단자(31A~34A)를 형성한 후에, 절연 기판(30)을 절연 기판(10) 상에 접착한다. 그 후, 도전 패턴(31~34)과 MOS 트랜지스터(16, 18) 사이에서 와이어 본딩한다. 와이어 본딩 후에, 절연재에 의한 봉착을 행한다.
이상과 같이, 실시예 1의 전력용 반도체 모듈(1)에 의하면, P측의 반도체 소자(16, 17)를 각각 거친 양측 전원 노드(41A)와 부하측의 도전 패턴(15) 사이의 복수의 전류 경로와, N측의 반도체 소자(18, 19)를 각각 거친 음측 전원 노드(41B)와 부하측의 도전 패턴(15) 사이의 전류 경로가, 도전 패턴(15)의 외주를 따라서 교대로 배치되어 있다. 이 때문에, MOS 트랜지스터(16, 18)의 스위칭시에 생기는 서지 전류(47, 48)는, 전류의 방향이 오른쪽 회전과 왼쪽 회전으로 되어 다르기 때문에 서로 자속을 상쇄시켜서, 실효적인 인덕턴스를 저감시킬 수 있다. 따라서, MOS 트랜지스터(16, 18)의 스위칭시에 생기는 서지 전압을 저감할 수 있다. 그 결과, MOS 트랜지스터(16, 18)의 내압을 서지 전압에 대비하여 과대하게 할 필요가 없어져서, 전력용 반도체 모듈(1)을 소형이고, 또한 저렴하게 할 수 있다. 또한, 외부로의 EMI의 발생도 억제할 수 있다.
상기 실시예 1에 있어서, MOS 트랜지스터(16, 18)의 재료로서, SiC 대신 Si(실리콘) 등의 다른 반도체 재료를 이용할 수 있다. 이 경우도, SiC의 경우와 같은 효과를 얻을 수 있다.
또한, 스위칭 소자로서, MOS 트랜지스터(16, 18) 대신, 예컨대 IGBT(Insulated Gate Bipolar Transistor)를 이용할 수도 있다. 이 경우도, MOS 트랜지스터의 경우와 같은 효과를 얻을 수 있다.
또한, 다이오드(17, 19)를 구성하는 쇼트키 배리어 다이오드 대신, PIN 다이오드를 이용해도, 실시예 1의 경우와 같은 효과를 얻을 수 있다.
또한, 반도체 소자(16~19)와 도전 패턴(13~15)를 접속하는 데, 본딩 와이어 대신 리본상의 전도체를 이용해도 되고, 판상 전극을 땜납에 의해서 접착할 수도 있다.
또한, 절연 기판(10)의 재료로는, AlN 대신 다른 세라믹 재료를 이용할 수 있다.
또한, MOS 트랜지스터(16, 18)가 종형 구조인 경우에는, 다이오드(17, 19) 대신, MOS 트랜지스터에 필연적으로 형성되는 기생 다이오드(바디 다이오드)를 이용할 수도 있다.
(실시예 2)
도 6은 본 발명의 실시예 2에 의한 전력용 반도체 모듈(2)의 주요부의 구성을 나타내는 평면도이다. 도 6에 있어서, 도면의 가로 방향을 X 방향으로 하고, 도면의 세로 방향을 Y 방향으로 하며, 지면에 수직 방향을 Z 방향으로 한다. 도면왼쪽부터 오른쪽을 향하는 방향이 +X 방향이고, 도면의 아래쪽부터 위쪽을 향하는 방향이 +Y 방향이며, 지면의 뒤쪽으로부터 앞쪽을 향하는 방향이 +Z 방향이다. 도 6의 절연 기판(10)은 XY 평면을 따라 배치된다. 절연 기판(10)의 두께 방향이 Z 방향이다.
또한, 도 7은 도 6의 전력용 반도체 모듈(2)에 대응하는 회로도이다.
도 6, 도 7을 참조하면, 전력용 반도체 모듈(2)은, 도 1, 도 2의 전력용 반도체 모듈(1)을 복수개(3개) 병렬로 나열한 구조이다. 도 6, 도 7의 각 상하 아암(51~53)이 도 1, 도 2의 전력용 반도체 모듈(1)에 대응한다. 즉, 전력용 반도체 모듈(2)은, P측의 반도체 소자로서 MOS 트랜지스터(61A, 61B, 61C)와 환류 다이오드(62A, 62B, 62C)를 포함하며, N측의 반도체 소자로서 MOS 트랜지스터(63A, 63B, 63C)와 환류 다이오드(64A, 64B, 64C)를 포함한다. MOS 트랜지스터(61A) 및 다이오드(62A)는, P측 전원 단자(65A)와 부하측 출력 단자(28) 사이에 도전 패턴을 통해서 접속된다. MOS 트랜지스터(61B) 및 다이오드(62B)는, P측 전원 단자(65B)와 부하측 출력 단자(28) 사이에 도전 패턴을 통해서 접속된다. MOS 트랜지스터(61C) 및 다이오드(62C)는, P측 전원 단자(65C)와 부하측 출력 단자(28) 사이에 도전 패턴을 거쳐서 접속된다. 또한, MOS 트랜지스터(63A) 및 다이오드(64A)는 N측 전원 단자(66A)와 부하측 출력 단자(28) 사이에 도전 패턴을 거쳐서 접속된다. MOS 트랜지스터(63B) 및 다이오드(64B)는, N측 전원 단자(66B)와 부하측 출력 단자(28) 사이에 도전 패턴을 거쳐서 접속된다. MOS 트랜지스터(63C) 및 다이오드(64C)는, N측 전원 단자(66C)와 부하측 출력 단자(28) 사이에 도전 패턴을 거쳐서 접속된다. P측 전원 단자(65A, 65B, 65C)는 양측 전원 노드(41A)에 접속되고, N측 전원 단자(66A, 66B, 66C)는 음측 전원 노드(41B)에 접속된다. 부하측 출력 단자(28)와 부하측 출력 단자(28)에 접속되는 도전 패턴(50)은, 각 상하 아암(51~53)로 공통화되어 있다. 한편, 도 6에서는, 게이트 단자용 도전 패턴(31~34)은 절연 기판(10) 상에 형성되어 있다.
상기 구성에 있어서도, 실시예 1의 경우와 같이, P측의 반도체 소자(61A, 61B, 61C, 62A, 62B, 62C)를 각각 거친 양측 전원 노드(41A)와 부하측의 도전 패턴(50) 사이의 전류 경로와, N측의 반도체 소자(63A, 63B, 63C, 64A, 64B, 64C)를 각각 거친 음측 전원 노드(41B)와 부하측의 도전 패턴(50) 사이의 전류 경로가, 도전 패턴(50)의 외주를 따라 교대로 나열된다. 따라서, 실효적인 인덕턴스를 저감할 수 있다. 그 결과, MOS 트랜지스터(61A, 61B, 61C, 63A, 63B, 63C)의 스위칭시의 서지 전압을 저감할 수 있다. 또한, 도 6에 나타낸 바와 같이, 반도체 소자의 배열 방향의 가장 외측에는, 다이오드(64A, 62C)가 배치되어 있는 것이 바람직하다.
한편, 도 6에 있어서, P측 전원 단자(65A, 65B, 65C)의 각 베이스부를 일체로 형성해도 된다. 마찬가지로, N측 전원 단자(66A, 66B, 66C)의 각 베이스부를 일체로 형성해도 된다. 이렇게 하면, 양측 전원 노드(41A)와 P측 전원 단자의 접속 개소 및 음측 전원 노드(41B)와 N측 전원 단자의 접속 개소가 각각 1개소여도 되기 때문에 간단하게 된다.
(실시예 3)
도 8은 본 발명의 실시예 3에 의한 전력용 반도체 모듈(3)의 주요부의 구성을 나타내는 평면도이다. 도 8에 있어서, 도면의 가로 방향을 X 방향으로 하고, 도면의 세로 방향을 Y 방향으로 하며, 지면에 수직 방향을 Z 방향으로 한다. 도면의 왼쪽부터 오른쪽을 향하는 방향이 +X 방향이고, 도면의 아래쪽부터 위쪽을 향하는 방향이 +Y 방향이며, 지면의 뒤쪽에서 앞쪽을 향하는 방향이 +Z 방향이다. 도 8의 절연 기판(10)은 XY 평면을 따라 배치된다. 절연 기판(10)의 두께 방향이 Z 방향이다.
또한, 도 9는 도 7의 전력용 반도체 모듈(3)에 대응하는 회로도이다.
도 8, 도 9를 참조하면, 전력용 반도체 모듈(3)은 도 1, 도 2의 MOS 트랜지스터(16, 18)와 각각 병렬로, 2개의 MOS 트랜지스터를 부가한 구성이다. 즉, 전력용 반도체 모듈(3)은, P측의 반도체 소자로서 MOS 트랜지스터(16A, 16B, 16C)와 환류 다이오드(17)를 포함하고, N측의 반도체 소자로서 MOS 트랜지스터(18A, 18B, 18C)와 환류 다이오드(19)를 포함한다. MOS 트랜지스터(16A, 16B, 16C) 및 다이오드(17)는, P측 전원 단자(54)와 부하측 출력 단자(28) 사이에 도전 패턴을 통해서 접속된다. 또한, MOS 트랜지스터(18A, 18B, 18C) 및 다이오드(19)는, N측 전원 단자(56)와 부하측 출력 단자(28) 사이에 도전 패턴을 통해서 접속된다. P측 전원 단자(54)는 양측 전원 노드(41A)에 접속되고, N측 전원 단자(56)는 음측 전원 노드(41B)에 접속된다. 또한, 부하측 출력 단자(28)에 접속되는 도전 패턴(58)은 공통화되어 있다.
상기 구성에 있어서도, 실시예 1의 경우와 같이, P측의 반도체 소자(17, 16A, 16B, 16C)를 각각 거친 양측 전원 노드(41A)와 부하측의 도전 패턴(58) 사이의 전류 경로와, N측의 반도체 소자(19, 18A, 18B, 18C)를 각각 거친 음측 전원 노드(41B)와 부하측의 도전 패턴(58) 사이의 전류 경로가, 도전 패턴(58)의 외주를 따라 교대로 나열된다. 따라서, 실효적인 인덕턴스를 저감할 수 있고, 그 결과, MOS 트랜지스터(16A, 16B, 16C, 18A, 18B, 18C)의 스위칭시에 생기는 서지 전압을 저감할 수 있다. 또한, 도 8에 나타낸 바와 같이, 반도체 소자의 배열 방향의 가장 외측에는, 다이오드(17, 19)가 배치되어 있는 것이 바람직하다.
금번 개시된 실시예는, 모든 점에서 예시로 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아닌 청구의 범위에 의해서 나타내여지며, 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
1, 2, 3 : 전력용 반도체 모듈 10 : 절연 기판
11~15 : 도전 패턴
16, 18, 16A~16C, 18A~18C : MOS 트랜지스터(스위칭 소자)
17, 19 : 다이오드 26 : P측 전원 단자
26A, 26D : 접합부 26B, 26E : 절곡부
26C : 베이스부 27 : N측 전원 단자
27A, 27D : 접합부 27B, 27E : 절곡부
27C : 베이스부 28 : 부하측 출력 단자
30 : 절연 기판 31A, 33A : 게이트 단자
32A, 34A : 소스 단자 31~34 : 도전 패턴
41 : 직류 전원 41A : 양측 전원 노드
41B : 음측 전원 노드 47, 48 : 서지 전류(변위 전류)
50 : 도전 패턴 54 : P측 전원 단자
56 : N측 전원 단자 58 : 도전 패턴
61A~61C, 63A~63C : MOS 트랜지스터 62A~62C, 64A~64D : 다이오드
65A~65C : P측 전원 단자 66A~66C : N측 전원 단자

Claims (7)

  1. 제 1 절연 기판(10)과,
    상기 제 1 절연 기판(10) 상에 형성된 도전 패턴(15)과,
    상기 제 1 절연 기판(10) 상에 마련되고, 양(正)측 전원(41A)과 상기 도전 패턴(15) 사이에 서로 병렬로 전기적으로 접속되는 복수의 제 1 반도체 소자(16, 17)를 구비하고,
    상기 복수의 제 1 반도체 소자(16, 17) 중 적어도 하나는 스위칭 소자(16)이며,
    상기 제 1 절연 기판(10) 상에 마련되고, 음(負)측 전원(41B)과 상기 도전 패턴(15) 사이에 서로 병렬로 전기적으로 접속되는 복수의 제 2 반도체 소자(18, 19)를 더 구비하고,
    상기 복수의 제 2 반도체 소자(18, 19) 중 적어도 하나는 스위칭 소자(18)이며,
    상기 복수의 제 1 반도체 소자(16, 17)를 각각 거치는 상기 양측 전원(41A)과 상기 도전 패턴(15) 사이의 복수의 제 1 전류 경로와, 상기 복수의 제 2 반도체 소자(18, 19)를 각각 거치는 상기 음측 전원(41B)과 상기 도전 패턴(15) 사이의 복수의 제 2 전류 경로는, 상기 도전 패턴(15)의 외주를 따라 교대로 나열되는
    전력용 반도체 모듈(1).
  2. 제 1 항에 있어서,
    상기 복수의 제 1 반도체 소자(16, 17) 중 적어도 하나는 캐소드가 상기 양측 전원(41A)에 접속되고, 애노드가 상기 도전 패턴(15)에 접속된 다이오드(17)이고,
    상기 복수의 제 2 반도체 소자(18, 19) 중 적어도 하나는, 캐소드가 상기 도전 패턴(15)에 접속되고, 애노드가 상기 음측 전원(41B)에 접속된 다이오드(19)인
    전력용 반도체 모듈(1).
  3. 제 2 항에 있어서,
    상기 복수의 제 1 및 제 2 전류 경로 중, 각 단부에서의 전류 경로는, 상기 복수의 제 1 반도체 소자(16, 17) 중 다이오드(17)를 거친 전류 경로, 또는 상기 복수의 제 2 반도체 소자(18, 19) 중 다이오드(19)를 거친 전류 경로인, 전력용 반도체 모듈(1).
  4. 제 1 항에 있어서,
    상기 복수의 제 1 반도체 소자(16, 17)와 상기 복수의 제 2 반도체 소자(18, 19)는, 상기 제 1 절연 기판(10) 상에서 대략 직선 형상으로 교대로 배치되는 전력용 반도체 모듈(1).
  5. 제 1 항에 있어서,
    상기 전력용 반도체 모듈(1)은
    상기 복수의 제 1 반도체 소자(16, 17) 중 대응하는 하나 또는 복수의 제 1 반도체 소자에, 상기 양측 전원(41A)으로부터의 전압을 인가하기 위한 하나 또는 복수의 양측 전원 단자(26)와,
    상기 복수의 제 2 반도체 소자(18, 19) 중 대응하는 하나 또는 복수의 제 2 반도체 소자에, 상기 음측 전원(41B)으로부터의 전압을 인가하기 위한 하나 또는 복수의 음측 전원 단자(27)를 더 구비하고,
    상기 하나 또는 복수의 양측 전원 단자(26) 및 음측 전원 단자(27) 각각은,
    대응하는 하나 또는 복수의 반도체 소자(16~19)에 각각 근접하여 마련되고, 상기 제 1 절연 기판에 접합되는 판상의 하나 또는 복수의 접합부(26A, 26D, 27A, 27D)와,
    상기 하나 또는 복수의 접합부(26A, 26D, 27A, 27D)에 각각 이어지며, 대응하는 하나 또는 복수의 반도체 소자(16~19)로부터 멀어지는 방향으로부터 근접하는 방향으로 구부러진 판상의 하나 또는 복수의 절곡부(26B, 26E, 27B, 27E)를 포함하는
    전력용 반도체 모듈(1).
  6. 제 5 항에 있어서,
    상기 전력용 반도체 모듈(1)은,
    상기 제 1 절연 기판(10) 상에서 상기 도전 패턴(15)의 일부를 덮는 영역에 고착되는 제 2 절연 기판(30)과,
    상기 제 2 절연 기판(30) 상에 마련되고, 상기 복수의 제 1 및 제 2 반도체 소자(16~19)에 포함되는 복수의 스위칭 소자(16, 18)의 제어 전극(16G, 18G)과 각각 전기적으로 접속하기 위한 복수의 제어 단자(31A, 33A)를 더 구비하는
    전력용 반도체 모듈(1).
  7. 제 1 항에 있어서,
    상기 복수의 제 1, 제 2 반도체 소자에 포함되는 스위칭 소자(16, 18)는, 실리콘보다 밴드갭이 큰 반도체 재료를 이용하여 형성되는 전력용 반도체 모듈(1).
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