CN102067309A - 电力用半导体模块 - Google Patents

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Abstract

电力用半导体模块(1)包括：与正侧电源端子经由第1导电图案(11)连接的第一MOS晶体管(16)；与正侧电源端子经由第2导电图案(12)连接的第1回流二极管(17)；与负侧电源端子经由第3导电图案(13)连接的第二MOS晶体管(18)；以及与负侧电源端子经由第4导电图案(14)连接的第2回流二极管(19)。这些半导体元件(16～19)经由共同的第5导电图案(15)而与负载侧的输出端子连接。此时，与正侧电源端子连接的半导体元件(16、17)和与负侧电源端子连接的半导体元件(18、19)交替配设成大致直线状。

Description

电力用半导体模块
技术领域
本发明涉及包括电力用的半导体开关元件和二极管的电力用半导体模块。
背景技术
在电力用半导体模块中，在半导体开关元件进行开关时所产生的浪涌电压的抑制成为问题。因此，需要降低布线电感。
例如，日本特开2005-216876号公报(专利文献1)涉及将两个由IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)芯片和与IGBT逆并联连接的二极管芯片构成的1个臂部分的元件群进行串连连接而构成了一个相的上下臂的电力用半导体模块。此处，IGBT的输入输出端子经由绝缘性基板上的相互绝缘的铜箔图案与正侧直流电源端子、负侧直流电源端子、以及负载侧输出端子分别连接。此时，使成为上臂侧IGBT芯片的输入输出电流的路径的导线、和成为下臂侧二极管芯片的输入输出电流的路径的导线靠近地配置。由此，使互感增加，作为其结果使布线电感减少。
另外，在日本特开2005-197433号公报(专利文献2)中，将正侧直流输出导体和负侧直流输出导体配置在长方形形状的绝缘基板上的长边方向的大致中央部。进而，以夹着这些导体的方式，将IGBT等半导体元件芯片以及二极管芯片配置在其两侧。由此，使在半导体元件进行开关时所流过的电流所致的互感增加，使整体的电感值降低。
专利文献1：日本特开2005-216876号公报
专利文献2：日本特开2005-197433号公报
发明内容
随着布线电感增加，开关时的浪涌电压变高，所以需要使用耐受电压(withstand voltage)高的半导体元件。此时，由于半导体元件的面积与耐受电压成比例地变大，所以涉及模块的大型化、成本增加。另外，如果浪涌电压高，则向外部产生EMI(Electro MagneticInterference，电磁干扰)，所以还成为使外部设备进行错误动作的原因。
因此，布线电感的降低是重要的课题，但在所述专利文献记载的技术中，电感降低的效果并不充分。需要进一步研究各半导体元件、布线图案、以及电源端子等的配置。
本发明的目的在于提供一种可以降低布线电感的电力用半导体模块。
如果概括本发明，则是一种电力用半导体模块，具备：第1绝缘基板、在第1绝缘基板上形成的导电图案、以及在第1绝缘基板上设置的多个第1半导体元件和多个第2半导体元件。多个第1半导体元件相互并联地电连接到正侧电源与导电图案之间。多个第1半导体元件中的至少1个是开关元件。多个第2半导体元件相互并联地电连接到负侧电源与导电图案之间。多个第2半导体元件中的至少1个是开关元件。此处，分别经由多个第1半导体元件的正侧电源与导电图案之间的多个第1电流路径、和分别经由多个第2半导体元件的所述负侧电源与导电图案之间的多个第2电流路径，沿着导电图案的外周而交替地排列。
根据本发明，在第1半导体元件中包含的开关元件进行了开关时，经由其两侧的第2半导体元件而流过浪涌电流。相反在第2半导体元件中包含的开关元件进行了开关时，经由其两侧的第1半导体元件而流过浪涌电流。即，从基板的厚度方向观察时在右旋、左旋这两个方向上流过浪涌电流，所以电流所致的磁通相互抵消，可以降低布线电感。
附图说明
图1是示出本发明的实施方式1的电力用半导体模块1的主要部分的结构的俯视图。
图2是与图1的电力用半导体模块1对应的电路图。
图3是用于说明图1的电力用半导体模块1中的电源端子26、27的配置(制造最初)的图。
图4是用于说明图1的电力用半导体模块1中的电源端子26、27的配置(制造后)的图。
图5是用于说明图1的电力用半导体模块1中的栅端子的配置的图。
图6是示出本发明的实施方式2的电力用半导体模块2的主要部分的结构的俯视图。
图7是与图6的电力用半导体模块2对应的电路图。
图8是示出本发明的实施方式3的电力用半导体模块3的主要部分的结构的俯视图。
图9是与图7的电力用半导体模块3对应的电路图。
(附图标记说明)
1、2、3：电力用半导体模块；10：绝缘基板；11～15：导电图案；16、18、16A～16C、18A～18C：MOS晶体管(开关元件)；17、19：二极管；26：P侧电源端子；26A、26D：接合部；26B、26E：弯曲部；26C：基部(base portion)；27：N侧电源端子；27A、27D：接合部；27B、27E：弯曲部；27C：基部；28：负载侧输出端子；30：绝缘基板；31A、33A：栅端子；32A、34A：源端子；31～34：导电图案；41：直流电源；41A：正侧电源节点；41B：负侧电源节点；47、48：浪涌电流(位移电流)；50：导电图案；54：P侧电源端子；56：N侧电源端子；58：导电图案；61A～61C、63A～63C：MOS晶体管；62A～62C、64A～64D：二极管；65A～65C：P侧电源端子；66A～66C：N侧电源端子。
具体实施方式
以下，参照附图详细说明本发明的实施方式。另外，对相同或者相当的部分附加同一参照符号，不重复进行其说明。
[实施方式1]
图1是示出本发明的实施方式1的电力用半导体模块1的主要部分的结构的俯视图。在图1中，以附图的横向为X方向，以附图的纵向为Y方向，以与纸面垂直的方向为Z方向。附图的从左向右的方向是+X方向，附图的从下向上的方向是+Y方向，纸面的从里向外的方向是+Z方向。图1的绝缘基板10沿着XY平面而被配置。绝缘基板10的厚度方向成为Z方向。另外，图1示出了对绝缘基板10接合P侧电源端子26、N侧电源端子27、以及负载侧输出端子28前的状态。对于这些端子26～28的配置，参照图3～图5而在后面叙述。
图2是与图1的电力用半导体模块1对应的电路图。图2还一并示出了与电力用半导体模块1连接的周边电路的一个例子。
参照图2，电力用半导体模块1是被称作所谓2in1构造的逆变器模块。电力用半导体模块1包括正侧(P侧)电源端子26、负侧(N侧)电源端子27、负载侧输出端子28、作为开关元件的N沟道的MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)16、18、以及二极管17、19。以下，也将MOSFET称为MOS晶体管。
MOS晶体管16连接在P侧电源端子26与负载侧输出端子28之间。MOS晶体管18连接在负载侧输出端子28与N侧电源端子27之间。在实施方式1的情况下，MOS晶体管16、18使用碳化硅(SiC：Silicon Carbide)而形成。
二极管17与MOS晶体管16并联连接。此时，二极管17的阴极与P侧电源端子26连接，阳极与负载侧输出端子28连接。即，二极管17连接在逆偏置方向上。同样地，二极管19与MOS晶体管18并联连接。此时，二极管19的阴极与负载侧输出端子28连接，阳极与N侧电源端子27连接。即，二极管19连接在逆偏置方向上。二极管17、19分别是用于在MOS晶体管16、18成为截止状态时使电流回流的回流二极管。在实施方式1的情况下，在二极管17、19中使用肖特基势垒二极管。
在所述结构中，由与P侧电源端子26连接的MOS晶体管16以及二极管17构成上臂。以下，将上臂的半导体元件16、17称为P侧的半导体元件16、17。另外，由与N侧电源端子27连接的MOS晶体管18以及二极管19构成下臂。以下，将下臂的半导体元件18、19称为N侧的半导体元件18、19。
图2的电力用半导体模块1被连接有直流电源41、平滑用的电容器42、栅极驱动用的驱动电路44、45、以及作为负载电路的一个例子的电感器43。直流电源41的正侧电源节点41A与P侧电源端子26连接，负侧电源节点41B与N侧电源端子27连接。进而，与直流电源41并联地连接电容器42。驱动电路44与MOS晶体管16用的栅端子33A连接，控制栅端子33A以及源端子34A之间的电压。同样地，驱动电路45与MOS晶体管18用的栅端子31A连接，控制栅端子31A以及源端子32A之间的电压。
接下来，参照图1，对电力用半导体模块1的具体结构进行说明。图1的电力用半导体模块1包括氮化铝(AlN)等陶瓷制的绝缘基板10、和在绝缘基板10的表面(以下称为前表面)形成并且相互分离的导电图案11、12、13、14、15。导电图案11～15例如使用铜箔来形成。如参照图3、图4后述那样，对导电图案11、12锡焊连接了P侧电源端子26，对导电图案13、14锡焊连接了N侧电源端子27。另外，对导电图案15锡焊连接了负载侧输出端子28。另外，在基板的背面(以下称为后表面)，在整个面施有铜箔(省略图示)。
如图1所示，导电图案15是大致F字的形状，交替地形成有向+Y方向突出的凸图案部15A、15C和向-Y方向凹陷的凹图案部15B、15D。导电图案11～14与导电图案15的图案部15A～15D在+Y方向上邻接地形成，从-X方向朝向+X方向按照导电图案14、11、13、12的顺序进行排列。即，与凸图案部15A、15C邻接地分别形成导电图案14、13，与凹图案部15B、15D邻接地分别形成导电图案11、12。
在绝缘基板10的前表面，还安装了形成为个别半导体的芯片的MOS晶体管16、18以及二极管17、19。MOS晶体管16包括向纸面上侧(+Z方向)形成的源电极16S以及栅电极16G、和向纸面里侧(-Z方向)形成的漏电极。同样地，MOS晶体管18包括向纸面上侧(+Z方向)形成的源电极18S以及栅电极18G、和向纸面里侧(-Z方向)形成的漏电极。另外，二极管17、19分别包括向纸面上侧(+Z方向)形成的阳极和向纸面里侧(-Z方向)形成的阴极。
MOS晶体管16的漏电极被锡焊连接到导电图案11上。此时，MOS晶体管16与导电图案15的凹图案部15B靠近地配置。凹图案部15B与MOS晶体管16的源电极16S通过接合线21连接。另外，在图1中为易于理解而仅示出了1个接合线21，但实际上为了降低电感而形成多个接合线21。关于这点，对于图1所示的其他接合线也是同样的。
MOS晶体管18的漏电极被锡焊连接到与导电图案13邻接的导电图案15的凸图案部15C。MOS晶体管18的源电极18S与导电图案13通过接合线23连接。
二极管17的阴极被锡焊连接到导电图案12上。此时，二极管17与导电图案15的凹图案部15D靠近地配置。凹图案部15D和二极管17的阳极通过接合线22连接。
二极管19的阴极被锡焊连接到与导电图案14邻接的导电图案15的凸图案部15A。二极管19的阳极与导电图案14通过接合线24连接。
在这样构成的电力用半导体模块1中，从-X方向朝向+X方向，按照二极管19、MOS晶体管16、MOS晶体管18、二极管17的顺序配置成大致直线状。即，N侧的半导体元件18、19和P侧的半导体元件16、17从-X方向朝向+X方向交替地排列成大致直线状。另外，关于与P侧电源端子26连接的P侧的导电图案11、12以及与N侧电源端子27连接的N侧的导电图案13、14，也沿着与负载侧输出端子28连接的导电图案15的外周，按照NPNP的顺序交替地排列。
如果关注电流的路径，则分别经由P侧的半导体元件16、17的正侧电源节点(图2的41A)与导电图案15之间的电流路径、和分别经由N侧的半导体元件18、19的负侧电源节点(图2的41B)与导电图案15之间的电流路径，沿着导电图案15的外周交替地排列。其结果，可以降低电感，可以抑制在MOS晶体管16、18的开关时所产生的浪涌电压。以下，说明其理由。
参照图2，在N侧的MOS晶体管18即将导通(turn on)之前的时刻，设为在负载的电感器43与二极管17之间流过回流电流46。在MOS晶体管18导通的瞬间，电流的路径变化为依次流过直流电源41、负载的电感器43、MOS晶体管18、直流电源41的路径。此时，N侧的MOS晶体管18的漏电极的电压从高压状态急剧地变化为低压状态，所以P侧的MOS晶体管16以及二极管17的两端的电压也急剧地变化。由此，产生因MOS晶体管16的输出电容而引起的位移电流47、以及因二极管17的结电容而引起的位移电流48。位移电流47按照直流电源41、P侧的MOS晶体管16、N侧的MOS晶体管18、直流电源41的顺序流过。位移电流48按照直流电源41、P侧的二极管17、N侧的MOS晶体管18、直流电源41的顺序流过。另外，在作为二极管17使用了PIN(Positive-Intrinsic-Negative，正-本征-负)二极管的情况下，空穴累积效应(hole accumulation effect)所致的漏电流(恢复电流)进一步流过二极管17。在使用肖特基势垒二极管17的实施方式1的情况下，几乎不产生恢复电流。
对这些电流的时间变化(di/dt)乘以电感而得到的值被观测为浪涌电压。MOS晶体管18导通时的电流值越大，而且MOS晶体管18的开关时间越短，电流变化量越大。因此，电流变化量随着晶体管的高性能化而不得不变大，所以为了抑制浪涌电压，特别重要的是降低电感。
此处，在电感中，有自感和互感。其中，自感的主要原因是接合线。因此，为了降低自感，重要的是缩短接合线的长度。另一方面，互感较大地取决于电路图案上的电流路径，所以可以通过研究电流路径来大幅降低有效的电感。
具体而言，在实施方式1的电力用半导体模块1的情况下，如图1所示位移电流47、48的路径被分成2个方向。如果从绝缘基板10厚度方向(Z方向)观察，则位移电流47、48的路径在右旋和左旋中成为相反方向，所以所产生的磁通相互抵消。另外，导电图案11～15相互靠近地配置在绝缘基板10上，所以位移电流47、48的路径的内侧的面积小。因此，有效的电感变小。
这样，产生右旋和左旋的逆向的电流而使磁通抵消的理由是，分别经由P侧的半导体元件16、17的P侧的导电图案11、12与负载侧的导电图案15之间的电流路径、和分别经由N侧的半导体元件18、19的N侧的导电图案13、14与负载侧的导电图案15之间的电流路径，沿着X方向(沿着导电图案15的外周的方向)交替地配置。在该情况下，在P侧的MOS晶体管16进行了开关的情况下，经由其两侧的N侧的半导体元件18、19而流过右旋和左旋这两个方向的浪涌电流，相反在N侧的MOS晶体管18进行了开关的情况下，经由其两侧的P侧的半导体元件16、17而流过右旋和左旋这两个方向的浪涌电流。但是，在半导体元件的排列方向(X方向)的两端配置的MOS晶体管进行了开关的情况下，不产生右旋和左旋这两个方向的电流。因此，优选在半导体元件的排列方向(X方向)的两端配置二极管17、19。
实际上使用电磁场解析软件FAST-HENRY计算图1的电流路径中的电感而得到的结果是7nH。与图1的情况不同，在P侧的半导体元件16、17相互邻接、且N侧的半导体元件18、19相互邻接的配置的情况下计算电感而得到的结果是约15～20nH。因此，在实施方式1的电力用半导体模块1中，可知与以往的元件配置相比可以将电感降低至约1/2。
在所述例子中，说明了MOS晶体管18成为导通的情况，但对于成为截止(turn off)的情况也可以期待同样的电感降低效果。但是，在N侧的MOS晶体管18成为截止的情况下，对N侧的MOS晶体管18的输出电容以及二极管19的结电容进行电荷的充电，从而使MOS晶体管18的两端的电压发生变化。在实施方式1中使用的SiC器件的情况下电容分量较大，所以充电花费时间。因此，认为MOS晶体管18的两端的电压的变化变慢，不会产生大的浪涌电流。
另外，在实施方式1的电力用半导体模块1中，还可以抑制向外部产生EMI。由于位移电流47、48所致的电流成为右旋和左旋的逆向，所以比起电流路径的差异，远方的场所中的泄漏磁通量与以往相比变小。
另外，在实施方式1的电力用半导体模块1中，作为MOS晶体管16、18的半导体材料使用了SiC。在以SiC为代表的宽能带隙(widebandgap)的半导体中，为了减少导通电阻而提高了杂质浓度也可以维持耐压。但是，如果提高了杂质浓度，则MOS晶体管的输出电容变大，所以在开关时所产生的所述位移电流47、48变大。因此，在使用宽能带隙的半导体的情况下，可以降低布线电感的所述结构的电力用半导体模块1是特别有用的。
接下来，对P侧电源端子26、N侧电源端子27、以及负载侧输出端子28的具体结构进行说明。
图3、图4是用于说明图1的电力用半导体模块1中的电源端子26、27的配置的图。图3示出电力用半导体模块1的制造最初的电源端子26、27的形状，图4示出电力用半导体模块1的制造后的电源端子26、27的形状。图4还一并图示了负载侧输出端子28的配置。在图3、图4中，(A)是俯视图，(B)是右侧面图。
参照图3、图4，P侧电源端子26以及N侧电源端子27都由厚度为0.3mm的金属板形成。P侧电源端子26包括与导电图案11、12分别接合的接合部26D、26A、与接合部26D、26A分别连接的弯曲部26E、26B、以及连结两个弯曲部26B、26E的基部26C。同样地，N侧电源端子27包括与导电图案13、14分别接合的接合部27D、27A、与接合部27D、27A分别连接的弯曲部27E、27B、以及连结两个弯曲部27B、27E的基部27C。
弯曲部与接合部的边界以及弯曲部与基部的边界最终如图4所示弯曲成大致直角。另一方面，在电力用半导体模块1的制造最初，如图3所示，弯曲部26B、26E、27B、27E的边界是几乎没有弯曲的状态。在该状态下，将电源端子26、27安装到绝缘基板10。
如果对具体的制造工序进行说明，则与导电图案12上的二极管17的安装位置靠近地锡焊连接了接合部26A。与导电图案11上的MOS晶体管16的安装位置靠近地锡焊连接了接合部26D。在导电图案15侧隔开导线接合所需的间隙而在导电图案14上锡焊连接了接合部27A。在导电图案15侧隔开导线接合所需的间隙而在导电图案13上锡焊连接了接合部27D。而且，在与二极管19的安装位置在Y方向上相对的位置处，以使一部分与导电图案15重叠的方式，在绝缘基板10上用焊锡固定了负载侧输出端子28。
在将端子26～28进行了锡焊连接后，进行将MOS晶体管16、18以及二极管17、19通过锡焊而固定于分别对应的导电图案的芯片接合工序(die bonding step)。之后，MOS晶体管16、18以及二极管17、19的各电极和对应的导电图案通过接合线而进行连接。
在导线接合后，如图4所示，弯曲部26B、26E、27B、27E从远离分别对应的半导体元件16～19的方向朝向靠近分别对应的半导体元件16～19的方向弯曲。即，各电源端子26、27在弯曲部与接合部的边界处弯曲成大致直角。而且，以使基部26C、27C和绝缘基板10成为大致平行的方式，将各电源端子26、27在弯曲部与基部的边界处弯曲成大致直角。这样，电源端子26、27成为最终的形状。
通过使用这样的工序，可以实现在以往的工序中困难的电源端子26、27附近的导线接合工序。在导线接合工序中，在进行接合的地点的周边需要与导线接合器(wire bonder)的头相当的空间。即，在电源端子26、27与进行导线接合的地点之间至少需要10mm的间距。为此，以往电源端子的配置受到限制。对此，在实施方式1中，电源端子26、27的弯曲部26B、26E、27B、27E能够以在接合时远离进行导线接合的地点、在接合后靠近进行导线接合的地点的方式变更弯曲角度。由此，可以实现电源端子26、27附近的导线接合工序。
其结果，可以与对应的半导体元件16～19靠近地配置各电源端子26、27，所以可以降低电感，并且还可以减小电力用半导体模块1的足迹。而且，可以较短地形成主电流流过的导电图案11～15，所以可以减少导电图案11～15与在绝缘基板10的后表面设置的热扩散用的铜板的静电电容。通过该静电电容的减少，在开关时流过了浪涌电流时，从主电路通过静电耦合而流入到所述铜板的电流减少。其结果，可以抑制向外部产生EMI。
图5是用于说明图1的电力用半导体模块1中的栅端子的配置的图。以往，栅端子设置在与设置了半导体元件的绝缘基板相同的基板上。但是，如果在绝缘基板中设置栅端子，则绝缘基板的面积相应地变大，所以存在电力用半导体模块变大这样的问题。
因此，在实施方式1的电力用半导体模块1中，如图5所示，设置与设置了半导体元件16～19的绝缘基板10不同的绝缘基板30。电力用半导体模块1包括该绝缘基板30、在绝缘基板30上由铜箔形成的导电图案31～34、在导电图案31、33、32、34上通过焊锡分别连接的金属制的栅端子31A、33A以及源端子32A、34A。
此处，为了减少设置面积，以覆盖导电图案15的一部分的方式，在绝缘基板10上的与MOS晶体管16、18靠近的位置处固定了绝缘基板30。MOS晶体管18的栅电极18G和导电图案31通过接合线35进行连接，源电极18S和导电图案32通过接合线36进行连接。另外，MOS晶体管16的栅电极16G和导电图案33通过接合线37进行连接，源电极16S和导电图案34通过接合线38进行连接。
通过所述结构，可以削减绝缘基板10的面积，所以能够使电力用半导体模块1整体小型化。另外，从栅电极16G、18G开始的接合线长被缩短，所以栅布线的布线电感减少。由于栅布线的电感的降低涉及在MOS晶体管16、18的导通时所产生的过冲电压的降低，所以可以减少对MOS晶体管16、18的栅极绝缘膜造成的损伤。
另外，在实际的制造工序中，在绝缘基板30上形成了导电图案31～34以及端子31A～34A之后，将绝缘基板30粘接到绝缘基板10之上。之后，在导电图案31～34与MOS晶体管16、18之间进行导线接合。在导线接合后，利用绝缘材料进行密封。
如上所述，根据实施方式1的电力用半导体模块1，分别经由P侧的半导体元件16、17的正侧电源节点41A与负载侧的导电图案15之间的多个电流路径、和分别经由N侧的半导体元件18、19的负侧电源节点41B与负载侧的导电图案15之间的电流路径，沿着导电图案15的外周而交替地配置。因此，在MOS晶体管16、18的开关时所产生的浪涌电流47、48的电流的方向成为右旋和左旋而不同，所以磁通相互抵消，可以降低有效的电感。因此，可以降低在MOS晶体管16、18的开关时所产生的浪涌电压。其结果，不需要为防备浪涌电压而将MOS晶体管16、18的耐压设得过大，可以使电力用半导体模块1成为小型且廉价的器件。而且，还可以抑制向外部产生EMI。
在所述实施方式1中，作为MOS晶体管16、18的材料，可以代替SiC而使用Si(硅)等其他半导体材料。在该情况下，也可以得到与SiC的情况同样的效果。
另外，作为开关元件，也可以代替MOS晶体管16、18而使用例如IGBT(Insulated Gate Bipolar Transistor)。在该情况下，也可以得到与MOS晶体管的情况同样的效果。
另外，代替构成二极管17、19的肖特基势垒二极管而使用PIN二极管，也可以得到与实施方式1的情况同样的效果。
另外，为了连接半导体元件16～19与导电图案13～15，代替接合线既可以使用带状的导电体，也可以通过焊锡来粘接板状电极。
另外，在绝缘基板10的材料中，可以代替AlN而使用其他陶瓷材料。
另外，在MOS晶体管16、18是纵型构造的情况下，也可以代替二极管17、19，而使用在MOS晶体管中必然地形成的寄生二极管(体二极管)。
[实施方式2]
图6是示出本发明的实施方式2的电力用半导体模块2的主要部分的结构的俯视图。在图6中，以附图的横向为X方向，以附图的纵向为Y方向，以与纸面垂直的方向为Z方向。附图的从左向右的方向是+X方向，附图的从下向上的方向是+Y方向，纸面的从里向外的方向是+Z方向。图6的绝缘基板10沿着XY平面而被配置。绝缘基板10的厚度方向是Z方向。
另外，图7是与图6的电力用半导体模块2对应的电路图。
参照图6、图7，电力用半导体模块2是将多个(3个)图1、图2的电力用半导体模块1并联排列的构造。图6、图7的各上下臂51～53对应于图1、图2的电力用半导体模块1。即，在电力用半导体模块2中，作为P侧的半导体元件，包括MOS晶体管61A、61B、61C和回流二极管62A、62B、62C，作为N侧的半导体元件，包括MOS晶体管63A、63B、63C和回流二极管64A、64B、64C。MOS晶体管61A以及二极管62A经由导电图案而连接到P侧电源端子65A与负载侧输出端子28之间。MOS晶体管61B以及二极管62B经由导电图案而连接到P侧电源端子65B与负载侧输出端子28之间。MOS晶体管61C以及二极管62C经由导电图案而连接到P侧电源端子65C与负载侧输出端子28之间。另外，MOS晶体管63A以及二极管64A经由导电图案而连接到N侧电源端子66A与负载侧输出端子28之间。MOS晶体管63B以及二极管64B经由导电图案而连接到N侧电源端子66B与负载侧输出端子28之间。MOS晶体管63C以及二极管64C经由导电图案而连接到N侧电源端子66C与负载侧输出端子28之间。P侧电源端子65A、65B、65C与正侧电源节点41A连接，N侧电源端子66A、66B、66C与负侧电源节点41B连接。负载侧输出端子28和与负载侧输出端子28连接的导电图案50在各上下臂51～53处被共用。另外，在图6中，栅端子用的导电图案31～34形成在绝缘基板10上。
在所述结构中，也与实施方式1的情况同样地，分别经由P侧的半导体元件61A、61B、61C、62A、62B、62C的正侧电源节点41A与负载侧的导电图案50之间的电流路径、和分别经由N侧的半导体元件63A、63B、63C、64A、64B、64C的负侧电源节点41B与负载侧的导电图案50之间的电流路径，沿着导电图案50的外周而交替地排列。因此，可以降低有效的电感。其结果，可以降低MOS晶体管61A、61B、61C、63A、63B、63C开关时的浪涌电压。另外，如图6所示，优选在半导体元件的排列方向的最外侧配置二极管64A、62C。
另外，在图6中，也可以一体地形成P侧电源端子65A、65B、65C的各基部。同样地，也可以一体地形成N侧电源端子66A、66B、66C的各基部。由此，正侧电源节点41A与P侧电源端子的连接部位以及负侧电源节点41B与N侧电源端子的连接部位分别是1个部位即可，所以变得简单。
[实施方式3]
图8是示出本发明的实施方式3的电力用半导体模块3的主要部分的结构的俯视图。在图8中，以附图的横向为X方向，以附图的纵向为Y方向，以与纸面垂直的方向为Z方向。附图的从左向右的方向是+X方向，附图的从下向上的方向是+Y方向，纸面的从里向外的方向是+Z方向。图8的绝缘基板10沿着XY平面而被配置。绝缘基板10的厚度方向是Z方向。
另外，图9是与图7的电力用半导体模块3对应的电路图。
参照图8、图9，电力用半导体模块3是与图1、图2的MOS晶体管16、18分别并联地附加了2个MOS晶体管的结构。即，在电力用半导体模块3中，作为P侧的半导体元件，包括MOS晶体管16A、16B、16C和回流二极管17，作为N侧的半导体元件，包括MOS晶体管18A、18B、18C和回流二极管19。MOS晶体管16A、16B、16C以及二极管17经由导电图案而连接到P侧电源端子54与负载侧输出端子28之间。另外，MOS晶体管18A、18B、18C以及二极管19经由导电图案而连接到N侧电源端子56与负载侧输出端子28之间。P侧电源端子54与正侧电源节点41A连接，N侧电源端子56与负侧电源节点41B连接。另外，与负载侧输出端子28连接的导电图案58被共用。
在所述结构中，也与实施方式1的情况同样地，分别经由P侧的半导体元件17、16A、16B、16C的正侧电源节点41A与负载侧的导电图案58之间的电流路径、和分别经由N侧的半导体元件19、18A、18B、18C的负侧电源节点41B与负载侧的导电图案58之间的电流路径，沿着导电图案58的外周而交替地排列。因此，可以降低有效的电感，其结果，可以降低在MOS晶体管16A、16B、16C、18A、18B、18C开关时所产生的浪涌电压。另外，图8所示，优选在半导体元件的排列方向的最外侧配置二极管17、19。
应当认为本次公开的实施方式在所有方面仅为例示而不限于此。本发明的范围不限于所述说明而由权利要求书来示出，包含与权利要求书等同的意思以及范围内的所有的变更。

Claims (7)

1.一种电力用半导体模块(1)，具备：
第1绝缘基板(10)；
导电图案(15)，形成在所述第1绝缘基板(10)上；以及
多个第1半导体元件(16、17)，设置在所述第1绝缘基板(10)上，并相互并联地电连接到正侧电源(41A)与所述导电图案(15)之间，
所述多个第1半导体元件(16、17)中的至少1个是开关元件(16)，
所述电力用半导体模块(1)还具备多个第2半导体元件(18、19)，该多个第2半导体元件(18、19)设置在所述第1绝缘基板(10)上，并相互并联地电连接到负侧电源(41B)与所述导电图案(15)之间，
所述多个第2半导体元件(18、19)中的至少1个是开关元件(18)，
分别经由所述多个第1半导体元件(16、17)的所述正侧电源(41A)与所述导电图案(15)之间的多个第1电流路径、和分别经由所述多个第2半导体元件(18、19)的所述负侧电源(41B)与所述导电图案(15)之间的多个第2电流路径，沿着所述导电图案(15)的外周而交替地排列。
2.根据权利要求1所述的电力用半导体模块(1)，其特征在于，
所述多个第1半导体元件(16、17)中的至少1个是阴极与所述正侧电源(41A)连接、阳极与所述导电图案(15)连接的二极管(17)，
所述多个第2半导体元件(18、19)中的至少1个是阴极与所述导电图案(15)连接、阳极与所述负载电源(41B)连接的二极管(19)。
3.根据权利要求2所述的电力用半导体模块(1)，其特征在于，
所述多个第1以及第2电流路径中的各端的电流路径是经由所述多个第1半导体元件(16、17)中的二极管(17)的电流路径、或者经由所述多个第2半导体元件(18、19)中的二极管(19)的电流路径。
4.根据权利要求1所述的电力用半导体模块(1)，其特征在于，
所述多个第1半导体元件(16、17)和所述多个第2半导体元件(18、19)在所述第1绝缘基板(10)上交替配置成大致直线状。
5.根据权利要求1所述的电力用半导体模块(1)，其特征在于，
所述电力用半导体模块(1)还具备：
1个或者多个正侧电源端子(26)，用于对所述多个第1半导体元件(16、17)中的对应的1个或者多个第1半导体元件，施加来自所述正侧电源(41A)的电压；以及
1个或者多个负侧电源端子(27)，用于对所述多个第2半导体元件(18、19)中的对应的1个或者多个第2半导体元件，施加来自所述负侧电源(41B)的电压，
所述1个或者多个正侧电源端子(26)以及负侧电源端子(27)分别包括：
板状的1个或者多个接合部(26A、26D、27A、27D)，分别与对应的1个或者多个半导体元件(16～19)靠近地设置，并与所述第1绝缘基板接合；以及
板状的1个或者多个弯曲部(26B、26E、27B、27E)，分别与所述1个或者多个接合部(26A、26D、27A、27D)连接，并从远离对应的1个或者多个半导体元件(16～19)的方向朝向靠近对应的1个或者多个半导体元件(16～19)的方向弯曲。
6.根据权利要求5所述的电力用半导体模块(1)，其特征在于，
所述电力用半导体模块(1)还具备：
第2绝缘基板(30)，被紧固于在所述第1绝缘基板(10)上将所述导电图案(15)的一部分进行覆盖的区域；以及
多个控制端子(31A、33A)，被设置在所述第2绝缘基板(30)上，用于分别与所述多个第1以及第2半导体元件(16～19)中包含的多个开关元件(16、18)的控制电极(16G、18G)电连接。
7.根据权利要求1所述的电力用半导体模块(1)，其特征在于，
所述多个第1、第2半导体元件中包含的开关元件(16、18)是使用能带隙比硅大的半导体材料而形成的。
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