CN107180822A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

本发明的目的在于提供抑制在并联的半导体模块中产生的电流不平衡的半导体装置及其制造方法。该半导体装置(100)包括：半导体模块(10A)；开关电压的阈值比半导体模块(10A)的开关电压的阈值低的半导体模块(10B)；以及相对于共用端子将半导体模块(10A)和半导体模块(10B)的汇流排(31、32)并联，其中，半导体模块(10B)连接到相对于共用端子的电感比半导体模块(10A)大的汇流排(32)上的连接点上。阈值电压较低的半导体模块(10B)比相对于共用的开关电压的输入而阈值电压较高的半导体模块(10A)更快速导通，但由于电流的上升受到汇流排(32)的较高的电感抑制，因此可以抑制电流不平衡。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及一种半导体装置及半导体装置的制造方法。
背景技术
近年来，正在开发搭载有像碳化硅化合物半导体(SiC)元件等化合物半导体元件这样的新一代半导体元件的功率半导体模块(简称为半导体模块)。相对于现有的硅半导体(Si)元件，SiC元件的绝缘击穿电场强度更高，因此具有高耐压性，另外还能够使杂质浓度更高，使有源层更薄，因此能够实现高效率且可以高速动作的小型半导体模块。
半导体模块例如专利文献1所公开那样，使用汇流排，或者如专利文献2所公开那样，使用布线，并联多个模块，从而可以实现大容量化(即，大电流化)。
现有技术文献
专利文献
专利文献1：日本特开2014-236150
专利文献2：日本特开2003-142689
发明内容
技术问题
然而，随着新一代半导体元件小型化的发展，相对于半导体模块的内部电感，汇流排、布线等并联半导体模块的导体的电感相对变大。与此同时，由于相对于各个半导体模块的汇流排、布线等的电感的偏差而产生从各个半导体模块输出的电流的瞬态特性，如上升时间、最大电流等的偏差那样的电流不平衡。迄今为止，通过使半导体模块的两个输出线(后述的P线和N线)接近，即通过互感，也可以使汇流排低电感化。然而，即使在这种情况下，由于各个半导体模块中的电流通路不同，所以从汇流排的共用端子到各个模块、各个模块内的半导体元件的电感产生偏差，因此产生同样的电流不平衡。对于电流不平衡而言，由于新一代半导体元件的动作是高速的，所以导致各个半导体模块的开关速度不平衡，存在压力集中在特定模块内的半导体元件中而导致多个模块整体的可靠性下降的问题。
在本发明的第一方面中，提供一种半导体装置，其包括：第一半导体模块；第二半导体模块，其内置有第二半导体元件，所述第二半导体元件的开关电压的阈值比第一半导体模块的第一半导体元件的开关电压的阈值低；以及汇流排，将第一半导体模块和第二半导体模块的每个外部端子相对于共用端子并联，其中，上述第二半导体模块在上述汇流排上的连接点至上述共用端子的电流通路的电感大于上述第一半导体模块在上述汇流排上的连接点至上述共用端子的电流通路的电感。
本发明的第二方面，提供一种第一方面的半导体装置的制造方法，包括：测定内置于多个半导体模块的每个半导体元件的开关电压的阈值的步骤；在多个半导体元件中，选择要内置于第一半导体模块的第一半导体元件，选择开关电压的阈值比内置于第一半导体模块的第一半导体元件低的第二半导体元件用以内置于第二半导体模块的步骤；将第一半导体模块连接到汇流排上的连接点上的步骤；以及将第二半导体模块连接到相对于共用端子的电感比第一半导体模块大的汇流排上的连接点上的步骤。
本发明的第三方面，提供一种半导体装置，包括：第一半导体模块和第二半导体模块，分别具有连接到第一外部端子与第二外部端子之间的第一半导体元件和连接到第二外部端子与第三外部端子之间的第二半导体元件；第一汇流排，将第一半导体模块的第一外部端子与第二半导体模块的第一外部端子相对于第一共用端子进行并联；第二汇流排，将第一半导体模块的第二外部端子与第二半导体模块的第二外部端子相对于第二共用端子进行并联；以及第三汇流排，将第一半导体模块的第三外部端子与第二半导体模块的第三外部端子相对于第三共用端子进行并联，其中，第一半导体模块的第一半导体元件的开关电压的阈值比第二半导体模块的第一半导体元件的开关电压的阈值高，第一半导体模块的第二半导体元件的开关电压的阈值比第二半导体模块的第二半导体元件的开关电压的阈值低，从第一共用端子到第一半导体模块内的第一半导体元件的电流通路的电感比从第一共用端子到第二半导体模块内的第二半导体元件的电流通路的电感低，从第三共用端子到第一半导体模块的第二半导体元件的电流通路的电感比从第三共用端子到第二半导体模块的第二半导体元件的电流通路的电感高。
本发明的第四方面，提供一种第三方面的半导体装置的制造方法，包括：测定内置于多个半导体模块的每个半导体元件的开关电压的阈值的步骤；在多个半导体元件中，选择要内置于第一半导体模块的第一半导体元件和要内置于第一半导体模块的第二半导体元件，选择开关电压的阈值比要内置于第一半导体模块的第一半导体元件低的第一半导体元件用以内置于第二半导体模块，选择开关电压的阈值比内置于第一半导体模块的第二半导体元件高的第二半导体元件用以内置于第二半导体模块的步骤；将第一半导体模块的第一外部端子连接到第一汇流排，且将第一半导体模块的第三外部端子连接到第三汇流排的步骤；以及将第二半导体模块的第一外部端子连接到第一汇流排，且将第二半导体模块的第三外部端子连接到第三汇流排的步骤，其中，使从第一共用端子到第一半导体模块内的第一半导体元件的电流通路的电感比从第一共用端子到第二半导体模块内的第二半导体元件的电流通路的电感低，使从第三共用端子到第一半导体模块的第二半导体元件的电流通路的电感比从第三共用端子到第二半导体模块的第二半导体元件的电流通路的电感高。
本发明的第五方面，提供一种半导体装置，包括：第一半导体模块和第二半导体模块，分别具有连接到第一外部端子与第二外部端子之间的第一半导体元件和连接到第二外部端子与第三外部端子之间的第二半导体元件；第一汇流排，将第一半导体模块的第一外部端子与第二半导体模块的第一外部端子相对于第一共用端子进行并联；第二汇流排，将第一半导体模块的第三外部端子与第二半导体模块的第三外部端子相对于第二共用端子进行并联，其中，第一半导体模块的第一半导体元件的开关电压的阈值比第二半导体模块的第一半导体元件的开关电压的阈值高；第一半导体模块的第二半导体元件的开关电压的阈值比第二半导体模块的第二半导体元件的开关电压的阈值低；经由第一半导体模块内的第一半导体元件和第二半导体模块内的第二半导体元件从第一共用端子到达第二共用端子的电流通路的电感，比经由第二半导体模块内的第一半导体元件和第一半导体模块内的第二半导体元件从第一共用端子到达第二共用端子的电流通路的电感小。
本发明的第六方面，提供一种第五方面的半导体装置的制造方法，包括：测定多个半导体模块各自所具有的第一半导体元件和第二半导体元件的开关电压的阈值的步骤；选择多个半导体元件中的第一半导体模块和第二半导体模块的步骤，所述第二半导体模块的上述第一半导体元件的开关电压的阈值比上述第一半导体模块的上述第一半导体元件的开关电压的阈值低，上述第二半导体模块的上述第二半导体元件的开关电压的阈值比上述第一半导体模块的上述第一半导体元件的开关电压的阈值高；将第一半导体模块的第一外部端子连接到第一汇流排，且将第一半导体模块的第三外部端子连接到第二汇流排的步骤；以及将第二半导体模块的第一外部端子连接到第一汇流排，且将第二半导体模块的第三外部端子连接到第二汇流排的步骤，其中，使从第一共用端子经由第一半导体模块内的第一半导体元件和第二半导体模块内的第二半导体元件而到达第二共用端子的电流通路的电感比从第一共用端子经由第二半导体模块内的第一半导体元件和第一半导体模块内的第二半导体元件而到达第二共用端子的电流通路的电感小。
另外，上述发明内容并没有列举本发明的所有特征。此外，这些特征群的次级组合也可以成为发明。
附图说明
图1A表示本实施方式的半导体装置的构成。
图1B以分解了半导体模块和汇流排的状态表示本实施方式的半导体装置的构成。
图2A表示半导体模块的外部构成。
图2B表示半导体模块的内部构成。
图3表示半导体模块的电路构成。
图4表示汇流排和印刷电路板的构成。
图5表示半导体装置的电路构成。
图6表示半导体装置的制造方法的流程。
图7A表示汇流排(N线)上的电感的测定位置。
图7B表示汇流排(N线)上的电感的测定结果和模拟结果的一例。
图8A表示汇流排(P线)上的电感的测定位置。
图8B表示汇流排(P线)上的电感的测定结果和模拟结果的一例。
图9A表示对于最佳配置有半导体模块的半导体装置的电流不平衡试验的结果(分别对于关断及导通的最大漏极电流、最大栅极-源极间电压和最大漏极-源极间电压的测定结果)的一例。
图9B表示对于最佳配置有半导体模块的半导体装置的电流不平衡试验的结果(对于导通的漏极电流和漏极-源极间电压的瞬态特性的测定结果)的一例。
图10A表示比较例中的对于半导体装置的电流不平衡试验的结果(分别对于关断和导通的最大漏极电流、最大栅极-源极间电压和最大漏极-源极间电压的测定结果)的一例。
图10B表示比较例中的对于半导体装置的电流不平衡试验的结果(对于导通的漏极电流和漏极-源极间电压的瞬态特性的测定结果)的一例。
图11表示半导体模块的阈值电压与最大峰值电流之间的关系。
图12表示并联的半导体模块的阈值电压的偏差与汇流排的电感的偏差之间的关系。
图13表示变形例的半导体装置的电路构成。
符号说明
10A～10D：半导体模块
11：本体
11a：台阶部
11b：孔部
11c：凹部
12a、12b：基板
12a1、12b1：绝缘板
12a2、12b2、12a3、12b3：电路层
13a、13b：半导体元件
14a、14b：导通柱
15：布线基板
16、17(17A1、17A2、17B1、17B2、17C1、17C2、17D1、17D2)、18(18A1、18A2、18B1、18B2、18C1、18C2、18D1、18D2)、19(19a、19b、19c、19d)：外部端子
16s、17s、18s、19s：凸部
31：汇流排
31a：本体部
31b：接合部
31b0：孔部
31c：端子部
31c0：开口
32：汇流排
32a：本体部
32b：接合部
32b0：孔部
32c：端子部
32c0：开口
33：汇流排
33a：本体部
33b：接合部
33b0：孔部
33c：端子部
33c0：开口
34：印刷电路板
340：孔部
35：汇流排
35c：端子部
36：汇流排
36c：端子部
37：布线
100、110：半导体装置
P1～P4：位置
具体实施方式
以下，通过发明的实施方式说明本发明，但以下实施方式并不限定权利要求范围内的发明。此外，在实施方式中说明的特征的所有组合并不限定为发明的解决方案所必须的。
图1A及图1B表示本实施方式的半导体装置100的构成(图1B为分解了半导体模块和汇流排的状态)。半导体装置100的目的在于通过基于汇流排的电感和通过汇流排并联的半导体模块的特性而使半导体模块的并联配置最佳化，从而抑制从各个半导体模块输出的电流的不平衡，所述半导体装置100包括半导体模块10A～10D、汇流排31～33和印刷电路板34。
另外，对于半导体装置100而言，作为与电动机的一相(例如，U相)相对应的逆变器被组装到外部装置或者系统(称为外部装置等(均未图示))，例如驱动电动机的逆变装置中而使用，根据开关电压等来自外部装置等的控制信号进行动作。在半导体装置100中，将相对于配置有每个半导体模块10A～10D的汇流排31～33的位置作为位置P1～P4。位置P1～P4在汇流排31～33的下方，沿着X方向排列。
另外，在本说明书中，若对“连接”没做特殊说明，就包括可导通地电性连接的意思。
半导体模块10A～10D是分别接受开关电压而输出电流(即，导通)的开关装置。在这里，半导体模块10A～10D分别具有固有的阈值电压，接受阈值电压以上的开关电压而使两个外部端子之间导通，或者接受小于阈值电压的开关电压而使两个外部端子之间关断(相反，半导体模块10A～10D也可以接受小于阈值电压的开关电压而使两个外部端子之间导通，或者接受阈值电压以上的开关电压而使两个外部端子之间关断)。半导体模块10A～10D分别配置在位置P1～P4上，并沿着X方向排列，利用后述的汇流排31～33并联。另外，在本实施方式中，作为一个示例，并联有四个半导体模块，但其数量并不限于四个，只要是多个，可以为任意的数量。
半导体模块10A～10D具有各一个或者多个(此处为各两个)外部端子16、17和18以及一个或者多个(此处为四个)外部端子19。在这里，半导体模块10A具有两个外部端子17(17A1、17A2)和两个外部端子18(18A1、18A2)。半导体模块10B具有两个外部端子17(17B1、17B2)和两个外部端子18(18B1、18B2)。半导体模块10C具有两个外部端子17(17C1、17C2)和两个外部端子18(18C1、18C2)。半导体模块10D具有两个外部端子17(17D1、17D2)和两个外部端子18(18D1、18D2)。关于半导体模块10A～10D的详细构成，将在下文中描述。
汇流排31～33是相对于每个共用端子并联半导体模块10A～10D的导体。每个汇流排31～33的长边朝向X方向，并沿着Y方向排列。汇流排31与半导体模块10A～10D的各两个外部端子18，即外部端子18A1、18A2、18B1、18B2、18C1、18C2、18D1和18D2连接。在半导体装置100的电路构成中，将与这些外部端子连接的汇流排31所形成的部分还称为P线(即，正侧端子)。汇流排32与半导体模块10A～10D的各两个外部端子17，即外部端子17A1、17A2、17B1、17B2、17C1、17C2、17D1和17D2连接。在半导体装置100的电路构成中，将与这些外部端子连接的汇流排32所形成的部分还称为N线(即，负侧端子)。汇流排33与半导体模块10A～10D的各两个外部端子16连接。在半导体装置100的电路构成中，将与这些外部端子连接的汇流排33所形成的部分还称为U线。关于汇流排31～33的详细构成，将在下文中描述。
印刷电路板34是与半导体模块10A～10D连接，并向每个半导体模块10A～10D输入来自外部装置等的控制信号，将从每个半导体模块10A～10D输出的输出信号传送至外部装置等的基板。印刷电路板34的长边朝向X方向，印刷电路板34配置在汇流排31的-Y侧，并与半导体模块10A～10D的各四个外部端子19连接。关于印刷电路板34的详细构成，将在下文中描述。
另外，还可以具备从上方覆盖半导体模块10A～10D、汇流排31～33和印刷电路板34并收纳于内部的收纳箱(未图示)。
图2A和图2B分别表示半导体模块10A的外部构成和内部构成。其中，图2B表示与图2A中的基准线BB相关的半导体模块10A的截面构成。半导体模块10A具有本体11、基板12a和12b、半导体元件13a和13b、导电柱14a和14b、布线基板15、外部端子16～18和外部端子19。
本体11是用于将半导体模块10A的构成各部分密封在内部的构件，但使外部端子16～19的上端向上方突出，使基板12a和12b的下表面露出在本体11的底面与面1上。本体11使用例如环氧树脂等热固性树脂进行模压成型，从而形成为以Y方向为长边方向的大致长方体形状。
在这里，本体11在Y方向上的两端在俯视图中形成有大体半圆形状的台阶部11a和在Z方向上贯穿台阶部11a的孔部11b。通过从上方向孔部11b插入螺栓等固定件，可以将半导体模块10A固定在外部装置等。
此外，在本体11上表面的中央处形成有沿着Y方向延伸的凹部11c，隔着凹部11c，在X方向的一侧和另外一侧分别在Y方向上并排设置有三个圆柱形的凸部16s～18s和一个双芯圆柱形的凸部19s。外部端子16～18分别从凸部16s～18s的上表面起朝上方突出，两个外部端子19从凸部19s的上表面起朝上方突出。
基板12a和12b是安装半导体元件的构件，例如可以采用DCB(Direct CopperBonding：直接键合铜)基板、AMB(Active Metal Blazing：活性金属钎焊)基板等。
基板12a包括绝缘板12a1以及电路层12a2和12a3。绝缘板12a1是由例如氮化铝、氮化硅、氧化铝等绝缘性陶瓷材料构成的板状构件。电路层12a2和12a3使用例如铜、铝等导电金属，分别设置在绝缘板12a1的上表面和下表面。另外，电路层12a2包括连接于半导体元件的布线图案。
基板12b包括绝缘板12b1和电路层12b2、12b3和12b4。绝缘板12b1和电路层12b2和12b3分别与基板12a的绝缘板12a1和电路层12a2和12a3相同地构成。电路层12b4使用例如铜、铝等导电金属，在绝缘板12b1的上表面与电路层12b2并排设置。
半导体元件13a和13b是由例如SiC等化合物半导体构成的开关元件，可以采用表面及背面分别具有电极的纵向型金属氧化物半导体场效应管(MOSFET)、绝缘栅双极型晶体管(IGBT)等。另外，半导体元件13a和13b并不限于纵向型元件，也可以是仅在表面设置有电极的横向型元件。半导体元件13a和13b分别安装在基板12a和12b上。
在半导体元件13a和13b为MOSFET(或者IGBT)的情况下，在表面具有源极(发射极)和栅极，在背面具有漏极(集电极)。半导体元件13a和13b分别通过焊料等接合材料将漏极(或者集电极)连接到电路层12a2和12b2上，从而通过其背面固接在基板12a和12b上。
导电柱14a和14b是分别设置在半导体元件13a和13b和布线基板15之间并使它们之间导通的导电构件，作为示例，使用铜、铝等导电金属成型为圆柱形。另外，导电柱14a和14b的下端通过焊料等接合材料与半导体元件13a和13b连接，从而立设于其上，导电柱14a和14b的上端通过焊料、钎焊或者铆接而与布线基板15上的布线图案连接。
导电柱14a(14b)包括三个立柱。其中两个立柱立设于半导体元件13a(13b)的源极或者与之连接的端子上，与布线基板15上的布线图案连接。剩余的一个立柱立设于半导体元件13a(13b)的栅极或者与之连接的端子上，与布线基板15上的布线图案连接。
布线基板15是将半导体元件13a和13b的电极与外部端子16～19连接的基板，包括绝缘板和具有形成在该表面的布线图案的电路层(均未图示)。绝缘板可以采用例如由环氧树脂玻璃材料等构成的刚性基板或者由聚酰亚胺材料等构成的柔性基板。在绝缘板上设置有外部端子16～18和穿过导电柱14a和14b的多个通孔(未图示)。电路层使用例如铜、铝等导电金属并设置于绝缘板的表面。
布线基板15的布线图案将与半导体元件13a和13b的栅极连接的导电柱14a和14b连接到一个外部端子19，将与半导体元件13a的源极连接的导电柱14a连接到外部端子16，将与半导体元件13b的源极连接的导电柱14b连接到外部端子17。
外部端子16～18是用于导通从半导体元件13a和13b输出的电流并输出到半导体模块10A外的端子。外部端子16～18使用例如铜、铝等导电金属并成型为圆柱形或者四棱柱状。
外部端子16包含两个端子，立设于基板12b的电路层12b2上，通过布线基板15的孔部(未图示)向上方延伸，从本体11上表面的凸部16s突出。外部端子16经由电路层12b2与半导体元件13b的漏极连接，并且经由布线基板15的布线图案和导电柱14a与半导体元件13a的源极连接，并作为输出端子发挥作用。
外部端子17包含两个端子(即，外部端子17A1和17A2)，立设于基板12b的电路层12b4上，经由布线基板15的孔部(未图示)向上方延伸，从本体11上表面的凸部17s突出。外部端子17经由布线基板15的布线图案和导电柱14b与半导体元件13b的源极连接，并作为源极端子发挥作用。
外部端子18包含两个端子(即，外部端子18A1和18A2)，立设于基板12a的电路层12a2上，经由布线基板15的孔部(未图示)向上方延伸，从本体11上表面的凸部18s突出。外部端子18经由电路层12a2与半导体元件13a的漏极连接，并作为漏极端子发挥作用。
外部端子19是用于从半导体模块10A外向半导体元件13a和13b输入控制信号的端子。外部端子19与外部端子16～18同样使用例如铜、铝等导电金属并成型为圆柱形。
外部端子19包含四个端子，立设于布线基板15的布线图案上，从本体11上表面的凸部19s突出。外部端子19中的至少一个端子经由布线基板15的布线图案和导电柱14a和14b与半导体元件13a和13b的栅极连接，并作为栅极端子发挥作用。
图3表示半导体模块10A的电路构成。在半导体模块10A中，半导体元件13a和13b经由电路层12a2和12b2、导电柱14a和14b、布线基板15的布线图案和外部端子16串联在外部端子18和17之间。半导体元件13a和13b通过控制信号(包括其中的开关信号)经由外部端子19输入到各个栅极而被导通或关断，使电流从外部端子18向外部端子16导通或关断或者使电流从外部端子16向外部端子17导通或关断。
半导体模块10B～10D与半导体模块10A相同地构成。
另外，本实施方式的半导体模块10A～10D分别具有串联的两个半导体元件13a和13b，但半导体装置的数量并不限于两个，也可以是一个，还可以是三个以上。此外，在一个模块内，可以并联多个半导体元件。
图4表示汇流排31～33和印刷电路板34的构成。
汇流排31使用例如铜、铝等导电金属而形成为在侧视图上呈L字形。汇流排31具有本体部31a、接合部31b和端子部31c。本体部31a是用于使与接合部31b接合的端子和端子部31c之间导通的部分。本体部31a以X方向为长边立设于Z方向上。接合部31b是使一边与本体部31a的下边连接，使另一边朝向-Y方向从本体部31a弯曲的部分。在接合部31b，八个孔部31b0作为连接外部端子18的连接点，两个一组形成于与位置P1～P4对应的位置。端子部31c是从本体部31a的上边向+Z方向延伸的片部。端子部31c具有比本体11的长边小很多的宽度，设置在位于P2位置正上方的本体部31a的上端。另外，在端子部31c的中央形成有圆形的开口31c0。
汇流排31与半导体模块10A～10D的各两个外部端子18(外部端子18A1、18A2、18B1、18B2、18C1、18C2、18D1和18D2)连接。汇流排31在半导体模块10A～10D上，使那些各两个外部端子18分别穿过接合部31b的八个孔部31b0，使各两个凸部18s的上表面与接合部31b抵接而支撑。在这种状态下，外部端子18通过例如由激光焊接实现的接合或者焊材等接合材料与接合部31b接合。由此，端子部31c与半导体模块10A～10D的外部端子18(作为漏极端子发挥作用)连接，作为共用端子发挥作用。
汇流排32与汇流排31相同地构成，具有本体部32a、接合部32b和端子部32c。本体部32a以X方向为长边立设于Z方向上。接合部32b使一边与本体部32a的下边连接，使另一边朝向+Y方向并从本体部32a弯曲。在接合部32b，八个孔部32b0作为连接外部端子17的连接点，两个一组形成于与位置P1～P4相对应的位置。端子部32c设置在位于P3位置正上方的本体部32a的上端。另外，在端子部32c的中央形成有圆形的开口32c0。
汇流排32使接合部32b朝向+Y侧，接近于汇流排31的+Y侧，使本体部32a的一面与汇流排31的本体部31a的一面相对地配置。在这里，在半导体装置100中，电流在汇流排31和32中相互反方向流动，即，相对于在汇流排31中从端子部31c朝向接合部31b而向下(-Z方向)流动，在汇流排32中从接合部32b朝向端子部32c而向上(+Z方向)流动，或者相对于在汇流排32中从端子部32c朝向接合部32b而向下(-Z方向)流动，在汇流排31中从接合部31b朝向端子部31c而向上(+Z方向)流动。据此，汇流排31和32的自感因互感而减少。
汇流排32与半导体模块10A～10D的各两个外部端子17(外部端子17A1、17A2、17B1、17B2、17C1、17C2、17D1和17D2)连接。汇流排32在半导体模块10A～10D上，使那些各两个外部端子17分别穿过接合部32b的八个孔部32b0，使各两个凸部17s的上表面与接合部32b抵接而支撑。在这种状态下，外部端子17通过例如由激光焊接实现的接合或者焊材等接合材料与接合部32b接合。由此，端子部32c与半导体模块10A～10D的外部端子17(作为源极端子发挥作用)连接，作为共用端子发挥作用。
汇流排33与汇流排31相同地构成，具有本体部33a、接合部33b和端子部33c。本体部33a以X方向为长边而立设于Z方向上。接合部33b使其一边与本体部33a的下边连接，使另一边朝向-Y方向并从本体部33a弯曲。在接合部33b，八个孔部33b0作为连接外部端子16的连接点，两个一组形成于与位置P1～P4相对应的位置。端子部33c设置在位于P4位置正上方的本体部33a的上端。另外，在端子部33c的中央形成有圆形的开口33c0。汇流排33除了端子部33c的位置不同之外，均与汇流排31同样地构成，使接合部33b朝向-Y侧并配置在汇流排32的+Y侧。
汇流排33与半导体模块10A～10D的各两个外部端子16连接。汇流排33在半导体模块10A～10D上，使那些各两个外部端子16分别穿过接合部33b的八个孔部33b0，使各两个凸部16s的上表面与接合部33b相抵接而支撑。在这种状态下，外部端子16通过例如由激光焊接与接合部33b接合。由此，端子部33c与半导体模块10A～10D的外部端子16(作为输出端子发挥作用)连接，作为共用端子发挥作用。
印刷电路板34包括以X方向为长边的绝缘板和电路层(均未图示)，所述电路层具有形成在该表面的布线图案。绝缘板可以采用例如由环氧树脂玻璃材料等构成的刚性基板或者由聚酰亚胺材料等构成的柔性基板。在绝缘板上形成有十六个孔部340。电路层使用例如铜、铝等导电金属，设置于绝缘板的表面。
印刷电路板34与半导体模块10A～10D的各四个外部端子19连接。印刷电路板34在半导体模块10A～10D上，使那些各四个外部端子19分别穿过十六个孔部340，与各两个凸部19s的上表面相抵接而支撑。在这种状态下，外部端子19通过例如焊料等接合材料与印刷电路板34接合。由此，能够经由印刷电路板34上的布线图案，从外部装置等将包括开关电压的控制信号输入到半导体模块10A～10D内的半导体元件13a和13b。
图5表示如上构成的半导体装置100的电路构成，特别是表示通过汇流排31～33实现的半导体模块10A～10D的并联电路的构成。汇流排31具有分别在端子部31c和接合部31b上的连接点之间寄生的电感L11～L14，所述接合部31b与分别配置在位置P1～P4上的半导体模块10A～10D的各两个外部端子18(18A1和18A2、18B1和18B2、18C1和18C2、和18D1和18D2)接合。此外，汇流排32具有分别在端子部32c和接合部32b上的连接点之间寄生的电感L21～L24，所述接合部32b与分别配置在位置P1～P4上的半导体模块10A～10D的各两个外部端子17(17A1和17A2、17B1和17B2、17C1和17C2、和17D1和17D2)接合。
通过分别使用电感L11～L14和L21～L24表示汇流排31和32，半导体装置100隔着半导体模块10A使电感L11与L21串联，隔着半导体模块10B使电感L12与L22串联，隔着半导体模块10C使电感L13与L23串联，隔着半导体模块10D使电感L14与L24串联，这些表示为在汇流排31的端子部31c与汇流排32的端子部32c之间并联的电路。
图6表示半导体装置100的制造方法的流程。
在步骤S1中，对于安装在半导体模块10A～10D的每个半导体元件13a和13b，测定相对于开关电压的阈值电压Vth。
作为示例，半导体元件13a和13b的阈值电压Vth如下测定。在半导体元件的漏极与源极之间施加例如20V的电压(即，漏极-源极间电压VDS)，使例如18mA的电流(即，漏极电流Id)流入。在这种状态下，在向栅极施加逐渐增大的电压(即，栅极电压)的同时，测定漏极侧的电位(即，漏极电压VD)。此时，由于与阈值电压Vth相等的栅极电压，漏极电压VD下降。通过检测在漏极电压VD下降时的栅极电压，可以获得半导体元件13a和13b的阈值电压Vth。
作为示例，安装于半导体模块10A～10D的半导体元件13a的阈值电压Vth可以分别获得3.51、3.30、2.96和2.89V。此外，半导体元件13b的阈值电压Vth可以分别获得2.89、2.96、3.30和3.51V。
在步骤S2中，测定汇流排32和31的电感。
图7A表示构成N线的汇流排32中的电感的测定位置。电感对用作共用端子的端子部32c和在配置有半导体模块10A～10D的位置P1～P4上连接半导体模块10A～10D的外部端子17(图中使用虚线表示)的接合部32b上的各两个连接点的每一个之间进行测定。通过对于与位置P1～P4相对应的各两个连接点进行测定的电感的平均，获得分别在端子部32c与连接有半导体模块10A～10D的外部端子17的接合部32b上的连接点之间寄生的电感L21～L24。
电感通过如下方式获得：例如在汇流排32的端子部32c与接合部32b上的连接点之间阶梯状地施加电压，与此同时，测定在端子部32c与接合部32b之间流动的电流的时间变化，对所获得的时间变化的值除以所施加电压的值。此外，通过由阻抗分析等实施的实际测定或者以电磁场模拟等进行计算而获得。
图7B表示构成N线的汇流排32中的电感L21～L24的测定结果的一例。另外，图中一并示出通过模拟获得的结果。关于电感L21～L24的测定结果(或者模拟的结果)，用涂黑色的符号(空心符号)表示对每一个与位置P1～P4相对应的接合部32b上的两个连接点所获得的电感的值，由这些的平均获得的电感的值用实线(虚线)表示。可见，电感L21～L24分别获得11.8、7.4、3.9和1.9nH，关系为L21＞L22＞L23＞L24，并且具有最大约13nH的电感差ΔL。
图8A表示构成P线的汇流排31中的电感的测定位置。电感对用作共用端子的端子部31c与在配置有半导体模块10A～10D的位置P1～P4上连接有半导体模块10A～10D的外部端子18(图中用虚线表示)的接合部31b上的各两个连接点的每一个之间进行测定。由对于与位置P1～P4相对应的各两个连接点进行测定的电感的平均，获得分别在端子部31c与连接有半导体模块10A～10D的外部端子18的接合部31b上的连接点之间寄生的电感L11～L14。
可以与之前同样地测定电感。
在图8B中示出构成P线的汇流排31中电感L11～L14的测定结果的一例。另外，图中一并示出通过模拟获得的结果。电感L11～L14的测定结果和模拟的结果与图7B表示的一样。可见，电感L11～L14呈L11＜L12＜L13＜L14的关系，并且具有最大约14nH的电感差ΔL。
在步骤S3中，组装配置在各位置P1～P4的半导体模块。在本实施方式中，根据汇流排32(N线)的电感L21～L24和半导体模块10A～10D的半导体元件13b的阈值电压Vth，选择将作为配置于与高电感相对应的位置P1～P4的半导体模块具有低阈值电压Vth的半导体元件组装到半导体模块10A～10D中的哪一个。同样，根据汇流排31(P线)的电感L11～L14和半导体模块10A～10D的半导体元件13a的阈值电压Vth，选择作为配置于与高电感相对应的位置P1～P4的半导体模块具有低阈值电压Vth的半导体元件组装到半导体模块10A～10D中的哪一个，并组装半导体模块10A～10D。
在步骤S4中，将作为各位置P1～P4用进行组装的半导体模块10A～10D并联到汇流排31～33。按照在步骤S3中确定的最佳配置，将半导体模块10A～10D分别配置在位置P1～P4，将外部端子18～16连接到汇流排31～33的接合部31b～33b上的连接点。
此外，在半导体模块10A～10D的外部端子19连接印刷电路板34，通过收纳箱(未图示)从上方覆盖半导体模块10A～10D、汇流排31～33和印刷电路板34而收纳到内部。由此，完成半导体装置100的制造。
图9A和图9B表示对于如上所述最佳配置有半导体模块10A～10D的半导体装置100的电流不平衡试验结果的一例。在电流不平衡试验中，通过图3所示的电路构成，在外部端子18和外部端子17之间连接直流电源，在外部端子18和外部端子16之间连接线圈，通过使半导体元件13b导通或关断的通常的斩波电路进行实施。在电流不平衡试验中，分别对关断(OFF)和导通(ON)测定半导体模块10A～10D的每个漏极电流Id、栅极-源极间电压Vgsp、和漏极-源极间电压Vdsp(仅关断)的瞬态特性。在图9A的表中汇总了在位置P1～P4分别配置的半导体模块10A～10D的漏极电流Id的最大值、栅极-源极间电压Vgsp的最大值和漏极-源极间电压Vdsp的最大值(仅关断)。在图9B中示出相对于导通的在位置P1～P4分别配置的半导体模块10A～10D的漏极电流Id和漏极-源极间电压Vdsp的瞬态特性。
由图9B可知，通过时刻200纳秒中的导通(意味着导通信号的开关电压的输入)，半导体模块10A～10D的漏极-源极间电压Vdsp(P1～P4)分别从导通电压值起单调递减，经过时刻2000纳秒后变得几乎为零。与此相反，半导体模块10A～10D的漏极电流Id(P1～P4)通过导通，与从汇流排32的共用端子到半导体模块10A～10D的电流通路的各电感对应地急剧上升，伴随着过冲，之后重复微小的振动，分别饱和到由模块的导通电阻确定的不同的电流量。在这里，伴随着过冲的最大漏极电流(也称为最大峰值电流)的值相对于分别配置在位置P1～P4的半导体模块10A～10D，为84A、112A、94A和128A，这些瞬态下的漏极电流的偏差是44A。
图10A和图10B表示作为比较例的相对于未最佳配置有半导体模块10A～10D的半导体装置100的电流不平衡试验的结果的一例。在该比较例中，根据汇流排32(N线)的电感L21～L24和半导体模块10A～10D的半导体元件13b的阈值电压Vth，分别选择相对于高电感具有高阈值电压Vth的半导体模块10D～10A，采用使电流不平衡为最大的配置。在图10A的表中汇总了分别配置于位置P1～P4的半导体模块10D～10A的漏极电流Id的最大值、栅极-源极间电压Vgsp的最大值和漏极-源极间电压Vdsp的最大值(仅关断)。在图10B中示出相对于导通的、分别配置于位置P1～P4的半导体模块10D～10A的漏极电流Id和漏极-源极间电压Vdsp的瞬态特性。
由图10B可知，通过在时刻200纳秒内的导通(意味着导通信号的开关电压的输入)，半导体模块10D～10A的漏极-源极间电压Vdsp(P1～P4)从各个通态电压值起单调递减，经过时刻2000纳秒后几乎变为零。与此相反，半导体模块10D～10A的漏极电流Id(P1～P4)，通过导通，与汇流排的电感对应地急剧上升，伴随着过冲，之后重复微小的振动，分别饱和到以模块的导通电阻确定的不同的电流量。在这里，伴随过冲的最大漏极电流(即，最大峰值电流)的值对于分别配置在位置P1～P4的半导体模块10D～10A为61A、93A、125A和149A，这些瞬态状态下的漏极电流的偏差是88A。
另外，关于半导体元件13a，通过对从汇流排31(P线)的共用端子到半导体模块10A～10D的电流通路的各个电感进行最佳配置，这样电流的偏差成为与上述相同的结果。
因此，根据汇流排的电感和半导体模块内的半导体元件的阈值电压对半导体模块的配置进行优化，以使得阈值电压比第一半导体模块内的半导体元件的阈值电压低的第二半导体模块内的半导体元件连接到与端子部之间的电感比汇流排内的第一半导体模块的连接点大的连接点上，这样组装有阈值电压较低的半导体元件的第二半导体模块比相对于共用开关电压的输入而组装有阈值电压较高的半导体元件的第一半导体模块更快速地导通，但是通过汇流排的高电感来抑制漏极电流的上升，第一半导体模块晚于第二半导体模块导通，但是通过汇流排的较低电感促进漏极电流的上升，因此可以抑制导通时的最大峰值电流的偏差，即能够将电流不平衡抑制到最小限度。
另外，即使在导通时，半导体模块的漏极电流呈现伴随下冲的最小值的偏差，即电流不平衡，但根据本实施方式的最佳配置，相对于图10A所示的比较例而言，漏极电流的偏差为57A，与此相对，相对于图9A所示的最佳配置而言，漏极电流的偏差为46A，可以将电流不平衡控制在最小限度。
另外，在本实施方式中，根据汇流排31(P线)和汇流排32(N线)的电感L11～14和L21～L24决定了半导体模块10A～10D的最佳配置。此外，考虑到每个半导体模块10A～10D的内部电感L1～L4(从外部端子18到半导体元件13a的电感(未图示))和L5～L8(从外部端子17到半导体元件13b的电感(未图示))，电感的合计例如在汇流排31(P线)中，可以根据L11+L1～L14+L4确定最佳配置，而在汇流排32(N线)中，可以根据L21+L5～L24+L8确定最佳配置。据此，可以进一步抑制电流不平衡。
图11表示相对于汇流排的电感，半导体元件的阈值电压与对具有该阈值电压的半导体模块进行通电的漏极电流的最大值(即，最大峰值电流)之间的关系。这种关系可以通过如下方式获得：在与位置P1～P4相对应的汇流排31(P线)的接合部31b上的连接点(分别与电感2、4、7.5和12nH相对应)上连接具有阈值电压的半导体模块10A～10D内的半导体元件(阈值电压分别为3.51、3.30、2.96和2.98V)并进行电流不平衡试验。最大峰值电流对于任何电感均呈现出相对于阈值电压线性减少的态势。在这里发现，为了使最大峰值电流统一为100A，只要对位置P1(与电感2nH相对应)选择具有阈值电压3.7V的半导体元件、对位置P2(与电感4nH相对应)选择具有阈值电压3.4V的半导体元件、对位置P3(与电感7.5nH相对应)选择具有阈值电压3.1V的半导体元件、对位置P4(与电感12nH相对应)选择具有阈值电压2.5V的半导体元件即可。但是，需要半导体模块的阈值电压的偏差为1.7V。
图12表示并联的半导体模块的阈值电压的偏差与汇流排的电感的偏差之间的关系。这种关系可以通过图11所示的关于汇流排的电感的半导体模块的阈值电压与最大峰值电流之间的关系而获得。例如，对于汇流排32的电感的偏差10nH，通过使最大峰值电流统一为100A所需的半导体模块的阈值电压的偏差为1.7V，可以获得通过原点的一次曲线。
在增加并联的半导体模块时，由于连接半导体模块的连接点在汇流排的宽范围内离散而电感偏差变大，因此为了抑制电流不平衡，需要半导体模块的阈值电压的偏差大，即需要具有差异较大的阈值电压的多个半导体元件。在本实施方式的半导体装置100中，向具有电感偏差为10nH的汇流排31并联四个半导体模块10A～10D。从图12可以发现，抑制电流不平衡所需的半导体模块10A～10D的半导体元件13a的阈值电压的偏差为1.8V。从这种关系可知，当可以制造出具有阈值电压为1.5～6.5V的半导体元件时，使用汇流排31最多可以并联九个半导体模块。
另外，在本实施方式中，在半导体模块内具有上臂和下臂(2in1)，但即使只有一个臂(1in1)，相对于汇流排31(P线)的各个半导体模块的电感的值，也可以选择组装于半导体模块的半导体元件的阈值电压，作为最佳配置进行组装。
图13表示变形例的半导体装置110的电路构成。半导体装置110除了具有两个半导体模块10A和10B，在这些模块之间连接有负载W以外，与前述半导体装置100相同地构成。因此，对于与半导体装置100相同或者对应的构成省略其详细说明。
半导体装置110具有半导体模块10A和10B、汇流排35和36、布线37和印刷电路板(未图示)。在一例中，半导体装置110，作为在驱动电动机的逆变装置中的与电动机的一相(例如，W相)相对应的变频器使用。
另外，半导体装置110安装于外部装置等(未图示)来使用，根据开关电压等来自外部装置等的控制信号进行动作。在半导体装置110中，将相对于分别配置有半导体模块10A和10B的汇流排35和36的位置作为位置P1和P2。
半导体模块10A和10B与前述的那些具有相同的构成。半导体模块10A和10B分别具有固有的阈值电压，接受阈值电压以上的开关电压而导通，或者接受小于阈值电压的开关电压而关断。半导体模块10A和10B分别配置于位置P1和P2上，通过后述的汇流排35和36并联。
汇流排35和36与前述汇流排31和32具有相同的构成，相对于各个共用端子35c和36c，并联半导体模块10A和10B。汇流排35连接到半导体模块10A和10B的各两个外部端子18。汇流排36连接到半导体模块10A和10B的各两个外部端子17。汇流排35和36互相与本体部相对并靠近，从而互感。
另外，在汇流排35中，在端子部35c与接合有半导体模块10A和10B的各个外部端子18的接合部上的连接点之间分别寄生电感L11和L12。此外，在汇流排36中，在端子部36c与接合有半导体模块10A和10B的各个外部端子17的接合部上的连接点之间分别寄生电感L21和L22。
布线37是在半导体模块10A和10B之间连接负载W的导体，将半导体模块10A和10B的各两个外部端子16分别连接到负载W的一端和另一端。
印刷电路板(未图示)是连接到半导体模块10A和10B，并向半导体模块10A和10B输入来自外部装置等的控制信号的基板。印刷电路板(未图示)连接到半导体模块10A和10B的各四个外部端子19。在这里，半导体模块10A中所含的半导体元件13a和13b的栅极与外部端子19中所含的外部端子19a和19b连接，半导体模块10B中所含的半导体元件13a和13b的栅极与外部端子19中所含的外部端子19c和19d连接。
半导体装置110从外部装置等(未图示)接收控制信号，将包括在其中的开关电压通过外部端子19a～19d分别输入到包括半导体模块10A和10B的半导体元件13a和13b的栅极。由此，半导体模块10A的半导体元件13a和半导体模块10B的半导体元件13b被导通，沿着第一电流通路，即通过汇流排35的电感L11和汇流排36的电感L22向负载W通上右向电流。此外，半导体模块10B的半导体元件13a和半导体模块10A的半导体元件13b被导通，沿着第二电流通路，即通过汇流排35的电感L12和汇流排36的电感L21向负载W通上左向电流。
在上述构成的半导体装置110中，汇流排35的电感L11和汇流排36的电感L22的和比汇流排35的电感12和汇流排36的电感L21的和小。在这种情况下，选择半导体模块10A的半导体元件13a的阈值电压比半导体模块10B的半导体元件13a的阈值电压高且半导体模块10A的半导体元件13b的阈值电压比半导体模块10B的半导体元件13b的阈值电压低的两个半导体模块10A和10B，并联于汇流排35和36之间。
半导体装置110可以按照图6所示的制造方法的流程进行制造。
在步骤S1中，对于每个安装于半导体模块10A和10B的半导体元件13a和13b测定相对于开关电压的阈值电压Vth。阈值电压的具体测定方法如上所述。
在步骤S2中，测定汇流排35和36的电感。电感的具体测定方法如上所述。
在步骤S3中，组装配置于各位置P1及P2的半导体模块。在本变形例中，根据汇流排35的电感L11和L12、汇流排36的电感L21和L22以及半导体模块10A和10B所具有的半导体元件13a和13b的阈值电压Vth，为了使具有低阈值电压的半导体元件配置于具有高电感的电流通路上，选择将具有恰当的阈值电压的半导体元件组装到半导体模块10A和10B中的哪一个，组装半导体模块10A和10B。
在本变形例中，第一电流通路的电感由汇流排35的电感L11和汇流排36的电感L22的和L11+L22赋予，第二电流通路的电感由汇流排35的电感L12和汇流排36的电感L21的和L12+L21赋予，如上所述，L11+L22＜L12+L21。因此，在位置P1配置半导体模块10A时，在组装半导体模块10A的同时，作为在位置P2配置的半导体模块10B，组装包括半导体元件13a和半导体元件13b的半导体模块，所述半导体元件13a具有比半导体模块10A的半导体元件13a的阈值电压低的阈值电压，所述半导体元件13b具有比半导体模块10A的半导体元件13b的阈值电压高的阈值电压。
在步骤S4中，将作为各位置P1和P2用进行组装的半导体模块10A和10B并联到汇流排31和32。在步骤S3中，按照已经确定的最佳配置将半导体模块10A和10B分别配置在每个位置P1和P2，将外部端子18和17连接到汇流排35和36的每个接合部上的连接点。
此外，经由布线37将负载W连接到半导体模块10A和10B的外部端子16之间，将半导体模块10A和10B的外部端子19连接到印刷电路板(未图示)，通过收纳箱(未图示)从上方覆盖半导体模块10A和10B、汇流排35和36以及印刷电路板(未图示)并收纳到内部。由此，完成半导体装置110的制造。
据此，位于第一电流通路上的阈值电压较高的半导体模块10A的半导体元件13a和半导体模块10B的半导体元件13b与相对于共用的开关电压的输入位于第二电流通路上的阈值电压较低的半导体模块10B的半导体元件13a和半导体模块10A的半导体元件13b相比导通较晚，但由于第一电流通路的电感L11+L22较低，因此可以促进导通电流的上升。此外，位于第二电流通路上的阈值电压较低的半导体模块10B的半导体元件13a和半导体模块10A的半导体元件13b与相对于共用的开关电压的输入位于第一电流通路上的阈值电压较高的半导体模块10A的半导体元件13a和半导体模块10B的半导体元件13b相比导通较快，但由于第二电流通路的电感L12+L21较高，因此可以抑制导通电流的上升。据此，可以将导通时的最大峰值电流的偏差抑制到最小限度，即将电流不平衡抑制到最小限度。
在本实施方式的半导体装置100和变形例的半导体装置110中，在半导体模块10A～10D中各包括两个半导体元件13a和13b，但例如也可以使多个半导体元件13a串联和/或者并联在外部端子18和16之间，还可以使多个半导体元件13b串联和/或者并联在外部端子16和17之间。在这种情况下，串联和/或者并联的多个半导体元件的阈值电压可以通过各个元件的阈值电压的平均或者最高的阈值电压被表征。
以上，使用实施方式对本发明进行了说明，但本发明的技术范围并不限于上述实施方式所述的范围。本领域的技术人员会明白可以对上述实施方式实施进行各种变更或者改进。根据权利要求书的记载可知，对上述实施方式进行的各种变更或者改进的方式显然也包含在本发明的技术方案内。
需要注意的是，在权利要求书、说明书和附图中所示的装置、系统、程序和方法中的动作、顺序、步骤和阶段等各种处理的执行顺序并没有特别地明示为“在…之前”“事先”等，只要不是后续处理中需要使用之前处理的结果，就可以按任意顺序实现。为了方便起见，对权利要求书、说明书和附图中的动作流程使用“首先”“然后”等进行了说明，但并不意味着必须按照这个顺序实施。

Claims (17)

1.一种半导体装置，其特征在于，具备：
第一半导体模块；
第二半导体模块，其内置有第二半导体元件，所述第二半导体元件的开关电压的阈值比所述第一半导体模块的第一半导体元件的开关电压的阈值低；以及
汇流排，将所述第一半导体模块和所述第二半导体模块的各个外部端子相对于共用端子进行并联，
其中，所述第二半导体模块在所述汇流排上的连接点至所述共用端子的电流通路的电感大于所述第一半导体模块在所述汇流排上的连接点至所述共用端子的电流通路的电感。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第二半导体模块在所述汇流排上的连接点到所述共用端子的电感与该连接点到所述第二半导体模块内部的第二半导体元件的电流通路的电感之和比所述汇流排上所述第一半导体模块的连接点到所述共用端子的电感与该连接点到所述第一半导体模块内部的第一半导体元件的电流通路的电感之和大。
3.根据权利要求1所述的半导体装置，其特征在于，
所述第一半导体模块具有并联到所述汇流排上的连接点的多个第一半导体元件，
所述第二半导体模块具有并联到所述汇流排上的连接点的多个第二半导体元件，
所述多个第二半导体元件的开关电压的阈值的平均值或者最大值比所述多个第一半导体元件的开关电压的阈值的平均值或者最大值低。
4.根据权利要求1所述的半导体装置，其特征在于，
内置于所述第一半导体模块中的第一半导体元件的开关电压的阈值与内置于所述第二半导体模块中的第二半导体元件的开关电压的阈值之差取决于从所述汇流排的共用端子到各半导体模块的连接点为止的电流通路的各电感之差。
5.根据权利要求4所述的半导体装置，其特征在于，
当内置于所述第一半导体模块中的第一半导体元件的开关电压的阈值与内置于所述第二半导体模块中的第二半导体元件的开关电压的阈值之差为1.8V时，从所述汇流排的共用端子到各半导体模块的连接点为止的电流通路的各电感之差为10nH。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，
还具有将所述第一半导体模块和所述第二半导体模块的各个其他外部端子相对于其他共用端子进行并联的其他汇流排，
所述汇流排和所述其他汇流排配置成使电流朝相反方向流通的部分彼此对置。
7.一种权利要求1所述的半导体装置的制造方法，其特征在于，包括：
测定内置在多个半导体模块中的各个半导体元件的开关电压的阈值的步骤；
在多个半导体元件中，选择要内置于所述第一半导体模块中的第一半导体元件，选择开关电压的阈值比要内置于所述第一半导体模块中的第一半导体元件低的第二半导体元件用以内置于所述第二半导体模块内的步骤；
将所述第一半导体模块连接到所述汇流排上的连接点上的步骤；以及
将所述第二半导体模块连接到所述汇流排上的连接点上的步骤，以使该连接点至所述共用端子为止的电感比所述第一半导体模块在所述汇流排上的连接点至所述共用端子为止的电感大。
8.权利要求7所述的半导体装置的制造方法，其特征在于，还包括：
组装所述第一半导体模块和所述第二半导体模块的步骤；
测定从所述汇流排的共用端子到各个半导体模块的连接点为止的电感的步骤；以及
根据从所述汇流排的共用端子到各个半导体模块的连接点为止的各电感之差，确定所述半导体元件的开关电压的阈值能够容许的差的步骤。
9.一种半导体装置，其特征在于，具备：
第一半导体模块和第二半导体模块，分别具有连接到第一外部端子与第二外部端子之间的第一半导体元件和连接到所述第二外部端子与第三外部端子之间的第二半导体元件；
第一汇流排，将所述第一半导体模块的所述第一外部端子与所述第二半导体模块的所述第一外部端子相对于第一共用端子进行并联；
第二汇流排，将所述第一半导体模块的所述第二外部端子与所述第二半导体模块的所述第二外部端子相对于第二共用端子进行并联；以及
第三汇流排，将所述第一半导体模块的所述第三外部端子与所述第二半导体模块的所述第三外部端子相对于第三共用端子进行并联，
其中，所述第一半导体模块的所述第一半导体元件的开关电压的阈值比所述第二半导体模块的所述第一半导体元件的开关电压的阈值高；
所述第一半导体模块的所述第二半导体元件的开关电压的阈值比所述第二半导体模块的所述第二半导体元件的开关电压的阈值低；
从所述第一共用端子到所述第一半导体模块内的所述第一半导体元件的电流通路的电感比从所述第一共用端子到所述第二半导体模块内的所述第一半导体元件的电流通路的电感低，
从所述第三共用端子到所述第一半导体模块的所述第二半导体元件的电流通路的电感比从所述第三共用端子到所述第二半导体模块的所述第二半导体元件的电流通路的电感高。
10.根据权利要求9所述的半导体装置，其特征在于，
内置于所述第一半导体模块中的第一半导体元件的开关电压的阈值与内置于所述第二半导体模块中的第一半导体元件的开关电压的阈值的差取决于从所述第一共用端子到各个第一半导体元件的电流通路的电感的差，
内置于所述第一半导体模块中的第二半导体元件的开关电压的阈值与内置于所述第二半导体模块中的第二半导体元件的开关电压的阈值的差取决于从所述第三共用端子到各个第二半导体元件的电流通路的电感的差。
11.根据权利要求10所述的半导体装置，其特征在于，
当内置于所述第一半导体模块中的第一半导体元件的开关电压的阈值与内置于所述第二半导体模块中的第一半导体元件的开关电压的阈值的差为1.8V时，从所述第一共用端子到各个第一半导体元件的电流通路的电感的差为10nH，
当内置于所述第一半导体模块中的第二半导体元件的开关电压的阈值与内置于所述第二半导体模块中的第二半导体元件的开关电压的阈值的差为1.8V时，从所述第三共用端子到各个第二半导体元件的电流通路的电感的差为10nH。
12.根据权利要求9所述的半导体装置，其特征在于，
所述第一汇流排和所述第三汇流排配置成使电流朝相反方向流通的部分彼此对置。
13.根据权利要求9～12中任一项所述的半导体装置，其特征在于，
所述第一半导体模块和所述第二半导体模块分别具有多个所述第一半导体元件和所述第二半导体元件，
所述第一半导体模块的多个所述第一半导体元件的开关电压的阈值比所述第二半导体模块的多个所述第一半导体元件的开关电压的阈值高，
所述第一半导体模块的多个所述第二半导体元件的开关电压的阈值比所述第二半导体模块的多个所述第二半导体元件的开关电压的阈值低。
14.一种权利要求9所述的半导体装置的制造方法，其特征在于，包括：
测定内置于多个半导体模块内的每个半导体元件的开关电压的阈值的步骤；
在多个半导体元件中，选择要内置于所述第一半导体模块中的第一半导体元件和要内置于所述第一半导体模块中的第二半导体元件，选择开关电压的阈值比要内置于所述第一半导体模块中的所述第一半导体元件低的第一半导体元件用以内置于所述第二半导体模块内，选择开关电压的阈值比内置于所述第一半导体模块中的所述第二半导体元件高的第二半导体元件用以内置于所述第二半导体模块内的步骤；
将所述第一半导体模块的所述第一外部端子连接到所述第一汇流排，且将所述第一半导体模块的所述第三外部端子连接到所述第三汇流排的步骤；以及
将所述第二半导体模块的所述第一外部端子连接到所述第一汇流排，且将所述第二半导体模块的所述第三外部端子连接到所述第三汇流排的步骤，
其中，使从所述第一共用端子到所述第一半导体模块内的所述第一半导体元件的电流通路的电感比从所述第一共用端子到所述第二半导体模块内的所述第二半导体元件的电流通路的电感低，
使从所述第三共用端子到所述第一半导体模块的所述第二半导体元件的电流通路的电感比从所述第三共用端子到所述第二半导体模块的所述第二半导体元件的电流通路的电感高。
15.根据权利要求14所述的半导体装置的制造方法，其特征在于，还包括：
组装所述第一半导体模块和所述第二半导体模块的步骤；
测定从所述第一汇流排和所述第三汇流排的共用端子到各个半导体模块的连接点的电感的步骤；
根据从所述第一汇流排的共用端子到各个半导体模块的连接点的电感之差，确定内置于各个半导体模块中的所述第一半导体元件和所述第二半导体元件的开关电压的阈值的差的步骤；以及
确定从所述第三汇流排的共用端子到各个半导体模块的连接点的电感之差以及内置于各个半导体模块中的所述第一半导体元件和所述第二半导体元件的开关电压的阈值之差的步骤。
16.一种半导体装置，其特征在于，具备：
第一半导体模块和第二半导体模块，分别具有连接到第一外部端子与第二外部端子之间的第一半导体元件和连接到所述第二外部端子与第三外部端子之间的第二半导体元件；
第一汇流排，使所述第一半导体模块的所述第一外部端子与所述第二半导体模块的所述第一外部端子相对于第一共用端子进行并联；以及
第二汇流排，使所述第一半导体模块的所述第三外部端子与所述第二半导体模块的所述第三外部端子相对于第二共用端子进行并联，
其中，所述第一半导体模块的所述第一半导体元件的开关电压的阈值比所述第二半导体模块的所述第一半导体元件的开关电压的阈值高，
所述第一半导体模块的所述第二半导体元件的开关电压的阈值比所述第二半导体模块的所述第二半导体元件的开关电压的阈值低，
从所述第一共用端子经由所述第一半导体模块内的所述第一半导体元件和所述第二半导体模块内的所述第二半导体元件而到达所述第二共用端子的电流通路的电感比从所述第一共用端子经由所述第二半导体模块内的所述第一半导体元件和所述第一半导体模块内的所述第二半导体元件而到达所述第二共用端子的电流通路的电感小。
17.一种权利要求16所述的半导体装置的制造方法，其特征在于，包括：
测定多个半导体模块各自所具有的所述第一半导体元件和所述第二半导体元件的开关电压的阈值的步骤；
在所述多个半导体模块中，选择所述第一半导体模块和所述第二半导体模块的步骤，所述第二半导体模块的所述第一半导体元件的开关电压的阈值比所述第一半导体模块的所述第一半导体元件的开关电压的阈值低，所述第二半导体模块的所述第二半导体元件的开关电压的阈值比所述第一半导体模块的所述第一半导体元件的开关电压的阈值高；
将所述第一半导体模块的所述第一外部端子连接到所述第一汇流排，且将所述第一半导体模块的所述第三外部端子连接到所述第二汇流排的步骤；以及
将所述第二半导体模块的所述第一外部端子连接到所述第一汇流排，且将所述第二半导体模块的所述第三外部端子连接到所述第二汇流排的步骤，
其中，使从所述第一共用端子经由所述第一半导体模块内的所述第一半导体元件和所述第二半导体模块内的所述第二半导体元件而到达所述第二共用端子的电流通路的电感比从所述第一共用端子经由所述第二半导体模块内的所述第一半导体元件和所述第一半导体模块内的所述第二半导体元件而到达所述第二共用端子的电流通路的电感小。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6501360B2 (ja) * 2014-08-22 2019-04-17 日本電産株式会社 モジュール、そのモジュールを用いた電力変換装置及びモータ
JP2018074088A (ja) * 2016-11-02 2018-05-10 富士電機株式会社 半導体装置
JP6390807B1 (ja) * 2018-03-02 2018-09-19 富士電機株式会社 電力変換装置
JP7106981B2 (ja) * 2018-05-18 2022-07-27 富士電機株式会社 逆導通型半導体装置
JP7215265B2 (ja) * 2019-03-19 2023-01-31 富士電機株式会社 半導体ユニット、半導体モジュール及び半導体装置
JP6562173B1 (ja) * 2019-03-27 2019-08-21 富士電機株式会社 半導体モジュールの製造方法
JP6750721B1 (ja) 2019-11-06 2020-09-02 富士電機株式会社 半導体装置及び半導体装置の製造方法
US11742332B2 (en) 2019-12-06 2023-08-29 Wolfspeed, Inc. Methods and systems for matching both dynamic and static parameters in dies, discretes, and/or modules, and methods and systems based on the same
JP7447480B2 (ja) 2019-12-23 2024-03-12 富士電機株式会社 電子回路、半導体モジュール及び半導体装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070109040A1 (en) * 2005-02-17 2007-05-17 Samsung Electronics Co., Ltd. Stacked CMOS current mirror using MOSFETs having different threshold voltages
US20070119820A1 (en) * 2003-11-11 2007-05-31 Oliver Schilling Power Module
CN101263547A (zh) * 2005-06-24 2008-09-10 国际整流器公司 具有低电感的半导体半桥模块
US20090290398A1 (en) * 2008-05-20 2009-11-26 Kabushiki Kaisha Toyota Jidoshokki Power converter
CN102067309A (zh) * 2008-07-10 2011-05-18 三菱电机株式会社 电力用半导体模块
CN102835013A (zh) * 2010-04-01 2012-12-19 日立汽车系统株式会社 电力转换装置
US20120320645A1 (en) * 2010-03-23 2012-12-20 Hitachi Automotive Systems, Ltd. Power Converter
US20140355219A1 (en) * 2013-06-04 2014-12-04 Fuji Electric Co., Ltd. Semiconductor device
CN104620487A (zh) * 2012-09-14 2015-05-13 日立汽车系统株式会社 电力转换装置
CN105103289A (zh) * 2013-05-16 2015-11-25 富士电机株式会社 半导体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3421544B2 (ja) * 1997-07-14 2003-06-30 株式会社東芝 半導体モジュール
JP3508670B2 (ja) * 1999-02-05 2004-03-22 株式会社豊田自動織機 半導体モジュール
JP2001274322A (ja) * 2000-03-27 2001-10-05 Mitsubishi Electric Corp パワー半導体モジュール
JP2003060157A (ja) * 2001-08-08 2003-02-28 Mitsubishi Electric Corp パワーモジュール
JP3701228B2 (ja) 2001-11-01 2005-09-28 三菱電機株式会社 半導体装置
EP2135282A1 (en) * 2007-10-30 2009-12-23 Agere Systems, Inc. Electrostatic discharge protection circuit
TWI453567B (zh) * 2009-06-26 2014-09-21 Univ Michigan 微微功率參考電壓產生器
JP5939055B2 (ja) * 2012-06-28 2016-06-22 住友電気工業株式会社 半導体装置及び半導体装置の製造方法
WO2014170957A1 (ja) 2013-04-16 2014-10-23 三菱電機株式会社 バスバー
JP2015099843A (ja) * 2013-11-19 2015-05-28 パナソニックＩｐマネジメント株式会社 半導体装置
WO2015121900A1 (ja) * 2014-02-11 2015-08-20 三菱電機株式会社 電力用半導体モジュール
GB2534348A (en) * 2014-11-21 2016-07-27 Reinhausen Maschf Scheubeck Active Snubber

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070119820A1 (en) * 2003-11-11 2007-05-31 Oliver Schilling Power Module
US20070109040A1 (en) * 2005-02-17 2007-05-17 Samsung Electronics Co., Ltd. Stacked CMOS current mirror using MOSFETs having different threshold voltages
CN101263547A (zh) * 2005-06-24 2008-09-10 国际整流器公司 具有低电感的半导体半桥模块
US20090290398A1 (en) * 2008-05-20 2009-11-26 Kabushiki Kaisha Toyota Jidoshokki Power converter
CN102067309A (zh) * 2008-07-10 2011-05-18 三菱电机株式会社 电力用半导体模块
US20120320645A1 (en) * 2010-03-23 2012-12-20 Hitachi Automotive Systems, Ltd. Power Converter
CN102835013A (zh) * 2010-04-01 2012-12-19 日立汽车系统株式会社 电力转换装置
CN104620487A (zh) * 2012-09-14 2015-05-13 日立汽车系统株式会社 电力转换装置
CN105103289A (zh) * 2013-05-16 2015-11-25 富士电机株式会社 半导体装置
US20140355219A1 (en) * 2013-06-04 2014-12-04 Fuji Electric Co., Ltd. Semiconductor device

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