CN105103289A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN105103289A
CN105103289A CN201480020406.4A CN201480020406A CN105103289A CN 105103289 A CN105103289 A CN 105103289A CN 201480020406 A CN201480020406 A CN 201480020406A CN 105103289 A CN105103289 A CN 105103289A
Authority
CN
China
Prior art keywords
conductive pole
semiconductor chip
electrically connected
metal layer
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480020406.4A
Other languages
English (en)
Other versions
CN105103289B (zh
Inventor
堀尾真史
仲村秀世
仲野逸人
池田良成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN105103289A publication Critical patent/CN105103289A/zh
Application granted granted Critical
Publication of CN105103289B publication Critical patent/CN105103289B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Inverter Devices (AREA)

Abstract

提供一种在半导体芯片的栅电极与源电极之间连接电路阻抗降低元件，从而具有电流旁路效果的半导体装置。具备：绝缘基板(3)，具有绝缘板和电路板；半导体芯片(4)，在正面具有栅电极和源电极；印刷基板(5)，具有第一金属层和第二金属层，并且与上述绝缘基板(3)对置；第一导电柱(8)，电连接且机械连接到上述栅电极和第一金属层；第二导电柱(9)，电连接且机械连接到上述源电极和第二金属层；以及电路阻抗降低元件(10)，通过所述第一导电柱(8)和第二导电柱(9)而电连接在所述栅电极与所述源电极之间。

Description

半导体装置
技术领域
本发明涉及功率器件、高频用开关IC等半导体装置，特别是涉及搭载了功率半导体元件的半导体装置。
背景技术
在逆变装置、无停电电源装置、工作机器、工业用机器人等中，作为其主体装置独立地使用了半导体装置(功率半导体模块)。
作为以往的半导体装置，提出有例如图17中示出的半导体装置。
对于这种以往的半导体装置而言，例如列举出2合1的功率半导体模块100为例。
对该功率半导体模块100而言，利用焊料103使绝缘基板102接合在用于放热的基板101上。绝缘基板102由绝缘板102a、在绝缘板102a的正面固定的电路板102b以及在绝缘板102a的背面固定的金属板102c构成。
在绝缘基板102的电路板102b上，通过焊料105固定有半导体芯片(功率半导体元件)104。
而且，基板101、绝缘基板102和半导体芯片104被配置在下端敞开的箱状树脂壳体106内。在该树脂壳体106内注入有密封树脂。在此，107是焊接到电路板102b的外部端子，108是将半导体芯片104彼此、半导体芯片104与电路板102b之间进行连接的键合线。
作为其他的以往示例，提出有在具有金属层的印刷基板固定多个导电柱，将该导电柱固定到绝缘基板上的半导体芯片和/或电路板而成的半导体装置(专利文献1和2)。
另外，提出有一种通过在开关元件的栅极-发射极之间增设电容器，以使开关元件不进行不期望地导通的半导体装置(专利文献3)。
现有技术文献
专利文献
专利文献1：日本特开2009-64852号公报
专利文献2：日本特开2004-228403号公报
专利文献3：日本特开2000-243905号公报
发明内容
技术问题
但是，图17所记载的半导体装置100使用了键合线108，因此难以降低半导体装置的内部布线的电感。因此，难以进行半导体装置100内部的半导体芯片104的高速开关。另外，必须将与键合线连接的引绕布线的电路板102b配置在绝缘基板102上，因此难以使半导体装置小型化。
另外，在专利文献1和2所记载的半导体装置中，键合线较短并且使用了截面积大的导电柱，因此可以降低内部布线的电感。而且，能够形成绝缘基板和印刷基板的多层电路，因此也可以实现半导体装置的小型化。但是，没有充分发挥以SiC等为代表的高速开关元件的能力。
而且，在专利文献3所记载的半导体装置中，其内部的开关元件与电路板之间通过键合线连接。因此，半导体装置的内部布线的电感变大，因电容器产生的电流旁路效果变小，因此无法有效地进行抑制不期望的导通。
本发明是针对上述课题而做出的，其目的在于提供一种能够良好地发挥因电路阻抗降低元件产生的电流旁路效果的半导体装置。
技术方案
为了实现上述目的，本发明的半导体装置的第一形态具备：绝缘基板，具有绝缘板和电路板；半导体芯片，在正面具有栅电极和源电极，背面固定于电路板；印刷基板，具有第一金属层和第二金属层，并且与绝缘基板对置；第一导电柱，两端电连接且机械连接到栅电极和第一金属层；第二导电柱，两端电连接且机械连接到源电极和第二金属层；以及电路阻抗降低元件，通过第一导电柱和第二导电柱而电连接在栅电极与源电极的之间。
另外，本发明的半导体装置的第二形态具备：绝缘基板，具有绝缘板和电路板，半导体芯片，在正面具有栅电极和源电极，背面固定于电路板；印刷基板，具有第一金属层和第二金属层，并与绝缘基板对置；第一导电柱，两端电连接且机械连接到栅电极和第一金属层；第二导电柱，两端电连接且机械连接到源电极和上述第二金属层；以及元件连接端子，用于通过第一导电柱和第二导电柱，而将电路阻抗降低元件连接在栅电极与源电极之间。
有益效果
根据本发明，通过用导电柱和印刷基板对在半导体芯片进行的栅极布线和源极布线进行布线，能够在不增大尺寸的情况下降低内部布线的电感。并且，经由导电柱而在半导体芯片的栅电极与源电极之间电连接电路阻抗降低元件，因此能够有效地发挥电路阻抗降低元件的电流旁路效果。因此能够抑制半导体芯片的栅电极电压的振荡，并且可靠地抑制半导体芯片不期望地导通。
附图说明
图1是示出本发明的半导体装置的第一实施方式的主要部分的剖视图。
图2是示出第一实施方式的等效电路的电路图。
图3是示出第二实施方式的等效电路的电路图。
图4是示出本发明的半导体装置的第三实施方式的立体图。
图5是图4的半导体装置的纵剖视图。
图6是示出图5的绝缘基板的图，(a)是俯视图，(b)是侧视图，(c)是仰视图。
图7是示出图5的印刷基板的图，(a)是主视图，(b)是后视图。
图8是示出图5的半导体装置的等效电路的电路图。
图9是示出在绝缘基板上安装了印刷基板的状态的立体图。
图10是第三实施方式中的工作时的电压-电流波形图。
图11是示出绝缘基板的变形例的图，(a)是俯视图，(b)是侧视图，(c)是仰视图。
图12是示出第四的实施方式中的印刷基板的图，(a)是主视图，(b)是后视图。
图13是示出第四的实施方式中的电容器电容与反向恢复损耗的关系的图。
图14是示出本发明的半导体装置的第五实施方式的主要部分的剖视图。
图15是示出本发明的半导体装置的第六实施方式的主要部分的剖视图。
图16是示出本发明的半导体装置的第七实施方式的主要部分的剖视图。
图17是示出以往示例的剖视图。
符号说明
2、PM…功率半导体模块
3、3A、3B…绝缘基板
3a…绝缘板
3b、14…电路板
3c…金属板
4…半导体芯片
4d…漏电极
4s…源电极
4g…栅电极
4A…第一半导体芯片
4B…第二半导体芯片
5…印刷基板
5g1、5g2…第一金属层
5s1、5s2…第二金属层
6…绝缘树脂
7…接合材料
8…第一导电柱
9…第二导电柱
10、10A、10B…电容器
11s、11g…导电柱
12d、12s、12g…外部端子
13A…下臂部
13B…上臂部
16a、16b…第二金属层
16c、16d…第一金属层
17a、17b…导电柱
17g…第一导电柱
17s…第二导电柱
18、19、20、21a、21b、22a、22b…外部端子
24…绝缘树脂
51…第三导电柱
52…第四导电柱
具体实施方式
以下，参照附图对本发明的实施方式进行说明。
需要说明的是，本申请的描述中使用的“电连接且机械连接”的用语不限于对象物彼此通过直接接合而连接的情况，还包括对象物彼此通过焊料和/或金属烧结材料等导电性的接合材料而连接的情况。
图1是示出本发明的半导体装置的第一实施方式的示意结构的剖视图。
图1示出了作为本发明的半导体装置的功率半导体模块2。功率半导体模块2具备绝缘基板3、半导体芯片4、印刷基板5、第一导电柱8、第二导电柱9和电路阻抗降低元件10。
绝缘基板3具有绝缘板3a、在绝缘板3a的主面固定的电路板3b以及在绝缘板3a的与主面相反的一侧固定的金属板3c。绝缘板3a由陶瓷等构成，电路板3b和金属板3c由铜和/或铝等构成。另外，电路板3b由用于栅电极的第一电路板3g、用于源电极的第二电路板3s以及用于漏电极的第三电路板3d构成，并且第一电路板3g、第二电路板3s以及第三电路板3d相互绝缘。
在电路板3b的表面，使用焊料等接合材料7来固定半导体芯片4。半导体芯片4由功率MOSFET和/或IGBT(绝缘栅双极型晶体管)等用于开关的功率半导体元件构成。在本说明书的实施方式的说明中，对半导体芯片4为功率MOSFET的情况进行说明。
在与绝缘基板3的固定有电路板3b的一侧的面对置地配置有印刷基板5。印刷基板5具有由铜等构成的第一金属层5g1、5g2和第二金属层5s1、5s2。第一金属层5g1、5g2用于栅极布线，第二金属层5s1、5s2用于源极布线。第一金属层5g1与5g2之间通过被埋入到通孔的导电柱等电连接。第二金属层5s1与5s2之间也通过同样的方法电连接。
电路板3b、半导体芯片4和印刷基板5通过绝缘树脂6被密封。另外，绝缘基板3的金属板3c从绝缘树脂6露出。绝缘树脂6例如由作为热固性树脂的环氧树脂构成。
对半导体芯片4而言，在正面具有栅电极4g和源电极4s，在背面具有漏电极4d。漏电极4d使用接合材料7电连接且机械连接到第三电路板3d。
另外，在绝缘基板3与印刷基板5之间，配置有柱状的第一导电柱8和第二导电柱9。而且，第一导电柱8的两端分别与栅电极4g和第一金属层5g1电连接且机械连接。另外，第二导电柱9的两端分别与源电极4s和第二金属层5s1电连接且机械连接。
第一金属层5g1和5g2经由导电柱11g电连接到第一电路板3g。而且在第一电路板3g，电连接且机械连接有栅电极用外部端子12g。
第二金属层5s1和5s2经由导电柱11s电连接到第二电路板3s。而且在第二电路板3s，电连接且机械连接有源电极用外部端子12s。
在第三电路板3d电连接且机械连接有漏电极用外部端子12d。另外，外部端子12g、12s、12d的与电路板3b连接的一端相反的一端从绝缘树脂6突出。
而且，作为电路阻抗降低元件的电容器10电连接且机械连接在第一金属层5g2与第二金属层5s2之间。
该第一实施方式的功率半导体模块2的等效电路示出在图2中。
MOSFETQ0的栅电极G0通过栅极电阻R和栅极布线电感Li、Lo而连接到偏压电源B的负极侧。而且，源电极S0连接到偏压电源B的正极侧以及接地电位。在此，在MOSFETQ0的漏极D0与源极S0之间反向并联地连接有寄生二极管Di0。另外，在MOSFETQ0的栅极G0与源极S0之间连接有作为电路阻抗降低元件的电容器10。
并且，在MOSFETQ0中，输入电容Ciss寄生在栅电极与漏电极之间，反馈电容(反向传输电容)Crss寄生在栅电极与源电极之间，输出电容Coss寄生在漏电极与源电极之间。
当具备MOSFETQ0的半导体芯片4进行了关断时，产生因流经栅极G0的电流Ig与栅极布线的电感Lg(Lo+Li)、栅极电阻R的共振而引起的电流振荡。而且，在该电流振荡的情况下，有时会发生栅极电压升高到阈值以上，原本在截止状态下的MOSFETQ0不期望地导通。
对于抑制这种不期望的导通来说，有效的是在MOSFETQ0的栅极与源极之间连接具有电流旁路效果的电路阻抗降低元件(在此为电容器10)。并且，已清楚的是，对于较大地发挥利用电路阻抗降低元件的电流旁路效果来说，减小栅极布线的电感是有效的。该栅极布线的电感由功率半导体模块2内部的布线电感Li与栅极驱动电路的布线电感Lo之和表示。而且，尽可能地降低功率半导体模块2内部的布线电感Li是有效的。
但是，在作为栅极布线而使用键合线的情况下，功率半导体模块内部的布线电感Li仅能够降低到例如20～40nH。
对此，如本实施方式那样，如果使用第一导电柱8、导电柱11g和第一金属层5g1、5g2作为栅极布线，则能够将Li抑制到例如5～10nH。即，能够将Li降低到作为栅极布线而使用键合线时的四分之一至八分之一。
因此，通过本实施方式，能够有效地发挥因电路阻抗降低元件(电容器10)而产生的电流旁路效果。由此，防止MOSFETQ0不期望地导通，并能够扩大可使用MOSFETQ0的di/dt和/或dV/dt的范围。
接着，参照图1和图3对本发明的第二实施方式进行说明。
第二实施方式是将两组图1所示的第一实施方式的功率半导体模块2串联连接而构成桥接电路。等效电路示出在图3中。
即，在第二实施方式中，如图3所示，构成上臂的功率半导体模块2的MOSFETQ1的漏电极D1连接到未图示的直流电源。另外，MOSFETQ1的源电极S1连接到构成下臂的功率半导体模块2的MOSFETQ2的漏电极D2。并且，MOSFETQ2的源电极S2接地。
而且，当下臂的MOSFETQ2处于截止状态时，如果上臂的MOSFETQ1导通，则下臂的MOSFETQ2的寄生二极管Di2反向恢复，下臂的漏极电压急剧上升。具有将该电压上升的斜率(dV/dt)与下臂的MOSFETQ2的反馈电容Crss相乘而得的电流值的电流使MOSFETQ2的栅极电位上升。而且，如果MOSFETQ2的栅极电位超过阈值电压，则MOSFETQ2不期望地导通。即，由于MOSFETQ1、Q2中的任一个成为导通状态，而导致桥接电路成为短路状态。以下进一步具体说明。
在MOSFETQ2中，输入电容Ciss寄生在栅电极与漏电极之间，反馈电容(反向传输电容)Crss寄生在栅电极与源电极之间，输出电容Coss寄生在漏电极与源电极之间。因此，成为在栅电极连接有栅极电阻R、栅极布线的电感Li和Lo、寄生电容Ciss和Crss的状态，由此构成串联RLC电路。因此，产生因串联RLC电路的振荡所引起的电位变动ΔVg。
而且，如果在栅极电位Vg加上电位变动ΔVg而得的值(Vg+ΔVg)超过阈值电压Vth，则MOSFETQ2不期望地导通，上下臂成为短路状态。
已清楚的是，为了抑制该下臂的MOSFETQ2不期望地导通，在MOSFETQ2的栅极与源极之间连接电路阻抗降低元件(在此为电容器10)是有效的。其原因是，电路阻抗降低元件具有电流旁路效果。另外，进一步还清楚的是，对于使该电流旁路效果更有效地发挥来说，可以减小栅极布线的电感(特别是模块内部的布线电感L1)。
因此，如图1所示，如果使用第一导电柱8、导电柱11g和第一金属层5g1、5g2作为栅极布线，则能够将Li抑制到例如5～10nH，即能够Li降低到使用键合线时的四分之一至八分之一。
因此，通过本实施方式，能够发挥因电路阻抗降低元件(电容器10)所产生的大的电流旁路效果。由此，防止MOSFETQ2不期望地导通，并能够扩大可使用MOSFETQ2的di/dt和/或dV/dt的范围。
另外，当上臂的MOSFETQ1为截止状态时，如果下臂的MOSFETQ2导通，则可能会发生上臂的MOSFETQ1与上述同样不期望地导通的情况。因此，如图3所示，在MOSFETQ1的栅电极G1与源电极S1之间也连接电路阻抗降低元件(在此为电容器10)是有效的。
另外，在上述第一实施方式和第二实施方式中，对在印刷基板5的正面的第一金属层5g2与第二金属层5s2之间连接了电容器10的情况进行了说明，但不限于此。
接着，参照图4～图10对第三实施方式中的功率半导体模块进行说明。在这些图4～图10中，对于与上述图1对应的部分标注同一符号。
在该第三实施方式中，使上述第二实施方式更加具体。
即，在第三实施方式中，PM是作为内置了两组上述功率半导体模块2的半导体装置的功率半导体模块。该功率半导体模块PM具备绝缘基板3A和下臂部13A，下臂部13A具有固定于绝缘基板3A的第一半导体芯片4A和第二半导体芯片4B。另外，具备绝缘基板3B和上臂部13B，上臂部13B具有固定于绝缘基板3B的第一半导体芯片4A和第二半导体芯片4B。并且，具备印刷基板5，印刷基板5与绝缘基板3A和3B对置并具有布线用金属层。
第一半导体芯片4A由与第一实施方式和第二实施方式相同的功率MOSFET等开关用功率半导体元件构成。第二半导体芯片4B由反向并联连接到第一半导体芯片4A的续流二极管(FWD)构成。
而且，如图6的(a)所示，在绝缘基板3A、3B上的各个长度方向的中心线上保持预定间隔地配置有两个第二半导体芯片4B。另外，在这些第二半导体芯片4B的两外侧，保持预定间隔地配置有四个第一半导体芯片4A。
在此，第一半导体芯片4A以如下方式配置：在背面侧具有漏电极4d，在正面侧具有源电极4s和栅电极4g，而且，栅电极4g位于与第二半导体芯片4B相反一侧的端部侧。另外，对第二半导体芯片4B而言，在背面侧具有阴极，在正面侧具有阳极。
这些半导体芯片4A、4B是上述那样的各种功率半导体元件，可以是形成在硅基板上的元件，还可以是形成在SiC或其它基板的元件。
绝缘基板3A具有方形的绝缘板3a、在绝缘板3a的主面固定的电路板3b以及在与绝缘板3a的主面相反一侧的面固定的金属板3c。
绝缘基板3A的电路板3b如图6的(a)所示，具有漏电极用第三电路板14c，漏电极用第三电路板14c的平面形状为T字形状，并且包括宽幅部14a和窄幅部14b。
另外，绝缘基板3A的电路板3b具有源电极用第二电路板14d和14e，源电极用第二电路板14d和14e在窄幅部14b的外侧与窄幅部14b的外侧保持预定间隔而配置。
在此，在第三电路板14c电连接且机械连接有第一半导体芯片4A和第二半导体芯片4B。而且，在第三电路板14c设置有孔14f，成为S1/D2端子的外部端子19被压入孔14f。另外，在第二电路板14d和14e设置有孔14g，成为S2端子的外部端子20被压入孔14g。
另外，绝缘基板3B也与绝缘基板3A一样，具有绝缘板3a、电路板3b和金属板3c。绝缘基板3B的电路板3b具有漏电极用第三电路板14j，漏电极用第三电路板14j包括宽幅部14h和窄幅部14i。并且，对绝缘基板3B的电路板3b而言，在该第三电路板14j的窄幅部14i的外侧具有与窄幅部14i的外侧保持预定间隔而配置的电路板14k、14l、14m和14n。其中，14k和14l是辅助源电极用第四电路板，14m和14n是栅电极用第一电路板。
在第三电路板14j电连接且机械连接有第一半导体芯片4A和第二半导体芯片4B。而且，在第三电路板14j设置有孔14o，成为D1端子的外部端子18被压入孔14o。另外，在第四电路板14k和14l设置有孔14p，成为SS1、SS2端子的外部端子21a、21b被压入孔14p。并且，在第一电路板14ml和14n设置有孔14q，成为G1、G2端子的外部端子22a、22b被压入孔14q。
在此，外部端子18、19、20、21a、21b、22a和22b优选为导电性良好的铜、或铝系材料。而且，在利用焊料将各外部端子接合到电路板3b的情况下，在外部端子18、19、20、21a、21b、22a和22b实施镍或锡系的表面处理是有效的。
由图8所示的等效电路图可知，在绝缘基板3B，构成上臂的第一半导体芯片4A(MOSFETQ1a～Q1d)和第二半导体芯片4B(二极管Di1a、Di1b)反向并联连接。另外在绝缘基板3A，构成下臂的第一半导体芯片4A(MOSFETQ2a～Q2d)和第二半导体芯片4B(二极管Di2a、Di2b)反向并联连接。
而且，在绝缘基板3B和绝缘基板3A构成的两组反向并联电路经由导电柱17b而与印刷基板5串联连接。
而且，MOSFETQ1a～Q1d的漏电极4d经由第三电路板14j而连接到构成功率半导体模块PM的漏极端子D1的外部端子18。MOSFETQ2a～Q2d的漏电极4d通过第三电路板14c而连接到构成功率半导体模块PM的S1/D2的外部端子19。
如图4所示，外部端子18～20在相对于功率半导体模块PM的宽度方向的中心线对称的位置各形成2根。另外，功率半导体模块PM还在外部端子19的长度方向外侧每侧具有2根共计4根外部端子21a、21b、22a和22b。这些外部端子18、19、20、21a、21b、22a和22b沿着功率半导体模块PM的两侧边缘大致直线状地配置为两列。
外部端子21a、21b是辅助源极端子，构成了感测在MOSFETQ1a～Q1d、Q2a～Q2d的漏极-源极之间流动的电流的电流检测端子SS1、SS2。另外，外部端子22a、22b构成了将栅极控制信号供给到半桥接电路的MOSFETQ1a～Q1d和MOSFETQ2a～Q2d的栅极端子G1、G2。
对绝缘基板3A、3B的背面侧的金属板3c而言，其下表面与绝缘树脂24的底面为同一平面，或者比绝缘树脂24的底面稍微突出。
印刷基板的主视图示出在图7的(a)，后视图示出在图7的(b)。在印刷基板5形成有成为下臂部13A和上臂部13B的电流通路且呈T字形状的第二金属层16a和16b。下臂部13A和上臂部13B的第一半导体芯片4A的源电极4s与第二金属层16a和16b分别电连接且机械连接到第二导电柱17s的两端。需要说明的是，印刷基板5的正面和背面的第二金属层16a为同一电位，同样地，正面和背面的第二金属层16b也为同一电位。
另外，在印刷基板5的正面形成有第一金属层16c和16d，第一金属层16c和16d成为下臂部13A和上臂部13B的控制电路。下臂部13A和上臂部13B的第一半导体芯片4A的栅电极4g与第一金属层16c和16d分别电连接且机械连接到第一导电柱17g的两端。
第一金属层16c由第一金属层16e1、16e2、16e3和16h构成。另外，第一金属层16d由第一金属层16j1、16j2、16j3和16m构成。如图7所示那样，第一金属层16c被配置为通过第一金属层16e1、16e2而使在各MOSFETQ1a～Q1d栅电极4g进行的布线的长度相等。同样地，第一金属层16d被配置为通过第一金属层16j1、16j2而使在各MOSFETQ2a～Q2d栅电极4g进行的布线长度相等。
在印刷基板5具有供外部端子18、19和20非接触地插通的通孔16o、16p和16q。
并且，在印刷基板5的背面配置有第二金属层16r和16s，第二金属层16r和16s成为下臂部13A和上臂部13B的电流通路。这些第二金属层16r和16s以俯视与正面侧的第一金属层的16h和16m重叠的方式布置。而且，电连接到第二金属层16v和16w。
如此，将作为源极布线的第二金属层16r和16s配置在与作为栅极布线的第一金属层16h和16m对置的位置，由此能够降低两金属层之间的互感。通过降低该互感，能够使MOSFETQ1a～Q1d和Q2a～Q2d的控制稳定。
另外，印刷基板5的第二金属层16b通过多个导电柱17b电连接到绝缘基板3A的第二电路板14c，并且构成下臂部13A与上臂部13B之间的电流通路。
并且，在印刷基板5的正面侧，在第一金属层16e与第一金属层16h的连接区域和与此相邻的第二金属层16a之间电连接且机械连接有作为电路阻抗降低元件的电容器10A，其中，第一金属层16e和16h与下臂部13A的第一半导体芯片4A的栅电极电连接。
同样地，在印刷基板5的正面侧，在第一金属层16j与第一金属层16m的连接区域和与此相邻的第二金属层16b之间电连接且机械连接有作为电路阻抗降低元件的电容器10B，其中，第一金属层16j和16m与上臂部13B的半导体芯片4A的栅电极电连接。
接着，对功率半导体模块PM的制造工序进行说明。
将导电柱17a、17b、17g、17s的端部电连接且机械连接到预先准备的印刷基板5的预定位置。
然后，如图9所示，在将外部端子18、19、20、21a、21b、22a和22b插入到绝缘基板3A和3B并保持垂直的状态下，在绝缘基板3A和3B的上配置印刷基板5。
这时，使导电柱17a、17b、17g、17s的另一个端部借由焊料和/或金属粒子膏等抵接到第一半导体芯片4A、第二半导体芯片4B和第二电路板14c、14j。另外，在第一金属层16e和16h的连接区域和与此相邻的第二金属层16a之间借由焊料来载置电容器10A。并且，在第一金属层16j和16m的连接区域和与此相邻的第二金属层16b之间借由焊料来载置电容器10B。
通过在该状态下进行回流处理，使导电柱17a、17b、17g、17s的端部与第一半导体芯片4A、第二半导体芯片4B和第二电路板14c、14j电连接且机械连接。另外，在第一金属层16c和16d与第二金属层16a和16b之间电连接电容器10A和10B。
需要说明的是，在上述工序中，通过未图示的导电柱使绝缘基板3A的第三电路板14d和14e与印刷基板5的第二金属层16a之间电连接。另外，通过未图示的导电柱使绝缘基板3B的第四电路板14k和14l分别与印刷基板5的第二金属层16w和16v电连接。并且，通过未图示的导电柱使绝缘基板3B的第一电路板14m和14n分别与印刷基板5的第一金属层16l和16g电连接。
如此，将绝缘基板3A和3B与印刷基板5电连接且机械连接之后，配置在未图示的金属模具内，从而将例如热固性树脂的环氧树脂材料注入到金属模具内。由此，功率半导体模块PM的外形如图4所示，成型为长方体状的绝缘树脂24。功率半导体模块PM通过这些工序被制造。
需要说明的是，在绝缘树脂24，在其长度方向的两端部侧，如图4所示，形成有绝缘壁25A、25B。另外，在构成绝缘壁25A、25B的凹部26的底部，安装孔27被配置为贯通绝缘树脂24底面。
通过将外部端子21a、21b、22a、22b连接到驱动电路，从而能够使具有上述结构的功率半导体模块PM构成逆变电路的一个相。并且通过将它们组合为三个，能够构成U相、V相和W相的三相逆变装置。
在如此构成了逆变装置的情况下，功率半导体模块PM的下臂部13A的MOSFETQ1a～Q1d与上臂部13B的MOSFETQ2a～Q2d以一方为导通状态时另一方成为截止状态的方式进行交替地开关控制。而且，在功率半导体模块PM中，如图5中实线箭头所示，从外部端子18输入的电流Ia经由上臂部13B的电路板3b而供给到MOSFETQ1a～Q1d的漏电极。而且，当MOSFETQ1a～Q1d为导通状态时，电流Ia经由第二导电柱17s、印刷基板5的第二金属层16b和导电柱17b而供给到绝缘基板3A的电路板3b。
供给到该绝缘基板3A的电路板3b的电流Ia经由外部端子19而作为例如U相输出而输出到负载。
这时，由于下臂部13A的MOSFETQ2a～Q2d为截止状态，因此在源电极没有输出电流，外部端子20为电流切断状态。
然后，当上臂部13B的MOSFETQ1a～Q1d成为截止状态时，上述电流Ia逐渐减少。同时，下臂部13A的MOSFETQ2a～Q2d成为导通状态。如果成为该状态，则如图5中虚线图示的箭头所示，来自负载的电流经由外部端子19和绝缘基板3A的电路板3b而输入到MOSFETQ2a～Q2d的漏电极。这时，由于MOSFETQ2a～Q2d为导通状态，因此输入到漏电极的电流从源电极经由第二导电柱17s和印刷基板5的第二金属层16a而输出到外部端子20。该电流从外部端子20返回到例如负极侧电源。
因此，在绝缘基板3A的电路板3b中实线图示的电流减小而电流变化率di/dt成为负，然后，沿印刷基板5的虚线图示的电流增大而电流变化率di/dt成为正。因此，电路板3b的自感L1与印刷基板5的第二金属层16a的自感L2变为串联连接。如果将两者的互感设为M，则端子间电压v可由下式表示。
v＝{L1(di/dt)+M(di/dt)}+{L2(di/dt)+M(di/dt)}
因此，绝缘基板3A的电路板3b的电流变化率di/dt为负，印刷基板5的第二金属层16a的电流变化率di/dt为正，因此能够使互感M相抵。
另外，如上述那样，下臂部13A与上臂部13B之间的电流通路由第二导电柱17s、印刷基板5的第二金属层16b和多个导电柱17b构成。由此，由于能够缩短布线距离并且扩大电流通路的截面积，因此能够将内部布线的电感Li降低到例如5～10nH。
而且，在印刷基板5的第一金属层16c与第二金属层16a之间电连接了作为电路阻抗降低元件的电容器10A，因此通过其电流旁路效果，能够抑制MOSFETQ2的栅极电压的变动。另外，在印刷基板5的第一金属层16d与第二金属层16b之间电连接了作为电路阻抗降低元件的电容器10A，因此通过其电流旁路效果，能够抑制MOSFETQ1的栅极电压的变动。因此，能够扩大可使用MOSFETQ1和Q2的di/dt和/或dV/dt的范围。
图10是将使用上述功率半导体模块PM的结构而连接了电容器10A和10B的情况的实施例1、2与未连接电容器10A和10B的情况的比较例进行比较的结果。
在此，实施例1是将电容器10A和10B的静电电容设为0.15nF的情况，实施例2是将电容器10A和10B的静电电容设为1.5nF的情况。图10的左侧是上臂(MOSFETQ1)进行开关时的电压波形和电流波形，右侧示出了下臂(MOSFETQ2)的栅极-源极间电压Vgs和栅极电流波形。在此，MOSFETQ2a～Q2d处于未导通状态，并且以Vgs＝-9V保持截止状态。
由其结果可知，在MOSFETQ1进行开关时，在比较例中MOSFETQ2的Vgs的最大变化量ΔVgs(max)达到11.4V。即，在MOSFETQ2中超过阈值电压Vth(＝-9V)而变为施加正电压，因此MOSFETQ2不期望地导通。
对此，在实施例1中，能够将ΔVgs(max)抑制到7.3V，能够防止MOSFETQ2不期望地导通。并且，在实施例2中，能够将ΔVgs(max)抑制到4.5V，能够更加可靠地防止MOSFETQ2不期望地导通。
在上述实施方式中，作为电路阻抗降低元件而使用了电容器，但不限于此，也可以适用二极管和/或MOSFET。关键是根据需要电连接在MOSFET的栅极布线与源极布线之间并且具备抑制栅极电压变动的电流旁路效果的元件即可。
在上述实施方式中，由于将绝缘基板3A和3B分别设置，因此能够抑制由第一半导体芯片4A发出的热产生的绝缘基板的内部应力。因此，能够进一步提高功率半导体模块PM的可靠性。
另外，由于将第一半导体芯片4A的栅电极配置在与第二半导体芯片4B侧相反的一侧，因此可以在不横跨第二金属层(16a和16b)的情况下配置第一金属层(16c和16d)的路径。因此，能够容易地进行印刷基板5的布线的设计。
需要说明的是，在上述各实施方式中，对在下臂部13A和上臂部13B中的每个设置了绝缘基板3A和3B的情况进行了说明，但不限于此。例如，在绝缘基板与密封材料的线性膨胀系数差不构成问题的情况等中，也可以在一块绝缘板3a固定下臂部13A用电路板3b和上臂部13B用电路板3b，并且固定共用的金属板3c。
另外，在上述各实施方式中，绝缘基板3、3A和3B不限于上述结构。例如，能够应用将陶瓷与铜进行铜焊并通过蚀刻使铜图案化而成所说的AMB(ActiveMetalBrazing，活性金属钎焊)基板、使陶瓷基板与铜直接接合而成的DCB(DirectCopperBonding，直接铜键合)基板。另外，作为绝缘板3a，可适用氧化铝(Al2O3)、氮化铝(AlN)、氮化硅(Si3N4)等。并且，作为绝缘板3a可应用树脂基板。关键是能够确保绝缘性的基板即可。
另外，在上述实施方式中，对将导电柱17a、17b、17g、17s设为圆柱形状的情况进行了说明，但不限于此。例如，可应用四棱柱、三棱柱、多棱柱、椭圆柱等任意形状的导电柱，关键是有助于减少电感的导电柱即可。
另外，在上述实施方式中，将全部外部端子安装在了绝缘基板上，但不限于此，也可以将栅极端子和/或源极辅助端子等没有大电流流经的外部端子直接安装在印刷板上。在这种情况下，对于绝缘基板3如图11的(a)～(c)所示，也可以配置两个电路板41和42，在外侧独立地配置电路板43a和43b。在这种情况下，与上述实施方式相比，电路板的面积增大，具有提高冷却性能的效果。
另外，在上述实施方式中，对将功率MOSFET用于第一半导体芯片4A的情况进行了说明，但不限于此，也可以将第一半导体芯片4A设为IGBT。在这种情况下，可以分别将上述实施方式中的源电极替换为发射电极，将上述漏电极替换为集电极。另外，也可以使用其它电压控制型半导体元件。
另外，在上述实施方式中，对在绝缘基板3A和3B均配置第一半导体芯片4A(MOSFET)和第二半导体芯片4B(二极管)的情况进行了说明，但不限于此。例如，在能够使用MOSFET内置二极管的情况和/或采用同步整流方法的情况等，也可以省略第二半导体芯片4B而仅由第一半导体芯片4A构成。另外，也可以使第一半导体芯片4A仅由将IGBT和FWD设为单芯片而成的RC-IGBT(逆向导通IGBT)构成。
另外，作为外部端子，可以代替棒状而应用引线框架和/或其它形状的端子。另外，作为外部端子的突出方向不限于功率半导体模块PM的上表面，也可以形成为从侧面突出而沿上方弯折。
接着，参照图12、图13对发明的第四的实施方式进行说明。
图12是示出与作为上述第三实施方式的图7对应的电路阻抗降低元件的电容器不同的配置例的图。
在印刷基板5的正面侧，在第一金属层16e1和第一金属层16e3的连接区域和与此相邻的第二金属层16a之间电连接且机械连接有电容器10C，所述第一金属层16e1和16e3与下臂部13A的第一半导体芯片4A的栅电极电连接。而且第一金属层16e2和16e3的连接区域和与此相邻的第二金属层16a之间电连接且机械连接有电容器10D。
同样地，在印刷基板5的正面侧，第一金属层16j1和第一金属层16j3的连接区域和与此相邻的第二金属层16b之间电连接且机械连接有电容器10E，第一金属层16j1和16j3与上臂部13B的第一半导体芯片4A的栅电极电连接。而且第一金属层16j2和16j3的连接区域和与此连接的第二金属层16b之间电连接且机械连接有电容器10F。
如此，通过在第一半导体芯片4A的栅电极附近，在布线的电感小的位置配置电路阻抗降低元件，从而能够进一步提高电路阻抗降低元件的电流旁路效果。例如，在作为电路阻抗降低元件而应用电容器的情况下，以更小的电容可获得优良的电流旁路效果。将其示出的结果示于图13。
图13是在从第一半导体芯片4A的栅电极起算的布线电感Lg为5.1nH和2.6nH的位置处配置了电容器的情况下，示出电容器的电容与第一半导体芯片4A的反向恢复损耗的关系的图。如果在第一半导体芯片4A发生不期望的导通，则反向恢复损耗增大。根据图13，在Lg更小的位置处配置了电容器的情况下，以更小的电容器电容来减小反向恢复损耗。即，可知在Lg更小的位置处配置了电容器的情况下，可抑制不期望的导通，获得了高电流旁路效果。
在图17示出的以往半导体装置100中，需要在与绝缘基板上的半导体芯片不同的电路板上配置电路阻抗降低元件。并且栅极布线由键合线构成，因此难以如本实施方式那样在Lg小的位置处配置电路阻抗降低元件。
另一方面，在本实施方式中将导电柱和印刷基板用于栅极布线，因此可以在半导体芯片的栅电极附近的印刷板上配置电路阻抗降低元件。并且，通过导电柱使其之间连接，因此可以使Lg更小，例如使Lg为5nH以下。换言之，能够在来自半导体芯片的栅电极的布线电感在5nH以下的位置处配置电路阻抗降低元件(电容器10C～10F)。因此，能够获得如图13所示那样优良的电流旁路效果。
接着，参照图14对本发明的第五实施方式进行说明。
在该第五实施方式中，代替上述的第一实施方式中的将电容器连接到印刷基板5的情况，以使电容器电连接且机械连接到从功率半导体模块2的绝缘树脂突出的导电柱的方式进行设置。
即，在第五实施方式中，如图14所示，在上述图1的结构中，使第一导电柱8贯通印刷基板5并且延长，以进一步从绝缘树脂6突出。另外，使第二导电柱9贯通印刷基板5并且延长，以进一步从绝缘树脂6突出。而且，第一导电柱8和第二导电柱9的从绝缘树脂6突出的位置之间，电连接且机械连接有电容器10。
在该第五实施方式中，成为在半导体芯片4的栅电极4g与源电极4s之间，通过第一导电柱8和第二导电柱9而电连接电容器10。因此，作为等效电路，成为与图2中示出的第一实施方式完全相同的结构。另外，与上述第一实施方式一样，将宽幅金属层和粗导电柱用于栅极布线。
因此，即使在第五实施方式中，功率半导体模块也具有大的电流旁路效果，能够抑制半导体芯片4的栅极电压的变动。
而且，在从绝缘树脂6突出的第一导电柱8与第二导电柱9之间连接电容器，因此可以按照用户要求的各种规格来连接任意电容的电容器。因此，在功率半导体模块2的系列扩充中，能够减少除电容器以外的功率半导体模块主体的系列数量，可降低制造成本。
另外，如第一实施方式那样，即使在将电容器10连接到印刷基板5上的情况下，也可以通过在从绝缘树脂6突出的第一导电柱8与第二导电柱9之间连接增加的电容器来调整总静电电容。
接着，参照图15对本发明的第六实施方式进行说明。
在该第六实施方式中，如图15所示，在上述第一实施方式中的图1的结构中，配置电连接且机械连接到印刷基板的第一金属层5g1或5g2的第三导电柱51。另外，配置电连接且机械连接到印刷基板的第二金属层5s1或5s2的第四导电柱52。需要说明的是，第三导电柱51和第四导电柱52配置在彼此相邻的位置。而且，使第三导电柱51和第四导电柱52从绝缘树脂6突出，在突出的地方之间电连接且机械连接有电容器10。需要说明的是，在图15中，漏极用外部端子省略了图示。
即使在该实施方式中，在等效电路中也具有与上述实施方式完全相同的结构，能够获得与上述实施方式完全相同的作用效果。
并且在该第六实施方式中，能够将搭载电容器10的位置调整为与第一金属层和第二金属层相邻的任意位置。因此，与第五实施方式相比，能够提高功率半导体模块2的设计自由度。
接着，参照图16对本发明的第七实施方式进行说明。
在该第七实施方式中，在上述第一实施方式的图1的结构中，使与用于栅极的第一金属层5g2和用于源极的第二金属层5s2相邻的任意位置从绝缘树脂6露出。而且在露出的第一金属层5g2和第二金属层5s2之间电连接且机械连接有电容器10。
在该实施方式中，在等效电路中也具有与上述实施方式完全相同的构成，并能够获得与上述实施方式完全相同的作用效果。
并且，在该第七实施方式中，能够将电容器10配置为不从绝缘树脂突出，因此与第六实施方式相比，可以实现功率半导体模块2的小型化。
在上述第五至第七实施方式中，在预先连接了电容器等电路阻抗降低元件的状态下，从制造商向用户出货。但是，也存在用户想要根据自身的使用状况来定制电路阻抗降低元件的需求。因此也可以在制造商方面不将电路阻抗降低元件连接到半导体模块而具备用于通过第一导电柱和第二导电柱将电路阻抗降低元件连接到栅电极与源电极之间的元件连接端子的状态下向用户发货。
该元件连接端子在第五实施方式中相当于第一导电柱8和第二导电柱9，在第六实施方式中相当于第三导电柱51和第四导电柱52，在第七实施方式中相当于从绝缘树脂6露出的第一金属层5g2和第二金属层5s2。
使用功率半导体模块2的用户通过将符合自身使用状况的规格的电路阻抗降低元件电连接到元件连接端子，从而能够获得与上述实施方式完全相同的作用效果。
需要说明的是，对本发明而言，仅通过功率半导体模块的端子连接的组合就可得到期望的电路结构，因此本发明不限于上述电力转换用逆变装置。例如，在使用功率半导体模块的其它电力转换装置和/或高频用途的开关IC等其它半导体装置中也可应用本发明。

Claims (16)

1.一种半导体装置，具备：
绝缘基板，具有绝缘板和电路板；
半导体芯片，在正面具有栅电极和源电极，背面固定于所述电路板；
印刷基板，具有第一金属层和第二金属层，并且与所述绝缘基板对置；
第一导电柱，两端电连接且机械连接到所述栅电极和所述第一金属层；
第二导电柱，两端电连接且机械连接到所述源电极和所述第二金属层；以及
电路阻抗降低元件，通过所述第一导电柱和所述第二导电柱而电连接在所述栅电极与所述源电极的之间。
2.根据权利要求1所述的半导体装置，其特征在于，通过所述第一金属层和所述第二金属层而电连接有所述电路阻抗降低元件。
3.根据权利要求2所述的半导体装置，其特征在于，在所述第一金属层和所述第二金属层的表面电连接且机械连接有所述电路阻抗降低元件。
4.根据权利要求2所述的半导体装置，其特征在于，具备：
第三导电柱，电连接且机械连接到所述第一金属层；以及
第四导电柱，电连接且机械连接到所述第二金属层，
在所述第三导电柱与所述第四导电柱之间电连接且机械连接有所述电路阻抗降低元件。
5.根据权利要求1所述的半导体装置，其特征在于，在所述第一导电柱与所述第二导电柱的之间电连接且机械连接有所述电路阻抗降低元件。
6.根据权利要求1所述的半导体装置，其特征在于，所述半导体芯片、所述电路板和所述印刷基板被绝缘树脂覆盖。
7.根据权利要求3所述的半导体装置，其特征在于，所述半导体芯片、所述电路板以及除所述第一金属层的一部分以及所述第二金属层的一部分以外的所述印刷基板被绝缘树脂覆盖，
在没有被所述绝缘树脂覆盖的所述第一金属层和所述第二金属层，电连接且机械连接有所述电路阻抗降低元件。
8.根据权利要求4所述的半导体装置，其特征在于，所述半导体芯片、所述电路板和所述印刷基板被绝缘树脂覆盖，
所述第三导电柱和所述第四导电柱从所述绝缘树脂突出，
在该突出了的所述第三导电柱与所述第四导电柱之间电连接且机械连接有所述电路阻抗降低元件。
9.根据权利要求5所述的半导体装置，其特征在于，所述半导体芯片、所述电路板和所述印刷基板被绝缘树脂覆盖，
所述第一导电柱和所述第二导电柱从所述绝缘树脂突出，
在该突出了的所述第一导电柱与所述第二导电柱之间电连接且机械连接有所述电路阻抗降低元件。
10.根据权利要求1所述的半导体装置，其特征在于，在从所述半导体芯片的栅电极起算的布线电感为5nH以下的位置处电连接且机械连接有电路阻抗降低元件。
11.根据权利要求1所述的半导体装置，其特征在于，所述电路阻抗降低元件是从由电容器、二极管和MOSFET组成的组中选择的一种元件。
12.根据权利要求1所述的半导体装置，其特征在于，具备：
多个所述半导体芯片以及多个所述电路阻抗降低元件。
13.根据权利要求1所述的半导体装置，其特征在于，具备：
构成上臂的所述半导体芯片；以及
构成下臂的所述半导体芯片，
在构成所述上臂的所述半导体芯片和构成所述下臂的所述半导体芯片中的任意一方电连接有所述电路阻抗降低元件。
14.根据权利要求1所述的半导体装置，其特征在于，所述半导体芯片是在所述背面具有漏电极的功率半导体元件，所述电路板与所述漏电极电连接。
15.一种半导体装置，具备：
绝缘基板，具有绝缘板和电路板；
半导体芯片，在正面具有栅电极和源电极，背面固定于所述电路板；
印刷基板，具有第一金属层和第二金属层，并与所述绝缘基板对置；
第一导电柱，两端电连接且机械连接到所述栅电极和所述第一金属层；
第二导电柱，两端电连接且机械连接到所述源电极和所述第二金属层；以及
元件连接端子，用于通过所述第一导电柱和所述第二导电柱，而将电路阻抗降低元件连接在所述栅电极与所述源电极之间。
16.根据权利要求15所述的半导体装置，其特征在于，所述电路阻抗降低元件是从由电容器、二极管和MOSFET组成的组中选择的一种元件。
CN201480020406.4A 2013-05-16 2014-05-12 半导体装置 Active CN105103289B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2013104077 2013-05-16
JP2013-104077 2013-05-16
JPPCT/JP2013/006366 2013-10-28
JP2013006366 2013-10-28
PCT/JP2014/002498 WO2014185050A1 (ja) 2013-05-16 2014-05-12 半導体装置

Publications (2)

Publication Number Publication Date
CN105103289A true CN105103289A (zh) 2015-11-25
CN105103289B CN105103289B (zh) 2018-08-24

Family

ID=51898040

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480020406.4A Active CN105103289B (zh) 2013-05-16 2014-05-12 半导体装置

Country Status (5)

Country Link
US (1) US10163868B2 (zh)
JP (1) JP6202094B2 (zh)
CN (1) CN105103289B (zh)
DE (1) DE112014002405T5 (zh)
WO (1) WO2014185050A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105450056A (zh) * 2016-01-08 2016-03-30 詹济铭 同步整流模块、整流装置以及整流电路
CN107180822A (zh) * 2016-03-10 2017-09-19 富士电机株式会社 半导体装置及半导体装置的制造方法
CN108538825A (zh) * 2017-03-02 2018-09-14 三菱电机株式会社 功率模块
CN109005670A (zh) * 2016-04-04 2018-12-14 罗姆股份有限公司 功率模块及其制造方法
CN109155283A (zh) * 2016-06-02 2019-01-04 三菱电机株式会社 功率转换器
JP2021082714A (ja) * 2019-11-19 2021-05-27 富士電機株式会社 半導体装置

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6202195B2 (ja) * 2014-04-14 2017-09-27 富士電機株式会社 半導体装置
CN106489203B (zh) 2014-07-03 2018-09-18 日产自动车株式会社 半桥式功率半导体模块及其制造方法
US10211158B2 (en) * 2014-10-31 2019-02-19 Infineon Technologies Ag Power semiconductor module having a direct copper bonded substrate and an integrated passive component, and an integrated power module
CN107155372B (zh) * 2014-11-28 2019-10-01 日产自动车株式会社 半桥功率半导体模块及其制造方法
JP6464787B2 (ja) * 2015-02-09 2019-02-06 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6485235B2 (ja) 2015-06-10 2019-03-20 富士電機株式会社 半導体装置
JP6682824B2 (ja) * 2015-11-25 2020-04-15 富士電機株式会社 半導体装置
JP6604183B2 (ja) 2015-12-16 2019-11-13 富士電機株式会社 半導体モジュール
JPWO2018043535A1 (ja) * 2016-09-02 2019-06-24 ローム株式会社 パワーモジュール、駆動回路付パワーモジュール、および産業機器、電気自動車またはハイブリッドカー
JP2018074088A (ja) * 2016-11-02 2018-05-10 富士電機株式会社 半導体装置
WO2019016929A1 (ja) * 2017-07-21 2019-01-24 三菱電機株式会社 電力変換装置
JP7006024B2 (ja) * 2017-08-30 2022-01-24 富士電機株式会社 半導体装置及びその製造方法
JP6958274B2 (ja) * 2017-11-16 2021-11-02 富士電機株式会社 電力用半導体装置
JP7214966B2 (ja) * 2018-03-16 2023-01-31 富士電機株式会社 半導体装置及び半導体装置の製造方法
KR102048478B1 (ko) * 2018-03-20 2019-11-25 엘지전자 주식회사 양면냉각형 파워 모듈 및 그의 제조 방법
JP7067255B2 (ja) * 2018-05-16 2022-05-16 富士電機株式会社 半導体装置及び半導体装置の製造方法
DE112019003082T5 (de) * 2018-06-21 2021-03-04 Mitsubishi Electric Corporation Leistungsmodulvorrichtung
JP7183591B2 (ja) * 2018-07-02 2022-12-06 富士電機株式会社 半導体装置
JP7279324B2 (ja) * 2018-09-14 2023-05-23 富士電機株式会社 半導体モジュール
JP7215265B2 (ja) * 2019-03-19 2023-01-31 富士電機株式会社 半導体ユニット、半導体モジュール及び半導体装置
JP6562173B1 (ja) * 2019-03-27 2019-08-21 富士電機株式会社 半導体モジュールの製造方法
CN110010597B (zh) * 2019-03-29 2021-06-18 上海中航光电子有限公司 芯片封装结构及其封装方法
JP7211268B2 (ja) * 2019-05-30 2023-01-24 株式会社デンソー 半導体モジュール
JP7392308B2 (ja) 2019-07-19 2023-12-06 富士電機株式会社 半導体装置
JP7180570B2 (ja) * 2019-09-03 2022-11-30 三菱電機株式会社 半導体モジュール
JP6741135B1 (ja) * 2019-10-02 2020-08-19 富士電機株式会社 半導体モジュール及び半導体モジュールの製造方法
JP7413720B2 (ja) * 2019-10-28 2024-01-16 富士電機株式会社 半導体モジュール
JP7347153B2 (ja) * 2019-11-19 2023-09-20 富士電機株式会社 電力用半導体モジュール
WO2021100747A1 (ja) * 2019-11-20 2021-05-27 三菱電機株式会社 電力用半導体装置およびその製造方法、ならびに電力変換装置
JP7484156B2 (ja) 2019-12-18 2024-05-16 富士電機株式会社 半導体装置
JP7476540B2 (ja) 2020-01-23 2024-05-01 富士電機株式会社 半導体装置
US20230116118A1 (en) 2020-01-30 2023-04-13 Hitachi Energy Switzerland Ag Free Configurable Power Semiconductor Module
JP7286582B2 (ja) * 2020-03-24 2023-06-05 株式会社東芝 半導体装置
CN115720684A (zh) * 2020-07-08 2023-02-28 三菱电机株式会社 功率半导体模块以及电力变换装置
JP2022046369A (ja) * 2020-09-10 2022-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102022210147A1 (de) 2022-06-22 2023-12-28 Robert Bosch Gesellschaft mit beschränkter Haftung Leistungsmodul und Verfahren zur Herstellung eines Leistungsmoduls
DE102022210146A1 (de) 2022-06-22 2023-12-28 Robert Bosch Gesellschaft mit beschränkter Haftung Leistungsmodul und Verfahren zur Herstellung eines Leistungsmoduls
KR102645308B1 (ko) * 2022-09-14 2024-03-08 주식회사 아모센스 파워 모듈
CN115714138B (zh) * 2022-11-10 2023-08-15 上海功成半导体科技有限公司 Igbt器件及其制备方法
DE102022213626A1 (de) 2022-12-14 2024-06-20 Robert Bosch Gesellschaft mit beschränkter Haftung Leistungsmodul
DE102022213627A1 (de) 2022-12-14 2024-06-20 Robert Bosch Gesellschaft mit beschränkter Haftung Leistungsmodul
DE102022213631A1 (de) 2022-12-14 2024-06-20 Robert Bosch Gesellschaft mit beschränkter Haftung Leistungsmodul

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004014547A (ja) * 2002-06-03 2004-01-15 Toshiba Corp 半導体装置及び容量調節回路
JP2009064852A (ja) * 2007-09-05 2009-03-26 Okutekku:Kk 半導体装置及び半導体装置の製造方法
CN101626001A (zh) * 2008-07-10 2010-01-13 三菱电机株式会社 半导体装置及其制造方法
JP2012119618A (ja) * 2010-12-03 2012-06-21 Fuji Electric Co Ltd パワー半導体モジュール

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5629240A (en) * 1994-12-09 1997-05-13 Sun Microsystems, Inc. Method for direct attachment of an on-chip bypass capacitor in an integrated circuit
JPH08204065A (ja) 1995-01-24 1996-08-09 Hitachi Ltd 半導体装置
JP2765621B2 (ja) 1995-07-31 1998-06-18 日本電気株式会社 半導体装置用パッケージ
JP3787037B2 (ja) 1999-02-22 2006-06-21 株式会社東芝 半導体モジュール
WO2002082541A1 (fr) * 2001-04-02 2002-10-17 Mitsubishi Denki Kabushiki Kaisha Dispositif a semi-conducteur a puissance
JP3960230B2 (ja) 2003-01-24 2007-08-15 富士電機ホールディングス株式会社 半導体モジュールおよびその製造方法並びにスイッチング電源装置
JP4346504B2 (ja) * 2004-06-03 2009-10-21 株式会社東芝 パワー半導体モジュールを備えた電力変換装置
JP2006121861A (ja) * 2004-10-25 2006-05-11 Fuji Electric Fa Components & Systems Co Ltd 電力変換装置
JP2007234696A (ja) * 2006-02-28 2007-09-13 Toyota Industries Corp 半導体モジュール
JP5245485B2 (ja) * 2008-03-25 2013-07-24 富士電機株式会社 半導体装置の製造方法
WO2011083737A1 (ja) * 2010-01-05 2011-07-14 富士電機システムズ株式会社 半導体装置用ユニットおよび半導体装置
WO2013118415A1 (ja) * 2012-02-09 2013-08-15 富士電機株式会社 半導体装置
JP6075380B2 (ja) * 2012-10-15 2017-02-08 富士電機株式会社 半導体装置
WO2014192298A1 (ja) * 2013-05-30 2014-12-04 富士電機株式会社 半導体装置
US10242969B2 (en) * 2013-11-12 2019-03-26 Infineon Technologies Ag Semiconductor package comprising a transistor chip module and a driver chip module and a method for fabricating the same
JP6202195B2 (ja) * 2014-04-14 2017-09-27 富士電機株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004014547A (ja) * 2002-06-03 2004-01-15 Toshiba Corp 半導体装置及び容量調節回路
JP2009064852A (ja) * 2007-09-05 2009-03-26 Okutekku:Kk 半導体装置及び半導体装置の製造方法
CN101626001A (zh) * 2008-07-10 2010-01-13 三菱电机株式会社 半导体装置及其制造方法
JP2012119618A (ja) * 2010-12-03 2012-06-21 Fuji Electric Co Ltd パワー半導体モジュール

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105450056A (zh) * 2016-01-08 2016-03-30 詹济铭 同步整流模块、整流装置以及整流电路
CN107180822A (zh) * 2016-03-10 2017-09-19 富士电机株式会社 半导体装置及半导体装置的制造方法
CN109005670A (zh) * 2016-04-04 2018-12-14 罗姆股份有限公司 功率模块及其制造方法
CN109005670B (zh) * 2016-04-04 2022-08-26 罗姆股份有限公司 功率模块及其制造方法
CN109155283A (zh) * 2016-06-02 2019-01-04 三菱电机株式会社 功率转换器
CN108538825A (zh) * 2017-03-02 2018-09-14 三菱电机株式会社 功率模块
JP2021082714A (ja) * 2019-11-19 2021-05-27 富士電機株式会社 半導体装置
JP7427927B2 (ja) 2019-11-19 2024-02-06 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
JP6202094B2 (ja) 2017-09-27
DE112014002405T5 (de) 2016-05-19
US10163868B2 (en) 2018-12-25
CN105103289B (zh) 2018-08-24
JPWO2014185050A1 (ja) 2017-02-23
WO2014185050A1 (ja) 2014-11-20
US20170077068A1 (en) 2017-03-16

Similar Documents

Publication Publication Date Title
CN105103289A (zh) 半导体装置
US10749520B2 (en) Power circuit and power module using MISFET having control circuit disposed between gate and source
JP6168145B2 (ja) 半導体装置
CN104919589B (zh) 半导体装置
KR101194609B1 (ko) 전력용 반도체 모듈
KR101998424B1 (ko) 반도체 모듈
CN109429530B (zh) 半导体装置
US20230187431A1 (en) Semiconductor module
JP2019017112A (ja) パワー回路
JP6585847B2 (ja) 電動機のための電力モジュール
EP3772750A1 (en) Semiconductor module arrangement
CN111769723A (zh) 具有附加发射极/源极路径的并联功率模块
US20190258302A1 (en) Power supply module
EP4290574A1 (en) Power module with integrated power boards and pcb busbar
CN109429529B (zh) 半导体装置
US20240136343A1 (en) Semiconductor module
JP6645707B2 (ja) 半導体パワーモジュール
WO2024132658A1 (en) Power module
JP2016201442A (ja) 半導体装置及び三端子コンデンサ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant