JP7484156B2 - 半導体装置 - Google Patents

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    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/83417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/83424—Aluminium [Al] as principal constituent
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
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    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Description

本発明は、半導体装置に関する。
インバーター装置、無停電電源装置、工作機械、産業用ロボット等では、その本体装置とは独立して、若しくはその一部に、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体素子を用いた半導体装置を使用している。
このような半導体装置に関し、例えば、対向する金属部材間に、半導体素子を含むサブモジュール群を各々の両主面を対向する金属部材と接合して設けると共に、サブモジュール群の間及び未配置領域にそれらと電気的に接続される多層配線基板を設ける技術が知られている。このほか、例えば、対向する大電流用リード間に設けられる半導体素子の一方の主面を一方の大電流用リードと接合し、その半導体素子の他方の主面に、貫通ビアを有する多層配線基板を接合し、その多層配線基板を他方の大電流用リードと接合する技術が知られている。
特開２０１９－５０３００号公報 特開２００７－１２６８５号公報
上記のような多層配線基板を用いる半導体装置では、多層配線基板の配置形態によっては、厚さ方向や平面方向のサイズが大きくなる場合がある。また、多層配線基板と半導体素子との接続形態、多層配線基板と金属部材や大電流用リード等の導体との接続形態によっては、半導体素子にそのスイッチングを制御するための電気信号を安定に供給できず、半導体素子の動作性能が低下する場合がある。
１つの側面では、本発明は、半導体素子の動作性能に優れる小型の半導体装置を実現することを目的とする。
１つの態様では、第１導体層と、前記第１導体層と対向する第２導体層と、前記第１導体層と前記第２導体層との間に設けられた半導体素子群と、対向する前記第２導体層と前記半導体素子群の各々の一部との間に設けられた導体ブロック群と、前記導体ブロック群を介して対向する前記第２導体層と前記半導体素子群との間隙に位置し且つ平面視で前記半導体素子群の各々が部分的に重複する一端部を有する回路基板とを含む半導体モジュールを備え、前記半導体素子群は、各々、前記第１導体層と対向する第１主面に設けられ、前記第１導体層と電気的に接続された第１主電極と、前記第２導体層と対向する第２主面に設けられ、前記導体ブロックを介して前記第２導体層と電気的に接続された第２主電極と、前記第２主面に設けられた制御電極とを有し、前記回路基板は、絶縁層と、前記絶縁層の一方の主面に積層され、前記半導体素子群の各々の前記制御電極と電気的に接続された第１配線層と、前記絶縁層の他方の主面に積層され、前記半導体素子群の各々の前記第２主電極と電気的に接続された第２配線層と、を有し、平面視で前記半導体素子群の各々は、前記第１配線層及び前記第２配線層と部分的に重複し、一方の前記一端部と他方の他端部との間であって、平面視で前記半導体素子群の外側に位置する中間部において、平面視で前記第１配線層の一部と前記第２配線層の一部とが重複する半導体装置が提供される。
１つの側面では、半導体素子の動作性能に優れる小型の半導体装置を実現することが可能になる。
第１の実施の形態に係る半導体装置の第１の例について説明する図である。 半導体装置の回路の一例について説明する図である。 第１の実施の形態に係る半導体装置の第２の例について説明する図である。 第１の実施の形態に係る半導体装置の第３の例について説明する図である。 第１の実施の形態に係る回路基板の構成例及び半導体素子との接続例について説明する図（その１）である。 第１の実施の形態に係る回路基板の構成例及び半導体素子との接続例について説明する図（その２）である。 第１の実施の形態に係る回路基板の配線層の構成例について説明する図（その１）である。 第１の実施の形態に係る回路基板の配線層の構成例について説明する図（その２）である。 配線層を流れる電流と電磁界との関係について説明する図である。 第１の実施の形態に係る回路基板の配置例について説明する図である。 第２の実施の形態に係る半導体装置の一例について説明する図（その１）である。 第２の実施の形態に係る半導体装置の一例について説明する図（その２）である。 第２の実施の形態に係る半導体装置の一例について説明する図（その３）である。 第２の実施の形態に係る半導体装置の一例について説明する図（その４）である。 第２の実施の形態に係る回路基板の一例について説明する図である。 別の形態に係る半導体装置の一例を示す図である。 第２の実施の形態に係る半導体装置の接続例について説明する図（その１）である。 第２の実施の形態に係る半導体装置の接続例について説明する図（その２）である。 第２の実施の形態に係る半導体装置の変形例について説明する図である。 第３の実施の形態に係る半導体装置の一例について説明する図である。 第４の実施の形態に係る半導体装置の一例について説明する図である。 第５の実施の形態に係る半導体装置の一例について説明する図である。
［第１の実施の形態］
図１は第１の実施の形態に係る半導体装置の第１の例について説明する図である。図１には、半導体装置の一例の要部断面図を模式的に示している。
図１に示す半導体装置１（半導体モジュール）は、複数、ここでは一例として断面視で２つの半導体素子２と、複数の半導体素子２を挟んで対向する導体層３及び導体層４と、複数の半導体素子２と接続された回路基板５とを有する。
半導体素子２には、各種半導体素子（半導体チップ）を用いることができる。例えば、半導体素子２には、ＩＧＢＴ、ＭＯＳＦＥＴ、パワーＭＯＳＦＥＴ、ＪＦＥＴ（Junction Field Effect Transistor）、ＨＥＭＴ（High Electron Mobility Transistor）等を含む半導体チップが用いられる。また、半導体素子２には、逆耐圧性を持たせた逆阻止型ＩＧＢＴ（ＲＢ－ＩＧＢＴ）が用いられてもよい。更に、半導体素子２には、ダイオード（フリーホイールダイオード（ＦＷＤ））が逆並列に接続された逆導通型ＩＧＢＴ（ＲＣ－ＩＧＢＴ）が用いられてもよい。ＲＢ－ＩＧＢＴやＲＣ－ＩＧＢＴには、ＦＷＤを半導体チップ内に含んだものが用いられてもよい。
複数の半導体素子２には、同種の半導体素子２が用いられてもよいし、異種の半導体素子２が用いられてもよい。
半導体素子２を挟んで対向する導体層３及び導体層４には、各種導体材料が用いられる。例えば、導体層３及び導体層４には、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）等の導体材料が用いられる。導体層３及び導体層４には、例えば、同一又は同等の形状、サイズを有する導体層が用いられる。導体層３及び導体層４には、導体板、導体箔、導体シート、導体フィルムといった各種形態の導体層を用いることができる。導体層３及び導体層４は、絶縁板上に設けられるものであってもよい。導体層３及び導体層４には、リードフレームが用いられてもよい。
半導体素子２は、一方の主面２ｘに設けられた正極側の主電極（正極電極）２ａ、並びに他方の主面２ｙに設けられた負極側の主電極（負極電極）２ｂ及び制御電極２ｃを有する。例えば、正極電極２ａはコレクタ電極又はドレイン電極として機能し、負極電極２ｂはエミッタ電極又はソース電極として機能し、制御電極２ｃはベース電極又はゲート電極として機能する。
複数の半導体素子２は、対向する導体層３と導体層４との間に、その正極電極２ａ及び負極電極２ｂをそれぞれ導体層３側及び導体層４側に向けて設けられる。複数の半導体素子２の各正極電極２ａと導体層３との間は、接合材６を用いて電気的及び機械的に接続される。接合材６には、銅又は銀等の焼結材、半田等、一定の電気伝導性及び熱伝導性を有する各種接合材料が用いられる。複数の半導体素子２の各負極電極２ｂと導体層４との間は、接合材７、導体ブロック８及び接合材９を介して、電気的及び機械的に接続される。接合材７及び接合材９には、銅又は銀等の焼結材、半田等、一定の電気伝導性及び熱伝導性を有する各種接合材料が用いられる。導体ブロック８には、一定の電気伝導性及び熱伝導性を有する各種導体材料、例えば、銅、銀、アルミニウム等の導体材料が用いられる。各負極電極２ｂと各導体ブロック８とが、接合材７を用いて接合され、各導体ブロック８と導体層４とが、接合材９を用いて接合される。
複数の半導体素子２は、動作に伴い発熱する。複数の半導体素子２で発生する熱は、接合材６を介して導体層３へと伝達され、接合材７、導体ブロック８及び接合材９を介して導体層４へと伝達される。導体ブロック８は、複数の半導体素子２で発生する熱を導体層４へと伝達するヒートスプレッダとしての機能を有する。導体ブロック８はこのほか、複数の半導体素子２と導体層４との間に一定の間隙Ｓ１を形成するためのスペーサとしての機能を有する。
回路基板５は、導体ブロック８（並びに接合材７及び接合材９）を介した導体層４と複数の半導体素子２との間に形成される間隙Ｓ１に設けられる。尚、後述のように、回路基板５は、その一端部（図１に示す断面部位）が、導体層４と複数の半導体素子２との間の間隙Ｓ１に位置し、他端部（図１に示されない部位）が、導体層３及び導体層４の外側に延出するように設けられる。
回路基板５は、絶縁層５ａと、絶縁層５ａに積層された配線層５ｂとを有する。配線層５ｂは、絶縁層５ａの対向する主面５ａａ及び主面５ａｂのうち、少なくともいずれかに設けられる。図１には一例として、絶縁層５ａの一方の主面５ａａに設けられた配線層５ｂを図示している。
絶縁層５ａには、各種絶縁材料が用いられる。例えば、絶縁層５ａには、酸化アルミニウム、窒化アルミニウム、窒化珪素、シリカ等の無機絶縁材料、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂等の有機絶縁材料が用いられる。有機絶縁材料には、絶縁性のフィラー、ガラス等のファイバやクロスが含有されてもよい。また、配線層５ｂには、各種導体材料が用いられる。例えば、配線層５ｂには、銅、銅合金等の導体材料が用いられる。
配線層５ｂは、複数の半導体素子２の各制御電極２ｃと、接続部５ｃを介して、電気的及び機械的に接続される。接続部５ｃには、バンプのほか、ピン、ピラー、ポストといった各種形態を採用することができる。接続部５ｃに用いられるバンプには、例えば、半田、金等の導体材料が用いられる。接続部５ｃに用いられるピン、ピラー、ポストには、例えば、銅、銀、アルミニウム等の導体材料が用いられる。尚、接続部５ｃは、予め回路基板５側にその配線層５ｂと接続されるように設けられたものであってもよいし、予め半導体素子２側にその制御電極２ｃと接続されるように設けられたものであってもよい。
半導体装置１において、上記のような複数の半導体素子２、導体層３及び導体層４、並びに回路基板５は、樹脂を用いて封止されてもよい。このように樹脂を用いて封止される場合、導体層３及び導体層４には、樹脂の外側に少なくとも一部が延出される正極側の主端子（正極端子）及び負極側の主端子（負極端子）が設けられる。また、樹脂を用いて封止される場合、導体層３及び導体層４の、間に設けられる半導体素子２側とは反対側の主面を、樹脂から露出させるようにすると、複数の半導体素子２で発生する熱の放熱性が高められる。
また、導体層３及び導体層４には、間に設けられる半導体素子２側とは反対側の主面に、直接又は熱界面材料（Thermal Interface Material；ＴＩＭ）を介して、各種冷却部材が熱的及び機械的に接続されてもよい。例えば、導体層３及び導体層４には、外部にフィンを設けている又は設けていない冷却部材、或いは内部に液体又は気体の冷媒の流通経路（冷媒流路）を設けた冷却部材、或いは内部に封入された作動液の蒸発及び凝縮を利用する冷却部材等が接続されてもよい。
図２は半導体装置の回路の一例について説明する図である。
図２には、上記図１に示したような構成を有する半導体装置１で実現可能な回路の一例の等価回路図を示している。図２の例では、半導体素子２を２つとし、それらをいずれも、１つの半導体チップにＩＧＢＴ２ｄとＦＷＤ２ｅとが内蔵されたＲＣ－ＩＧＢＴとしている。ＲＣ－ＩＧＢＴでは、ＩＧＢＴ２ｄのコレクタ電極ＣとＦＷＤ２ｅのカソード電極Ｋとが接続され、ＩＧＢＴ２ｄのエミッタ電極ＥとＦＷＤ２ｅのアノード電極Ａとが接続される。
半導体装置１では、上記のように、各半導体素子２の正極電極２ａが、接合材６を介して、正極とされる導体層３と電気的に接続される。即ち、図２に示すように、ＲＣ－ＩＧＢＴの各半導体素子２の正極電極２ａに相当するコレクタ電極Ｃが、導体層３に設けられるか又は導体層３に接続される正極端子（図２）と電気的に接続される。
半導体装置１では、上記のように、各半導体素子２の負極電極２ｂが、接合材７、導体ブロック８及び接合材９を介して、負極とされる導体層４と電気的に接続される。即ち、図２に示すように、ＲＣ－ＩＧＢＴの各半導体素子２の負極電極２ｂに相当するエミッタ電極Ｅが、導体層４に設けられるか又は導体層４に接続される負極端子（図２）と電気的に接続される。
半導体装置１において、各半導体素子２の制御電極２ｃは、接続部５ｃを介して、回路基板５の配線層５ｂと電気的に接続される。更に、ＲＣ－ＩＧＢＴの各半導体素子２を有する半導体装置１では、各半導体素子２の制御電極２ｃと負極電極２ｂとの間に、スイッチング制御用の所定の電圧を印加するため、各半導体素子２の負極電極２ｂも、回路基板５と電気的に接続される（図１では図示を省略）。即ち、図２に示すように、ＲＣ－ＩＧＢＴの各半導体素子２の制御電極２ｃに相当するゲート電極Ｇが、回路基板５（その配線層５ｂ）に含まれるか又は回路基板５に接続される制御端子（図２）と電気的に接続され、その２つの半導体素子２の負極電極２ｂに相当するエミッタ電極Ｅが、回路基板５に設けられるか又は回路基板５に接続される制御端子（図２）と電気的に接続される。
尚、制御端子と電気的に接続される負極電極として、それと等電位のセンス電極を用いてもよいが、以降の実施の形態においては、センス電極と一体の負極電極を用いて説明する。
半導体装置１は、例えば、図２に示すような、ＲＣ－ＩＧＢＴの２つの半導体素子２が並列接続された回路を有する構成とすることができる。
この場合、半導体装置１の動作時には、回路基板５を通じて、２つの半導体素子２の制御電極２ｃ（ゲート電極Ｇ）と負極電極２ｂ（エミッタ電極Ｅ）との間に、２つの半導体素子２のオン（ＯＮ）及びオフ（ＯＦＦ）の状態を制御するための、スイッチング制御用の電圧が印加される。そして、２つの半導体素子２の正極電極２ａ（コレクタ電極Ｃ）に接続された導体層３と、負極電極２ｂ（エミッタ電極Ｅ）に接続された導体層４との間に、２つの半導体素子２の正極電極２ａから負極電極２ｂへと主電流を流すための、主電流用の電圧が印加される。
半導体素子２のＯＦＦからＯＮへの切り替え時には、所定のＯＮ電圧が印加される。この際に、回路基板５から制御電極２ｃにゲートを充電するための電流が流れ、負極電極２ｂから回路基板５に電流が流れる。この結果、半導体素子２がＯＮ状態になり、導体層３から２つの半導体素子２の正極電極２ａに電流が流れ、２つの半導体素子２の負極電極２ｂから導体層４へ電流が流れる。
半導体素子２のＯＮからＯＦＦへの切り替え時には、ＯＮ電圧よりも低い所定のＯＦＦ電圧が印加される。この際に、制御電極２ｃから回路基板５にゲートを放電するための電流が流れ、回路基板５から負極電極２ｂに電流が流れる。この結果、半導体素子２がＯＦＦ状態になり、導体層３から２つの半導体素子２の正極電極２ａへの電流が停止され、２つの半導体素子２の負極電極２ｂから導体層４への電流も停止される。
例えば、以上述べたような構成を有する半導体装置１が実現される。
半導体装置１では、図１に示したように、接合材７、導体ブロック８及び接合材９を介した導体層４と複数の半導体素子２との間隙Ｓ１に、回路基板５が設けられ、各半導体素子２の制御電極２ｃ（及び負極電極２ｂ）が、回路基板５と接続される。これにより、半導体装置１では、例えば、導体層３と同じレイヤーに、導体層３から分離して、制御電極２ｃへの電圧印可用のランド等の配線パターンを設け、当該配線パターンと制御電極２ｃとをワイヤボンディングするような形態に比べ、小型化を図ることが可能になる。即ち、当該配線パターンを不要にすることで、導体層３（及びそれと対向する導体層４）の平面方向のサイズを小さくすることが可能になる。更に、当該配線パターンを複数の半導体素子２間に設け、それと制御電極２ｃとをワイヤボンディングする場合に比べ、複数の半導体素子２間の距離を短縮することが可能になり、それらが搭載される導体層３（及びそれと対向する導体層４）の平面方向のサイズを小さくすることが可能になる。また、制御電極２ｃのワイヤボンディングを不要にすることで、導体ブロック８の厚さを薄くすることが可能になる。
また、半導体装置１では、半導体素子２の主面２ｘ側及び主面２ｙ側の両方に導体層３及び導体層４が設けられることで、片方の主面側にのみ導体層が設けられる場合に比べて、半導体素子２の放熱効率、冷却効率が高められる。これにより、半導体素子２の過熱が抑えられる。更に、半導体装置１では、上記のように導体ブロック８を薄くすることで、各半導体素子２と導体層４との間の熱抵抗が低減され、各半導体素子２の過熱が抑えられる。半導体装置１では、各半導体素子２の過熱が抑えられることで、過熱による半導体素子２の破損が抑えられる。半導体装置１では、各半導体素子２の過熱、それによる破損が抑えられるため、半導体素子２に流す電流の大電流化が可能になる。
また、半導体装置１では、各半導体素子２の制御電極２ｃ（及びセンス電極として機能する負極電極２ｂ）に対しては、回路基板５を通じてスイッチング制御用の電圧が印加され、負極電極２ｂに対し、導体層４、接合材９、導体ブロック８及び接合材７を通じて主電流用の電圧が印加される。これにより、例えば、１つ又は複数の半導体素子２と導体層４との間に、貫通ビアを含む１枚の多層配線基板を介在させ、当該多層配線基板を通じて、制御電極２ｃに対するスイッチング制御用の電圧の印加と、負極電極２ｂに対する主電流用の電圧の印加とを行う形態に比べ、半導体素子２の動作の制御性を向上させることが可能になる。即ち、制御電極２ｃに対するスイッチング制御用の電気信号（印加される電圧及びそれにより流れる電流）の経路と、負極電極２ｂに対する主電流用の電気信号（印加される電圧及びそれにより流れる主電流）の経路とを、別経路とすることで、制御電極２ｃに通じる経路の電気信号が、負極電極２ｂに通じる経路を流れる主電流の電磁界の影響を受け難くなる。このような電磁界の影響が抑えられることで、半導体素子２の動作の制御性が向上する。
更にまた、半導体装置１では、上記のように導体ブロック８を薄くすることで、主電流の流れる導体層３と導体層４との間の距離が短縮され、相互インダクタンスが増大する。これにより、半導体素子２のスイッチング制御時のトータルのインダクタンスを低減することが可能になる。
また、半導体装置１では、導体層３上で対向配置される複数の半導体素子２の間を跨ぐように回路基板５が設けられる。これにより、複数の半導体素子２と回路基板５との間の電気信号の経路が等長化されるため、２つの半導体素子２の動作の制御性を向上させることが可能になる。
上記構成によれば、半導体素子２の動作性能に優れる小型の半導体装置１が実現される。
図３は第１の実施の形態に係る半導体装置の第２の例について説明する図である。図３には、半導体装置の一例の要部断面図を模式的に示している。
図３に示す半導体装置１Ａは、絶縁層５ａの、上記主面５ａａとは反対側の主面５ａｂに配線層５ｂを設けた回路基板５Ａが用いられている点で、上記図１に示した半導体装置１と相違する。回路基板５Ａは、接合材７、導体ブロック８及び接合材９を介した導体層４と複数の半導体素子２との間隙Ｓ１に設けられる。
回路基板５Ａにおいて、絶縁層５ａの主面５ａｂに設けられた配線層５ｂは、配線層５ｂと接続され且つ絶縁層５ａを貫通するように設けられたピンやビア等の導体部５ｄによって、もう一方の主面５ａａへと引き出される。導体部５ｄのピンやビアには、銅、アルミニウム等の導体材料が用いられる。尚、導体部５ｄは、その一部が絶縁層５ａから突出するように設けられてもよい。主面５ａａに引き出された導体部５ｄは、接続部５ｃを介して、複数の半導体素子２の各制御電極２ｃと電気的及び機械的に接続される。尚、回路基板５Ａの主面５ａｂ側の配線層５ｂと半導体素子２の制御電極２ｃとを電気的に接続する導体部５ｄ及び接続部５ｃ又は導体部５ｄ若しくは接続部５ｃは、導体接続部の一例である。
図３に示すような回路基板５Ａが用いられた半導体装置１Ａによっても、上記半導体装置１と同様の効果を得ることができる。
図４は第１の実施の形態に係る半導体装置の第３の例について説明する図である。図４には、半導体装置の一例の要部断面図を模式的に示している。
図４に示す半導体装置１Ｂは、絶縁層５ａの主面５ａａ及びそれとは反対側の主面５ａｂの両方に配線層５ｂを設けた回路基板５Ｂが用いられている点で、上記図１に示した半導体装置１と相違する。回路基板５Ｂは、接合材７、導体ブロック８及び接合材９を介した導体層４と複数の半導体素子２との間隙Ｓ１に設けられる。
回路基板５Ｂにおいて、絶縁層５ａの主面５ａｂに設けられた配線層５ｂは、主面５ａｂの配線層５ｂと接続され且つ絶縁層５ａを貫通するように設けられたピン、ビア、スルーホール等の導体部５ｄによって、もう一方の主面５ａａへと引き出される。導体部５ｄのピン、ビア、スルーホールには、銅、アルミニウム等の導体材料が用いられる。尚、導体部５ｄは、その一部が絶縁層５ａから突出するように設けられてもよい。主面５ａｂから主面５ａａに引き出された導体部５ｄは、主面５ａａに設けられた配線層５ｂとは分離される。主面５ａｂから主面５ａａに引き出された導体部５ｄは、接続部５ｃを介して、複数の半導体素子２の各制御電極２ｃと電気的及び機械的に接続される。また、主面５ａａに設けられた配線層５ｂは、接続部５ｃを介して、複数の半導体素子２の各負極電極２ｂと電気的及び機械的に接続される。尚、回路基板５Ｂの主面５ａｂ側の配線層５ｂと半導体素子２の制御電極２ｃとを電気的に接続する導体部５ｄ及び接続部５ｃ又は導体部５ｄ若しくは接続部５ｃは、導体接続部の一例である。また、回路基板５Ｂの主面５ａａ側の配線層５ｂと半導体素子２の負極電極２ｂとを電気的に接続する接続部５ｃは、導体接続部の一例である。
回路基板５Ｂでは、絶縁層５ａの主面５ａｂに設けられた配線層５ｂ並びにそれと接続された導体部５ｄ及び接続部５ｃにより、複数の半導体素子２の制御電極２ｃに対する電気信号（スイッチング制御時の電圧及び電流）の経路が形成される。回路基板５Ｂでは、絶縁層５ａの主面５ａａに設けられた配線層５ｂ及びそれと接続される接続部５ｃにより、複数の半導体素子２の負極電極２ｂに対する電気信号（スイッチング制御時の電圧及び電流）の経路が形成される。半導体装置１Ｂの動作時には、回路基板５Ｂに設けられるこのような２つの経路が用いられ、各半導体素子２の制御電極２ｃと負極電極２ｂとの間に、スイッチング制御用の電圧が印加される。そして、複数の半導体素子２の正極電極２ａに繋がる導体層３と、複数の半導体素子２の負極電極２ｂに繋がる導体層４との間には、主電流用の電圧が印加される。
図４に示すような回路基板５Ｂが用いられた半導体装置１Ｂによっても、上記半導体装置１と同様の効果を得ることができる。
ここで、上記のような回路基板５Ｂの構成例及び半導体素子２との接続例について、図５及び図６を参照して更に説明する。
図５及び図６は第１の実施の形態に係る回路基板の構成例及び半導体素子との接続例について説明する図である。図５（Ａ）～図５（Ｃ）及び図６（Ａ）～図６（Ｃ）にはそれぞれ、回路基板及びそれと接続される半導体素子の要部断面図を模式的に示している。
回路基板５Ｂは、絶縁層５ａと、絶縁層５ａの主面５ａｂ及び主面５ａａにそれぞれ設けられた配線層５ｂと、絶縁層５ａを貫通するように設けられた導体部５ｄとを有する。回路基板５Ｂは、例えば、図５（Ａ）に示すように、その導体部５ｄとして、絶縁層５ａの主面５ａｂの配線層５ｂから連続して貫通孔５ｅの内壁に設けられたスルーホール５ｄａを備える。回路基板５Ｂと半導体素子２とを接続する接続部５ｃとしては、例えば、図５（Ａ）に示すような半田バンプ５ｃａが用いられる。絶縁層５ａの一方の主面５ａｂに設けられた配線層５ｂは、スルーホール５ｄａ（導体部５ｄ）及びそれと接続された半田バンプ５ｃａ（接続部５ｃ）を介して、半導体素子２の制御電極２ｃと接続される。絶縁層５ａの他方の主面５ａａに設けられた配線層５ｂは、半田バンプ５ｃａ（接続部５ｃ）を介して、半導体素子２の負極電極２ｂと接続される。
回路基板５Ｂに設けられるスルーホール５ｄａの内側は、例えば、図５（Ｂ）に示すように、充填材５ｆで埋め込まれてもよい。充填材５ｆには、銅、アルミニウム等の導体材料、エポキシ樹脂等の樹脂材料、又は樹脂材料中に導電性若しくは絶縁性のフィラーが含有された複合材料等を用いることができる。充填材５ｆが一定の電気伝導性を有する場合、図５（Ｂ）に示す回路基板５Ｂでは、スルーホール５ｄａ及び充填材５ｆが、導体部５ｄとして機能する。
回路基板５Ｂに設けられるスルーホール５ｄａの内側には、例えば、図５（Ｃ）に示すように、ピン５ｇが差し込まれてもよい。ピン５ｇには、銅、アルミニウム等の導体材料を用いることができる。ピン５ｇは、図５（Ｃ）に示すように、その一部が絶縁層５ａから突出するように設けられてもよい。図５（Ｃ）に示す回路基板５Ｂでは、スルーホール５ｄａ及びピン５ｇが、導体部５ｄとして機能する。
回路基板５Ｂの導体部５ｄ、例えば、上記のようなスルーホール５ｄａは、必ずしも半導体素子２の制御電極２ｃの直上に位置していることを要しない。回路基板５Ｂには、例えば、図６（Ａ）に示すように、配線層５ｂが、絶縁層５ａの一方の主面５ａｂから、制御電極２ｃの直上に位置しないスルーホール５ｄａを介して、絶縁層５ａの他方の主面５ａａに引き出され、その主面５ａａ上に延在される構成が採用されてもよい。このようにして主面５ａａに引き出されて延在する配線層５ｂが、半田バンプ５ｃａ（接続部５ｃ）を介して、半導体素子２の制御電極２ｃと接続される。このような配線層５ｂからは分離されて主面５ａａに設けられた配線層５ｂは、半田バンプ５ｃａ（接続部５ｃ）を介して、半導体素子２の負極電極２ｂと接続される。
回路基板５Ｂの接続部５ｃには、上記のような半田バンプ５ｃａのほか、例えば、図６（Ｂ）に示すような、金等のスタッドバンプ５ｃｂが用いられてもよい。例えば、半導体素子２の制御電極２ｃ上及び負極電極２ｂ上にそれぞれスタッドバンプ５ｃｂが設けられる。それらのスタッドバンプ５ｃｂにそれぞれ、絶縁層５ａの主面５ａｂからスルーホール５ｄａを介して主面５ａａに引き出されて延在する配線層５ｂ、及びそのような配線層５ｂからは分離されて主面５ａａに設けられた配線層５ｂが接続される。尚、スタッドバンプ５ｃｂは、半導体素子２の制御電極２ｃ上及び負極電極２ｂ上に設けることができるほか、回路基板５Ｂの配線層５ｂ上に設けることもできる。
回路基板５Ｂの導体部５ｄには、例えば、図６（Ｃ）に示すような、銅等のピラー５ｄｂが用いられてもよい。例えば、絶縁層５ａの主面５ａｂからスルーホール５ｄａを介して主面５ａａに引き出されて延在する配線層５ｂ上、及びそのような配線層５ｂからは分離されて主面５ａａに設けられた配線層５ｂ上にそれぞれ、ピラー５ｄｂが設けられる。それらのピラー５ｄｂがそれぞれ、半導体素子２の制御電極２ｃ及び負極電極２ｂに接続される。尚、ピラー５ｄｂは、回路基板５Ｂの配線層５ｂ上に設けることができるほか、半導体素子２の制御電極２ｃ上及び負極電極２ｂ上に設けることもできる。
尚、ここでは、回路基板５Ｂの絶縁層５ａの一方の主面５ａｂに、半導体素子２の制御電極２ｃに繋がる配線層５ｂを設け、絶縁層５ａの他方の主面５ａａに、半導体素子２の負極電極２ｂに繋がる配線層５ｂを設ける構成を例示した。このほか、絶縁層５ａの一方の主面５ａｂに、半導体素子２の負極電極２ｂに繋がる配線層５ｂを設け、絶縁層５ａの他方の主面５ａａに、半導体素子２の制御電極２ｃに繋がる配線層５ｂを設ける構成とすることも可能である。
また、ここでは、回路基板５Ｂを例に、その構成例及び半導体素子２との接続例について説明した。上記回路基板５（図１）の絶縁層５ａの主面５ａａに設ける配線層５ｂや、上記回路基板５Ａ（図３）の絶縁層５ａの主面５ａｂに設ける配線層５ｂは、図５及び図６の例に従って設けることが可能であり、半導体素子２と接続することが可能である。
上記のような回路基板５Ｂにおける配線層５ｂの構成例について、図７及び図８を参照して更に説明する。
図７及び図８は第１の実施の形態に係る回路基板の配線層の構成例について説明する図である。図７には、回路基板の一例の要部平面透過図を模式的に示している。図８（Ａ）には、回路基板の一例の要部平面図を模式的に示し、図８（Ｂ）には、回路基板の一例の要部側面図を模式的に示し、図８（Ｃ）には、回路基板の一例の要部底面図を模式的に示している。
回路基板５Ｂは、例えば、図７及び図８（Ａ）～図８（Ｃ）に示すように、絶縁層５ａと、絶縁層５ａの一方の主面５ａｂに設けられた配線層５ｂと、絶縁層５ａの他方の主面５ａａに設けられた配線層５ｂと、絶縁層５ａを貫通するように設けられた導体部５ｄとを有する。図７及び図８（Ａ）～図８（Ｃ）では、絶縁層５ａの主面５ａｂに設けられた配線層５ｂを「配線層５ｂ２」とし、絶縁層５ａの主面５ａａに設けられた配線層５ｂを「配線層５ｂ１」としている。
絶縁層５ａの主面５ａｂに設けられた配線層５ｂ２は、回路基板５Ｂの一方の端部Ｘ１において、平面視で回路基板５Ｂの中間部Ｘ３における一定幅の部位（一定幅部位）から凸状に突出した凸形状の部位（凸形状部位）を有する。例えば、端部Ｘ１の配線層５ｂ２のその凸形状部位に、絶縁層５ａを貫通する、上記のようなスルーホール５ｄａやピン５ｇ等の複数の導体部５ｄが接続される。絶縁層５ａの主面５ａｂに設けられた配線層５ｂ２は、回路基板５Ｂの他方の端部Ｘ２において、回路基板５Ｂの中間部Ｘ３における一定幅部位から凸状に突出した凸形状部位を有する。端部Ｘ２の配線層５ｂ２のその凸形状部位は、外部接続用の端子５ｈとして用いられる。
絶縁層５ａの主面５ａａに設けられた配線層５ｂ１は、回路基板５Ｂの一方の端部Ｘ１において、平面視で回路基板５Ｂの中間部Ｘ３における一定幅部位から凹状に突出した凹形状の部位（凹形状部位）を有する。例えば、端部Ｘ１の配線層５ｂ１のその凹形状部位は、平面視で端部Ｘ１の配線層５ｂ２の上記凸形状部位とは重複しない形状とされる。絶縁層５ａの主面５ａａに設けられた配線層５ｂ１は、回路基板５Ｂの他方の端部Ｘ２において、回路基板５Ｂの中間部Ｘ３における一定幅部位から凸状に突出した凸形状部位を有する。端部Ｘ２の配線層５ｂ１のその凸形状部位は、外部接続用の端子５ｉとして用いられる。
絶縁層５ａの一方の主面５ａｂに設けられた配線層５ｂ２と、絶縁層５ａの他方の主面５ａａに設けられた配線層５ｂ１とは、回路基板５Ｂの中間部Ｘ３において、平面視で互いに重複する形状とされる。回路基板５Ｂは、配線層５ｂ２と配線層５ｂ１とが、平面視で部分的に重複するように、絶縁層５ａを介して設けられた、ラミネート配線構造を有する。
半導体装置１Ｂ（図４）において、回路基板５Ｂは、少なくともその一方の端部Ｘ１が、絶縁層５ａの主面５ａａ側を複数の半導体素子２側に向け、主面５ａｂ側を導体層４側に向けて、導体ブロック８を介した複数の半導体素子２と導体層４との間隙Ｓ１に位置するように、設けられる。端部Ｘ１の配線層５ｂ２の凸形状部位に接続された複数の導体部５ｄが、上記のような半田バンプ５ｃａ等の接続部５ｃを介して、複数の半導体素子２の制御電極２ｃと接続される。端部Ｘ１の配線層５ｂ１の凹形状部位が、上記のような半田バンプ５ｃａ等の接続部５ｃを介して、複数の半導体素子２の負極電極２ｂと接続される。半導体装置１Ｂの動作時には、回路基板５Ｂの端部Ｘ２の配線層５ｂ２の端子５ｈと、端部Ｘ２の配線層５ｂ１の端子５ｉとの間に、スイッチング制御用の電圧が印加される。
回路基板５Ｂでは、絶縁層５ａの一方の主面５ａｂに設けられた配線層５ｂ２並びにそれと接続された導体部５ｄ及び接続部５ｃにより、制御電極２ｃに対する電気信号（スイッチング制御時の電圧及び電流）の経路が形成される。絶縁層５ａの他方の主面５ａａに設けられた配線層５ｂ１及びそれと接続された接続部５ｃにより、負極電極２ｂに対する電気信号（スイッチング制御時の電圧及び電流）の経路が形成される。
回路基板５Ｂでは、複数の半導体素子２に対してスイッチング制御用の電圧が印加される際、制御電極２ｃに繋がる配線層５ｂ２と、負極電極２ｂに繋がる配線層５ｂ１とに、逆方向の電流が流れる。ここで、制御電極２ｃに繋がる配線層５ｂ２と、負極電極２ｂに繋がる配線層５ｂ１とは、上記のように、回路基板５Ｂの中間部Ｘ３において平面視で重複する形状となっている。これにより、回路基板５Ｂでは、配線層５ｂ２を流れる電流により生じる電磁界と、配線層５ｂ１を流れる電流により生じる電磁界とが相殺されるようになる。
図９は配線層を流れる電流と電磁界との関係について説明する図である。図９（Ａ）には、横方向に並設された２本の配線層の一例の要部断面図を、それらを流れる電流とそれによって生じる電磁界と共に、模式的に示している。図９（Ｂ）には、縦方向に並設された２本の配線層の一例の要部断面図を、それらを流れる電流とそれによって生じる電磁界と共に、模式的に示している。
例えば、図９（Ａ）に示すように、横方向に並設された２本の配線層５０１及び配線層５０２に逆方向の電流が流れる場合、一方には左回りの電磁界５０１ａが生じ、他方には右回りの電磁界５０２ａが生じる。電磁界５０１ａと電磁界５０２ａとの重なり部分５０３において、電磁界５０１ａと電磁界５０２ａとが相殺される。図９（Ｂ）に示すように、縦方向に並設された２本の配線層５０１及び配線層５０２に逆方向の電流が流れる場合も同様に、一方には左回りの電磁界５０１ａが生じ、他方には右回りの電磁界５０２ａが生じる。電磁界５０１ａと電磁界５０２ａとの重なり部分５０３において、電磁界５０１ａと電磁界５０２ａとが相殺される。
２本の配線層５０１及び配線層５０２を縦方向に並設する構造（図９（Ｂ））では、２本の配線層５０１及び配線層５０２を横方向に並設する構造（図９（Ａ））に比べて、それらを逆方向に流れる電流により生じる電磁界５０１ａと電磁界５０２ａとの重なり部分５０３を大きくすることができる。そのため、電磁界５０１ａと電磁界５０２ａとの相殺効果を大きくすることが可能である。尚、縦方向に並設される配線層５０１と配線層５０２との縦方向の間隔と、横方向に並設される配線層５０１と配線層５０２との横方向の間隔とが、同じ場合であっても、配線層５０１及び配線層５０２を縦方向に並設する構造では、電磁界５０１ａと電磁界５０２ａとの比較的大きな相殺効果を得ることができる。
回路基板５Ｂには、図７及び図８（Ａ）～図８（Ｃ）に示したように、逆方向に電流が流れる配線層５ｂ２と配線層５ｂ１とが縦方向に並設されて重複する構造が採用される。これにより、配線層５ｂ２及び配線層５ｂ１に逆方向に流れる電流により生じる電磁界の重なり部分を比較的大きくし、互いの電磁界を効果的に相殺することが可能になる。配線層５ｂ２と配線層５ｂ１との間に介在される絶縁層５ａの材料及び厚さを調整することで、配線層５ｂ２及び配線層５ｂ１に逆方向に流れる電流により生じる互いの電磁界を、一層効果的に相殺することが可能になる。回路基板５Ｂでは、このように逆方向に電流が流れる配線層５ｂ２と配線層５ｂ１とを縦方向に並設して重複させ、互いの電磁界が相殺されるようにしたラミネート配線構造が採用されることで、インダクタンスの低減が可能になっている。
回路基板５Ｂが用いられた半導体装置１Ｂによれば、上記半導体装置１について述べたのと同様に、小型化、半導体素子２の過熱の抑制及び大電流化、半導体素子２のスイッチング制御に対する主電流の電磁界の影響の抑制、半導体素子２のスイッチング制御用の電気信号の経路の等長化が可能になる。更に、回路基板５Ｂが用いられた半導体装置１Ｂによれば、スイッチング制御用の電気信号の経路同士の電磁界の相殺効果を得ることが可能になる。上記構成を有する回路基板５Ｂが用いられることで、半導体素子２の動作性能に優れる小型の半導体装置１Ｂが実現される。
以上述べたような回路基板５Ｂの配置例について、図１０を参照して更に説明する。
図１０は第１の実施の形態に係る回路基板の配置例について説明する図である。図１０（Ａ）及び図１０（Ｂ）にはそれぞれ、回路基板を用いた半導体装置の一例の要部平面図を模式的に示している。
例えば、半導体装置１Ｂ（図４）において、回路基板５Ｂは、その一方の端部Ｘ１が、絶縁層５ａの一方の主面５ａａ側が複数の半導体素子２側に向けられ、他方の主面５ａｂ側が導体層４側に向けられて、導体ブロック８等を介した複数の半導体素子２と導体層４との間隙Ｓ１に位置するように設けられる。一方の端部Ｘ１がこのように設けられる回路基板５Ｂの、その他方の端部Ｘ２は、平面視で導体層４及びそれと対向する導体層３の外側に位置するように設けられる。
ここで、複数の半導体素子２の正極電極２ａが電気的に接続される導体層３には、例えば、図１０（Ａ）及び図１０（Ｂ）に示すように、方向Ｄ１の縁部３ｂに正極側の主端子（正極端子）３ａが設けられる。複数の半導体素子２の負極電極２ｂが電気的に接続される導体層４には、例えば、図１０（Ａ）及び図１０（Ｂ）に示すように、方向Ｄ１の縁部４ｂに負極側の主端子（負極端子）４ａが設けられる。この場合、回路基板５Ｂは、例えば、図１０（Ａ）又は図１０（Ｂ）に示すような配置とすることができる。
図１０（Ａ）の例では、回路基板５Ｂは、一方の端部Ｘ１が、導体ブロック８等を介した複数の半導体素子２と導体層４との間に位置し、他方の端部Ｘ２が、導体層３及び導体層４の、正極端子３ａ及び負極端子４ａが設けられる方向Ｄ１の縁部３ｂ及び縁部４ｂの側であってそれらよりも外側に位置するように、設けられる。このように回路基板５Ｂの端部Ｘ２を、導体層３の正極端子３ａ及び導体層４の負極端子４ａが設けられる方向Ｄ１と同じ方向Ｄ１に引き出すことで、半導体装置１Ｂの小型化が図られる。
図１０（Ｂ）の例では、回路基板５Ｂは、一方の端部Ｘ１が、導体ブロック８等を介した複数の半導体素子２と導体層４との間に位置し、他方の端部Ｘ２が、導体層３及び導体層４の、正極端子３ａ及び負極端子４ａが設けられる方向Ｄ１とは反対の方向Ｄ２の縁部３ｃ及び縁部４ｃの側であってそれらよりも外側に位置するように、設けられる。このように回路基板５Ｂの端部Ｘ２を、導体層３の正極端子３ａ及び導体層４の負極端子４ａが設けられる方向Ｄ１とは反対の方向Ｄ２に引き出すことで、正極端子３ａと負極端子４ａとの間に流れる主電流の電磁界が、スイッチング制御時に回路基板５Ｂに印加される電圧及びそれにより流れる電流に与える影響が抑えられる。
ここでは、半導体装置１Ｂの回路基板５Ｂの配置例を示したが、上記半導体装置１（図１）の回路基板５、及び上記半導体装置１Ａ（図３）の回路基板５Ａについても同様に、図１０（Ａ）又は図１０（Ｂ）に示すような配置を採用することができる。
［第２の実施の形態］
図１１～図１４は第２の実施の形態に係る半導体装置の一例について説明する図である。図１１には、半導体装置の一例の要部平面図を模式的に示している。図１２には、図１１のＬ１－Ｌ１断面図を模式的に示している。図１３には、図１１のＬ２－Ｌ２断面図を模式的に示している。図１４には、図１１のＬ３－Ｌ３断面図を模式的に示している。
図１１～図１４に示す半導体装置１０（半導体モジュール）は、複数、ここでは一例として平面視で２つの半導体素子２０と、２つの半導体素子２０を挟んで対向する基板３０及び基板４０と、複数の半導体素子２０と接続された回路基板５０とを有する。
半導体素子２０には、各種半導体素子（半導体チップ）を用いることができる。例えば、半導体素子２０には、ＩＧＢＴ、ＭＯＳＦＥＴ、パワーＭＯＳＦＥＴ、ＪＦＥＴ、ＨＥＭＴ等を含む半導体チップが用いられる。また、半導体素子２０には、逆耐圧性を持たせたＲＢ－ＩＧＢＴが用いられてもよい。更に、半導体素子２０には、ＦＷＤを逆並列に接続したＲＣ－ＩＧＢＴが用いられてもよい。ＲＢ－ＩＧＢＴやＲＣ－ＩＧＢＴには、ＦＷＤを半導体チップ内に含んだものが用いられてもよい。
複数の半導体素子２０には、同種の半導体素子２０が用いられてもよいし、異種の半導体素子２０が用いられてもよい。
ここでは、半導体素子２０として、ＩＧＢＴとそれに接続されるＦＷＤとを含むＲＣ－ＩＧＢＴが用いられる場合を例にして説明する。
基板３０は、図１１～図１４に示すように、絶縁板３１と、絶縁板３１の一方の主面３１ａに設けられた導体層３２と、絶縁板３１の他方の主面３１ｂに設けられた導体層３３とを有する。尚、図１１では便宜上、基板３０の絶縁板３１の他方の主面３１ｂに設けられる導体層３３の図示は省略している。半導体素子２０は、基板３０の導体層３２側に設けられる。
絶縁板３１には、一定の熱伝導性を有する各種絶縁材料の基板が用いられる。例えば、絶縁板３１には、酸化アルミニウム、窒化アルミニウム、窒化珪素等、良好な熱伝導性を有するセラミック基板が用いられる。
導体層３２には、一定の電気伝導性及び熱伝導性を有する各種導体材料が用いられる。例えば、導体層３２には、銅、銅合金等、良好な電気伝導性を有する導体材料が用いられる。このような材料を用いて形成される導体層３２の表面には、耐食性向上のため、ニッケル（Ｎｉ）、ニッケル合金、金（Ａｕ）等の表面処理層が設けられてもよい。
導体層３３には、一定の熱伝導性を有する各種導体材料が用いられる。例えば、導体層３３には、銅、銀、アルミニウム、鉄（Ｆｅ）、又はこれらのうちの少なくとも一種を含む合金等、良好な熱伝導性を有する材料が用いられる。導体層３３の表面には、耐食性向上のため、ニッケル、金等の表面処理層が設けられてもよい。
基板３０において、導体層３２は、例えば、０．２ｍｍ～１ｍｍの厚さで設けられる。導体層３３は、例えば、０．２ｍｍ～１ｍｍの厚さで、導体層３２と同じか又は異なる厚さで設けられる。絶縁板３１は、導体層３２と導体層３３との間を電気的に絶縁可能な厚さ、例えば、０．２ｍｍ～１ｍｍの厚さで設けられる。
また、基板４０は、図１１～図１４に示すように、絶縁板４１と、絶縁板４１の一方の主面４１ａに設けられた導体層４２と、絶縁板４１の他方の主面４１ｂに設けられた導体層４３とを有する。尚、図１１では便宜上、基板４０の絶縁板４１に設けられる導体層４２及び導体層４３の図示は省略している。半導体素子２０は、基板４０の導体層４３側に設けられる。
絶縁板４１には、一定の熱伝導性を有する各種絶縁材料の基板が用いられる。例えば、絶縁板４１には、酸化アルミニウム、窒化アルミニウム、窒化珪素等、良好な熱伝導性を有するセラミック基板が用いられる。
導体層４２には、一定の熱伝導性を有する各種導体材料が用いられる。例えば、導体層４２には、銅、銀、アルミニウム、鉄、又はこれらのうちの少なくとも一種を含む合金等、良好な熱伝導性を有する導体材料が用いられる。導体層４２の表面には、耐食性向上のため、ニッケル、金等の表面処理層が設けられてもよい。
導体層４３には、一定の電気伝導性及び熱伝導性を有する各種導体材料が用いられる。例えば、導体層４３には、銅、銅合金等、良好な電気伝導性を有する導体材料が用いられる。導体層４３の表面には、耐食性向上のため、ニッケル、金等の表面処理層が設けられてもよい。
基板４０において、導体層４３は、例えば、０．２ｍｍ～１ｍｍの厚さで設けられる。導体層４２は、例えば、０．２ｍｍ～１ｍｍの厚さで、導体層４３と同じか又は異なる厚さで設けられる。絶縁板４１は、導体層４３と導体層４２との間を電気的に絶縁可能な厚さ、例えば、０．２ｍｍ～１ｍｍの厚さで設けられる。
図１１～図１４に示す基板３０の導体層３２及び導体層３３と絶縁板３１との接合、並びに基板４０の導体層４２及び導体層４３と絶縁板４１との接合には、例えば、ＤＣＢ（Direct Copper Bonding）基板のように直接接合を用いてもよいし、ＡＭＢ（Active Metal Brazed）基板のようにロウを用いてもよい。
図１１～図１４に示すように、２つの半導体素子２０はそれぞれ、一方の主面２０ａに設けられたコレクタ電極２１（正極電極）、並びに他方の主面２０ｂに設けられたエミッタ電極２２（負極電極）及びゲート電極２３（制御電極）を有する。
２つの半導体素子２０は、対向する基板３０と基板４０との間に、コレクタ電極２１及びエミッタ電極２２をそれぞれ基板３０側及び基板４０側に向けて設けられる。基板３０と基板４０とは、互いの導体層３２と導体層４３とが対向するように設けられる。２つの半導体素子２０のコレクタ電極２１と基板３０の導体層３２との間は、接合材６０を用いて電気的及び機械的に接続される。接合材６０には、銅又は銀等の焼結材、半田等、一定の電気伝導性及び熱伝導性を有する各種接合材料が用いられる。２つの半導体素子２０のエミッタ電極２２と基板４０の導体層４３との間は、接合材７０、導体ブロック８０及び接合材９０を介して、電気的及び機械的に接続される。接合材７０及び接合材９０には、銅又は銀等の焼結材、半田等、一定の電気伝導性及び熱伝導性を有する各種接合材料が用いられる。導体ブロック８０には、一定の電気伝導性及び熱伝導性を有する各種導体材料、例えば、銅、銀、アルミニウム等の導体材料が用いられる。各エミッタ電極２２と各導体ブロック８０とが、接合材７０を用いて接合され、各導体ブロック８０と導体層４３とが、接合材９０を用いて接合される。
２つの半導体素子２０は、動作に伴い発熱する。各半導体素子２０で発生する熱は、接合材６０を介して基板３０へと伝達され、接合材７０、導体ブロック８０及び接合材９０を介して基板４０へと伝達される。導体ブロック８０は、２つの半導体素子２０で発生する熱を基板４０へと伝達するヒートスプレッダとしての機能を有する。導体ブロック８０はこのほか、２つの半導体素子２０と基板４０との間に、図１２～図１４に示すような一定の間隙Ｓ２を形成するためのスペーサとしての機能を有する。
半導体素子２０のコレクタ電極２１と接続される基板３０の導体層３２には、図１１及び図１４に示すように、正極端子３４が設けられる。図１４には便宜上、このような正極端子３４を点線で模式的に図示している。正極端子３４には、一定の電気伝導性を有する各種導体材料、例えば、銅、銅合金等の導体材料が用いられる。正極端子３４は、導体層３２の、方向Ｄ１の縁部３２ａに設けられる。正極端子３４は、例えば、接合材を用いて、又は超音波接合によって、導体層３２と電気的及び機械的に接続される。正極端子３４の導体層３２への接合材を用いた接合には、銅又は銀等の焼結材、半田等、一定の電気伝導性を有する各種接合材が用いられる。
半導体素子２０のエミッタ電極２２と接続される基板４０の導体層４３には、図１１及び図１４に示すように、負極端子４４が設けられる。負極端子４４には、一定の電気伝導性を有する各種導体材料、例えば、銅、銅合金等の導体材料が用いられる。負極端子４４は、導体層４３の、方向Ｄ１の縁部４３ａに設けられる。負極端子４４は、例えば、接合材を用いて、又は超音波接合によって、導体層４３と電気的及び機械的に接続される。負極端子４４の導体層４３への接合材を用いた接合には、銅又は銀等の焼結材、半田等、一定の電気伝導性を有する各種接合材が用いられる。
回路基板５０は、図１１～図１４に示すように、導体ブロック８０（並びに接合材７０及び接合材９０）を介した基板４０の導体層４３と２つの半導体素子２０との間に形成される間隙Ｓ２（図１２～図１４）に設けられる。回路基板５０は、その一方の端部５０ａが、基板４０と２つの半導体素子２０との間の間隙Ｓ２に位置し、他方の端部５０ｂ、及び端部５０ａと端部５０ｂとの間の中間部５０ｃが、基板３０及び基板４０の外側に位置するように設けられる。基板４０と２つの半導体素子２０との間の間隙Ｓ２に位置する端部５０ａから連続する中間部５０ｃ及び端部５０ｂは、図１１に示すように、平面視で基板３０及び基板４０の外縁に沿ってＬ字状に延在するように設けられる。端部５０ｂは、基板３０及び基板４０の、正極端子３４及び負極端子４４の設けられる方向Ｄ１の外縁から突出するように設けられる。
回路基板５０は、図１１～図１４に示すように、絶縁層５１と、絶縁層５１の主面５１ａに積層された配線層５２と、絶縁層５１の主面５１ｂに積層された配線層５３とを有する。回路基板５０は、絶縁層５１とそれに積層された配線層５２及び配線層５３とを有する、ラミネート配線構造を持った回路基板の一例である。
回路基板５０は更に、図１１及び図１２に示すように、絶縁層５１の主面５１ｂに設けられた配線層５３と接続され且つ絶縁層５１を貫通するように設けられた導体部５５を有する。ここでは、導体部５５の一例として、ピンを図示している。主面５１ｂに設けられた配線層５３は、導体部５５によって他方の主面５１ａへと引き出される。導体部５５は、絶縁層５１の主面５１ａに設けられた配線層５２とは分離される。また、回路基板５０は、図１１及び図１３に示すように、絶縁層５１の主面５１ａに設けられた配線層５２と接続され且つ絶縁層５１を貫通するように設けられた導体部５４を有してもよい。ここでは、導体部５４の一例として、ピンを図示している。導体部５４は、絶縁層５１の主面５１ｂに設けられた配線層５３とは分離される。
絶縁層５１には、各種絶縁材料が用いられる。例えば、絶縁層５１には、酸化アルミニウム、窒化アルミニウム、窒化珪素、シリカ等の無機絶縁材料、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂等の有機絶縁材料が用いられる。有機絶縁材料には、絶縁性のフィラー、ガラス等のファイバやクロスが含有されてもよい。配線層５３及び配線層５２には、各種導体材料が用いられる。例えば、配線層５３及び配線層５２には、銅、銅合金等の導体材料が用いられる。配線層５３及び配線層５２とそれぞれ接続される導体部５５及び導体部５４には、各種導体材料が用いられる。例えば、導体部５５及び導体部５４には、銅、銅合金等の導体材料が用いられる。
回路基板５０の絶縁層５１の主面５１ｂに設けられた配線層５３と接続される導体部５５は、例えば、半田バンプ等の接続部５７を介して、２つの半導体素子２０の各ゲート電極２３と電気的及び機械的に接続される。回路基板５０の絶縁層５１の主面５１ａに設けられた配線層５２と接続される導体部５４は、例えば、半田バンプ等の接続部５６を介して、２つの半導体素子２０の各エミッタ電極２２と電気的及び機械的に接続される。尚、回路基板５０の主面５１ｂ側の配線層５３と半導体素子２０のゲート電極２３とを電気的に接続する導体部５５及び接続部５７又は導体部５５若しくは接続部５７は、導体接続部の一例である。また、回路基板５０の主面５１ａ側の配線層５２と半導体素子２０のエミッタ電極２２とを電気的に接続する導体部５４及び接続部５６又は導体部５４若しくは接続部５６は、導体接続部の一例である。
回路基板５０では、絶縁層５１の主面５１ｂに設けられた配線層５３並びにそれと接続された導体部５５及び接続部５７により、２つの半導体素子２０のゲート電極２３に対する電気信号の経路が形成される。回路基板５０では、絶縁層５１の主面５１ａに設けられた配線層５２並びにそれと接続された導体部５４及び接続部５６により、２つの半導体素子２０のエミッタ電極２２に対する電気信号の経路が形成される。
上記のような回路基板５０の、絶縁層５１、配線層５３及び配線層５２を含めた厚さは、例えば、０．５ｍｍ以下とすることができる。このような厚さの回路基板５０が設けられる、基板４０と２つの半導体素子２０との間の間隙Ｓ２（その厚さ、高さ又は間隔）は、例えば、１ｍｍ以下とすることができる。また、回路基板５０の配線層５３及び配線層５２の幅及び厚さは、それらに用いられる導体材料の抵抗、インダクタンス、流れる電流の大きさ等に基づいて設定することができる。また、回路基板５０の配線層５３及び配線層５２のうち、平面視で基板３０及び基板４０の外縁に沿ってＬ字状に延在する中間部５０ｃ及び端部５０ｂにおける配線層５３及び配線層５２と、基板３０の導体層３２及び基板４０の導体層４３との絶縁距離は、これらの導体部に印可される電圧に基づいて設定することができる。
半導体装置１０は更に、図１１～図１４に示すように、基板３０と基板４０との間に設けられる半導体素子２０等を封止する樹脂１００を有する。樹脂１００からは、基板３０の導体層３３、基板４０の導体層４２、正極端子３４の一部、負極端子４４の一部、回路基板５０の端部５０ｂが露出する。これらを除く基板３０と基板４０との間の半導体素子２０等を含む構造部が、樹脂１００によって封止される。樹脂１００には、例えば、エポキシ樹脂、フェノール樹脂、マレイミド樹脂、マレイミド変性エポキシ樹脂、マレイミド変性フェノール樹脂等の熱硬化性樹脂が用いられる。樹脂１００には、一定の熱伝導性及び絶縁性を有する材料、例えば、酸化アルミニウム、窒化アルミニウム、窒化珪素等の材料が用いられたフィラー、ガラス等の材料が用いられたファイバやクロスが含有されてもよい。
上記のような構成を有する半導体装置１０では、その半導体素子２０として、ＩＧＢＴとそれに接続されるＦＷＤとを含むＲＣ－ＩＧＢＴが用いられる場合、上記図２に示したのと同様の回路が実現される。即ち、半導体装置１０では、２つの半導体素子２０の各々について、それに含まれるＩＧＢＴのコレクタ電極Ｃ（コレクタ電極２１）とＦＷＤのカソード電極Ｋとが接続され、ＩＧＢＴのエミッタ電極Ｅ（エミッタ電極２２）とＦＷＤのアノード電極Ａとが接続される。コレクタ電極Ｃが正極端子（正極端子３４）と電気的に接続され、エミッタ電極Ｅが負極端子（負極端子４４）と電気的に接続される。ゲート電極Ｇ（ゲート電極２３）が制御端子の１つ（回路基板５０の電気信号の経路の１つ）と電気的に接続され、エミッタ電極Ｅ（エミッタ電極２２）が制御端子の１つ（回路基板５０の電気信号の経路の１つ）と電気的に接続される。
このように半導体装置１０は、例えば、ＲＣ－ＩＧＢＴの２つの半導体素子２０が並列接続された回路を有する構成とすることができる。
半導体装置１０の動作時には、回路基板５０の配線層５３及び配線層５２を通じて、２つの半導体素子２０のゲート電極２３（ゲート電極Ｇ）とエミッタ電極２２（エミッタ電極Ｅ）との間に、２つの半導体素子２０のＯＮ及びＯＦＦの状態を制御するための、スイッチング制御用の電圧が印加される。そして、２つの半導体素子２０のコレクタ電極２１（コレクタ電極Ｃ）に導体層３２等を介して繋がる正極端子３４と、エミッタ電極２２（エミッタ電極Ｅ）に導体層４３等を介して繋がる負極端子４４との間に、２つの半導体素子２０のコレクタ電極２１からエミッタ電極２２へと主電流を流すための、主電流用の電圧が印加される。
半導体素子２０のＯＦＦからＯＮへの切り替え時には、所定のＯＮ電圧が印加される。この際に、回路基板５０の配線層５３からゲート電極２３にゲートを充電するための電流が流れ、エミッタ電極２２から回路基板５０の配線層５２に電流が流れる。この結果、半導体素子２０がＯＮ状態になり、正極端子３４から導体層３２等を介して２つの半導体素子２０のコレクタ電極２１に電流が流れ、２つの半導体素子２０のエミッタ電極２２から導体層４３等を介して負極端子４４へ電流が流れる。
半導体素子２０のＯＮからＯＦＦへの切り替え時には、ＯＮ電圧よりも低い所定のＯＦＦ電圧が印加される。この際に、ゲート電極２３から回路基板５０の配線層５３にゲートを放電するための電流が流れ、回路基板５０の配線層５２からエミッタ電極２２に電流が流れる。この結果、半導体素子２０がＯＦＦ状態になり、正極端子３４から２つの半導体素子２０のコレクタ電極２１への電流が停止され、２つの半導体素子２０のエミッタ電極２２から負極端子４４への電流も停止される。
上記のような回路基板５０における配線層５３及び配線層５２の構成例について、図１５を参照して更に説明する。
図１５は第２の実施の形態に係る回路基板の一例について説明する図である。図１５（Ａ）には、回路基板の一例の要部平面図を模式的に示し、図１５（Ｂ）には、回路基板の一例の要部側面図を模式的に示し、図１５（Ｃ）には、回路基板の一例の要部底面図を模式的に示している。
図１５（Ａ）に示すように、回路基板５０の絶縁層５１の主面５１ｂに設けられた配線層５３は、回路基板５０の端部５０ａにおいて、平面視で一部の幅が狭まった幅狭部位５０ａａと、より幅の広い幅広部位５０ａｂとを有する形状とされる。端部５０ａの配線層５３のその幅広部位５０ａｂに、図１５（Ａ）及び図１５（Ｂ）に示すように、複数の導体部５５、この例では２本のピンが接続される。各導体部５５は、図１５（Ａ）～図１５（Ｃ）に示すように、主面５１ｂの配線層５３と接続され、絶縁層５１を貫通し、主面５１ａの配線層５２とは分離される。また、絶縁層５１の主面５１ｂに設けられた配線層５３は、図１５（Ａ）～図１５（Ｃ）に示すように、回路基板５０の端部５０ｂにおいて、回路基板５０の中間部５０ｃにおける一定幅部位から凸状に突出した凸形状部位を有する。端部５０ｂの配線層５３のその凸形状部位は、外部接続用の端子５９として用いられる。
図１５（Ｃ）に示すように、回路基板５０の絶縁層５１の主面５１ａに設けられた配線層５２は、回路基板５０の端部５０ａにおいて、平面視で一定幅部位５０ａｃを有する形状とされる。端部５０ａの配線層５２のその一定幅部位５０ａｃは、平面視で端部５０ａの配線層５３の幅広部位５０ａｂとは重複しない。配線層５２の一定幅部位５０ａｃに、図１５（Ｂ）及び図１５（Ｃ）に示すように、複数の導体部５４、この例では２本のピンが接続される。各導体部５４は、図１５（Ａ）～図１５（Ｃ）に示すように、主面５１ａの配線層５２と接続され、絶縁層５１を貫通し、主面５１ｂの配線層５３とは分離される。また、絶縁層５１の主面５１ａに設けられた配線層５２は、図１５（Ａ）～図１５（Ｃ）に示すように、回路基板５０の端部５０ｂにおいて、回路基板５０の中間部５０ｃにおける一定幅部位から凸状に突出した凸形状部位を有する。端部５０ｂの配線層５２のその凸形状部位は、外部接続用の端子５８として用いられる。
回路基板５０において、絶縁層５１の主面５１ｂに設けられた配線層５３と、絶縁層５１の主面５１ａに設けられた配線層５２とは、回路基板５０の中間部５０ｃにおいて、平面視で互いに重複する形状とされる。回路基板５０は、配線層５３と配線層５２とが、平面視で部分的に重複するように、絶縁層５１を介して設けられた、ラミネート配線構造を有する。
半導体装置１０において、回路基板５０は、その端部５０ａが、絶縁層５１の主面５１ａ側を２つの半導体素子２０側に向け、主面５１ｂ側を基板４０の導体層４３側に向けて、導体ブロック８０を介した２つの半導体素子２０と導体層４３との間隙Ｓ２に位置するように、設けられる。端部５０ａの配線層５３の幅広部位５０ａｂに接続された２本の導体部５５が、上記のような半田バンプ等の接続部５７を介して、２つの半導体素子２０のゲート電極２３と接続される。端部５０ａの配線層５２の一定幅部位５０ａｃに接続された２本の導体部５４が、上記のような半田バンプ等の接続部５６を介して、２つの半導体素子２０のエミッタ電極２２と接続される。半導体装置１０の動作時には、回路基板５０の端部５０ｂの配線層５３の端子５９と、端部５０ｂの配線層５２の端子５８との間に、スイッチング制御用の電圧が印加される。
回路基板５０では、絶縁層５１の主面５１ｂに設けられた配線層５３並びにそれと接続された導体部５５及び接続部５７により、２つの半導体素子２０のゲート電極２３に対する電気信号の経路が形成される。回路基板５０では、絶縁層５１の主面５１ａに設けられた配線層５２並びにそれと接続された導体部５４及び接続部５６により、２つの半導体素子２０のセンス電極としてのエミッタ電極２２に対する電気信号の経路が形成される。半導体装置１０の動作時には、このような２つの経路が用いられ、各半導体素子２０のゲート電極２３とエミッタ電極２２との間に、スイッチング制御用の電圧が印加される。
回路基板５０では、２つの半導体素子２０に対してスイッチング制御用の電圧が印加される際、ゲート電極２３に繋がる配線層５３と、エミッタ電極２２に繋がる配線層５２とに、逆方向の電流が流れる。ここで、ゲート電極２３に繋がる配線層５３と、エミッタ電極２２に繋がる配線層５２とは、上記のように、回路基板５０の中間部５０ｃにおいて平面視で互いに重複する形状となっている。これにより、回路基板５０では、配線層５３を流れる電流により生じる電磁界と、配線層５２を流れる電流により生じる電磁界とが相殺され、インダクタンスが低減される。インダクタンスが低減されることで、発振が抑えられ、２つの半導体素子２０に対する制御性の向上が図られる。
半導体装置１０では、各半導体素子２０のゲート電極２３及びエミッタ電極２２に対しては、回路基板５０を通じてスイッチング制御用の電圧が印加され、エミッタ電極２２に対し、導体層４３、接合材９０、導体ブロック８０及び接合材７０を通じて主電流用の電圧が印加される。このように半導体装置１０では、ゲート電極２３及びエミッタ電極２２に対するスイッチング制御用の電気信号（印加される電圧及びそれにより流れる電流）の経路と、エミッタ電極２２に対する主電流用の電気信号（印加される電圧及びそれにより流れる主電流）の経路とが、別経路とされることで、ゲート電極２３及びエミッタ電極２２に通じる経路の電気信号が、エミッタ電極２２に通じる経路を流れる主電流の電磁界の影響を受け難くなる。このような電磁界の影響が抑えられることで、半導体素子２０の動作の制御性が向上する。
また、半導体装置１０では、基板の導体層３２の方向Ｄ１側に設けられた正極端子３４と、基板４０の導体層４３の方向Ｄ１側に設けられた負極端子４４との間に、２つの半導体素子２０を通じて主電流が流れる。回路基板５０は、このように流れる主電流とは反対側、即ち、方向Ｄ２に向かって導体層３２及び導体層４３の外側に引き出され、導体層３２及び導体層４３の外側に位置するように、それらの外縁に沿って延在される。そして、外部接続用の端子５９及び端子５８が設けられる端部５０ｂが、主電流の正極端子３４及び負極端子４４と同じ側に位置するように設けられる。
これにより、半導体装置１０では、スイッチング制御時に回路基板５０に印加される電圧及びそれにより流れる電流が、正極端子３４の設けられた導体層３２と負極端子４４の設けられた導体層４３との間を流れる主電流の電磁界の影響を受け難くなる。このような電磁界の影響が抑えられることで、半導体素子２０の動作の制御性が向上する。更に、半導体装置１０では、回路基板５０が導体層３２及び導体層４３の外側にそれらの外縁に沿って設けられ、端子５９及び端子５８が設けられる端部５０ｂが、正極端子３４及び負極端子４４と同じ側に位置するように設けられることで、大型化が抑えられる。
また、半導体装置１０では、接合材７０、導体ブロック８０及び接合材９０を介した基板４０の導体層４３と２つの半導体素子２０との間隙Ｓ２に、回路基板５０が設けられ、各半導体素子２０のゲート電極２３及びエミッタ電極２２が、回路基板５０と接続される。これにより、半導体装置１０では、小型化が図られる。
ここで、比較のため、別の形態に係る半導体装置の一例を図１６に示す。図１６には、半導体装置の一例の要部断面図を模式的に示している。
図１６に示す半導体装置１０００は、２つの半導体素子２０と、２つの半導体素子２０を挟んで対向する基板３０及び基板４０とを有する。各半導体素子２０のコレクタ電極２１が、接合材６０を介して、基板３０の導体層３２と接続され、エミッタ電極２２が、接合材７０、導体ブロック８０及び接合材９０を介して、基板４０の導体層４３と接続される。半導体装置１０００では、基板３０の絶縁板３１に、半導体素子２０のコレクタ電極２１が接続される導体層３２と共に、その導体層３２からは分離されて配線パターン１００１が設けられる。配線パターン１００１は、例えば、２つの半導体素子２０間の領域に設けられる。配線パターン１００１には、例えば、各半導体素子２０のゲート電極２３が、ワイヤ１００２を介して接続される。配線パターン１００１及びワイヤ１００２を通じて、各半導体素子２０のゲート電極２３に対してスイッチング制御用の電圧が印加される。
半導体装置１０００では、基板３０上に、導体層３２と共に、各半導体素子２０のゲート電極２３をワイヤ１００２で接続する配線パターン１００１が設けられるため、基板３０の幅Ｗ３ａが比較的大きくなる。更に、半導体装置１０００では、配線パターン１００１が２つの半導体素子２０間の領域に設けられることで、半導体素子２０間の幅Ｗ３ｂも比較的大きくなる。
これに対し、第２の実施の形態に係る半導体装置１０では、回路基板５０が用いられ、半導体装置１０００で設けられるような配線パターン１００１を基板３０上に設けることを要しない。更に、配線パターン１００１を設けることを要しないため、２つの半導体素子２０をより近接させて基板３０上に配置することができる。これにより、半導体装置１０では、基板３０の幅Ｗ２ａ（図１２）を、半導体装置１０００における基板３０の幅Ｗ３ａ（図１６）よりも小さくすることが可能になる。更に、半導体装置１０では、半導体素子２０間の幅Ｗ２ｂ（図１２）を、半導体装置１０００における半導体素子２０間の幅Ｗ３ｂ（図１６）よりも小さくすることが可能になる。
また、半導体装置１０００では、各半導体素子２０と配線パターン１００１とをワイヤボンディングするため、基板４０との干渉が回避されるように、基板４０と半導体素子２０との間に比較的大きな間隙、例えば、２ｍｍ以上の間隙を確保することを要する。半導体装置１０００では、このような間隙を確保するために、厚さＴ３が比較的厚い導体ブロック８０が用いられる。
これに対し、第２の実施の形態に係る半導体装置１０では、回路基板５０が用いられ、この回路基板５０として、例えば、厚さ０．５ｍｍ以下のものを用いることができる。そのため、半導体装置１０では、基板４０と半導体素子２０との間に、例えば、１ｍｍ以下の間隙Ｓ２を確保すれば足り、従って、比較的薄い導体ブロック８０を用いることができる。これにより、半導体装置１０では、導体ブロック８０の厚さＴ２（図１２）を、半導体装置１０００における導体ブロック８０の厚さＴ３（図１６）よりも薄くすることが可能になる。
半導体装置１０によれば、平面方向及び厚さ方向のいずれについても、小型化を図ることが可能になる。
更にまた、半導体装置１０では、上記のように導体ブロック８０を薄くすることで、主電流の流れる基板３０の導体層３２と基板４０の導体層４３との間の距離が短縮され、相互インダクタンスが増大する。これにより、半導体素子２０のスイッチング制御時のトータルのインダクタンスを低減することが可能になる。
また、半導体装置１０では、動作に伴って発熱する半導体素子２０の主面２０ａ側及び主面２０ｂ側の両方に基板３０及び基板４０が設けられ、それらの外側の導体層３３及び導体層４２が共に樹脂１００から露出する構成を有する。半導体装置１０では、片方の主面側にのみ基板、及び樹脂１００から露出する導体層が設けられる場合に比べて、半導体素子２０の放熱効率、冷却効率が高められる。これにより、半導体素子２０の過熱が抑えられる。更に、半導体装置１０では、上記のように導体ブロック８０を薄くすることで、各半導体素子２０と基板４０との熱抵抗が低減され、各半導体素子２０の過熱が抑えられる。このように半導体装置１０では、各半導体素子２０の過熱が抑えられることで、過熱による半導体素子２０の破損が抑えられる。半導体装置１０では、各半導体素子２０の過熱、それによる破損が抑えられるため、半導体素子２０に流す電流の大電流化が可能になる。
また、半導体装置１０では、基板３０の導体層３２上で対向配置される２つの半導体素子２０の間を跨ぐように回路基板５０が設けられる。これにより、２つの半導体素子２０と回路基板５０との間の電気信号の経路が等長化されるため、２つの半導体素子２０の動作の制御性を向上させることが可能になる。
上記構成によれば、半導体素子２０の動作性能に優れる小型の半導体装置１０が実現される。
以上述べたような半導体装置１０は、複数個を並列接続又は直列接続することが可能である。
図１７及び図１８は第２の実施の形態に係る半導体装置の接続例について説明する図である。図１７には、並列接続された半導体装置群の等価回路図を示している。図１８には、直列接続された半導体装置群の等価回路図を示している。
例えば、図１７に示すように、複数の半導体装置１０（半導体モジュール）の、互いの正極端子３４同士がブスバー（バスバー）等を用いて電気的に接続され、互いの負極端子４４同士がブスバー等を用いて電気的に接続される。複数の半導体装置１０の、互いの回路基板５０の端子５９同士がブスバー等を用いて電気的に接続され、互いの回路基板５０の端子５８同士がブスバー等を用いて電気的に接続される。これにより、複数の半導体装置１０が並列接続された半導体装置２１０（電子装置）が実現される。尚、図１７では便宜上、１つの半導体装置１０に含まれる、並列接続された複数（この例では２つ）の半導体素子２０の回路構成を、１組のトランジスタとダイオード（この例ではＲＣ－ＩＧＢＴ）によって表現している。複数の小型の半導体装置１０が並列接続され、小型の半導体装置２１０が実現される。
また、例えば、図１８に示すように、複数、ここでは一例として２つの半導体装置１０（半導体モジュール）の、互いの負極端子４４と正極端子３４とがブスバー等を用いて電気的に接続され、直列接続された半導体装置２２０（電子装置）が実現される。尚、図１８では便宜上、１つの半導体装置１０に含まれる、並列接続された複数（この例では２つ）の半導体素子２０の回路構成を、１組のトランジスタとダイオード（この例ではＲＣ－ＩＧＢＴ）によって表現している。複数の小型の半導体装置１０が直列接続され、小型の半導体装置２２０が実現される。
以上の説明では、１つの半導体装置１０に２つの半導体素子２０が搭載される例を示したが、１つの半導体装置１０に搭載される半導体素子２０の数は２つに限定されるものではない。
図１９は第２の実施の形態に係る半導体装置の変形例について説明する図である。図１９には、変形例の半導体装置の要部平面図を模式的に示している。
図１９では便宜上、負極端子４４が設けられる基板４０の図示を省略している。例えば、図１９に示す半導体装置１０Ａには、４つの半導体素子２０が設けられる。４つの半導体素子２０には、同種の半導体素子２０が用いられてもよいし、異種の半導体素子２０が用いられてもよい。
例えば、４つの半導体素子２０に、ＲＣ－ＩＧＢＴが用いられる。この場合、４つの半導体素子２０のコレクタ電極２１が、正極端子３４の設けられる基板３０の導体層３２に接続され、４つの半導体素子２０のエミッタ電極２２が、図示しない負極端子４４の設けられる基板４０の導体層４３に導体ブロック８０等を介して接続される。導体ブロック８０等を介した図示しない基板４０と４つの半導体素子２０との間の上記間隙Ｓ２に、回路基板５０の一方の端部５０ａが設けられ、中間部５０ｃが平面視で基板３０（及び基板４０）の外側に位置するように延在され、他方の端部５０ｂが基板３０の正極端子３４（及び基板４０の負極端子４４）側に引き出される。
回路基板５０の絶縁層５１の一方の主面５１ｂには、端部５０ａにおいて４つの半導体素子２０のゲート電極２３とピン等の導体部５５（及び接続部５７）を介して接続される配線層５３が設けられる。回路基板５０の絶縁層５１の他方の主面５１ａには、端部５０ａにおいて４つの半導体素子２０のエミッタ電極２２とピン等の導体部５４（及び接続部５６）を介して接続される配線層５２が設けられる。配線層５３及び配線層５２は、回路基板５０の中間部５０ｃにおいて平面視で互いに重複するように設けられる。
図１９に示すような、ＲＣ－ＩＧＢＴの４つの半導体素子２０が並列接続された半導体装置１０Ａを実現することもできる。図１９に示すような構成を有する半導体装置１０Ａによっても、上記半導体装置１０と同様の効果を得ることができる。
尚、このほか、３つ又は５つ以上の半導体素子２０が搭載された半導体装置を得ることもできる。
［第３の実施の形態］
図２０は第３の実施の形態に係る半導体装置の一例について説明する図である。図２０には、半導体装置の一例の要部断面図を模式的に示している。
図２０に示す半導体装置１０Ｂは、正極端子３４が導体層３２と一体化（導体層３２の一部として形成）され、負極端子４４が導体層４３と一体化（導体層４３の一部として形成）された構成を有する点で、上記第２の実施の形態で述べた半導体装置１０と相違する。尚、半導体装置１０Ｂには、上記半導体装置１０と同様に、複数の半導体素子２０が搭載される。図２０には便宜上、正極端子３４を点線で模式的に図示している。
正極端子３４が導体層３２と一体化された基板３０は、例えば、正極端子３４と一体化された導体層３２を、絶縁板３１に接合することで、得ることができる。負極端子４４が導体層４３と一体化された基板４０は、例えば、負極端子４４と一体化された導体層４３を、絶縁板４１に接合することで、得ることができる。
正極端子３４と一体化された導体層３２及び負極端子４４と一体化された導体層４３には、例えば、半導体素子２０の搭載領域を含む部位を有し、そこから正極端子３４及び負極端子４４に相当する部位が延出された導体板が用いられる。正極端子３４と一体化された導体層３２及び負極端子４４と一体化された導体層４３には、半導体素子２０の搭載領域にダイパッドを有し、ダイパッドから正極端子３４及び負極端子４４に相当するリードが延出されたリードフレームが用いられてもよい。
図２０に示すような構成を有する半導体装置１０Ｂによっても、上記第２の実施の形態で述べた半導体装置１０と同様の効果を得ることができる。
尚、上記第２の実施の形態（図１７及び図１８）の例に従い、この第３の実施の形態で述べたような半導体装置１０Ｂを複数、並列接続又は直列接続することが可能である。
［第４の実施の形態］
図２１は第４の実施の形態に係る半導体装置の一例について説明する図である。図２１（Ａ）及び図２１（Ｂ）にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。
図２１（Ａ）に示す半導体装置１０Ｃは、上記第２の実施の形態で述べた半導体装置１０（図１２等）の、樹脂１００並びにそこから露出する基板３０の導体層３３及び基板４０の導体層４２の上に、放熱グリス、銅若しくは銀等の焼結材、半田等の接合材といった熱界面材料１１０を介して、複数のフィン１２１を備える冷却部材１２０が設けられた構成を有する。
半導体装置１０Ｃでは、半導体素子２０の動作に伴って発生する熱が、接合材６０を介して基板３０に伝達されると共に、接合材７０、導体ブロック８０及び接合材９０を介して基板４０に伝達される。基板３０及び基板４０に伝達された熱は、熱界面材料１１０を介して冷却部材１２０に伝達され、外気と熱交換される。
このように半導体装置１０Ｃでは、半導体素子２０からその両主面側へと放熱が行われる。半導体装置１０Ｃでは更に、基板３０の導体層３３及び基板４０の導体層４２が樹脂１００から露出し、樹脂１００から露出する導体層３３及び導体層４２に熱界面材料１１０を介して冷却部材１２０が熱的に接続される。これにより、半導体素子２０からその両主面側の冷却部材１２０へと効率的に放熱が行われ、半導体素子２０が効率的に冷却される。半導体素子２０が効率的に冷却されることで、半導体素子２０の過熱、それによる破損を抑えることが可能になり、また、大電流化を実現することが可能になる。
尚、半導体装置１０Ｃにおいて、冷却部材１２０は、熱界面材料１１０を介さず、導体層３３及び導体層４２と接するように設けることもできる。
図２１（Ｂ）に示す半導体装置１０Ｄは、上記第２の実施の形態で述べた半導体装置１０（図１２等）の、樹脂１００並びにそこから露出する基板３０の導体層３３及び基板４０の導体層４２の上に、熱界面材料１１０を介して、冷却部材１３０が設けられた構成を有する。半導体装置１０Ｄの冷却部材１３０は、本体部１３１と、本体部１３１内に設けられて液体又は気体の冷媒が流通される冷媒流路１３２とを備える。
半導体装置１０Ｄでは、半導体素子２０の動作に伴って発生する熱が、接合材６０を介して基板３０に伝達されると共に、接合材７０、導体ブロック８０及び接合材９０を介して基板４０に伝達される。基板３０及び基板４０に伝達された熱は、熱界面材料１１０を介して冷却部材１３０に伝達され、冷媒流路１３２を流通される冷媒と熱交換される。
このように半導体装置１０Ｄでは、上記半導体装置１０Ｃと同様に、半導体素子２０からその両主面側の冷却部材１３０へと効率的に放熱が行われ、半導体素子２０が効率的に冷却される。半導体素子２０が効率的に冷却されることで、半導体素子２０の過熱、それによる破損を抑えることが可能になり、また、大電流化を実現することが可能になる。
尚、半導体装置１０Ｄにおいて、冷却部材１３０は、熱界面材料１１０を介さず、導体層３３及び導体層４２と接するように設けることもできる。
半導体装置１０Ｃ及び半導体装置１０Ｄにはそれぞれ、３つ以上の半導体素子２０が搭載されてもよい。
ここでは、上記第２の実施の形態で述べた半導体装置１０に冷却部材１２０又は冷却部材１３０を設ける例を示した。このほか、上記第２の実施の形態で述べた半導体装置１０Ａ（図１９）、上記第３の実施の形態で述べた半導体装置１０Ｂ（図２０）にも同様に、冷却部材１２０又は冷却部材１３０を設けることが可能である。半導体装置１０等には、上記のような冷却部材１２０、冷却部材１３０のほか、内部に封入された作動液の蒸発及び凝縮を利用する冷却部材等、各種冷却部材を設けることが可能である。
また、上記第２の実施の形態（図１７及び図１８）の例に従い、この第４の実施の形態で述べたような半導体装置１０Ｃ又は半導体装置１０Ｄを複数、並列接続又は直列接続することが可能である。
［第５の実施の形態］
図２２は第５の実施の形態に係る半導体装置の一例について説明する図である。図２２（Ａ）～図２２（Ｃ）にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。
図２２（Ａ）に示す半導体装置１０Ｅは、対向する導体板３０Ｅと導体板４０Ｅとの間に半導体素子２０（ここでは一例として断面視で１つ）が設けられた構成を有する。導体板３０Ｅ及び導体板４０Ｅは、導体層の一例である。一方の導体板３０Ｅに正極端子３４が設けられ、他方の導体板４０Ｅに負極端子４４が設けられる。半導体素子２０の上記コレクタ電極２１が、接合材６０を介して、導体板３０Ｅの半導体素子２０側の主面に接続され、半導体素子２０の上記エミッタ電極２２が、接合材７０、導体ブロック８０及び接合材９０を介して、導体板４０Ｅの半導体素子２０側の主面に接続される。半導体素子２０の上記ゲート電極２３及びエミッタ電極２２に、回路基板５０が接続される。そして、正極端子３４の一部、負極端子４４の一部、回路基板５０の図示しない上記端部５０ｂ、導体板３０Ｅ及び導体板４０Ｅの半導体素子２０側とは反対側の主面が露出するように、導体板３０Ｅ及び導体板４０Ｅ並びに半導体素子２０等が樹脂１００で封止される。
半導体装置１０Ｅは、上記第２の実施の形態で述べた半導体装置１０の基板３０及び基板４０に代えて、導体板３０Ｅ及び導体板４０Ｅを用いた構成を有する。半導体装置１０Ｅ（及び後述する半導体装置１０Ｅａ及び半導体装置１０Ｅｂ）には、３つ以上の半導体素子２０が搭載されてもよい。半導体装置１０Ｅによっても、上記第２の実施の形態で述べた半導体装置１０と同様の効果を得ることが可能である。
図２２（Ａ）に示す半導体装置１０Ｅの樹脂１００並びにそこから露出する導体板３０Ｅ及び導体板４０Ｅの上には、図２２（Ｂ）に示す半導体装置１０Ｅａのように、絶縁層（又は絶縁板）１４０が設けられてもよい。例えば、絶縁層１４０として、エアロゾルデポジション法を用いて、比較的緻密なセラミック層が形成される。このような方法によれば、絶縁性能が高く、薄い絶縁層１４０が形成可能になり、表面が絶縁層１４０で保護された薄型の半導体装置１０Ｅａが実現される。
図２２（Ｂ）に示す半導体装置１０Ｅａの絶縁層１４０上には更に、図２２（Ｃ）に示す半導体装置１０Ｅｂのように、上記第４の実施の形態（図２１（Ａ））の例に従い、熱界面材料１１０を介して、複数のフィン１２１を備える冷却部材１２０が設けられてもよい。これにより、半導体素子２０からその両主面側の導体板３０Ｅ及び導体板４０Ｅ並びに冷却部材１２０へと効率的に放熱が行われ、半導体素子２０が効率的に冷却され、半導体素子２０の過熱、それによる破損を抑えることが可能になり、また、大電流化を実現することが可能になる。半導体装置１０Ｅａの絶縁層１４０上には、上記第４の実施の形態（図２１（Ｂ））の例に従い、熱界面材料１１０を介して、本体部１３１内に冷媒流路１３２を有する冷却部材１３０が設けられてもよい。絶縁層１４０上には、内部に封入された作動液の蒸発及び凝縮を利用する冷却部材等、各種冷却部材を設けることが可能である。
尚、上記半導体装置１０Ｅ、半導体装置１０Ｅａ及び半導体装置１０Ｅｂにおいて、上記第３の実施の形態で述べた例に従い、正極端子３４を導体板３０Ｅと一体化（導体板３０Ｅの一部として形成）し、負極端子４４を導体板４０Ｅと一体化（導体板４０Ｅの一部として形成）してもよい。
また、上記第２の実施の形態（図１７及び図１８）の例に従い、この第５の実施の形態で述べたような半導体装置１０Ｅ、半導体装置１０Ｅａ又は半導体装置１０Ｅｂを複数、並列接続又は直列接続することが可能である。
１，１Ａ，１Ｂ，１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｅａ，１０Ｅｂ，２１０，２２０，１０００ 半導体装置
２，２０ 半導体素子
２ａ 正極電極
２ｂ 負極電極
２ｃ 制御電極
２ｄ ＩＧＢＴ
２ｅ ＦＷＤ
２ｘ，２ｙ，５ａａ，５ａｂ，２０ａ，２０ｂ，３１ａ，３１ｂ，４１ａ，４１ｂ，５１ａ，５１ｂ 主面
３，４，３２，３３，４２，４３ 導体層
３ａ，３４ 正極端子
３ｂ，３ｃ，４ｂ，４ｃ，３２ａ，４３ａ 縁部
４ａ，４４ 負極端子
５，５Ａ，５Ｂ，５０ 回路基板
５ａ，５１，１４０ 絶縁層
５ｂ，５ｂ１，５ｂ２，５２，５３，５０１，５０２ 配線層
５ｃ，５６，５７ 接続部
５ｃａ 半田バンプ
５ｃｂ スタッドバンプ
５ｄ，５４，５５ 導体部
５ｄａ スルーホール
５ｄｂ ピラー
５ｅ 貫通孔
５ｆ 充填材
５ｇ ピン
５ｈ，５ｉ，５８，５９ 端子
６，７，９，６０，７０，９０ 接合材
８，８０ 導体ブロック
２１ コレクタ電極
２２ エミッタ電極
２３ ゲート電極
３０，４０ 基板
３０Ｅ，４０Ｅ 導体板
３１，４１ 絶縁板
５０ａ，５０ｂ，Ｘ１，Ｘ２ 端部
５０ａａ 幅狭部位
５０ａｂ 幅広部位
５０ａｃ 一定幅部位
５０ｃ，Ｘ３ 中間部
１００ 樹脂
１１０ 熱界面材料
１２０，１３０ 冷却部材
１２１ フィン
１３１ 本体部
１３２ 冷媒流路
５０１ａ，５０２ａ 電磁界
５０３ 重なり部分
１００１ 配線パターン
１００２ ワイヤ
Ｄ１，Ｄ２ 方向
Ｓ１，Ｓ２ 間隙
Ｗ２ａ，Ｗ２ｂ，Ｗ３ａ，Ｗ３ｂ 幅

Claims (7)

  1. 第１導体層と、
    前記第１導体層と対向する第２導体層と、
    前記第１導体層と前記第２導体層との間に設けられた半導体素子群と、
    対向する前記第２導体層と前記半導体素子群の各々の一部との間に設けられた導体ブロック群と、
    前記導体ブロック群を介して対向する前記第２導体層と前記半導体素子群との間隙に位置し且つ平面視で前記半導体素子群の各々が部分的に重複する一端部を有する回路基板と
    を含む半導体モジュールを備え、
    前記半導体素子群は、各々、
    前記第１導体層と対向する第１主面に設けられ、前記第１導体層と電気的に接続された第１主電極と、
    前記第２導体層と対向する第２主面に設けられ、前記導体ブロックを介して前記第２導体層と電気的に接続された第２主電極と、
    前記第２主面に設けられた制御電極と
    を有し、
    前記回路基板は、
    絶縁層と、
    前記絶縁層の一方の主面に積層され、前記半導体素子群の各々の前記制御電極と電気的に接続された第１配線層と、
    前記絶縁層の他方の主面に積層され、前記半導体素子群の各々の前記第２主電極と電気的に接続された第２配線層と、
    を有し、
    平面視で前記半導体素子群の各々は、前記第１配線層及び前記第２配線層と部分的に重複し、
    一方の前記一端部と他方の他端部との間であって、平面視で前記半導体素子群の外側に位置する中間部において、平面視で前記第１配線層の一部と前記第２配線層の一部とが重複することを特徴とする半導体装置。
  2. 前記制御電極は、平面視で前記一端部と重複する部位に設けられることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１配線層と前記半導体素子群の各々の前記制御電極とを電気的に接続する第１導体接続部群を含むことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２配線層と前記半導体素子群の各々の前記第２主電極とを電気的に接続する第２導体接続部群を含むことを特徴とする請求項３に記載の半導体装置。
  5. 平面視で前記第１導体層の第１方向の縁部に設けられた第１端子と、
    平面視で前記第２導体層の前記第１方向の縁部に設けられた第２端子と
    を含み、
    前記回路基板は、平面視で前記第１導体層及び前記第２導体層の前記第１方向とは反対の第２方向の外側に延出することを特徴とする請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記回路基板は、平面視で前記第１導体層及び前記第２導体層の外側に延在し、前記第１端子及び前記第２端子と並設される前記他端部を有することを特徴とする請求項５に記載の半導体装置。
  7. 並列接続又は直列接続された複数の前記半導体モジュールを含むことを特徴とする請求項１から６のいずれか一項に記載の半導体装置。
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