WO2019016929A1 - 電力変換装置 - Google Patents

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semiconductor module
signal terminal
signal
external connection
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裕平 臼井
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三菱電機株式会社
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    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
    • H02M7/53871—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current

Definitions

  • the present invention relates to a power converter including a power semiconductor module.
  • the power semiconductor element is sealed with a resin to constitute a power semiconductor module.
  • the power semiconductor module is used for a power converter.
  • Patent Document 1 discloses a semiconductor module provided with an auxiliary terminal.
  • a cable is used to connect a terminal for controlling a semiconductor module to a control circuit.
  • a semiconductor module of 2 in 1 module with the control terminal and the control circuit by the conventional cable wiring
  • four terminals of the gate terminal and source terminal of the upper arm of the semiconductor module and the gate terminal and source terminal of the lower arm are respectively It was necessary to connect to the control circuit, and four cables were required to connect one semiconductor module and the control circuit.
  • the number of cable wiring is large, there is a problem that the power converter becomes large.
  • the power converter of the present invention has a first main terminal, a second main terminal, and a third main terminal, the collector potential or the drain potential is connected to the first main terminal, and the gate potential is the first
  • the first semiconductor element is connected to the signal terminal and the emitter potential or source potential is connected to the third main terminal and the second signal terminal, and the collector potential or drain potential is connected to the third main terminal, the gate
  • a second semiconductor element connected to the third signal terminal, the emitter potential or the source potential connected to the second main terminal and the fourth signal terminal, and connected in series to the first semiconductor element;
  • the fourth connected to the fourth signal terminal A first external connection terminal having a line, to which the first wiring and the second wiring are connected, and a second external connection terminal to which the third wiring and the fourth wiring are connected;
  • the first wiring and the third wiring are formed in the first layer sandwiching the insulating region, and the second wiring and
  • a power converter has a first main terminal, a second main terminal, and a third main terminal, the collector potential or the drain potential is connected to the first main terminal, and the gate potential is the first A first semiconductor element connected to the signal terminal of the first transistor whose emitter potential or source potential is connected to the third main terminal and the second signal terminal, and a collector potential or drain potential are connected to the third main terminal, A gate potential is connected to the third signal terminal, and an emitter potential or source potential is connected to the second main terminal and the fourth signal terminal, and a second semiconductor element connected in series with the first semiconductor element , A first wiring connected to the first signal terminal, a second wiring connected to the second signal terminal, and a third wiring connected to the third signal terminal And the fourth signal terminal A fourth external connection terminal having a fourth wiring, the first external connection terminal to which the first wiring and the second wiring are connected, and a third external connection terminal to which the third wiring and the fourth wiring are connected And the first wiring and the third wiring are formed in the first layer sandwiching the insulating region, and the
  • FIG. 1 is a circuit diagram showing a main configuration of a power conversion device 1 according to a first embodiment.
  • FIG. 1 is a plan view of a package containing a semiconductor module according to a first embodiment.
  • FIG. 2 is a plan view of a multilayer substrate used in the power conversion device 1 according to the first embodiment.
  • FIG. 6 is a view showing an example of patterns of second to fourth layers of the multilayer substrate used in the power conversion device 1 according to the first embodiment.
  • FIG. 2 is a diagram showing a main configuration of a power conversion device 1 according to a first embodiment.
  • FIG. 7 is a diagram showing a power conversion device 2 according to a second embodiment.
  • FIG. 7 is a view showing a pattern example of a second layer of a multilayer substrate used for the power conversion device 2 according to the second embodiment.
  • FIG. 7 is a diagram showing a power conversion device 3 according to a third embodiment.
  • FIG. 18 is a view showing an example of a pattern of a second layer of the multilayer substrate used in the power conversion device 3 according to the third embodiment.
  • FIG. 13 is a circuit diagram showing a main configuration of a power conversion device 3 according to a third embodiment.
  • FIG. 7 is a diagram showing a power conversion device 4 according to a fourth embodiment.
  • FIG. 16 is a circuit diagram showing a main configuration of a power conversion apparatus 4 according to a fourth embodiment. It is a figure which shows the example of the oscillating current between parallels.
  • FIG. 1 is a circuit diagram showing the main configuration of the power conversion device 1 according to the first embodiment.
  • FIG. 1 is a circuit diagram showing a semiconductor module 10 used for the power conversion device 1.
  • the semiconductor module 10 is configured to include a first semiconductor element A1 connected to the main terminal 10P and a second semiconductor element B1 connected to the main terminal 10N.
  • the semiconductor element A1 and the semiconductor element B1 are connected in series, and the electrical connection point is connected to the main terminal 10AC.
  • the semiconductor module 10 configures, for example, a U-phase leg of a three-phase two-level inverter circuit.
  • the semiconductor device A1 is also referred to as a positive arm or an upper arm, and the semiconductor device B1 is also referred to as a negative arm or a lower arm.
  • the semiconductor element A1 is provided with a drain terminal D1 connected to the main terminal 10P, a source terminal S1 connected to the main terminal 10AC, a first signal terminal GC1, and a second signal terminal SC1.
  • the drain terminal is a drain potential
  • the source terminal is a source potential
  • the first signal terminal GC1 is a gate potential.
  • the semiconductor element B1 is provided with a drain terminal D2 connected to the main terminal 10AC, a source terminal S2 connected to the main terminal 10N, a third signal terminal GC2, and a fourth signal terminal SC2.
  • the drain terminal is a drain potential
  • the source terminal is a source potential
  • the third signal terminal GC2 is a gate potential.
  • the semiconductor module 10 is provided with sense source terminals SS1 and SS2 for detecting current.
  • the sense source terminal SS1 is connected to the source terminal of the semiconductor element A1, and the sense source terminal SS2 is connected to the source terminal of the semiconductor element B1. Provision of sense source terminals SS1 and SS2 enables detection of an overcurrent.
  • the main terminal 10P is connected to a high potential side DC bus
  • the main terminal 10N is connected to a low potential side DC bus
  • the main terminal 10AC is connected to a load.
  • the semiconductor element A1 conducts, the potential of the DC bus at the high potential side is applied to the load, and when the semiconductor element B1 conducts, the potential of the DC bus at the low potential side is applied to the load.
  • the power conversion device 1 operates as a two-level power conversion device because it outputs two kinds of potentials such as the potential of the high potential side DC bus or the potential of the low potential side DC bus.
  • the semiconductor module 10 is connected to a control circuit (not shown) in order to switch the conducting semiconductor element.
  • the semiconductor module 10 is connected to a control circuit (not shown). Specifically, the control circuit is connected to the first signal terminal GC1, the second signal terminal SC1, the third signal terminal GC2, and the fourth signal terminal SC2, and turns on / off the semiconductor element A1 and the semiconductor element B1. Control OFF.
  • control circuit is connected to the first signal terminal GC1, the second signal terminal SC1, the third signal terminal GC2, and the fourth signal terminal SC2, and turns on / off the semiconductor element A1 and the semiconductor element B1.
  • control OFF means to turn on the semiconductor element
  • turn off the semiconductor element means to turn off the semiconductor element.
  • the semiconductor elements A1 and B1 are connected in parallel with transistor elements and diode elements. Note that, depending on the characteristics of the load, for example, in the case of a resistive load, connection of each diode element may be omitted.
  • FIG. 1 shows a MOSFET as a transistor element, it is not limited to a MOSFET, and any device can be used as long as it can switch between a low resistance state and a high resistance state by an electric signal.
  • a transistor element such as an IGBT or a bipolar transistor may be used.
  • the transistor element is an IGBT
  • the "drain terminal” is the “collector terminal”
  • the “source terminal” is the “emitter terminal”.
  • Si (silicon), SiC (silicon carbide), GaN (gallium nitride) etc. can be used as a raw material of the transistor element which comprises semiconductor element A1 and B1, and a diode element.
  • FIG. 2 is a plan view of a package accommodating the semiconductor module 10 used in the power conversion device 1 according to the first embodiment. Although not illustrated in FIG. 2, the semiconductor element A1 and the semiconductor element B1 connected in series are provided inside the package 20.
  • a main terminal 10P, a main terminal 10N, and a main terminal 10AC are provided on one surface side of the package 20.
  • the main terminals 10P are provided at one end of the package 20 in the longitudinal direction, and two main terminals 10P are provided in the direction orthogonal to the longitudinal direction.
  • Two main terminals 10N are provided in the direction orthogonal to the longitudinal direction of the package 20 closer to the central portion of the package 20 than the main terminals 10P.
  • the main terminals 10P and the main terminals 10N are not limited to two each.
  • One main terminal 10P and one main terminal 10N may be provided, or three or more main terminals may be provided.
  • the main terminals 10AC are provided at the other end with respect to the longitudinal direction of the package 20, and three main terminals 10AC are provided in the direction orthogonal to the longitudinal direction.
  • the number of main terminals 10AC is not limited to three.
  • the number of main terminals 10AC may be one or two, or four or more.
  • the main terminal 10P constitutes a direct current positive electrode terminal P in the semiconductor module 10
  • the main terminal 10N constitutes a direct current negative electrode terminal N in the semiconductor module 10
  • the main terminal 10AC constitutes an alternating current terminal AC in the semiconductor module 10.
  • the first signal terminal GC1, the second signal terminal SC1, the third signal terminal GC2, the fourth signal terminal SC2, the sense source terminal SS1 and the sense source terminal SS2 are provided between the main terminal 10N and the main terminal 10AC. It is done. In other words, it is provided between the DC terminal and the AC terminal.
  • a second signal terminal SC1, a first signal terminal GC1, and a sense source terminal SS2 are provided along the one side of the package 20 in the longitudinal direction from the main terminal 10AC side. Further, a sense source terminal SS1, a third signal terminal GC2, and a fourth signal terminal SC2 are provided along the other side in the longitudinal direction of the package 20 from the main terminal 10AC side.
  • the first signal terminal GC1, the second signal terminal SC1, the third signal terminal GC2, the fourth signal terminal SC2, the sense source terminal SS1, and the sense source terminal SS2 are connected to a multilayer substrate described later.
  • FIG. 3 is a plan view of a multilayer substrate used in the power conversion device 1 according to the first embodiment.
  • the multilayer substrate 30 is formed of five layers.
  • the layer illustrated in FIG. 3 is the first layer and is the visible layer and is referred to as the surface.
  • the second layer, the third layer, the fourth layer, and the fifth layer are formed in this order from the surface, and the fifth layer is a visible layer and is called the back surface.
  • the figure which shows a multilayer substrate is the figure seen from the surface direction.
  • a first external connection terminal EXT1 and a second external connection terminal EXT2 are mounted on the surface of the multilayer substrate 30.
  • the first external connection terminal EXT1 and the second external connection terminal EXT2 are connected to the control circuit by cable wiring. Further, although the external connection terminals EXT1 and EXT2 are mounted on the front surface in FIG. 2, they may be mounted on the rear surface.
  • the first signal terminal connection pattern SUB1_GC1, the second signal terminal connection pattern SUB1_SC1, the third signal terminal connection pattern SUB1_GC2, the fourth signal terminal connection pattern SUB1_SC2, and the sense source terminal connection pattern SUB1_SS1 and SUB1_SS2 are respectively through holes in the back surface It is electrically connected to the pattern.
  • the first signal terminal connection pattern SUB1_GC1 is a pattern for connecting to the first signal terminal GC1 of the semiconductor module 10.
  • the second signal terminal connection pattern SUB1_SC1 is a pattern for connecting to the second signal terminal SC1 of the semiconductor module 10.
  • the third signal terminal connection pattern SUB1_GC2 is a pattern for connecting to the third signal terminal GC2 of the semiconductor module 10.
  • the fourth signal terminal connection pattern SUB1_SC2 is a pattern for connecting to the fourth signal terminal SC2 of the semiconductor module 10.
  • the sense source terminal connection pattern SUB1_SS1 is a pattern for connecting to the sense source terminal SS1 of the semiconductor module 10.
  • the sense source terminal connection pattern SUB1_SS2 is a pattern for connecting to the sense source terminal SS2 of the semiconductor module 10.
  • the first signal terminal connection pattern SUB1_GC1, the second signal terminal connection pattern SUB1_SC1, the third signal terminal connection pattern SUB1_GC2, the fourth signal terminal connection pattern SUB1_SC2, the sense source terminal connection patterns SUB1_SS1 and SUB1_SS2 and the semiconductor module 10 are respectively It is electrically connected by being fastened by fastening members, such as a screw.
  • FIG. 4 is a view showing a pattern example of the second layer, the third layer and the fourth layer of the multilayer substrate 30. As shown in FIG. In FIG. 4, the positions of the first external connection terminal EXT1 and the second external connection terminal EXT2 are indicated by alternate long and short dash lines in order to facilitate understanding.
  • the conductive member is formed of copper or the like.
  • the insulating member is formed of a prepreg of glass epoxy resin or the like. However, it is not limited to these.
  • FIG. 4A is a second layer of the multilayer substrate 30, and the first signal terminal GC1 and the third signal terminal GC2 are electrically connected.
  • the first signal terminal connection pattern SUB2_GC1 is electrically connected to the first signal terminal GC1
  • the third signal terminal connection pattern SUB2_GC2 is electrically connected to the third signal terminal GC2.
  • the through hole TH2 is a through hole electrically connected to another layer.
  • the first signal terminal connection pattern SUB2_GC1 and the third signal terminal connection pattern SUB2_GC2 are not formed where the through holes TH2 are provided.
  • a conductive member is not formed between the first signal terminal connection pattern SUB2_GC1 and the third signal terminal connection pattern SUB2_GC2, and an insulating region SUB2_INS is formed.
  • the second layer of the multilayer substrate 30 is a layer connected to the gate potentials of the semiconductor element A1 and the semiconductor element B1. In other words, the gate potentials of the semiconductor element A1 and the semiconductor element B1 are wired in the same layer.
  • FIG. 4B shows the third layer of the multilayer substrate 30, and the second signal terminal SC1 and the fourth signal terminal SC2 are electrically connected.
  • the second signal terminal connection pattern SUB3_SC1 is electrically connected to the second signal terminal SC1
  • the fourth signal terminal connection pattern SUB3_SC2 is electrically connected to the fourth signal terminal SC2.
  • the through hole TH3 is a through hole electrically connected to another layer.
  • the second signal terminal connection pattern SUB2_SC1 and the fourth signal terminal connection pattern SUB2_SC2 are not formed where the through holes TH3 are provided.
  • a conductive member is not formed between the second signal terminal connection pattern SUB3_SC1 and the fourth signal terminal connection pattern SUB3_SC2, and an insulating region SUB3_INS is formed.
  • the third layer of the multilayer substrate 30 is a layer connected to the source potentials of the semiconductor element A1 and the semiconductor element B1. In other words, the source potentials of the semiconductor element A1 and the semiconductor element B1 are wired in the same layer.
  • FIG. 4C shows the fourth layer of the multilayer substrate 30, and the sense source terminal SS1 and the sense source terminal SS2 are electrically connected.
  • sense source terminal connection pattern SUB4_SS1 is electrically connected to sense source terminal SS1
  • sense source terminal connection pattern SUB4_SS2 is electrically connected to sense source terminal SS2.
  • the through hole TH4 is a through hole electrically connected to another layer.
  • the sense source terminal connection pattern SUB4_SS1 and the sense source terminal connection pattern SUB4_SS2 are not formed where the through holes TH4 are provided.
  • a conductive member is not formed between the sense source terminal connection pattern SUB4_SS1 and the sense source terminal connection pattern SUB4_SS2, and an insulation region SUB4_INS is formed.
  • the fourth layer of the multilayer substrate 30 is a layer connected to the sense source potential of the semiconductor element A1 and the semiconductor element B1. In other words, sense source potentials of the semiconductor element A1 and the semiconductor element B1 are wired in the same layer.
  • the multilayer substrate 30 used for the power conversion device 1 can be formed in the same layer by providing the insulating region, and therefore, it is not necessary to separate the layers for each signal terminal, and the design becomes easy.
  • the pattern connected to the semiconductor element A1 and the pattern connected to the semiconductor element B1 are formed with the insulating region interposed therebetween. That is, a pattern connected to semiconductor element A1 is formed along one side in the longitudinal direction of multilayer substrate 30, and a pattern connected to semiconductor element B1 along the other side in the longitudinal direction of multilayer substrate 30. Is formed.
  • the wiring connected to the semiconductor element A1 and the wiring connected to the semiconductor element B1 do not intersect, so the semiconductor element A1 is not easily affected by the noise from the semiconductor element B1, and the semiconductor element B1 It is hard to receive the influence of the noise from semiconductor element A1.
  • the second layer is connected to the gate potential of the semiconductor element
  • the third layer is connected to the source potential of the semiconductor element
  • the fourth layer is connected to the sense source potential of the semiconductor element.
  • the third layer may be a layer connected to the sense source potential of the semiconductor element
  • the fourth layer may be a layer connected to the source potential of the semiconductor element.
  • the layer of the gate potential and the layer of the source potential be adjacent layers as shown in FIG.
  • the current path of the gate potential and the current path of the source potential are in the relation of the forward path and the backward path.
  • the smaller the distance between the current path of the gate potential and the current path of the source potential the smaller the loop area formed by the current path of the gate potential and the current path of the source potential, and unnecessary signals are induced in the loop. Since it becomes difficult to be done, it can be set as the composition which does not receive to the influence of noise easily.
  • the conductive member at the gate potential and the conductive member at the source potential are formed to face each other in the form of a flat plate except for the through hole formation region.
  • the conductive member of the gate potential and the conductive member of the source potential form a pattern so as to reduce the distance, for example, form a similar pattern when the multilayer substrate is viewed from the surface
  • the configuration can be made less susceptible to noise.
  • FIG. 5 is a diagram showing the main configuration of the power conversion device 1 according to the first embodiment.
  • FIG. 5 is a diagram in which the package 20 in which the semiconductor module 10 is housed and the multilayer substrate 30 are connected.
  • the first signal terminal GC1 is connected to the first signal terminal connection pattern SUB1_GC1 by the fastening member 50GC1.
  • the second signal terminal SC1 is connected to the second signal terminal connection pattern SUB1_SC1 by the fastening member 50SC1.
  • the third signal terminal GC2 is connected to the third signal terminal connection pattern SUB1_GC2 by the fastening member 50GC2.
  • the fourth signal terminal SC2 is connected to the fourth signal terminal connection pattern SUB1_SC2 by the fastening member 50SC2.
  • the sense source terminal SS1 is connected to the sense source terminal connection pattern SUB1_SS1 by the fastening member 50SS1.
  • Sense source terminal SS2 is connected to sense source terminal connection pattern SUB1_SS2 by fastening member 50SS2.
  • fastening member 50GC1 when the fastening member 50GC1, the fastening member 50SC1, the fastening member 50GC2, the fastening member 50SC2, the fastening member 50SS1, and the fastening member 50SS2 are not distinguished from one another, they may be referred to as a fastening member 50.
  • the fastening member 50 not only electrically connects the terminals of the package 20 and the connection patterns of the multilayer substrate 30 but also has a function of physically fixing the package 20 and the multilayer substrate 30.
  • the fastening member 50 is a screw, a bolt or the like.
  • the power converter 1 and the control circuit are connected by the first external connection terminal EXT1 and the second external connection terminal EXT2.
  • the control circuit and the first external connection terminal EXT1 are connected by cable wiring
  • the control circuit and the second external connection terminal EXT2 are connected by cable wiring. In this way, the power conversion device 1 and the control circuit can be connected by two cable wires.
  • each signal terminal and sense source terminal were individually connected to the control circuit by cable wiring, six cable wirings were required.
  • the power conversion device 1 according to the first embodiment can be connected to the control circuit with two cable wires, the number of cable wires can be reduced, and the power converter can be miniaturized. Can.
  • the main terminal 10P is connected to a high potential side DC bus
  • the main terminal 10N is connected to a low potential side DC bus
  • the main terminal 10AC is connected to a load.
  • the control circuit controls the semiconductor element A1 to be ON by the first signal terminal GC1 and controls the semiconductor element B1 to be OFF by the third signal terminal GC2 so that the semiconductor element A1 becomes conductive and the DC bus at the high potential side Is applied to the load.
  • control circuit controls the semiconductor element A1 to be OFF by the first signal terminal GC1 and controls the semiconductor element B1 to be ON by the third signal terminal GC2, whereby the semiconductor element B1 becomes conductive and the low potential side
  • the potential of the DC bus is applied to the load.
  • the power conversion device 1 can perform power conversion by switching the potential of the high potential side DC bus and the potential of the low potential side DC bus.
  • the present invention is also applicable to a three-level power converter.
  • the power conversion device 1 has a first main terminal 10P, a second main terminal 10N, and a third main terminal 10AC, and the drain potential or collector potential is connected to the first main terminal 10P.
  • a first semiconductor element A1 whose gate potential is connected to the first signal terminal GC1 and whose source potential or emitter potential is connected to the third main terminal 10AC and the second signal terminal SC1, and a drain potential or collector The potential is connected to the third main terminal 10AC, the gate potential is connected to the third signal terminal GC2, and the source potential or emitter potential is connected to the second main terminal 10N and the fourth signal terminal SC2,
  • a semiconductor module 10 having a second semiconductor element B1 connected in series with the semiconductor element A1 of the first embodiment, and a first wiring SUB connected to the first signal terminal GC1.
  • first wiring SUB2_GC1 and the third wiring SUB2_GC2 are formed in the first layer with the insulating region SUB2_INS interposed therebetween, and the second wiring SUB3_SC1 and the fourth wiring SUB3_SC2 are insulating regions SUB3_INS.
  • the power conversion apparatus 1 can be miniaturized.
  • the power conversion device 1 is configured such that the multilayer substrate 30 is disposed between the first main terminal 10P or the second main terminal 10N and the third main terminal 10AC.
  • the number of cable lines to be connected to each other can be reduced, and the power converter 1 can be miniaturized.
  • the first wiring SUB2_GC1 and the second wiring SUB3_SC1 of the multilayer substrate 30 are formed adjacent to each other, and the third wiring SUB2_GC2 and the fourth wiring SUB3_SC2 are formed adjacent to each other.
  • the configuration can be made less susceptible to noise.
  • FIG. 6 is a diagram showing the power conversion device 2 according to the second embodiment.
  • the second embodiment differs from the first embodiment in that a plurality of packages and a plurality of external connection terminals are provided.
  • packages 20U, 20V and 20W are provided.
  • external connection terminals U_EXT1, U_EXT2, V_EXT1, V_EXT2, W_EXT1, and W_EXT2 are provided.
  • a multilayer substrate 60 is provided.
  • the package 20U accommodates a semiconductor module 10U having a U-phase function in the power conversion circuit.
  • the package 20V accommodates a semiconductor module 10V having a V-phase function in the power conversion circuit.
  • the package 20W accommodates a semiconductor module 10W having a W-phase function in the power conversion circuit.
  • the basic configuration of the packages 20U, 20V and 20W is the same as the package 20 in the first embodiment.
  • the basic configurations of the semiconductor modules 10U, 10V and 10W are the same as those of the semiconductor module 10 in the first embodiment.
  • the packages 20U, 20V and 20W are electrically connected to the multilayer substrate 60 by the fastening members 50. Also, the packages 20U, 20V and 20W are arranged in parallel and physically fixed to the multilayer substrate 60 by the fastening members 50. In other words, the semiconductor modules 10U, 10V and 10W are arranged in parallel.
  • “arranged in parallel” means that the main terminals 10P, the main terminals 10N and the main terminals 10AC of the respective semiconductor modules are arranged adjacent to each other.
  • the packages are substantially rectangular, it is also referred to as “arranged in parallel” when the longitudinal sides of the respective packages containing the semiconductor modules are arranged in parallel.
  • the external connection terminals U_EXT1 and U_EXT2 are external connection terminals electrically connected to the package 20U.
  • the external connection terminals V_EXT1 and V_EXT2 are external connection terminals electrically connected to the package 20V.
  • the external connection terminals W_EXT1 and W_EXT2 are external connection terminals electrically connected to the package 20W.
  • the external connection terminals U_EXT 1, U_EXT 2, V_EXT 1, V_EXT 2, W_EXT 1 and W_EXT 2 are mounted on the multilayer substrate 60.
  • the configuration of the external connection terminal is similar to that of external connection terminals EXT1 and EXT2 in the first embodiment.
  • FIG. 7 is a view showing a pattern example of the second layer of the multilayer substrate 60.
  • FIG. 7 shows the second layer of the multilayer substrate 60, in which the first signal terminal UGC1 and the third signal terminal UGC2 of the package 20U are electrically connected, and the first signal terminal VGC1 and the third signal terminal of the package 20V.
  • the signal terminal VGC2 is electrically connected, and the first signal terminal WGC1 and the third signal terminal WGC2 of the package 20W are electrically connected.
  • the first signal terminal connection pattern SUB2_UGC1 is electrically connected to the first signal terminal UGC1
  • the third signal terminal connection pattern SUB2_UGC2 is electrically connected to the third signal terminal UGC2.
  • the first signal terminal connection pattern SUB2_VGC1 is electrically connected to the first signal terminal VGC1, and the third signal terminal connection pattern SUB2_VGC2 is electrically connected to the third signal terminal VGC2.
  • the first signal terminal connection pattern SUB2_WGC1 is electrically connected to the first signal terminal WGC1, and the third signal terminal connection pattern SUB2_WGC2 is electrically connected to the third signal terminal WGC2.
  • the conductive member is not formed, and the insulating region SUB2_INS is formed. By forming the insulating region SUB2_INS, electrical insulation between the first signal terminal connection pattern and the third signal terminal connection pattern is secured.
  • a conductive member is formed between the first signal terminal connection pattern SUB2_UGC1 and the first signal terminal connection pattern SUB2_VGC1, and between the first signal terminal connection pattern SUB2_VGC1 and the first signal terminal connection pattern SUB2_WGC1.
  • the insulating region SUB2_INS is formed. By forming the insulating region SUB2_INS, electrical insulation between the U-phase first signal terminal connection pattern and the V-phase first signal terminal connection pattern is secured, and the V-phase first signal terminal connection is established. Electrical insulation between the pattern and the W-phase first signal terminal connection pattern is secured.
  • a conductive member is formed between the third signal terminal connection pattern SUB2_UGC2 and the third signal terminal connection pattern SUB2_VGC2, between the third signal terminal connection pattern SUB2_VGC2 and the third signal terminal connection pattern SUB2_WGC2.
  • the insulating region SUB2_INS is formed.
  • the multilayer substrate 60 used for the power conversion device 2 can be formed in the same layer by providing the insulating region, and therefore, there is no need to separate the layers for each signal terminal, and the design becomes easy. Further, even when there are a plurality of semiconductor modules, there is no need to increase the number of layers of the multilayer substrate 60, which facilitates design. In addition, since it is not necessary to increase the number of layers of the multilayer substrate 60, the cost can be reduced.
  • the semiconductor modules 10U, 10V and 10W are arranged in parallel and connected by the multilayer substrate 60.
  • the signal terminals and sense source terminals of each semiconductor module are individually connected to the control circuit by cable wiring, six cable wirings are required for each semiconductor module.
  • eighteen cable wires were required.
  • the number of cable connections may be equal to the number of external connection terminals. That is, since it can connect with a control circuit by six cable wiring, the number of cable wiring can be reduced and a power converter can be miniaturized.
  • the control circuit controls the semiconductor module 10U by the first signal terminal GC1 and the third signal terminal GC2 of the semiconductor module 10U.
  • the semiconductor module 10V is controlled by the first signal terminal GC1 and the third signal terminal GC2 of the semiconductor module 10V.
  • the semiconductor module 10W is controlled by the first signal terminal GC1 and the third signal terminal GC2 of the semiconductor module 10W.
  • the control circuit can control three phases of the U phase, the V phase and the W phase by controlling the semiconductor modules 10U, 10V and 10W by shifting the phase by 120 degrees.
  • the power conversion device 2 includes a plurality of semiconductor modules, and the first main terminals 10P, the second main terminals 10N, and the third main terminals of the first semiconductor module and the second semiconductor module.
  • FIG. 8 is a diagram of the power conversion device 3 according to the third embodiment.
  • packages 20U-1 and 20U-2 are provided in parallel.
  • external connection terminals U_EXT1 and U_EXT2 are provided.
  • a multilayer substrate 80 is provided.
  • the packages 20U-1 and 20U-2 accommodate the semiconductor modules 10U-1 and 10U-2 having the U-phase function in the power conversion circuit. That is, semiconductor modules 10U-1 and 10U-2 are provided in parallel.
  • the basic configuration of the packages 20U-1 and 20U-2 is the same as the package 20 in the first embodiment.
  • the basic configuration of the semiconductor modules 10U-1 and 10U-2 is the same as that of the semiconductor module 10 in the first embodiment.
  • external connection terminals U_EXT1 and U_EXT2 are provided between packages 20U-1 and 20U-2 provided in parallel, and external connection terminals U_EXT1 and U_EXT2 are mounted on multilayer substrate 80. Further, the packages 20U-1 and 20U-2 provided in parallel are electrically connected to the multilayer substrate 80 by the fastening members 50. Also, the packages 20U-1 and 20U-2 are arranged in parallel and physically fixed to the multilayer substrate 80 by the fastening members 50.
  • FIG. 9 is a view showing a pattern example of the second layer of the multilayer substrate 80.
  • FIG. 9 shows a second layer of the multilayer substrate 80, in which the first signal terminal UGC1 and the third signal terminal UGC2 of the packages 20U-1 and 20U-2 are electrically connected.
  • the first signal terminal connection pattern SUB2_UGC1 is electrically connected to the first signal terminal UGC1
  • the third signal terminal connection pattern SUB2_UGC2 is electrically connected to the third signal terminal UGC2.
  • a conductive member is not formed between the first signal terminal connection pattern SUB2_UGC1 and the third signal terminal connection pattern SUB2_UGC2, and an insulating region SUB2_INS is formed. By forming the insulating region SUB2_INS, electrical insulation between the first signal terminal connection pattern and the third signal terminal connection pattern is secured.
  • the first signal terminal UGC1 of the package 20U-1 and the first signal terminal UGC1 of the package 20U-2 arranged in parallel have the same potential by being connected to the second layer of the multilayer substrate 80.
  • the third signal terminals UGC2 of the packages 20U-1 and 20U-2 arranged in parallel are connected to the second layer of the multilayer substrate 80 to have the same potential.
  • the unillustrated third and fourth layers of the multilayer substrate 80 are connected to the packages 20U-1 and 20U-2 arranged in parallel, and have the same potential in each layer.
  • the first signal terminal UGC1 of the semiconductor module 10U-1 and the first signal terminal UGC1 of the semiconductor module 10U-2 have the same potential by being connected to the second layer of the multilayer substrate 80.
  • the third signal terminals UGC2 of the semiconductor modules 10U-1 and 10U-2 arranged in parallel are connected to the second layer of the multilayer substrate 80 to have the same potential.
  • the third and fourth layers (not shown) of the multilayer substrate 80 are connected to the semiconductor modules 10U-1 and 20U-2, and have the same potential in each layer.
  • the sense source terminals SS1 and SS2 may be such that the semiconductor module of either the semiconductor module 10U-1 or 10U-2 is connected to the multilayer substrate.
  • the packages 20U-1 and 20U-2 are arranged in parallel and connected to the multilayer substrate 80.
  • the signal terminals and sense source terminals of each semiconductor module are individually connected to the control circuit by cable wiring, six cable wirings are required for each semiconductor module.
  • 12 cable wiring lines were required.
  • the number of cable connections may be equal to the number of external connection terminals. That is, since it can connect with a control circuit by two cable wiring, the number of cable wiring can be reduced and a power converter can be miniaturized.
  • the upper arm of the U phase is controlled by the semiconductor element A1 of the upper arm of the semiconductor module 10U-1 and the semiconductor element A2 of the upper arm of the semiconductor module 10U-2.
  • the semiconductor element A1 and the semiconductor element A2 have the same function because they constitute the upper arm of the same U phase.
  • the control circuit controls the semiconductor element A1 and the semiconductor element A2 at the same timing. However, even if signals are output from the control circuit at the same timing, if the wiring lengths of the control circuit and the cable wiring of the semiconductor element A1 and the wiring lengths of the cable wiring of the control circuit and the semiconductor element A2 are different, the semiconductor element A1 And, a time difference occurs in the signals inputted to the control terminal of the semiconductor element A2.
  • the ON / OFF timings of the semiconductor element A1 and the semiconductor element A2 are shifted.
  • a large amount of current flows momentarily to the semiconductor element that is turned on quickly, and heat generation becomes large.
  • heat generation becomes large.
  • one semiconductor element is easily deteriorated due to the increase in heat generation.
  • FIG. 10 is a circuit diagram showing the main configuration of the power conversion device 3 according to the third embodiment.
  • the first signal terminal GC1 of the semiconductor module 10U-1 is connected to the first signal terminal GC1 of the semiconductor module 10U-2 and the external connection terminal U_EXT1.
  • the second signal terminal SC1 of the semiconductor module 10U-1 is connected to the second signal terminal SC1 of the semiconductor module 10U-2 and the external connection terminal U_EXT1.
  • the third signal terminal GC2 of the semiconductor module 10U-1 is connected to the third signal terminal GC2 of the semiconductor module 10U-2 and the external connection terminal U_EXT2.
  • the fourth signal terminal SC2 of the semiconductor module 10U-1 is connected to the fourth signal terminal SC2 of the semiconductor module 10U-2 and the external connection terminal U_EXT2.
  • the first signal terminal GC1 of the semiconductor module 10U-1, the first signal terminal GC1 of the semiconductor module 10U-2, and the external connection terminal U_EXT1 are connected, so that the control circuit can control the semiconductor modules 10U-1 and 10U-2. Can be controlled at the same time.
  • the semiconductor module having the function of the U phase has been described in the third embodiment, the V phase and the W phase can be configured similarly.
  • the case where two semiconductor modules are arranged in parallel has been described, but three or more semiconductor modules may be arranged in parallel.
  • the multilayer substrate 80 used for the power conversion device 3 can be formed in the same layer by providing the insulating region, so that it is not necessary to separate the layers for each signal terminal, and the design becomes easy. Further, even when there are a plurality of semiconductor modules, there is no need to increase the number of layers of the multilayer substrate 80, which facilitates design. In addition, since it is not necessary to increase the number of layers of the multilayer substrate 80, the cost can be reduced.
  • the power conversion device 3 since the first semiconductor module and the second semiconductor module arranged in parallel have the same phase, the number of cable wires connected to the control circuit can be reduced.
  • the power converter can be miniaturized.
  • the first signal terminals of the first semiconductor module and the second semiconductor module are at the same potential, and the second signal terminal of the first semiconductor module and the second semiconductor module Are the same potential, the third signal terminals of the first semiconductor module and the second semiconductor module are the same potential, and the fourth signal terminals of the first semiconductor module and the second semiconductor module are the same potential.
  • the number of cable lines connected to the control circuit can be reduced, and the power converter can be miniaturized.
  • the first external connection terminal and the second external connection terminal are disposed between the first semiconductor module and the second semiconductor module disposed in parallel.
  • the difference between the wiring distance between the first semiconductor module and the first external connection terminal and the wiring distance between the second semiconductor module and the first external connection terminal can be reduced.
  • the difference between the wiring distance between the semiconductor module and the second external connection terminal and the wiring distance between the second semiconductor module and the second external connection terminal can be reduced.
  • FIG. 11 is a diagram showing a power converter 4 according to a fourth embodiment.
  • the fourth embodiment is a configuration in which choke coils RFC1 to RFC4 are provided in the configuration of the third embodiment.
  • packages 20U-1 and 20U-2 are provided in parallel.
  • external connection terminals U_EXT1 and U_EXT2 are provided.
  • a multilayer substrate 90 is provided.
  • the packages 20U-1 and 20U-2 accommodate the semiconductor modules 10U-1 and 10U-2 having the U-phase function in the power conversion circuit. That is, semiconductor modules 10U-1 and 10U-2 are provided in parallel.
  • the basic configuration of the packages 20U-1 and 20U-2 is the same as the package 20 in the first embodiment.
  • the basic configurations of the semiconductor module 10U-1 and the semiconductor module 10U-2 are the same as those of the semiconductor module 10 in the first embodiment.
  • packages 20U-1 and 20U-2 provided in parallel are electrically connected to multilayer substrate 90 by fastening members 50.
  • the packages 20U-1 and 20U-2 are arranged in parallel and physically fixed to the multilayer substrate 90 by the fastening members 50.
  • the choke coils RFC1 to RFC4 are mounted on the multilayer substrate 90 and have a function of suppressing high frequency current such as common mode noise. When the choke coils RFC1 to RFC4 are not distinguished, they may be referred to as choke coil RFC.
  • the choke coils RFC1 to RFC4 for example, have a structure in which two conductors are wound around one core, and have four terminals.
  • the winding directions of the two conducting wires are opposite to each other, and they function as inductors against common mode noise of high frequency current, and have a function of suppressing high frequency current by increasing resistance.
  • the first terminal of the choke coil RFC1 is connected to the first signal terminal of the package 20U-1, and the second terminal of the choke coil RFC1 is connected to the second signal terminal of the package 20U-1, and the third terminal of the choke coil RFC1 The terminal and the fourth terminal are connected to the external connection terminal U_EXT1.
  • the first terminal of the choke coil RFC2 is connected to the third signal terminal of the package 20U-1, and the second terminal of the choke coil RFC2 is connected to the fourth signal terminal of the package 20U-1, and the third terminal of the choke coil RFC2 The terminal and the fourth terminal are connected to the external connection terminal U_EXT2.
  • the first terminal of the choke coil RFC3 is connected to the first signal terminal of the package 20U-2, and the second terminal of the choke coil RFC3 is connected to the second signal terminal of the package 20U-2, and the third terminal of the choke coil RFC3 The terminal and the fourth terminal are connected to the external connection terminal U_EXT1.
  • the first terminal of the choke coil RFC4 is connected to the third signal terminal of the package 20U-2, and the second terminal of the choke coil RFC4 is connected to the fourth signal terminal of the package 20U-2, and the third terminal of the choke coil RFC4 The terminal and the fourth terminal are connected to the external connection terminal U_EXT2.
  • FIG. 12 is a circuit diagram showing the main configuration of the power conversion device 4 according to the fourth embodiment.
  • first to fourth signal terminals of the semiconductor modules 10U-1 and 10U-2 and choke coils RFC1 to RFC4 are connected.
  • the first terminal of the choke coil RFC1 is connected to the first signal terminal of the semiconductor module 10U-1
  • the second terminal of the choke coil RFC1 is connected to the second signal terminal of the semiconductor module 10U-1
  • the third terminal of the choke coil RFC1 is connected to the third terminal of the choke coil RFC3 and the external connection terminal U_EXT1.
  • the fourth terminal of the choke coil RFC1 is connected to the fourth terminal of the choke coil RFC3 and the external connection terminal U_EXT1.
  • the first terminal of the choke coil RFC2 is connected to the third signal terminal of the semiconductor module 10U-1, and the second terminal of the choke coil RFC2 is connected to the fourth signal terminal of the semiconductor module 10U-1, and the choke coil RFC2
  • the third terminal is connected to the third terminal of the choke coil RFC4 and the external connection terminal U_EXT2.
  • the fourth terminal of the choke coil RFC2 is connected to the fourth terminal of the choke coil RFC4 and the external connection terminal U_EXT2.
  • the first terminal of the choke coil RFC3 is connected to the first signal terminal of the semiconductor module 10U-2, and the second terminal of the choke coil RFC3 is connected to the second signal terminal of the semiconductor module 10U-2, and the choke coil RFC3
  • the third terminal is connected to the third terminal of the choke coil RFC1 and the external connection terminal U_EXT1.
  • the fourth terminal of the choke coil RFC3 is connected to the fourth terminal of the choke coil RFC1 and the external connection terminal U_EXT1.
  • the first terminal of the choke coil RFC4 is connected to the third signal terminal of the semiconductor module 10U-2
  • the second terminal of the choke coil RFC4 is connected to the fourth signal terminal of the semiconductor module 10U-2
  • the choke coil RFC4 is The third terminal is connected to the third terminal of the choke coil RFC2 and the external connection terminal U_EXT2.
  • the fourth terminal of the choke coil RFC4 is connected to the fourth terminal of the choke coil RFC2 and the external connection terminal U_EXT2.
  • FIG. 13 is a diagram showing an example of the inter-parallel oscillating current.
  • FIG. 13 is a diagram showing an oscillating current generated when the transistor of the semiconductor module is turned on.
  • the vertical axis is the drain current Id
  • the horizontal axis is the time Time. That is, it is a figure which shows the time change of the drain current which flows into the transistor of a semiconductor module.
  • a short cycle current that is, a high frequency current may flow in a portion surrounded by a broken line, which is an oscillating current.
  • the power conversion device 4 according to the fourth embodiment has a configuration in which choke coils RFC1 to RFC4 are provided at the first to fourth signal terminals. Since the choke coils RFC1 to RFC4 function as high resistance to high frequency current, the input of high frequency current to the first to fourth signal terminals is suppressed. That is, by providing the choke coils RFC1 to RFC4 at the input portions of the first to fourth signal terminals, the oscillating current can be suppressed.
  • the place where the choke coil RFC is provided may be between the external connection terminal and the semiconductor element. Also, it may be provided on either the upper arm or the lower arm. However, in order to efficiently suppress the oscillating current, it is preferable to provide the choke coil RFC at the signal terminal of each semiconductor element as shown in FIG. Further, the location where the choke coil RFC is provided is preferably closer to the signal terminal of each semiconductor element.
  • the semiconductor module having the function of the U phase has been described in the fourth embodiment, the V phase and the W phase can be configured similarly.
  • the choke coil has been described as an example in the fourth embodiment, a common mode filter or the like may be used.
  • the power conversion device 4 has first to fourth terminals, the first terminal and the second terminal are connected to the first semiconductor element A1 or the second semiconductor element B1, and the third terminal and the third terminal
  • the fourth terminal is input to the first semiconductor element A1 or the second semiconductor element B1 by providing the multilayer substrate 90 with the choke coil RFC connected to the first external connection terminal or the second external connection terminal.
  • the oscillating current can be suppressed.
  • the first terminal is connected to the first signal terminal
  • the second terminal is connected to the second signal terminal
  • the third terminal and the fourth terminal are the first external.
  • the first choke coil connected to the connection terminal and the first terminal are connected to the third signal terminal
  • the second terminal is connected to the fourth signal terminal
  • the third terminal and the fourth terminal are the second
  • the power conversion device 4 has a first semiconductor module and a second semiconductor module, the first terminal is connected to the first signal terminal of the first semiconductor module, and the second terminal is The third terminal connected to the second signal terminal of the first semiconductor module, the third terminal and the fourth terminal are connected to the first external connection terminal, and the first terminal is connected to the second semiconductor module A fourth choke connected to the first signal terminal, a second terminal connected to the second signal terminal of the second semiconductor module, and a third terminal and a fourth terminal connected to the first external connection terminal.
  • the power conversion device 4 has a first semiconductor module and a second semiconductor module, the first terminal is connected to the third signal terminal of the first semiconductor module, and the second terminal is The third terminal and the fourth terminal are connected to the fourth signal terminal of the first semiconductor module, and the third terminal and the fourth terminal are connected to the second external connection terminal, and the first terminal is the second semiconductor module.
  • a sixth choke connected to the third signal terminal, the second terminal connected to the fourth signal terminal of the second semiconductor module, and the third terminal and the fourth terminal connected to the second external connection terminal
  • each embodiment can be freely combined, or the embodiment can be appropriately modified or omitted.

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Abstract

電力変換装置（１）は、直列に接続される第１の半導体素子（Ａ１）および第２の半導体素子（Ｂ１）を有する半導体モジュール（１０）と、第１の半導体素子の第１の信号端子（ＧＣ１）と接続される第１の配線と、第１の半導体素子の第２の信号端子（ＳＣ１）と接続される第２の配線と、第２の半導体素子の第３の信号端子（ＧＣ２）と接続される第３の配線と、第２の半導体素子の第４の信号端子（ＳＣ２）と接続される第４の配線とを有し、第１の配線および第２の配線が接続される第１の外部接続端子（ＥＸＴ１）と、第３の配線および第４の配線が接続される第２の外部接続端子（ＥＸＴ２）とを有し、第１の配線および第３の配線は絶縁領域を挟んで第１の層に形成され、第２の配線および第４の配線は絶縁領域を挟んで第２の層に形成される多層基板（３０）とを備える。

Description

電力変換装置
　本発明は、電力用半導体モジュールを備えた電力変換装置に関する。
　近年、鉄道車両搭載インバータなど、電力用半導体素子のスイッチング動作により、電力変換を行う電力変換装置が広く普及している。電力用半導体素子は樹脂で封止され、電力用半導体モジュールを構成している。電力用半導体モジュールは電力変換装置に用いられる。
　また、インバータ１相分である上下アームを構成する正極側および負極側の一対の電力用半導体素子を一体化した２ｉｎ１モジュールと呼ばれる半導体モジュールについても広く普及している。
　電力用半導体素子のスイッチングを行うために、半導体モジュールを制御するための端子が設けられている。特許文献１においては、補助端子を備える半導体モジュールが開示されている。
特開２０１４－１２０７３４号公報
　従来、半導体モジュールを制御するための端子を制御回路に接続するためにケーブルで配線されていた。例えば、２ｉｎ１モジュールの半導体モジュールを制御端子と制御回路を従来のケーブル配線で接続する場合、半導体モジュールの上側アームのゲート端子およびソース端子、下側アームのゲート端子およびソース端子の４つの端子をそれぞれ制御回路と接続する必要があり、１つの半導体モジュールと制御回路を接続するために、４本のケーブル配線が必要であった。ケーブル配線の本数が多いと電力変換装置が大型化するという問題があった。
　本発明の電力変換装置は、第１の主端子、第２の主端子および第３の主端子を有し、コレクタ電位またはドレイン電位は第１の主端子に接続され、ゲート電位は第１の信号端子に接続され、エミッタ電位またはソース電位は第３の主端子および第２の信号端子に接続される第１の半導体素子と、コレクタ電位またはドレイン電位は第３の主端子に接続され、ゲート電位は第３の信号端子に接続され、エミッタ電位またはソース電位は第２の主端子および第４の信号端子に接続され、第１の半導体素子と直列に接続される第２の半導体素子と、を有する半導体モジュールと、第１の信号端子と接続される第１の配線と、第２の信号端子と接続される第２の配線と、第３の信号端子と接続される第３の配線と第４の信号端子と接続される第４の配線と、を有し、第１の配線および第２の配線が接続される第１の外部接続端子と、第３の配線および第４の配線が接続される第２の外部接続端子と、を有し、第１の配線および第３の配線は絶縁領域を挟んで第１の層に形成され、第２の配線および第４の配線は絶縁領域を挟んで第２の層に形成される多層基板とを備える。
　この発明にかかる電力変換装置は、第１の主端子、第２の主端子および第３の主端子を有し、コレクタ電位またはドレイン電位は第１の主端子に接続され、ゲート電位は第１の信号端子に接続され、エミッタ電位またはソース電位は第３の主端子および第２の信号端子に接続される第１の半導体素子と、コレクタ電位またはドレイン電位は第３の主端子に接続され、ゲート電位は第３の信号端子に接続され、エミッタ電位またはソース電位は第２の主端子および第４の信号端子に接続され、第１の半導体素子と直列に接続される第２の半導体素子と、を有する半導体モジュールと、第１の信号端子と接続される第１の配線と、第２の信号端子と接続される第２の配線と、第３の信号端子と接続される第３の配線と第４の信号端子と接続される第４の配線と、を有し、第１の配線および第２の配線が接続される第１の外部接続端子と、第３の配線および第４の配線が接続される第２の外部接続端子と、を有し、第１の配線および第３の配線は絶縁領域を挟んで第１の層に形成され、第２の配線および第４の配線は絶縁領域を挟んで第２の層に形成される多層基板とを備えることにより、ケーブル配線の本数を減らすことができ、電力変換装置を小型化することができる。
実施の形態１にかかる電力変換装置１の要部構成を示す回路図である。 実施の形態１にかかる半導体モジュールを収容したパッケージの平面図である。 実施の形態１にかかる電力変換装置１に用いる多層基板の平面図である。 実施の形態１にかかる電力変換装置１に用いる多層基板の第２～４層のパターン例を示す図である。 実施の形態１にかかる電力変換装置１の要部構成を示す図である。 実施の形態２にかかる電力変換装置２を示す図である。 実施の形態２にかかる電力変換装置２に用いる多層基板の第２層のパターン例を示す図である。 実施の形態３にかかる電力変換装置３を示す図である。 実施の形態３にかかる電力変換装置３に用いる多層基板の第２層のパターン例を示す図である。 実施の形態３にかかる電力変換装置３の要部構成を示す回路図である。 実施の形態４にかかる電力変換装置４を示す図である。 実施の形態４にかかる電力変換装置４の要部構成を示す回路図である。 並列間振動電流の例を示す図である。
実施の形態１
　図１は、実施の形態１にかかる電力変換装置１の要部構成を示す回路図である。図１は、電力変換装置１に用いる半導体モジュール１０を示す回路図である。半導体モジュール１０は、主端子１０Ｐに接続される第１の半導体素子Ａ１と、主端子１０Ｎに接続される第２の半導体素子Ｂ１とを有して構成される。半導体素子Ａ１および半導体素子Ｂ１は直列に接続され、その電気的接続点は主端子１０ＡＣに接続される。
　半導体モジュール１０は、例えば、３相２レベルインバータ回路のＵ相のレグを構成する。半導体素子Ａ１は正側アームまたは上側アーム、半導体素子Ｂ１は負側アームまたは下側アームとも称される。
　半導体素子Ａ１には、主端子１０Ｐに接続されるドレイン端子Ｄ１、主端子１０ＡＣに接続されるソース端子Ｓ１、第１の信号端子ＧＣ１および第２の信号端子ＳＣ１が設けられている。ドレイン端子はドレイン電位であり、ソース端子はソース電位であり、第１の信号端子ＧＣ１はゲート電位である。
　半導体素子Ｂ１には、主端子１０ＡＣに接続されるドレイン端子Ｄ２、主端子１０Ｎに接続されるソース端子Ｓ２、第３の信号端子ＧＣ２および第４の信号端子ＳＣ２が設けられている。ドレイン端子はドレイン電位であり、ソース端子はソース電位であり、第３の信号端子ＧＣ２はゲート電位である。
　半導体モジュール１０には、電流を検出するためのセンスソース端子ＳＳ１およびＳＳ２が設けられている。センスソース端子ＳＳ１は半導体素子Ａ１のソース端子と接続され、センスソース端子ＳＳ２は半導体素子Ｂ１のソース端子と接続される。センスソース端子ＳＳ１およびＳＳ２を設けることにより、過電流の検出が可能となる。
　主端子１０Ｐは高電位側の直流母線に接続され、主端子１０Ｎは低電位側の直流母線に接続され、主端子１０ＡＣは負荷に接続される。半導体素子Ａ１が導通すれば高電位側の直流母線の電位が負荷に印加され、半導体素子Ｂ１が導通すれば低電位側の直流母線の電位が負荷に印加されることになる。このように、電力変換装置１は、高電位側の直流母線の電位または低電位側の直流母線の電位といった２通りの電位を出力することから、２レベルの電力変換装置として動作する。導通する半導体素子を切り替えるために、半導体モジュール１０は図示しない制御回路と接続される。換言すれば、スイッチングすることにより半導体素子のＯＮ／ＯＦＦを切り替えるために、半導体モジュール１０は図示しない制御回路と接続される。具体的には、制御回路は、第１の信号端子ＧＣ１、第２の信号端子ＳＣ１、第３の信号端子ＧＣ２および第４の信号端子ＳＣ２と接続され、半導体素子Ａ１および半導体素子Ｂ１のＯＮ／ＯＦＦを制御する。ここで、「半導体素子をＯＮする」とは、半導体素子を導通状態にすることをいい、「半導体素子をＯＦＦする」とは半導体素子を非導通状態にすることをいう。
　半導体素子Ａ１およびＢ１は、トランジスタ素子およびダイオード素子が並列に接続されている。なお、負荷の特性によっては、例えば抵抗負荷である場合には、それぞれのダイオード素子の接続が省略されることがある。
　また、図１では、トランジスタ素子としてＭＯＳＦＥＴを図示しているが、ＭＯＳＦＥＴに限定するものではなく、電気信号により低抵抗状態、高抵抗状態が切り替えられるデバイスであればよい。例えば、ＩＧＢＴ、バイポーラトランジスタといったトランジスタ素子を用いてもよい。トランジスタ素子がＩＧＢＴの場合、「ドレイン端子」は「コレクタ端子」となり、「ソース端子」は「エミッタ端子」となる。また、半導体素子Ａ１およびＢ１を構成するトランジスタ素子およびダイオード素子の素材としては、Ｓｉ（シリコン）、ＳｉＣ（炭化珪素）、ＧａＮ（窒化ガリウム）などを用いることができる。
　図２は、実施の形態１にかかる電力変換装置１に用いる半導体モジュール１０を収容したパッケージの平面図である。図２には図示していないが、パッケージ２０の内部に、直列接続された半導体素子Ａ１および半導体素子Ｂ１を具備している。
　図２に示すように、パッケージ２０における一方の表面側には、主端子１０Ｐ、主端子１０Ｎおよび主端子１０ＡＣが設けられている。主端子１０Ｐは、パッケージ２０の長手方向に対して一方の端部に設けられており、長手方向に直交する方向に２つ設けられている。主端子１０Ｎは、主端子１０Ｐよりパッケージ２０の中央部寄りにパッケージ２０の長手方向と直交する方向に２つ設けられている。主端子１０Ｐおよび主端子１０Ｎはそれぞれ２つに限定するものではない。主端子１０Ｐおよび主端子１０Ｎはそれぞれ１つであってもよいし、３つ以上であってもよい。主端子１０ＡＣはパッケージ２０の長手方向に対して他方の端部に設けられており、長手方向に直交する方向に３つ設けられている。主端子１０ＡＣは３つに限定するものではない。主端子１０ＡＣは、１つまたは２つであってもよいし、４つ以上であってもよい。
　主端子１０Ｐは半導体モジュール１０における直流正極端子Ｐを構成し、主端子１０Ｎは半導体モジュール１０における直流負極端子Ｎを構成し、主端子１０ＡＣは半導体モジュール１０における交流端子ＡＣを構成する。
　第１の信号端子ＧＣ１、第２の信号端子ＳＣ１、第３の信号端子ＧＣ２、第４の信号端子ＳＣ２、センスソース端子ＳＳ１およびセンスソース端子ＳＳ２は、主端子１０Ｎと主端子１０ＡＣの間に設けられている。換言すれば、直流端子と交流端子の間に設けられている。主端子１０ＡＣ側からパッケージ２０の長手方向の一方の辺に沿って、第２の信号端子ＳＣ１、第１の信号端子ＧＣ１およびセンスソース端子ＳＳ２が設けられている。また、主端子１０ＡＣ側からパッケージ２０の長手方向の他方の辺に沿って、センスソース端子ＳＳ１、第３の信号端子ＧＣ２および第４の信号端子ＳＣ２が設けられている。
　第１の信号端子ＧＣ１、第２の信号端子ＳＣ１、第３の信号端子ＧＣ２、第４の信号端子ＳＣ２、センスソース端子ＳＳ１およびセンスソース端子ＳＳ２は、後述する多層基板に接続される。
　図３は、実施の形態１にかかる電力変換装置１に用いる多層基板の平面図である。図３において、多層基板３０は５層で形成されている。図３で図示している層は、第１層であり、目視できる層で表面と称す。表面から第２層、第３層、第４層および第５層の順に形成されており、第５層は目視できる層で裏面と称す。以下、多層基板を示す図は表面方向から見た図である。
　多層基板３０の表面には、第１の外部接続端子ＥＸＴ１および第２の外部接続端子ＥＸＴ２が実装されている。第１の外部接続端子ＥＸＴ１および第２の外部接続端子ＥＸＴ２は、ケーブル配線により、制御回路と接続される。また、図２では外部接続端子ＥＸＴ１およびＥＸＴ２は表面に実装されているが、裏面に実装されていてもよい。
　また、パターンとして、第１の信号端子接続パターンＳＵＢ１＿ＧＣ１、第２の信号端子接続パターンＳＵＢ１＿ＳＣ１、第３の信号端子接続パターンＳＵＢ１＿ＧＣ２、第４の信号端子接続パターンＳＵＢ１＿ＳＣ２、センスソース端子接続パターンＳＵＢ１＿ＳＳ１およびＳＵＢ１＿ＳＳ２が形成されている。
　第１の信号端子接続パターンＳＵＢ１＿ＧＣ１、第２の信号端子接続パターンＳＵＢ１＿ＳＣ１、第３の信号端子接続パターンＳＵＢ１＿ＧＣ２、第４の信号端子接続パターンＳＵＢ１＿ＳＣ２、センスソース端子接続パターンＳＵＢ１＿ＳＳ１およびＳＵＢ１＿ＳＳ２はそれぞれスルーホールにより裏面パターンと電気的に接続されている。
　第１の信号端子接続パターンＳＵＢ１＿ＧＣ１は、半導体モジュール１０の第１の信号端子ＧＣ１と接続するためのパターンである。第２の信号端子接続パターンＳＵＢ１＿ＳＣ１は、半導体モジュール１０の第２の信号端子ＳＣ１と接続するためのパターンである。第３の信号端子接続パターンＳＵＢ１＿ＧＣ２は、半導体モジュール１０の第３の信号端子ＧＣ２と接続するためのパターンである。第４の信号端子接続パターンＳＵＢ１＿ＳＣ２は、半導体モジュール１０の第４の信号端子ＳＣ２と接続するためのパターンである。センスソース端子接続パターンＳＵＢ１＿ＳＳ１は、半導体モジュール１０のセンスソース端子ＳＳ１と接続するためのパターンである。センスソース端子接続パターンＳＵＢ１＿ＳＳ２は、半導体モジュール１０のセンスソース端子ＳＳ２と接続するためのパターンである。
　第１の信号端子接続パターンＳＵＢ１＿ＧＣ１、第２の信号端子接続パターンＳＵＢ１＿ＳＣ１、第３の信号端子接続パターンＳＵＢ１＿ＧＣ２、第４の信号端子接続パターンＳＵＢ１＿ＳＣ２、センスソース端子接続パターンＳＵＢ１＿ＳＳ１およびＳＵＢ１＿ＳＳ２と半導体モジュール１０はそれぞれネジなどの締結部材により締結されることで、電気的に接続される。
　図４は、多層基板３０の第２層、第３層および第４層のパターン例を示す図である。図４において、理解しやすくするために、第１の外部接続端子ＥＸＴ１および第２の外部接続端子ＥＸＴ２の位置を一点鎖線で示している。図４において、導電部材は銅などで形成される。また、絶縁部材は、ガラスエポキシ樹脂のプリプレグなどで形成される。但し、これらに限定されるものではない。
　図４（ａ）は多層基板３０の第２層であり、第１の信号端子ＧＣ１および第３の信号端子ＧＣ２が電気的に接続される。具体的には、第１の信号端子接続パターンＳＵＢ２＿ＧＣ１は、第１の信号端子ＧＣ１と電気的に接続され、第３の信号端子接続パターンＳＵＢ２＿ＧＣ２は、第３の信号端子ＧＣ２と電気的に接続される。スルーホールＴＨ２は、他の層と電気的に接続するスルーホールである。スルーホールＴＨ２が設けられる場所には、第１の信号端子接続パターンＳＵＢ２＿ＧＣ１および第３の信号端子接続パターンＳＵＢ２＿ＧＣ２は形成されていない。第１の信号端子接続パターンＳＵＢ２＿ＧＣ１と第３の信号端子接続パターンＳＵＢ２＿ＧＣ２との間には導電部材は形成されておらず、絶縁領域ＳＵＢ２＿ＩＮＳが形成されている。絶縁領域ＳＵＢ２＿ＩＮＳが形成されることで、第１の信号端子接続パターンＳＵＢ２＿ＧＣ１と第３の信号端子接続パターンＳＵＢ２＿ＧＣ２との電気的な絶縁を確保している。多層基板３０の第２層は、半導体素子Ａ１および半導体素子Ｂ１のゲート電位に接続される層である。換言すれば、半導体素子Ａ１および半導体素子Ｂ１のゲート電位は、同じ層において配線されている。
　図４（ｂ）は多層基板３０の第３層であり、第２の信号端子ＳＣ１および第４の信号端子ＳＣ２が電気的に接続される。具体的には、第２の信号端子接続パターンＳＵＢ３＿ＳＣ１は、第２の信号端子ＳＣ１と電気的に接続され、第４の信号端子接続パターンＳＵＢ３＿ＳＣ２は、第４の信号端子ＳＣ２と電気的に接続される。スルーホールＴＨ３は、他の層と電気的に接続するスルーホールである。スルーホールＴＨ３が設けられる場所には、第２の信号端子接続パターンＳＵＢ２＿ＳＣ１および第４の信号端子接続パターンＳＵＢ２＿ＳＣ２は形成されていない。第２の信号端子接続パターンＳＵＢ３＿ＳＣ１と第４の信号端子接続パターンＳＵＢ３＿ＳＣ２との間には導電部材は形成されておらず、絶縁領域ＳＵＢ３＿ＩＮＳが形成されている。絶縁領域ＳＵＢ３＿ＩＮＳが形成されることで、第２の信号端子接続パターンＳＵＢ３＿ＳＣ１と第４の信号端子接続パターンＳＵＢ３＿ＳＣ２との電気的な絶縁を確保している。多層基板３０の第３層は、半導体素子Ａ１および半導体素子Ｂ１のソース電位に接続される層である。換言すれば、半導体素子Ａ１および半導体素子Ｂ１のソース電位は、同じ層において配線されている。
　図４（ｃ）は多層基板３０の第４層であり、センスソース端子ＳＳ１およびセンスソース端子ＳＳ２が電気的に接続される。具体的には、センスソース端子接続パターンＳＵＢ４＿ＳＳ１はセンスソース端子ＳＳ１と電気的に接続され、センスソース端子接続パターンＳＵＢ４＿ＳＳ２はセンスソース端子ＳＳ２と電気的に接続される。スルーホールＴＨ４は、他の層と電気的に接続するスルーホールである。スルーホールＴＨ４が設けられる場所には、センスソース端子接続パターンＳＵＢ４＿ＳＳ１およびセンスソース端子接続パターンＳＵＢ４＿ＳＳ２は形成されていない。センスソース端子接続パターンＳＵＢ４＿ＳＳ１とセンスソース端子接続パターンＳＵＢ４＿ＳＳ２との間には導電部材は形成されておらず、絶縁領域ＳＵＢ４＿ＩＮＳが形成されている。絶縁領域ＳＵＢ４＿ＩＮＳが形成されることで、センスソース端子接続パターンＳＵＢ４＿ＳＳ１とセンスソース端子接続パターンＳＵＢ４＿ＳＳ２との電気的な絶縁を確保している。多層基板３０の第４層は、半導体素子Ａ１および半導体素子Ｂ１のセンスソース電位に接続される層である。換言すれば、半導体素子Ａ１および半導体素子Ｂ１のセンスソース電位は、同じ層において配線されている。
　電力変換装置１に用いる多層基板３０は、絶縁領域を設けることにより、同じ電位の配線は同じ層において形成することができるため、信号端子ごとに層を分ける必要がなく、設計が容易となる。
　図４からわかるように、半導体素子Ａ１に接続されるパターンおよび半導体素子Ｂ１に接続されるパターンが、絶縁領域を挟んで形成されている。すなわち、多層基板３０の長手方向の一方の辺に沿って、半導体素子Ａ１に接続されるパターンが形成され、多層基板３０の長手方向の他方の辺に沿って、半導体素子Ｂ１に接続されるパターンが形成されている。このように形成することで、半導体素子Ａ１に接続される配線と半導体素子Ｂ１に接続される配線が交差しないため、半導体素子Ａ１は半導体素子Ｂ１からのノイズの影響を受けにくく、半導体素子Ｂ１は半導体素子Ａ１からのノイズの影響を受けにくい。
　図４において、第２層を半導体素子のゲート電位と接続される層、第３層を半導体素子のソース電位と接続される層および第４層を半導体素子のセンスソース電位と接続される層としたが、これに限定されるものではない。例えば、第３層を半導体素子のセンスソース電位と接続される層、第４層を半導体素子のソース電位と接続される層としてもよい。
　しかし、ノイズを考慮すると、図４に示すように、ゲート電位の層およびソース電位の層は隣接する層とすることが好ましい。電流の経路を考えた場合、ゲート電位の電流経路およびソース電位の電流経路は、往路と復路の関係にある。つまり、ゲート電位の電流経路とソース電位の電流経路との距離が小さいほど、ゲート電位の電流経路とソース電位の電流経路とで形成されるループ面積が小さくなり、ループ内に不要な信号が誘導されにくくなるため、ノイズの影響を受けにくい構成とすることができる。
　図４では、ゲート電位の導電部材およびソース電位の導電部材について、スルーホール形成領域以外は、平板状に対向するように形成している。このように形成することで、前述したように、ゲート電位の電流経路とソース電位の電流経との距離を小さくでき、ノイズの影響を受けにくい構成とすることができる。また、ゲート電位またはソース電位に接続する配線長を考慮する場合、例えば、配線長を同じにしたい場合などは、平板状でなくてもよい。このような場合であっても、ゲート電位の導電部材およびソース電位の導電部材は距離が小さくなるようにパターンを形成する、例えば、多層基板を表面から見た場合に同じようなパターンを形成することで、ノイズの影響を受けにくい構成とすることができる。
　図５は、実施の形態１にかかる電力変換装置１の要部構成を示す図である。図５は、半導体モジュール１０が収容されたパッケージ２０と多層基板３０を接続した図である。
　第１の信号端子ＧＣ１は、締結部材５０ＧＣ１により第１の信号端子接続パターンＳＵＢ１＿ＧＣ１と接続される。第２の信号端子ＳＣ１は、締結部材５０ＳＣ１により第２の信号端子接続パターンＳＵＢ１＿ＳＣ１と接続される。第３の信号端子ＧＣ２は、締結部材５０ＧＣ２により第３の信号端子接続パターンＳＵＢ１＿ＧＣ２と接続される。第４の信号端子ＳＣ２は、締結部材５０ＳＣ２により第４の信号端子接続パターンＳＵＢ１＿ＳＣ２と接続される。センスソース端子ＳＳ１は、締結部材５０ＳＳ１によりセンスソース端子接続パターンＳＵＢ１＿ＳＳ１と接続される。センスソース端子ＳＳ２は、締結部材５０ＳＳ２によりセンスソース端子接続パターンＳＵＢ１＿ＳＳ２と接続される。
　以下、締結部材５０ＧＣ１、締結部材５０ＳＣ１、締結部材５０ＧＣ２、締結部材５０ＳＣ２、締結部材５０ＳＳ１、締結部材５０ＳＳ２を区別しない場合は、締結部材５０と称することがある。
　締結部材５０は、パッケージ２０の各端子および多層基板３０の各接続パターンを電気的に接続するだけではなく、パッケージ２０および多層基板３０を物理的に固定する機能も有している。締結部材５０は、ネジおよびボルトなどである。
　電力変換装置１および制御回路の接続は、第１の外部接続端子ＥＸＴ１および第２の外部接続端子ＥＸＴ２によって行う。例えば、制御回路および第１の外部接続端子ＥＸＴ１をケーブル配線により接続し、制御回路および第２の外部接続端子ＥＸＴ２をケーブル配線により接続する。このようにすれば、２本のケーブル配線で、電力変換装置１および制御回路を接続することが可能となる。
　従来は、各信号端子およびセンスソース端子を個別にケーブル配線で制御回路と接続していたため、ケーブル配線が６本必要であった。しかし、実施の形態１にかかる電力変換装置１であれば、２本のケーブル配線で制御回路と接続することができるため、ケーブル配線の本数を減らすことができ、電力変換装置を小型化することができる。
　次に、実施の形態１にかかる電力変換装置１の動作について説明する。主端子１０Ｐは高電位側の直流母線に接続され、主端子１０Ｎは低電位側の直流母線に接続され、主端子１０ＡＣは負荷に接続される。制御回路は、第１の信号端子ＧＣ１により半導体素子Ａ１をＯＮに制御し、第３の信号端子ＧＣ２により半導体素子Ｂ１をＯＦＦに制御することで、半導体素子Ａ１が導通し高電位側の直流母線の電位が負荷に印加される。また、制御回路は、第１の信号端子ＧＣ１により半導体素子Ａ１をＯＦＦに制御し、第３の信号端子ＧＣ２により半導体素子Ｂ１をＯＮに制御することで、半導体素子Ｂ１が導通し低電位側の直流母線の電位が負荷に印加される。このように、電力変換装置１は、高電位側の直流母線の電位および低電位側の直流母線の電位を切り替えることで、電力の変換を行うことが可能となる。
　実施の形態１において、２レベルの電力変換装置を説明したが、本発明は、３レベルの電力変換装置にも適用可能である。
　実施の形態１にかかる電力変換装置１は、第１の主端子１０Ｐ、第２の主端子１０Ｎおよび第３の主端子１０ＡＣを有し、ドレイン電位またはコレクタ電位は第１の主端子１０Ｐに接続され、ゲート電位は第１の信号端子ＧＣ１に接続され、ソース電位またはエミッタ電位は第３の主端子１０ＡＣおよび第２の信号端子ＳＣ１に接続される第１の半導体素子Ａ１と、ドレイン電位またはコレクタ電位は第３の主端子１０ＡＣに接続され、ゲート電位は第３の信号端子ＧＣ２に接続され、ソース電位またはエミッタ電位は第２の主端子１０Ｎおよび第４の信号端子ＳＣ２に接続され、第１の半導体素子Ａ１と直列に接続される第２の半導体素子Ｂ１と、を有する半導体モジュール１０と、第１の信号端子ＧＣ１と接続される第１の配線ＳＵＢ２＿ＧＣ１と、第２の信号端子ＳＣ１と接続される第２の配線ＳＵＢ３＿ＳＣ１と、第３の信号端子ＧＣ２と接続される第３の配線ＳＵＢ２＿ＧＣ２と第４の信号端子ＳＣ２と接続される第４の配線ＳＵＢ３＿ＳＣ２と、を有し、第１の配線ＳＵＢ２＿ＧＣ１および第２の配線ＳＵＢ３＿ＳＣ１が接続される第１の外部接続端子ＥＸＴ１と、第３の配線ＳＵＢ２＿ＧＣ２および第４の配線ＳＵＢ３＿ＳＣ２が接続される第２の外部接続端子ＥＸＴ２と、を有し、第１の配線ＳＵＢ２＿ＧＣ１および第３の配線ＳＵＢ２＿ＧＣ２は絶縁領域ＳＵＢ２＿ＩＮＳを挟んで第１の層に形成され、第２の配線ＳＵＢ３＿ＳＣ１および第４の配線ＳＵＢ３＿ＳＣ２は絶縁領域ＳＵＢ３＿ＩＮＳを挟んで第２の層に形成される多層基板３０とを備えることにより、制御回路と接続するケーブル配線の本数を減らすことができ、電力変換装置１を小型化することができる。
　実施の形態１にかかる電力変換装置１は、多層基板３０が、第１の主端子１０Ｐまたは第２の主端子１０Ｎと、第３の主端子１０ＡＣとの間に配置されることにより、制御回路と接続するケーブル配線の本数を減らすことができ、電力変換装置１を小型化することができる。
　実施の形態１にかかる電力変換装置１は、多層基板３０の第１の配線ＳＵＢ２＿ＧＣ１および第２の配線ＳＵＢ３＿ＳＣ１は隣接して形成され、第３の配線ＳＵＢ２＿ＧＣ２および第４の配線ＳＵＢ３＿ＳＣ２は隣接して形成されることにより、ノイズの影響を受けにくい構成とすることができる。
　実施の形態２
　図６は、実施の形態２にかかる電力変換装置２を示す図である。実施の形態２は、複数のパッケージおよび複数の外部接続端子を設けている点で実施の形態１と異なる。
　図６において、パッケージ２０Ｕ、２０Ｖおよび２０Ｗが設けられている。また、外部接続端子Ｕ＿ＥＸＴ１、Ｕ＿ＥＸＴ２、Ｖ＿ＥＸＴ１、Ｖ＿ＥＸＴ２、Ｗ＿ＥＸＴ１およびＷ＿ＥＸＴ２が設けられている。また、多層基板６０が設けられている。
　パッケージ２０Ｕには、電力変換回路において、Ｕ相の機能を持つ半導体モジュール１０Ｕが収容されている。パッケージ２０Ｖには、電力変換回路において、Ｖ相の機能を持つ半導体モジュール１０Ｖが収容されている。パッケージ２０Ｗには、電力変換回路において、Ｗ相の機能を持つ半導体モジュール１０Ｗが収容されている。パッケージ２０Ｕ、２０Ｖおよび２０Ｗの基本的な構成は、実施の形態１におけるパッケージ２０と同様である。半導体モジュール１０Ｕ、１０Ｖおよび１０Ｗの基本的な構成は実施の形態１における半導体モジュール１０と同様である。
　実施の形態１と同様に、パッケージ２０Ｕ、２０Ｖおよび２０Ｗは、締結部材５０により、多層基板６０と電気的に接続されている。また、パッケージ２０Ｕ、２０Ｖおよび２０Ｗは、並列して配置され、締結部材５０により、多層基板６０と物理的に固定されている。換言すれば、半導体モジュール１０Ｕ、１０Ｖおよび１０Ｗは、並列して配置されている。ここで、「並列して配置する」とは、各半導体モジュールの主端子１０Ｐ、主端子１０Ｎおよび主端子１０ＡＣが隣り合うように配置されることをいう。また、パッケージは略長方形であるため、半導体モジュールが収容された各パッケージの長手方向の辺が平行に配置される場合も「並列して配置する」という。
　外部接続端子Ｕ＿ＥＸＴ１およびＵ＿ＥＸＴ２は、パッケージ２０Ｕと電気的に接続する外部接続端子である。外部接続端子Ｖ＿ＥＸＴ１およびＶ＿ＥＸＴ２は、パッケージ２０Ｖと電気的に接続する外部接続端子である。外部接続端子Ｗ＿ＥＸＴ１およびＷ＿ＥＸＴ２は、パッケージ２０Ｗと電気的に接続する外部接続端子である。外部接続端子Ｕ＿ＥＸＴ１、Ｕ＿ＥＸＴ２、Ｖ＿ＥＸＴ１、Ｖ＿ＥＸＴ２、Ｗ＿ＥＸＴ１およびＷ＿ＥＸＴ２は多層基板６０に実装されている。外部接続端子の構成は、実施の形態１における外部接続端子ＥＸＴ１およびＥＸＴ２と同様である。
　図７は、多層基板６０の第２層のパターン例を示す図である。図７は、多層基板６０の第２層であり、パッケージ２０Ｕの第１の信号端子ＵＧＣ１および第３の信号端子ＵＧＣ２が電気的に接続され、パッケージ２０Ｖの第１の信号端子ＶＧＣ１および第３の信号端子ＶＧＣ２が電気的に接続され、パッケージ２０Ｗの第１の信号端子ＷＧＣ１および第３の信号端子ＷＧＣ２が電気的に接続される。具体的には、第１の信号端子接続パターンＳＵＢ２＿ＵＧＣ１は、第１の信号端子ＵＧＣ１と電気的に接続され、第３の信号端子接続パターンＳＵＢ２＿ＵＧＣ２は、第３の信号端子ＵＧＣ２と電気的に接続される。第１の信号端子接続パターンＳＵＢ２＿ＶＧＣ１は、第１の信号端子ＶＧＣ１と電気的に接続され、第３の信号端子接続パターンＳＵＢ２＿ＶＧＣ２は、第３の信号端子ＶＧＣ２と電気的に接続される。第１の信号端子接続パターンＳＵＢ２＿ＷＧＣ１は、第１の信号端子ＷＧＣ１と電気的に接続され、第３の信号端子接続パターンＳＵＢ２＿ＷＧＣ２は、第３の信号端子ＷＧＣ２と電気的に接続される。
　第１の信号端子接続パターンＳＵＢ２＿ＵＧＣ１と第３の信号端子接続パターンＳＵＢ２＿ＵＧＣ２との間、ＳＵＢ２＿ＶＧＣ１と第３の信号端子接続パターンＳＵＢ２＿ＶＧＣ２との間、ＳＵＢ２＿ＷＧＣ１と第３の信号端子接続パターンＳＵＢ２＿ＷＧＣ２との間には導電部材は形成されておらず、絶縁領域ＳＵＢ２＿ＩＮＳが形成されている。絶縁領域ＳＵＢ２＿ＩＮＳが形成されることで、第１の信号端子接続パターンと第３の信号端子接続パターンとの電気的な絶縁を確保している。
　第１の信号端子接続パターンＳＵＢ２＿ＵＧＣ１と第１の信号端子接続パターンＳＵＢ２＿ＶＧＣ１との間、第１の信号端子接続パターンＳＵＢ２＿ＶＧＣ１と第１の信号端子接続パターンＳＵＢ２＿ＷＧＣ１との間には導電部材は形成されておらず、絶縁領域ＳＵＢ２＿ＩＮＳが形成されている。絶縁領域ＳＵＢ２＿ＩＮＳが形成されることで、Ｕ相の第１の信号端子接続パターンとＶ相の第１の信号端子接続パターンとの電気的な絶縁を確保し、Ｖ相の第１の信号端子接続パターンとＷ相の第１の信号端子接続パターンとの電気的な絶縁を確保している。
　同様に、第３の信号端子接続パターンＳＵＢ２＿ＵＧＣ２と第３の信号端子接続パターンＳＵＢ２＿ＶＧＣ２との間、第３の信号端子接続パターンＳＵＢ２＿ＶＧＣ２と第３の信号端子接続パターンＳＵＢ２＿ＷＧＣ２との間には導電部材は形成されておらず、絶縁領域ＳＵＢ２＿ＩＮＳが形成されている。絶縁領域ＳＵＢ２＿ＩＮＳが形成されることで、Ｕ相の第３の信号端子接続パターンとＶ相の第３の信号端子接続パターンとの電気的な絶縁を確保し、Ｖ相の第３の信号端子接続パターンとＷ相の第３の信号端子接続パターンとの電気的な絶縁を確保している。
　多層基板６０の図示しない第３層および第４層についても、図７で示した第２層同様、Ｕ相、Ｖ相およびＷ相との電気的な絶縁が確保されている。
　電力変換装置２に用いる多層基板６０は、絶縁領域を設けることにより、同じ電位の配線は同じ層において形成することができるため、信号端子ごとに層を分ける必要がなく、設計が容易となる。また、半導体モジュールが複数ある場合でも、多層基板６０の層の数を増やす必要がないため、設計が容易となる。また、多層基板６０の層の数を増やす必要がないため、コストを抑えるという効果がある。
　図６に示すように、実施の形態２にかかる電力変換装置２は、半導体モジュール１０Ｕ、１０Ｖおよび１０Ｗを並列に配置し、多層基板６０により接続されている。従来は、各半導体モジュールの信号端子およびセンスソース端子を個別にケーブル配線で制御回路と接続していたため、各半導体モジュールにつきケーブル配線が６本必要であった。さらに、３相２レベルインバータ回路のように、３相分の半導体モジュールがある場合は、ケーブル配線が１８本必要であった。しかし、実施の形態２にかかる電力変換装置２であれば、外部接続端子の数だけケーブル配線があればよい。すなわち、６本のケーブル配線で制御回路と接続することができるため、ケーブル配線の本数を減らすことができ、電力変換装置を小型化することができる。
　次に、実施の形態２にかかる電力変換装置２の動作について説明する。制御回路は、半導体モジュール１０Ｕの第１の信号端子ＧＣ１および第３の信号端子ＧＣ２により半導体モジュール１０Ｕを制御する。また、半導体モジュール１０Ｖの第１の信号端子ＧＣ１および第３の信号端子ＧＣ２により半導体モジュール１０Ｖを制御する。また、半導体モジュール１０Ｗの第１の信号端子ＧＣ１および第３の信号端子ＧＣ２により半導体モジュール１０Ｗを制御する。制御回路は、半導体モジュール１０Ｕ、１０Ｖおよび１０Ｗについて、位相を１２０度ずらして制御することで、Ｕ相、Ｖ相およびＷ相の３相を制御することが可能となる。
　実施の形態２にかかる電力変換装置２は、半導体モジュールを複数有し、第１の半導体モジュールおよび第２の半導体モジュールの第１の主端子１０Ｐ、第２の主端子１０Ｎおよび第３の主端子１０ＡＣが隣り合うように並列に配置されることにより、制御回路と接続するケーブル配線の本数を減らすことができ、電力変換装置を小型化することができる。
　実施の形態３
　図８は、実施の形態３にかかる電力変換装置３を示す図である。図８において、パッケージ２０Ｕ－１および２０Ｕ－２が並列に設けられている。また、外部接続端子Ｕ＿ＥＸＴ１およびＵ＿ＥＸＴ２が設けられている。また、多層基板８０が設けられている。パッケージ２０Ｕ－１および２０Ｕ－２には、電力変換回路において、Ｕ相の機能を持つ半導体モジュール１０Ｕ－１および１０Ｕ－２が収容されている。つまり、半導体モジュール１０Ｕ－１および１０Ｕ－２が並列に設けられている。パッケージ２０Ｕ－１および２０Ｕ－２の基本的な構成は、実施の形態１におけるパッケージ２０と同様である。半導体モジュール１０Ｕ－１および１０Ｕ－２の基本的な構成は、実施の形態１における半導体モジュール１０と同様である。
　図８において、並列に設けられたパッケージ２０Ｕ－１および２０Ｕ－２の間に外部接続端子Ｕ＿ＥＸＴ１およびＵ＿ＥＸＴ２が設けられており、外部接続端子Ｕ＿ＥＸＴ１およびＵ＿ＥＸＴ２は多層基板８０に実装されている。また、並列の設けられたパッケージ２０Ｕ－１および２０Ｕ－２は締結部材５０により、多層基板８０と電気的に接続されている。また、パッケージ２０Ｕ－１および２０Ｕ－２は、並列して配置され、締結部材５０により、多層基板８０と物理的に固定されている。
　図９は、多層基板８０の第２層のパターン例を示す図である。図９は、多層基板８０の第２層であり、パッケージ２０Ｕ－１および２０Ｕ－２の第１の信号端子ＵＧＣ１および第３の信号端子ＵＧＣ２が電気的に接続される。具体的には、第１の信号端子接続パターンＳＵＢ２＿ＵＧＣ１は、第１の信号端子ＵＧＣ１と電気的に接続され、第３の信号端子接続パターンＳＵＢ２＿ＵＧＣ２は、第３の信号端子ＵＧＣ２と電気的に接続される。
　第１の信号端子接続パターンＳＵＢ２＿ＵＧＣ１と第３の信号端子接続パターンＳＵＢ２＿ＵＧＣ２との間には導電部材は形成されておらず、絶縁領域ＳＵＢ２＿ＩＮＳが形成されている。絶縁領域ＳＵＢ２＿ＩＮＳが形成されることで、第１の信号端子接続パターンと第３の信号端子接続パターンとの電気的な絶縁を確保している。
　並列に配置されたパッケージ２０Ｕ－１の第１の信号端子ＵＧＣ１とパッケージ２０Ｕ－２の第１の信号端子ＵＧＣ１は、多層基板８０の第２層に接続されることで、同じ電位を有する。同様に、並列に配置されたパッケージ２０Ｕ－１および２０Ｕ－２の第３の信号端子ＵＧＣ２は、多層基板８０の第２層に接続されることで、同じ電位を有する。多層基板８０の図示しない第３層および第４層についても図９で示した第２層同様、並列に配置されたパッケージ２０Ｕ－１および２０Ｕ－２に接続され、各層において、同じ電位を有する。
　換言すれば、半導体モジュール１０Ｕ－１の第１の信号端子ＵＧＣ１と半導体モジュール１０Ｕ－２の第１の信号端子ＵＧＣ１は、多層基板８０の第２層に接続されることで、同じ電位を有する。同様に、並列に配置された半導体モジュール１０Ｕ－１および１０Ｕ－２の第３の信号端子ＵＧＣ２は、多層基板８０の第２層に接続されることで、同じ電位を有する。多層基板８０の図示しない第３層および第４層についても図９で示した第２層同様、半導体モジュール１０Ｕ－１および２０Ｕ－２に接続され、各層において、同じ電位を有する。
　センスソース端子ＳＳ１およびＳＳ２は、半導体モジュール１０Ｕ－１または１０Ｕ－２のいずれかの半導体モジュールが多層基板と接続されていればよい。
　図８において、並列に配置されたパッケージ２０Ｕ－１および２０Ｕ－２の間に外部接続端子Ｕ＿ＥＸＴ１を設けることで、並列に配置されたパッケージ２０Ｕ－１の第１の信号端子と外部接続端子Ｕ＿ＥＸＴ１との配線距離と、パッケージ２０Ｕ－２の第１の信号端子と外部接続端子Ｕ＿ＥＸＴ１との配線距離との差を小さくすることができる。パッケージ２０Ｕ－１および２０Ｕ－２の第２の信号端子についても同様である。また、並列に配置されたパッケージ２０Ｕ－１および２０Ｕ－２の間に外部接続端子Ｕ＿ＥＸＴ２を設けることで、並列に配置されたパッケージ２０Ｕ－１の第３の信号端子と外部接続端子Ｕ＿ＥＸＴ２との配線距離と、パッケージ２０Ｕ－２の第３の信号端子と外部接続端子Ｕ＿ＥＸＴ２との配線距離との差を小さくすることができる。パッケージ２０Ｕ－１および２０Ｕ－２の第４の信号端子についても同様である。
　図８に示すように、実施の形態３にかかる電力変換装置３は、パッケージ２０Ｕ－１および２０Ｕ－２を並列に配置し、多層基板８０と接続されている。従来は、各半導体モジュールの信号端子およびセンスソース端子を個別にケーブル配線で制御回路と接続していたため、各半導体モジュールにつきケーブル配線が６本必要であった。さらに、同相の半導体モジュールを２つ配置する場合、ケーブル配線が１２本必要であった。しかし、実施の形態３にかかる電力変換装置３であれば、外部接続端子の数だけケーブル配線があればよい。すなわち、２本のケーブル配線で制御回路と接続することができるため、ケーブル配線の本数を減らすことができ、電力変換装置を小型化することができる。
　また、従来は同電位の端子に配線する場合、ケーブル配線により制御回路と接続していたため、配線長にばらつきが生じていた。配線長にばらつきが生じることの問題について以下に説明する。
　例えば、半導体モジュール１０Ｕ－１の上側アームの半導体素子Ａ１および半導体モジュール１０Ｕ－２の上側アームの半導体素子Ａ２により、Ｕ相の上側アームの制御をする場合を考える。半導体素子Ａ１および半導体素子Ａ２は、同じＵ相の上側アームを構成するため、同じ機能を有している。制御回路は、半導体素子Ａ１および半導体素子Ａ２を同じタイミングで制御する。しかしながら、制御回路からは同じタイミングで信号を出力したとしても、制御回路および半導体素子Ａ１のケーブル配線の配線長と、および制御回路と半導体素子Ａ２のケーブル配線の配線長が異なれば、半導体素子Ａ１および半導体素子Ａ２の制御端子に入力される信号には時間差が生じてしまう。時間差が生じることにより、半導体素子Ａ１および半導体素子Ａ２のＯＮ／ＯＦＦのタイミングがずれることになる。半導体素子Ａ１および半導体素子Ａ２のＯＮ／ＯＦＦのタイミングがずれることで、例えば、早くＯＮした半導体素子に一瞬多くの電流が流れ、発熱が大きくなる。発熱が増えることで、一方の半導体素子が劣化しやすくなるという問題がある。
　しかしながら、実施の形態３にかかる電力変換装置３であれば、同電位の端子に配線する場合、制御回路と接続するケーブル配線については共通であるため、ケーブル配線による配線長のばらつきは生じない。ケーブル配線による配線長のばらつきは生じないため、一方の半導体素子が劣化しやすいという問題を防ぐという効果がある。
　図１０は、実施の形態３にかかる電力変換装置３の要部構成を示す回路図である。図１０において、半導体モジュール１０Ｕ－１の第１の信号端子ＧＣ１は、半導体モジュール１０Ｕ－２の第１の信号端子ＧＣ１および外部接続端子Ｕ＿ＥＸＴ１と接続される。半導体モジュール１０Ｕ－１の第２の信号端子ＳＣ１は、半導体モジュール１０Ｕ－２の第２の信号端子ＳＣ１および外部接続端子Ｕ＿ＥＸＴ１と接続される。半導体モジュール１０Ｕ－１の第３の信号端子ＧＣ２は、半導体モジュール１０Ｕ－２の第３の信号端子ＧＣ２および外部接続端子Ｕ＿ＥＸＴ２と接続される。半導体モジュール１０Ｕ－１の第４の信号端子ＳＣ２は、半導体モジュール１０Ｕ－２の第４の信号端子ＳＣ２および外部接続端子Ｕ＿ＥＸＴ２と接続される。
　半導体モジュール１０Ｕ－１の第１の信号端子ＧＣ１、半導体モジュール１０Ｕ－２の第１の信号端子ＧＣ１および外部接続端子Ｕ＿ＥＸＴ１が接続されることで、制御回路は、半導体モジュール１０Ｕ－１および１０Ｕ－２を同じタイミングで制御できる。
　実施の形態３において、Ｕ相の機能を有する半導体モジュールについて説明したが、Ｖ相およびＷ相についても同様の構成とすることが可能である。また、実施の形態３において、２つの半導体モジュールが並列に配置された場合を説明したが、３つ以上の半導体モジュールが並列に配置されていてもよい。
　電力変換装置３に用いる多層基板８０は、絶縁領域を設けることにより、同じ電位の配線は同じ層において形成することができるため、信号端子ごとに層を分ける必要がなく、設計が容易となる。また、半導体モジュールが複数ある場合でも、多層基板８０の層の数を増やす必要がないため、設計が容易となる。また、多層基板８０の層の数を増やす必要がないため、コストを抑えるという効果がある。
　実施の形態３にかかる電力変換装置３は、並列に配置された第１の半導体モジュールおよび第２の半導体モジュールは同一相であることにより、制御回路と接続するケーブル配線の本数を減らすことができ、電力変換装置を小型化することができる。
　実施の形態３にかかる電力変換装置３は、第１の半導体モジュールおよび第２の半導体モジュールの第１信号端子は同電位であり、第１の半導体モジュールおよび第２の半導体モジュールの第２信号端子は同電位であり、第１の半導体モジュールおよび第２の半導体モジュールの第３信号端子は同電位であり、第１の半導体モジュールおよび第２の半導体モジュールの第４信号端子は同電位であることにより、制御回路と接続するケーブル配線の本数を減らすことができ、電力変換装置を小型化することができる。
　実施の形態３にかかる電力変換装置３は、第１の外部接続端子および第２の外部接続端子は、並列に配置された第１の半導体モジュールおよび第２の半導体モジュールの間に配置されることにより、第１の半導体モジュールと第１の外部接続端子との配線距離と、第２の半導体モジュールと第１の外部接続端子との配線距離と、の差を小さくすることができ、第１の半導体モジュールと第２の外部接続端子との配線距離と、第２の半導体モジュールと第２の外部接続端子との配線距離と、の差を小さくすることができる。
　実施の形態４
　図１１は実施の形態４にかかる電力変換装置４を示す図である。実施の形態４は、実施の形態３の構成に、チョークコイルＲＦＣ１～ＲＦＣ４を設けた構成である。図１１において、パッケージ２０Ｕ－１および２０Ｕ－２が並列に設けられている。また、外部接続端子Ｕ＿ＥＸＴ１およびＵ＿ＥＸＴ２が設けられている。また、多層基板９０が設けられている。パッケージ２０Ｕ－１および２０Ｕ－２には、電力変換回路において、Ｕ相の機能を持つ半導体モジュール１０Ｕ－１および１０Ｕ－２が収容されている。つまり、半導体モジュール１０Ｕ－１および１０Ｕ－２が並列に設けられている。パッケージ２０Ｕ－１および２０Ｕ－２の基本的な構成は、実施の形態１におけるパッケージ２０と同様である。半導体モジュール１０Ｕ－１および半導体モジュール１０Ｕ－２の基本的な構成は、実施の形態１における半導体モジュール１０と同様である。
　図１１において、並列の設けられたパッケージ２０Ｕ－１および２０Ｕ－２は締結部材５０により、多層基板９０と電気的に接続されている。また、パッケージ２０Ｕ－１および２０Ｕ－２は、並列して配置され、締結部材５０により、多層基板９０と物理的に固定されている。
　チョークコイルＲＦＣ１～ＲＦＣ４は、多層基板９０に実装され、コモンモードノイズなどの高周波電流を抑制する機能を有する。チョークコイルＲＦＣ１～ＲＦＣ４を区別しない場合、チョークコイルＲＦＣと称することがある。
　チョークコイルＲＦＣ１～ＲＦＣ４は、例えば、１つのコアに２本の導線を巻いた構造で、４端子を有している。２本の導線の巻き方向は互いに反対方向になっており、高周波電流のコモンモードノイズに対してはインダクタとして働き、高抵抗化することで、高周波電流を抑制する機能を有する。
　チョークコイルＲＦＣ１の第１端子はパッケージ２０Ｕ－１の第１の信号端子に接続され、チョークコイルＲＦＣ１の第２端子はパッケージ２０Ｕ－１の第２の信号端子に接続され、チョークコイルＲＦＣ１の第３端子および第４端子は外部接続端子Ｕ＿ＥＸＴ１に接続される。
　チョークコイルＲＦＣ２の第１端子はパッケージ２０Ｕ－１の第３の信号端子に接続され、チョークコイルＲＦＣ２の第２端子はパッケージ２０Ｕ－１の第４の信号端子に接続され、チョークコイルＲＦＣ２の第３端子および第４端子は外部接続端子Ｕ＿ＥＸＴ２に接続される。
　チョークコイルＲＦＣ３の第１端子はパッケージ２０Ｕ－２の第１の信号端子に接続され、チョークコイルＲＦＣ３の第２端子はパッケージ２０Ｕ－２の第２の信号端子に接続され、チョークコイルＲＦＣ３の第３端子および第４端子は外部接続端子Ｕ＿ＥＸＴ１に接続される。
　チョークコイルＲＦＣ４の第１端子はパッケージ２０Ｕ－２の第３の信号端子に接続され、チョークコイルＲＦＣ４の第２端子はパッケージ２０Ｕ－２の第４の信号端子に接続され、チョークコイルＲＦＣ４の第３端子および第４端子は外部接続端子Ｕ＿ＥＸＴ２に接続される。
　図１２は、実施の形態４にかかる電力変換装置４の要部構成を示す回路図である。図１２において、半導体モジュール１０Ｕ－１および１０Ｕ－２の第１～第４の信号端子とチョークコイルＲＦＣ１～４が接続されている。
　図１２において、チョークコイルＲＦＣ１の第１端子は半導体モジュール１０Ｕ－１の第１の信号端子に接続され、チョークコイルＲＦＣ１の第２端子は半導体モジュール１０Ｕ－１の第２の信号端子に接続され、チョークコイルＲＦＣ１の第３端子はチョークコイルＲＦＣ３の第３端子および外部接続端子Ｕ＿ＥＸＴ１に接続される。チョークコイルＲＦＣ１の第４端子はチョークコイルＲＦＣ３の第４端子および外部接続端子Ｕ＿ＥＸＴ１に接続される。
　チョークコイルＲＦＣ２の第１端子は半導体モジュール１０Ｕ－１の第３の信号端子に接続され、チョークコイルＲＦＣ２の第２端子は半導体モジュール１０Ｕ－１の第４の信号端子に接続され、チョークコイルＲＦＣ２の第３端子はチョークコイルＲＦＣ４の第３端子および外部接続端子Ｕ＿ＥＸＴ２に接続される。チョークコイルＲＦＣ２の第４端子はチョークコイルＲＦＣ４の第４端子および外部接続端子Ｕ＿ＥＸＴ２に接続される。
　チョークコイルＲＦＣ３の第１端子は半導体モジュール１０Ｕ－２の第１の信号端子に接続され、チョークコイルＲＦＣ３の第２端子は半導体モジュール１０Ｕ－２の第２の信号端子に接続され、チョークコイルＲＦＣ３の第３端子はチョークコイルＲＦＣ１の第３端子および外部接続端子Ｕ＿ＥＸＴ１に接続される。チョークコイルＲＦＣ３の第４端子はチョークコイルＲＦＣ１の第４端子および外部接続端子Ｕ＿ＥＸＴ１に接続される。
　チョークコイルＲＦＣ４の第１端子は半導体モジュール１０Ｕ－２の第３の信号端子に接続され、チョークコイルＲＦＣ４の第２端子は半導体モジュール１０Ｕ－２の第４の信号端子に接続され、チョークコイルＲＦＣ４の第３端子はチョークコイルＲＦＣ２の第３端子および外部接続端子Ｕ＿ＥＸＴ２に接続される。チョークコイルＲＦＣ４の第４端子はチョークコイルＲＦＣ２の第４端子および外部接続端子Ｕ＿ＥＸＴ２に接続される。
　上記のように、第１～４の信号端子とチョークコイルＲＦＣ１～４を接続することにより、後述する振動電流の抑制が可能となる。
　並列接続された半導体モジュールにおいて、半導体モジュールをスイッチングする際に、具体的には、ＯＮ／ＯＦＦを切り替える際に、並列間振動電流が生じることがある。並列接続されたゲート電位間（ソース電位間）は同電位で低抵抗であるため、並列間振動電流が生じやすく、半導体モジュールのスイッチングを誤動作させる場合がある。
　図１３は、並列間振動電流の例を示す図である。図１３は、半導体モジュールのトランジスタをＯＮさせたときに発生する振動電流を示す図であり、縦軸はドレイン電流Ｉｄ、横軸は時間Ｔｉｍｅである。つまり、半導体モジュールのトランジスタに流れるドレイン電流の時間変化を示す図である。トランジスタをＯＮさせた後、破線で囲った部分において、周期の短い電流つまり高周波電流が流れることがあり、これが振動電流である。
　実施の形態４にかかる電力変換装置４は、第１～４の信号端子にチョークコイルＲＦＣ１～４を設ける構成である。チョークコイルＲＦＣ１～４は、高周波の電流に対しては高抵抗として機能するため、高周波電流が第１～４の信号端子に入力されることを抑制する。つまり、第１～４の信号端子の入力部にチョークコイルＲＦＣ１～４を設けることで、振動電流を抑制することができる。
　チョークコイルＲＦＣを設ける場所は、外部接続端子および半導体素子の間であればよい。また、上側アームまたは下側アームのどちらか一方に設けてもよい。しかし、振動電流を効率的に抑制するためには、図１２に示すように、各半導体素子の信号端子にチョークコイルＲＦＣを設けるほうが好ましい。また、チョークコイルＲＦＣを設ける場所は各半導体素子の信号端子に近いほうが好ましい。
　実施の形態４において、Ｕ相の機能を有する半導体モジュールについて説明したが、Ｖ相およびＷ相についても同様の構成とすることが可能である。実施の形態４において、チョークコイルを例に挙げて説明したが、コモンモードフィルタなどを用いてもよい。
　実施の形態４にかかる電力変換装置４は、第１～４端子を有し、第１端子および第２端子は第１の半導体素子Ａ１または第２の半導体素子Ｂ１に接続され、第３端子および第４端子は第１の外部接続端子または第２の外部接続端子に接続されるチョークコイルＲＦＣを多層基板９０に備えることにより、第１の半導体素子Ａ１または第２の半導体素子Ｂ１に入力される振動電流を抑制することができる。
　実施の形態４にかかる電力変換装置４は、第１端子は第１の信号端子に接続され、第２端子は第２の信号端子に接続され、第３端子および第４端子は第１の外部接続端子に接続される第１のチョークコイルと、第１端子は第３の信号端子に接続され、第２端子は第４の信号端子に接続され、第３端子および第４端子は第２の外部接続端子に接続される第２のチョークコイルとを多層基板９０に備えることにより、半導体モジュールを構成する半導体素子Ａ１および半導体素子Ｂ１に入力される振動電流を抑制することができる。
　実施の形態４にかかる電力変換装置４は、第１の半導体モジュールおよび第２の半導体モジュールを有し、第１端子は第１の半導体モジュールの第１の信号端子に接続され、第２端子は第１の半導体モジュールの第２の信号端子に接続され、第３端子および第４端子は第１の外部接続端子に接続される第３のチョークコイルと、第１端子は第２の半導体モジュールの第１の信号端子に接続され、第２端子は第２の半導体モジュールの第２の信号端子に接続され、第３端子および第４端子は第１の外部接続端子に接続される第４のチョークコイルと、を多層基板９０に備えることにより、半導体モジュール１０Ｕ－１および１０Ｕ－２の上側アームを構成する半導体素子Ａ１に入力される振動電流を抑制することができる。
　実施の形態４にかかる電力変換装置４は、第１の半導体モジュールおよび第２の半導体モジュールを有し、第１端子は第１の半導体モジュールの第３の信号端子に接続され、第２端子は第１の半導体モジュールの第４の信号端子に接続され、第３端子および第４端子は第２の外部接続端子に接続される第５のチョークコイルと、第１端子は第２の半導体モジュールの第３の信号端子に接続され、第２端子は第２の半導体モジュールの第４の信号端子に接続され、第３端子および第４端子は第２の外部接続端子に接続される第６のチョークコイルと、を多層基板９０に備えることにより、半導体モジュール１０Ｕ－１および１０Ｕ－２の下側アームを構成する半導体素子Ｂ１に入力される振動電流を抑制することができる。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、実施の形態を適宜、変形、省略したりすることができる。
１，２，３，４　　　　電力変換装置
Ｄ１，Ｄ２　　　　ドレイン端子
Ｓ１，Ｓ２　　　　ソース端子
ＧＣ１，ＧＣ２　　　　ゲート制御端子
ＳＣ１，ＳＣ２　　　　ソース制御端子
ＳＳ１，ＳＳ２　　　　センスソース端子
Ａ１　　　　　　第１の半導体素子
Ｂ１　　　　　　第２の半導体素子
１０Ｐ　　　　　　第１の主端子
１０Ｎ　　　　　　第２の主端子
１０ＡＣ　　　　　第３の主端子
１０，１０Ｕ，１０Ｕ－１，１０Ｕ－２，１０Ｖ，１０Ｗ　半導体モジュール
２０，２０Ｕ，２０Ｕ－１，２０Ｕ－２，２０Ｖ，２０Ｗ　パッケージ
３０，６０，８０，９０　　多層基板
ＥＸＴ１，ＥＸＴ２，Ｕ＿ＥＸＴ１，Ｕ＿ＥＸＴ２，Ｖ＿ＥＸＴ１，Ｖ＿ＥＸＴ２，Ｗ＿ＥＸＴ１，Ｗ＿ＥＸＴ２　　外部接続端子
ＳＵＢ１＿ＧＣ１，ＳＵＢ１＿ＧＣ２，ＳＵＢ１＿ＳＣ１，ＳＵＢ１＿ＳＣ２，ＳＵＢ１＿ＳＳ１，ＳＵＢ１＿ＳＳ２，ＳＵＢ２＿ＧＣ１，ＳＵＢ２＿ＧＣ２，ＳＵＢ３＿ＳＣ１，ＳＵＢ３＿ＳＣ２，ＳＵＢ４＿ＳＳ１，ＳＵＢ４＿ＳＳ２，ＳＵＢ２＿ＵＧＣ１，ＳＵＢ２＿ＵＧＣ２，ＳＵＢ２＿ＶＧＣ１，ＳＵＢ２＿ＶＧＣ２，ＳＵＢ２＿ＷＧＣ１，ＳＵＢ２＿ＷＧＣ２　　　　信号端子接続パターン
５０，５０ＧＣ１，５０ＧＣ２，５０ＳＣ１，５０ＳＣ２，５０ＳＳ１，５０ＳＳ２　　　　　　　締結部材
ＳＵＢ２＿ＩＮＳ，ＳＵＢ３＿ＩＮＳ，ＳＵＢ４＿ＩＮＳ　絶縁領域
ＲＦＣ１，ＲＦＣ２，ＲＦＣ３，ＲＦＣ４　　　　チョークコイル
ＴＨ２，ＴＨ３，ＴＨ４　　スルーホール

Claims (11)

  1. 　第１の主端子、第２の主端子および第３の主端子を有し、ドレイン電位またはコレクタ電位は前記第１の主端子に接続され、ゲート電位は第１の信号端子に接続され、ソース電位またはエミッタ電位は第３の主端子および第２の信号端子に接続される第１の半導体素子と、ドレイン電位またはコレクタ電位は前記第３の主端子に接続され、ゲート電位は第３の信号端子に接続され、ソース電位またはエミッタ電位は第２の主端子および第４の信号端子に接続され、前記第１の半導体素子と直列に接続される第２の半導体素子と、を有する半導体モジュールと、
    　前記第１の信号端子と接続される第１の配線と、前記第２の信号端子と接続される第２の配線と、前記第３の信号端子と接続される第３の配線と前記第４の信号端子と接続される第４の配線と、を有し、前記第１の配線および前記第２の配線が接続される第１の外部接続端子と、前記第３の配線および前記第４の配線が接続される第２の外部接続端子と、を有し、前記第１の配線および前記第３の配線は絶縁領域を挟んで第１の層に形成され、前記第２の配線および前記第４の配線は絶縁領域を挟んで第２の層に形成される多層基板と、
    　を備えた電力変換装置。
  2. 　前記多層基板は、前記第１の主端子または前記第２の主端子と前記第３の主端子の間に配置される、
    請求項１に記載の電力変換装置。
  3. 　前記半導体モジュールを複数有し、第１の半導体モジュールおよび第２の半導体モジュールの前記第１の主端子、前記第２の主端子および前記第３の主端子が隣り合うように並列に配置される、
    　請求項１および２に記載の電力変換装置。
  4. 　前記並列に配置された前記第１の半導体モジュールおよび第２の半導体モジュールは同一相である、
    請求項３に記載の電力変換装置。
  5. 　前記第１の半導体モジュールおよび第２の半導体モジュールの第１信号端子は同電位であり、前記第１の半導体モジュールおよび第２の半導体モジュールの第２信号端子は同電位であり、前記第１の半導体モジュールおよび第２の半導体モジュールの第３信号端子は同電位であり、前記第１の半導体モジュールおよび第２の半導体モジュールの第４信号端子は同電位である、
    請求項４に記載の電力変換装置。
  6. 　前記第１の外部接続端子および前記第２の外部接続端子は、前記並列に配置された第１の半導体モジュールおよび第２の半導体モジュールの間に配置される、
    請求項３から５のいずれか１項に記載の電力変換装置。
  7. 　第１～４端子を有し、第１端子および第２端子は前記第１の半導体素子または前記第２の半導体素子に接続され、第３端子および第４端子は前記第１の外部接続端子または前記第２の外部接続端子に接続されるチョークコイル、を前記多層基板に備える、
    請求項１～６のいずれか１項に記載の電力変換装置。
  8. 　第１端子は前記第１の信号端子に接続され、第２端子は前記第２の信号端子に接続され、第３端子および第４端子は前記第１の外部接続端子に接続される第１のチョークコイルと、
    　第１端子は前記第３の信号端子に接続され、第２端子は前記第４の信号端子に接続され、第３端子および第４端子は前記第２の外部接続端子に接続される第２のチョークコイルと、を前記多層基板に備える、
    　請求項７に記載の電力変換装置。
  9. 　前記第１の半導体モジュールおよび第２の半導体モジュールを有し、
    　第１端子は前記第１の半導体モジュールの第１の信号端子に接続され、第２端子は前記第１の半導体モジュールの第２の信号端子に接続され、第３端子および第４端子は前記第１の外部接続端子に接続される第３のチョークコイルと、
    　第１端子は前記第２の半導体モジュールの第１の信号端子に接続され、第２端子は前記第２の半導体モジュールの第２の信号端子に接続され、第３端子および第４端子は前記第１の外部接続端子に接続される第４のチョークコイルと、を前記多層基板に備える、
    　請求項７に記載の電力変換装置。
  10. 　前記第１の半導体モジュールおよび第２の半導体モジュールを有し、
    　第１端子は前記第１の半導体モジュールの第３の信号端子に接続され、第２端子は前記第１の半導体モジュールの第４の信号端子に接続され、第３端子および第４端子は前記第２の外部接続端子に接続される第５のチョークコイルと、
    　第１端子は前記第２の半導体モジュールの第３の信号端子に接続され、第２端子は前記第２の半導体モジュールの第４の信号端子に接続され、第３端子および第４端子は前記第２の外部接続端子に接続される第６のチョークコイルと、を前記多層基板に備える、
    　請求項７または９に記載の電力変換装置。
  11. 　前記多層基板の前記第１の配線および前記第２の配線は隣接して形成され、前記第３の配線および前記第４の配線は隣接して形成される、
    　請求項１～１０のいずれか１項に記載の電力変換装置。
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