JP6766965B2 - 電力変換装置 - Google Patents

電力変換装置 Download PDF

Info

Publication number
JP6766965B2
JP6766965B2 JP2019530317A JP2019530317A JP6766965B2 JP 6766965 B2 JP6766965 B2 JP 6766965B2 JP 2019530317 A JP2019530317 A JP 2019530317A JP 2019530317 A JP2019530317 A JP 2019530317A JP 6766965 B2 JP6766965 B2 JP 6766965B2
Authority
JP
Japan
Prior art keywords
terminal
semiconductor module
signal terminal
wiring
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019530317A
Other languages
English (en)
Other versions
JPWO2019016929A1 (ja
Inventor
裕平 臼井
裕平 臼井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2019016929A1 publication Critical patent/JPWO2019016929A1/ja
Application granted granted Critical
Publication of JP6766965B2 publication Critical patent/JP6766965B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/115—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
    • H02M7/53871—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Inverter Devices (AREA)
  • Power Conversion In General (AREA)

Description

本発明は、電力用半導体モジュールを備えた電力変換装置に関する。
近年、鉄道車両搭載インバータなど、電力用半導体素子のスイッチング動作により、電力変換を行う電力変換装置が広く普及している。電力用半導体素子は樹脂で封止され、電力用半導体モジュールを構成している。電力用半導体モジュールは電力変換装置に用いられる。
また、インバータ１相分である上下アームを構成する正極側および負極側の一対の電力用半導体素子を一体化した２ｉｎ１モジュールと呼ばれる半導体モジュールについても広く普及している。
電力用半導体素子のスイッチングを行うために、半導体モジュールを制御するための端子が設けられている。特許文献１においては、補助端子を備える半導体モジュールが開示されている。
特開２０１４−１２０７３４号公報
従来、半導体モジュールを制御するための端子を制御回路に接続するためにケーブルで配線されていた。例えば、２ｉｎ１モジュールの半導体モジュールを制御端子と制御回路を従来のケーブル配線で接続する場合、半導体モジュールの上側アームのゲート端子およびソース端子、下側アームのゲート端子およびソース端子の４つの端子をそれぞれ制御回路と接続する必要があり、１つの半導体モジュールと制御回路を接続するために、４本のケーブル配線が必要であった。ケーブル配線の本数が多いと電力変換装置が大型化するという問題があった。
本発明の電力変換装置は、第１の主端子、第２の主端子および第３の主端子を有し、コレクタ電位またはドレイン電位は第１の主端子に接続され、ゲート電位は第１の信号端子に接続され、エミッタ電位またはソース電位は第３の主端子および第２の信号端子に接続される第１の半導体素子と、コレクタ電位またはドレイン電位は第３の主端子に接続され、ゲート電位は第３の信号端子に接続され、エミッタ電位またはソース電位は第２の主端子および第４の信号端子に接続され、第１の半導体素子と直列に接続される第２の半導体素子と、を有する半導体モジュールと、第１の信号端子と接続される第１の配線と、第２の信号端子と接続される第２の配線と、第３の信号端子と接続される第３の配線と第４の信号端子と接続される第４の配線と、を有し、第１の配線および第２の配線が接続される第１の外部接続端子と、第３の配線および第４の配線が接続される第２の外部接続端子と、を有し、第１の配線および第３の配線は絶縁領域を挟んで第１の層に形成され、第２の配線および第４の配線は絶縁領域を挟んで第２の層に形成される多層基板とを備える。
この発明にかかる電力変換装置は、第１の主端子、第２の主端子および第３の主端子を有し、コレクタ電位またはドレイン電位は第１の主端子に接続され、ゲート電位は第１の信号端子に接続され、エミッタ電位またはソース電位は第３の主端子および第２の信号端子に接続される第１の半導体素子と、コレクタ電位またはドレイン電位は第３の主端子に接続され、ゲート電位は第３の信号端子に接続され、エミッタ電位またはソース電位は第２の主端子および第４の信号端子に接続され、第１の半導体素子と直列に接続される第２の半導体素子と、を有する半導体モジュールと、第１の信号端子と接続される第１の配線と、第２の信号端子と接続される第２の配線と、第３の信号端子と接続される第３の配線と第４の信号端子と接続される第４の配線と、を有し、第１の配線および第２の配線が接続される第１の外部接続端子と、第３の配線および第４の配線が接続される第２の外部接続端子と、を有し、第１の配線および第３の配線は絶縁領域を挟んで第１の層に形成され、第２の配線および第４の配線は絶縁領域を挟んで第２の層に形成される多層基板とを備えることにより、ケーブル配線の本数を減らすことができ、電力変換装置を小型化することができる。
実施の形態１にかかる電力変換装置１の要部構成を示す回路図である。 実施の形態１にかかる半導体モジュールを収容したパッケージの平面図である。 実施の形態１にかかる電力変換装置１に用いる多層基板の平面図である。 実施の形態１にかかる電力変換装置１に用いる多層基板の第２〜４層のパターン例を示す図である。 実施の形態１にかかる電力変換装置１の要部構成を示す図である。 実施の形態２にかかる電力変換装置２を示す図である。 実施の形態２にかかる電力変換装置２に用いる多層基板の第２層のパターン例を示す図である。 実施の形態３にかかる電力変換装置３を示す図である。 実施の形態３にかかる電力変換装置３に用いる多層基板の第２層のパターン例を示す図である。 実施の形態３にかかる電力変換装置３の要部構成を示す回路図である。 実施の形態４にかかる電力変換装置４を示す図である。 実施の形態４にかかる電力変換装置４の要部構成を示す回路図である。 並列間振動電流の例を示す図である。
実施の形態１
図１は、実施の形態１にかかる電力変換装置１の要部構成を示す回路図である。図１は、電力変換装置１に用いる半導体モジュール１０を示す回路図である。半導体モジュール１０は、主端子１０Ｐに接続される第１の半導体素子Ａ１と、主端子１０Ｎに接続される第２の半導体素子Ｂ１とを有して構成される。半導体素子Ａ１および半導体素子Ｂ１は直列に接続され、その電気的接続点は主端子１０ＡＣに接続される。
半導体モジュール１０は、例えば、３相２レベルインバータ回路のＵ相のレグを構成する。半導体素子Ａ１は正側アームまたは上側アーム、半導体素子Ｂ１は負側アームまたは下側アームとも称される。
半導体素子Ａ１には、主端子１０Ｐに接続されるドレイン端子Ｄ１、主端子１０ＡＣに接続されるソース端子Ｓ１、第１の信号端子ＧＣ１および第２の信号端子ＳＣ１が設けられている。ドレイン端子はドレイン電位であり、ソース端子はソース電位であり、第１の信号端子ＧＣ１はゲート電位である。
半導体素子Ｂ１には、主端子１０ＡＣに接続されるドレイン端子Ｄ２、主端子１０Ｎに接続されるソース端子Ｓ２、第３の信号端子ＧＣ２および第４の信号端子ＳＣ２が設けられている。ドレイン端子はドレイン電位であり、ソース端子はソース電位であり、第３の信号端子ＧＣ２はゲート電位である。
半導体モジュール１０には、電流を検出するためのセンスソース端子ＳＳ１およびＳＳ２が設けられている。センスソース端子ＳＳ１は半導体素子Ａ１のソース端子と接続され、センスソース端子ＳＳ２は半導体素子Ｂ１のソース端子と接続される。センスソース端子ＳＳ１およびＳＳ２を設けることにより、過電流の検出が可能となる。
主端子１０Ｐは高電位側の直流母線に接続され、主端子１０Ｎは低電位側の直流母線に接続され、主端子１０ＡＣは負荷に接続される。半導体素子Ａ１が導通すれば高電位側の直流母線の電位が負荷に印加され、半導体素子Ｂ１が導通すれば低電位側の直流母線の電位が負荷に印加されることになる。このように、電力変換装置１は、高電位側の直流母線の電位または低電位側の直流母線の電位といった２通りの電位を出力することから、２レベルの電力変換装置として動作する。導通する半導体素子を切り替えるために、半導体モジュール１０は図示しない制御回路と接続される。換言すれば、スイッチングすることにより半導体素子のＯＮ／ＯＦＦを切り替えるために、半導体モジュール１０は図示しない制御回路と接続される。具体的には、制御回路は、第１の信号端子ＧＣ１、第２の信号端子ＳＣ１、第３の信号端子ＧＣ２および第４の信号端子ＳＣ２と接続され、半導体素子Ａ１および半導体素子Ｂ１のＯＮ／ＯＦＦを制御する。ここで、「半導体素子をＯＮする」とは、半導体素子を導通状態にすることをいい、「半導体素子をＯＦＦする」とは半導体素子を非導通状態にすることをいう。
半導体素子Ａ１およびＢ１は、トランジスタ素子およびダイオード素子が並列に接続されている。なお、負荷の特性によっては、例えば抵抗負荷である場合には、それぞれのダイオード素子の接続が省略されることがある。
また、図１では、トランジスタ素子としてＭＯＳＦＥＴを図示しているが、ＭＯＳＦＥＴに限定するものではなく、電気信号により低抵抗状態、高抵抗状態が切り替えられるデバイスであればよい。例えば、ＩＧＢＴ、バイポーラトランジスタといったトランジスタ素子を用いてもよい。トランジスタ素子がＩＧＢＴの場合、「ドレイン端子」は「コレクタ端子」となり、「ソース端子」は「エミッタ端子」となる。また、半導体素子Ａ１およびＢ１を構成するトランジスタ素子およびダイオード素子の素材としては、Ｓｉ（シリコン）、ＳｉＣ（炭化珪素）、ＧａＮ（窒化ガリウム）などを用いることができる。
図２は、実施の形態１にかかる電力変換装置１に用いる半導体モジュール１０を収容したパッケージの平面図である。図２には図示していないが、パッケージ２０の内部に、直列接続された半導体素子Ａ１および半導体素子Ｂ１を具備している。
図２に示すように、パッケージ２０における一方の表面側には、主端子１０Ｐ、主端子１０Ｎおよび主端子１０ＡＣが設けられている。主端子１０Ｐは、パッケージ２０の長手方向に対して一方の端部に設けられており、長手方向に直交する方向に２つ設けられている。主端子１０Ｎは、主端子１０Ｐよりパッケージ２０の中央部寄りにパッケージ２０の長手方向と直交する方向に２つ設けられている。主端子１０Ｐおよび主端子１０Ｎはそれぞれ２つに限定するものではない。主端子１０Ｐおよび主端子１０Ｎはそれぞれ１つであってもよいし、３つ以上であってもよい。主端子１０ＡＣはパッケージ２０の長手方向に対して他方の端部に設けられており、長手方向に直交する方向に３つ設けられている。主端子１０ＡＣは３つに限定するものではない。主端子１０ＡＣは、１つまたは２つであってもよいし、４つ以上であってもよい。
主端子１０Ｐは半導体モジュール１０における直流正極端子Ｐを構成し、主端子１０Ｎは半導体モジュール１０における直流負極端子Ｎを構成し、主端子１０ＡＣは半導体モジュール１０における交流端子ＡＣを構成する。
第１の信号端子ＧＣ１、第２の信号端子ＳＣ１、第３の信号端子ＧＣ２、第４の信号端子ＳＣ２、センスソース端子ＳＳ１およびセンスソース端子ＳＳ２は、主端子１０Ｎと主端子１０ＡＣの間に設けられている。換言すれば、直流端子と交流端子の間に設けられている。主端子１０ＡＣ側からパッケージ２０の長手方向の一方の辺に沿って、第２の信号端子ＳＣ１、第１の信号端子ＧＣ１およびセンスソース端子ＳＳ２が設けられている。また、主端子１０ＡＣ側からパッケージ２０の長手方向の他方の辺に沿って、センスソース端子ＳＳ１、第３の信号端子ＧＣ２および第４の信号端子ＳＣ２が設けられている。
第１の信号端子ＧＣ１、第２の信号端子ＳＣ１、第３の信号端子ＧＣ２、第４の信号端子ＳＣ２、センスソース端子ＳＳ１およびセンスソース端子ＳＳ２は、後述する多層基板に接続される。
図３は、実施の形態１にかかる電力変換装置１に用いる多層基板の平面図である。図３において、多層基板３０は５層で形成されている。図３で図示している層は、第１層であり、目視できる層で表面と称す。表面から第２層、第３層、第４層および第５層の順に形成されており、第５層は目視できる層で裏面と称す。以下、多層基板を示す図は表面方向から見た図である。
多層基板３０の表面には、第１の外部接続端子ＥＸＴ１および第２の外部接続端子ＥＸＴ２が実装されている。第１の外部接続端子ＥＸＴ１および第２の外部接続端子ＥＸＴ２は、ケーブル配線により、制御回路と接続される。また、図２では外部接続端子ＥＸＴ１およびＥＸＴ２は表面に実装されているが、裏面に実装されていてもよい。
また、パターンとして、第１の信号端子接続パターンＳＵＢ１＿ＧＣ１、第２の信号端子接続パターンＳＵＢ１＿ＳＣ１、第３の信号端子接続パターンＳＵＢ１＿ＧＣ２、第４の信号端子接続パターンＳＵＢ１＿ＳＣ２、センスソース端子接続パターンＳＵＢ１＿ＳＳ１およびＳＵＢ１＿ＳＳ２が形成されている。
第１の信号端子接続パターンＳＵＢ１＿ＧＣ１、第２の信号端子接続パターンＳＵＢ１＿ＳＣ１、第３の信号端子接続パターンＳＵＢ１＿ＧＣ２、第４の信号端子接続パターンＳＵＢ１＿ＳＣ２、センスソース端子接続パターンＳＵＢ１＿ＳＳ１およびＳＵＢ１＿ＳＳ２はそれぞれスルーホールにより裏面パターンと電気的に接続されている。
第１の信号端子接続パターンＳＵＢ１＿ＧＣ１は、半導体モジュール１０の第１の信号端子ＧＣ１と接続するためのパターンである。第２の信号端子接続パターンＳＵＢ１＿ＳＣ１は、半導体モジュール１０の第２の信号端子ＳＣ１と接続するためのパターンである。第３の信号端子接続パターンＳＵＢ１＿ＧＣ２は、半導体モジュール１０の第３の信号端子ＧＣ２と接続するためのパターンである。第４の信号端子接続パターンＳＵＢ１＿ＳＣ２は、半導体モジュール１０の第４の信号端子ＳＣ２と接続するためのパターンである。センスソース端子接続パターンＳＵＢ１＿ＳＳ１は、半導体モジュール１０のセンスソース端子ＳＳ１と接続するためのパターンである。センスソース端子接続パターンＳＵＢ１＿ＳＳ２は、半導体モジュール１０のセンスソース端子ＳＳ２と接続するためのパターンである。
第１の信号端子接続パターンＳＵＢ１＿ＧＣ１、第２の信号端子接続パターンＳＵＢ１＿ＳＣ１、第３の信号端子接続パターンＳＵＢ１＿ＧＣ２、第４の信号端子接続パターンＳＵＢ１＿ＳＣ２、センスソース端子接続パターンＳＵＢ１＿ＳＳ１およびＳＵＢ１＿ＳＳ２と半導体モジュール１０はそれぞれネジなどの締結部材により締結されることで、電気的に接続される。
図４は、多層基板３０の第２層、第３層および第４層のパターン例を示す図である。図４において、理解しやすくするために、第１の外部接続端子ＥＸＴ１および第２の外部接続端子ＥＸＴ２の位置を一点鎖線で示している。図４において、導電部材は銅などで形成される。また、絶縁部材は、ガラスエポキシ樹脂のプリプレグなどで形成される。但し、これらに限定されるものではない。
図４（ａ）は多層基板３０の第２層であり、第１の信号端子ＧＣ１および第３の信号端子ＧＣ２が電気的に接続される。具体的には、第１の信号端子接続パターンＳＵＢ２＿ＧＣ１は、第１の信号端子ＧＣ１と電気的に接続され、第３の信号端子接続パターンＳＵＢ２＿ＧＣ２は、第３の信号端子ＧＣ２と電気的に接続される。スルーホールＴＨ２は、他の層と電気的に接続するスルーホールである。スルーホールＴＨ２が設けられる場所には、第１の信号端子接続パターンＳＵＢ２＿ＧＣ１および第３の信号端子接続パターンＳＵＢ２＿ＧＣ２は形成されていない。第１の信号端子接続パターンＳＵＢ２＿ＧＣ１と第３の信号端子接続パターンＳＵＢ２＿ＧＣ２との間には導電部材は形成されておらず、絶縁領域ＳＵＢ２＿ＩＮＳが形成されている。絶縁領域ＳＵＢ２＿ＩＮＳが形成されることで、第１の信号端子接続パターンＳＵＢ２＿ＧＣ１と第３の信号端子接続パターンＳＵＢ２＿ＧＣ２との電気的な絶縁を確保している。多層基板３０の第２層は、半導体素子Ａ１および半導体素子Ｂ１のゲート電位に接続される層である。換言すれば、半導体素子Ａ１および半導体素子Ｂ１のゲート電位は、同じ層において配線されている。
図４（ｂ）は多層基板３０の第３層であり、第２の信号端子ＳＣ１および第４の信号端子ＳＣ２が電気的に接続される。具体的には、第２の信号端子接続パターンＳＵＢ３＿ＳＣ１は、第２の信号端子ＳＣ１と電気的に接続され、第４の信号端子接続パターンＳＵＢ３＿ＳＣ２は、第４の信号端子ＳＣ２と電気的に接続される。スルーホールＴＨ３は、他の層と電気的に接続するスルーホールである。スルーホールＴＨ３が設けられる場所には、第２の信号端子接続パターンＳＵＢ２＿ＳＣ１および第４の信号端子接続パターンＳＵＢ２＿ＳＣ２は形成されていない。第２の信号端子接続パターンＳＵＢ３＿ＳＣ１と第４の信号端子接続パターンＳＵＢ３＿ＳＣ２との間には導電部材は形成されておらず、絶縁領域ＳＵＢ３＿ＩＮＳが形成されている。絶縁領域ＳＵＢ３＿ＩＮＳが形成されることで、第２の信号端子接続パターンＳＵＢ３＿ＳＣ１と第４の信号端子接続パターンＳＵＢ３＿ＳＣ２との電気的な絶縁を確保している。多層基板３０の第３層は、半導体素子Ａ１および半導体素子Ｂ１のソース電位に接続される層である。換言すれば、半導体素子Ａ１および半導体素子Ｂ１のソース電位は、同じ層において配線されている。
図４（ｃ）は多層基板３０の第４層であり、センスソース端子ＳＳ１およびセンスソース端子ＳＳ２が電気的に接続される。具体的には、センスソース端子接続パターンＳＵＢ４＿ＳＳ１はセンスソース端子ＳＳ１と電気的に接続され、センスソース端子接続パターンＳＵＢ４＿ＳＳ２はセンスソース端子ＳＳ２と電気的に接続される。スルーホールＴＨ４は、他の層と電気的に接続するスルーホールである。スルーホールＴＨ４が設けられる場所には、センスソース端子接続パターンＳＵＢ４＿ＳＳ１およびセンスソース端子接続パターンＳＵＢ４＿ＳＳ２は形成されていない。センスソース端子接続パターンＳＵＢ４＿ＳＳ１とセンスソース端子接続パターンＳＵＢ４＿ＳＳ２との間には導電部材は形成されておらず、絶縁領域ＳＵＢ４＿ＩＮＳが形成されている。絶縁領域ＳＵＢ４＿ＩＮＳが形成されることで、センスソース端子接続パターンＳＵＢ４＿ＳＳ１とセンスソース端子接続パターンＳＵＢ４＿ＳＳ２との電気的な絶縁を確保している。多層基板３０の第４層は、半導体素子Ａ１および半導体素子Ｂ１のセンスソース電位に接続される層である。換言すれば、半導体素子Ａ１および半導体素子Ｂ１のセンスソース電位は、同じ層において配線されている。
電力変換装置１に用いる多層基板３０は、絶縁領域を設けることにより、同じ電位の配線は同じ層において形成することができるため、信号端子ごとに層を分ける必要がなく、設計が容易となる。
図４からわかるように、半導体素子Ａ１に接続されるパターンおよび半導体素子Ｂ１に接続されるパターンが、絶縁領域を挟んで形成されている。すなわち、多層基板３０の長手方向の一方の辺に沿って、半導体素子Ａ１に接続されるパターンが形成され、多層基板３０の長手方向の他方の辺に沿って、半導体素子Ｂ１に接続されるパターンが形成されている。このように形成することで、半導体素子Ａ１に接続される配線と半導体素子Ｂ１に接続される配線が交差しないため、半導体素子Ａ１は半導体素子Ｂ１からのノイズの影響を受けにくく、半導体素子Ｂ１は半導体素子Ａ１からのノイズの影響を受けにくい。
図４において、第２層を半導体素子のゲート電位と接続される層、第３層を半導体素子のソース電位と接続される層および第４層を半導体素子のセンスソース電位と接続される層としたが、これに限定されるものではない。例えば、第３層を半導体素子のセンスソース電位と接続される層、第４層を半導体素子のソース電位と接続される層としてもよい。
しかし、ノイズを考慮すると、図４に示すように、ゲート電位の層およびソース電位の層は隣接する層とすることが好ましい。電流の経路を考えた場合、ゲート電位の電流経路およびソース電位の電流経路は、往路と復路の関係にある。つまり、ゲート電位の電流経路とソース電位の電流経路との距離が小さいほど、ゲート電位の電流経路とソース電位の電流経路とで形成されるループ面積が小さくなり、ループ内に不要な信号が誘導されにくくなるため、ノイズの影響を受けにくい構成とすることができる。
図４では、ゲート電位の導電部材およびソース電位の導電部材について、スルーホール形成領域以外は、平板状に対向するように形成している。このように形成することで、前述したように、ゲート電位の電流経路とソース電位の電流経との距離を小さくでき、ノイズの影響を受けにくい構成とすることができる。また、ゲート電位またはソース電位に接続する配線長を考慮する場合、例えば、配線長を同じにしたい場合などは、平板状でなくてもよい。このような場合であっても、ゲート電位の導電部材およびソース電位の導電部材は距離が小さくなるようにパターンを形成する、例えば、多層基板を表面から見た場合に同じようなパターンを形成することで、ノイズの影響を受けにくい構成とすることができる。
図５は、実施の形態１にかかる電力変換装置１の要部構成を示す図である。図５は、半導体モジュール１０が収容されたパッケージ２０と多層基板３０を接続した図である。
第１の信号端子ＧＣ１は、締結部材５０ＧＣ１により第１の信号端子接続パターンＳＵＢ１＿ＧＣ１と接続される。第２の信号端子ＳＣ１は、締結部材５０ＳＣ１により第２の信号端子接続パターンＳＵＢ１＿ＳＣ１と接続される。第３の信号端子ＧＣ２は、締結部材５０ＧＣ２により第３の信号端子接続パターンＳＵＢ１＿ＧＣ２と接続される。第４の信号端子ＳＣ２は、締結部材５０ＳＣ２により第４の信号端子接続パターンＳＵＢ１＿ＳＣ２と接続される。センスソース端子ＳＳ１は、締結部材５０ＳＳ１によりセンスソース端子接続パターンＳＵＢ１＿ＳＳ１と接続される。センスソース端子ＳＳ２は、締結部材５０ＳＳ２によりセンスソース端子接続パターンＳＵＢ１＿ＳＳ２と接続される。
以下、締結部材５０ＧＣ１、締結部材５０ＳＣ１、締結部材５０ＧＣ２、締結部材５０ＳＣ２、締結部材５０ＳＳ１、締結部材５０ＳＳ２を区別しない場合は、締結部材５０と称することがある。
締結部材５０は、パッケージ２０の各端子および多層基板３０の各接続パターンを電気的に接続するだけではなく、パッケージ２０および多層基板３０を物理的に固定する機能も有している。締結部材５０は、ネジおよびボルトなどである。
電力変換装置１および制御回路の接続は、第１の外部接続端子ＥＸＴ１および第２の外部接続端子ＥＸＴ２によって行う。例えば、制御回路および第１の外部接続端子ＥＸＴ１をケーブル配線により接続し、制御回路および第２の外部接続端子ＥＸＴ２をケーブル配線により接続する。このようにすれば、２本のケーブル配線で、電力変換装置１および制御回路を接続することが可能となる。
従来は、各信号端子およびセンスソース端子を個別にケーブル配線で制御回路と接続していたため、ケーブル配線が６本必要であった。しかし、実施の形態１にかかる電力変換装置１であれば、２本のケーブル配線で制御回路と接続することができるため、ケーブル配線の本数を減らすことができ、電力変換装置を小型化することができる。
次に、実施の形態１にかかる電力変換装置１の動作について説明する。主端子１０Ｐは高電位側の直流母線に接続され、主端子１０Ｎは低電位側の直流母線に接続され、主端子１０ＡＣは負荷に接続される。制御回路は、第１の信号端子ＧＣ１により半導体素子Ａ１をＯＮに制御し、第３の信号端子ＧＣ２により半導体素子Ｂ１をＯＦＦに制御することで、半導体素子Ａ１が導通し高電位側の直流母線の電位が負荷に印加される。また、制御回路は、第１の信号端子ＧＣ１により半導体素子Ａ１をＯＦＦに制御し、第３の信号端子ＧＣ２により半導体素子Ｂ１をＯＮに制御することで、半導体素子Ｂ１が導通し低電位側の直流母線の電位が負荷に印加される。このように、電力変換装置１は、高電位側の直流母線の電位および低電位側の直流母線の電位を切り替えることで、電力の変換を行うことが可能となる。
実施の形態１において、２レベルの電力変換装置を説明したが、本発明は、３レベルの電力変換装置にも適用可能である。
実施の形態１にかかる電力変換装置１は、第１の主端子１０Ｐ、第２の主端子１０Ｎおよび第３の主端子１０ＡＣを有し、ドレイン電位またはコレクタ電位は第１の主端子１０Ｐに接続され、ゲート電位は第１の信号端子ＧＣ１に接続され、ソース電位またはエミッタ電位は第３の主端子１０ＡＣおよび第２の信号端子ＳＣ１に接続される第１の半導体素子Ａ１と、ドレイン電位またはコレクタ電位は第３の主端子１０ＡＣに接続され、ゲート電位は第３の信号端子ＧＣ２に接続され、ソース電位またはエミッタ電位は第２の主端子１０Ｎおよび第４の信号端子ＳＣ２に接続され、第１の半導体素子Ａ１と直列に接続される第２の半導体素子Ｂ１と、を有する半導体モジュール１０と、第１の信号端子ＧＣ１と接続される第１の配線ＳＵＢ２＿ＧＣ１と、第２の信号端子ＳＣ１と接続される第２の配線ＳＵＢ３＿ＳＣ１と、第３の信号端子ＧＣ２と接続される第３の配線ＳＵＢ２＿ＧＣ２と第４の信号端子ＳＣ２と接続される第４の配線ＳＵＢ３＿ＳＣ２と、を有し、第１の配線ＳＵＢ２＿ＧＣ１および第２の配線ＳＵＢ３＿ＳＣ１が接続される第１の外部接続端子ＥＸＴ１と、第３の配線ＳＵＢ２＿ＧＣ２および第４の配線ＳＵＢ３＿ＳＣ２が接続される第２の外部接続端子ＥＸＴ２と、を有し、第１の配線ＳＵＢ２＿ＧＣ１および第３の配線ＳＵＢ２＿ＧＣ２は絶縁領域ＳＵＢ２＿ＩＮＳを挟んで第１の層に形成され、第２の配線ＳＵＢ３＿ＳＣ１および第４の配線ＳＵＢ３＿ＳＣ２は絶縁領域ＳＵＢ３＿ＩＮＳを挟んで第２の層に形成される多層基板３０とを備えることにより、制御回路と接続するケーブル配線の本数を減らすことができ、電力変換装置１を小型化することができる。
実施の形態１にかかる電力変換装置１は、多層基板３０が、第１の主端子１０Ｐまたは第２の主端子１０Ｎと、第３の主端子１０ＡＣとの間に配置されることにより、制御回路と接続するケーブル配線の本数を減らすことができ、電力変換装置１を小型化することができる。
実施の形態１にかかる電力変換装置１は、多層基板３０の第１の配線ＳＵＢ２＿ＧＣ１および第２の配線ＳＵＢ３＿ＳＣ１は隣接して形成され、第３の配線ＳＵＢ２＿ＧＣ２および第４の配線ＳＵＢ３＿ＳＣ２は隣接して形成されることにより、ノイズの影響を受けにくい構成とすることができる。
実施の形態２
図６は、実施の形態２にかかる電力変換装置２を示す図である。実施の形態２は、複数のパッケージおよび複数の外部接続端子を設けている点で実施の形態１と異なる。
図６において、パッケージ２０Ｕ、２０Ｖおよび２０Ｗが設けられている。また、外部接続端子Ｕ＿ＥＸＴ１、Ｕ＿ＥＸＴ２、Ｖ＿ＥＸＴ１、Ｖ＿ＥＸＴ２、Ｗ＿ＥＸＴ１およびＷ＿ＥＸＴ２が設けられている。また、多層基板６０が設けられている。
パッケージ２０Ｕには、電力変換回路において、Ｕ相の機能を持つ半導体モジュール１０Ｕが収容されている。パッケージ２０Ｖには、電力変換回路において、Ｖ相の機能を持つ半導体モジュール１０Ｖが収容されている。パッケージ２０Ｗには、電力変換回路において、Ｗ相の機能を持つ半導体モジュール１０Ｗが収容されている。パッケージ２０Ｕ、２０Ｖおよび２０Ｗの基本的な構成は、実施の形態１におけるパッケージ２０と同様である。半導体モジュール１０Ｕ、１０Ｖおよび１０Ｗの基本的な構成は実施の形態１における半導体モジュール１０と同様である。
実施の形態１と同様に、パッケージ２０Ｕ、２０Ｖおよび２０Ｗは、締結部材５０により、多層基板６０と電気的に接続されている。また、パッケージ２０Ｕ、２０Ｖおよび２０Ｗは、並列して配置され、締結部材５０により、多層基板６０と物理的に固定されている。換言すれば、半導体モジュール１０Ｕ、１０Ｖおよび１０Ｗは、並列して配置されている。ここで、「並列して配置する」とは、各半導体モジュールの主端子１０Ｐ、主端子１０Ｎおよび主端子１０ＡＣが隣り合うように配置されることをいう。また、パッケージは略長方形であるため、半導体モジュールが収容された各パッケージの長手方向の辺が平行に配置される場合も「並列して配置する」という。
外部接続端子Ｕ＿ＥＸＴ１およびＵ＿ＥＸＴ２は、パッケージ２０Ｕと電気的に接続する外部接続端子である。外部接続端子Ｖ＿ＥＸＴ１およびＶ＿ＥＸＴ２は、パッケージ２０Ｖと電気的に接続する外部接続端子である。外部接続端子Ｗ＿ＥＸＴ１およびＷ＿ＥＸＴ２は、パッケージ２０Ｗと電気的に接続する外部接続端子である。外部接続端子Ｕ＿ＥＸＴ１、Ｕ＿ＥＸＴ２、Ｖ＿ＥＸＴ１、Ｖ＿ＥＸＴ２、Ｗ＿ＥＸＴ１およびＷ＿ＥＸＴ２は多層基板６０に実装されている。外部接続端子の構成は、実施の形態１における外部接続端子ＥＸＴ１およびＥＸＴ２と同様である。
図７は、多層基板６０の第２層のパターン例を示す図である。図７は、多層基板６０の第２層であり、パッケージ２０Ｕの第１の信号端子ＵＧＣ１および第３の信号端子ＵＧＣ２が電気的に接続され、パッケージ２０Ｖの第１の信号端子ＶＧＣ１および第３の信号端子ＶＧＣ２が電気的に接続され、パッケージ２０Ｗの第１の信号端子ＷＧＣ１および第３の信号端子ＷＧＣ２が電気的に接続される。具体的には、第１の信号端子接続パターンＳＵＢ２＿ＵＧＣ１は、第１の信号端子ＵＧＣ１と電気的に接続され、第３の信号端子接続パターンＳＵＢ２＿ＵＧＣ２は、第３の信号端子ＵＧＣ２と電気的に接続される。第１の信号端子接続パターンＳＵＢ２＿ＶＧＣ１は、第１の信号端子ＶＧＣ１と電気的に接続され、第３の信号端子接続パターンＳＵＢ２＿ＶＧＣ２は、第３の信号端子ＶＧＣ２と電気的に接続される。第１の信号端子接続パターンＳＵＢ２＿ＷＧＣ１は、第１の信号端子ＷＧＣ１と電気的に接続され、第３の信号端子接続パターンＳＵＢ２＿ＷＧＣ２は、第３の信号端子ＷＧＣ２と電気的に接続される。
第１の信号端子接続パターンＳＵＢ２＿ＵＧＣ１と第３の信号端子接続パターンＳＵＢ２＿ＵＧＣ２との間、ＳＵＢ２＿ＶＧＣ１と第３の信号端子接続パターンＳＵＢ２＿ＶＧＣ２との間、ＳＵＢ２＿ＷＧＣ１と第３の信号端子接続パターンＳＵＢ２＿ＷＧＣ２との間には導電部材は形成されておらず、絶縁領域ＳＵＢ２＿ＩＮＳが形成されている。絶縁領域ＳＵＢ２＿ＩＮＳが形成されることで、第１の信号端子接続パターンと第３の信号端子接続パターンとの電気的な絶縁を確保している。
第１の信号端子接続パターンＳＵＢ２＿ＵＧＣ１と第１の信号端子接続パターンＳＵＢ２＿ＶＧＣ１との間、第１の信号端子接続パターンＳＵＢ２＿ＶＧＣ１と第１の信号端子接続パターンＳＵＢ２＿ＷＧＣ１との間には導電部材は形成されておらず、絶縁領域ＳＵＢ２＿ＩＮＳが形成されている。絶縁領域ＳＵＢ２＿ＩＮＳが形成されることで、Ｕ相の第１の信号端子接続パターンとＶ相の第１の信号端子接続パターンとの電気的な絶縁を確保し、Ｖ相の第１の信号端子接続パターンとＷ相の第１の信号端子接続パターンとの電気的な絶縁を確保している。
同様に、第３の信号端子接続パターンＳＵＢ２＿ＵＧＣ２と第３の信号端子接続パターンＳＵＢ２＿ＶＧＣ２との間、第３の信号端子接続パターンＳＵＢ２＿ＶＧＣ２と第３の信号端子接続パターンＳＵＢ２＿ＷＧＣ２との間には導電部材は形成されておらず、絶縁領域ＳＵＢ２＿ＩＮＳが形成されている。絶縁領域ＳＵＢ２＿ＩＮＳが形成されることで、Ｕ相の第３の信号端子接続パターンとＶ相の第３の信号端子接続パターンとの電気的な絶縁を確保し、Ｖ相の第３の信号端子接続パターンとＷ相の第３の信号端子接続パターンとの電気的な絶縁を確保している。
多層基板６０の図示しない第３層および第４層についても、図７で示した第２層同様、Ｕ相、Ｖ相およびＷ相との電気的な絶縁が確保されている。
電力変換装置２に用いる多層基板６０は、絶縁領域を設けることにより、同じ電位の配線は同じ層において形成することができるため、信号端子ごとに層を分ける必要がなく、設計が容易となる。また、半導体モジュールが複数ある場合でも、多層基板６０の層の数を増やす必要がないため、設計が容易となる。また、多層基板６０の層の数を増やす必要がないため、コストを抑えるという効果がある。
図６に示すように、実施の形態２にかかる電力変換装置２は、半導体モジュール１０Ｕ、１０Ｖおよび１０Ｗを並列に配置し、多層基板６０により接続されている。従来は、各半導体モジュールの信号端子およびセンスソース端子を個別にケーブル配線で制御回路と接続していたため、各半導体モジュールにつきケーブル配線が６本必要であった。さらに、３相２レベルインバータ回路のように、３相分の半導体モジュールがある場合は、ケーブル配線が１８本必要であった。しかし、実施の形態２にかかる電力変換装置２であれば、外部接続端子の数だけケーブル配線があればよい。すなわち、６本のケーブル配線で制御回路と接続することができるため、ケーブル配線の本数を減らすことができ、電力変換装置を小型化することができる。
次に、実施の形態２にかかる電力変換装置２の動作について説明する。制御回路は、半導体モジュール１０Ｕの第１の信号端子ＧＣ１および第３の信号端子ＧＣ２により半導体モジュール１０Ｕを制御する。また、半導体モジュール１０Ｖの第１の信号端子ＧＣ１および第３の信号端子ＧＣ２により半導体モジュール１０Ｖを制御する。また、半導体モジュール１０Ｗの第１の信号端子ＧＣ１および第３の信号端子ＧＣ２により半導体モジュール１０Ｗを制御する。制御回路は、半導体モジュール１０Ｕ、１０Ｖおよび１０Ｗについて、位相を１２０度ずらして制御することで、Ｕ相、Ｖ相およびＷ相の３相を制御することが可能となる。
実施の形態２にかかる電力変換装置２は、半導体モジュールを複数有し、第１の半導体モジュールおよび第２の半導体モジュールの第１の主端子１０Ｐ、第２の主端子１０Ｎおよび第３の主端子１０ＡＣが隣り合うように並列に配置されることにより、制御回路と接続するケーブル配線の本数を減らすことができ、電力変換装置を小型化することができる。
実施の形態３
図８は、実施の形態３にかかる電力変換装置３を示す図である。図８において、パッケージ２０Ｕ−１および２０Ｕ−２が並列に設けられている。また、外部接続端子Ｕ＿ＥＸＴ１およびＵ＿ＥＸＴ２が設けられている。また、多層基板８０が設けられている。パッケージ２０Ｕ−１および２０Ｕ−２には、電力変換回路において、Ｕ相の機能を持つ半導体モジュール１０Ｕ−１および１０Ｕ−２が収容されている。つまり、半導体モジュール１０Ｕ−１および１０Ｕ−２が並列に設けられている。パッケージ２０Ｕ−１および２０Ｕ−２の基本的な構成は、実施の形態１におけるパッケージ２０と同様である。半導体モジュール１０Ｕ−１および１０Ｕ−２の基本的な構成は、実施の形態１における半導体モジュール１０と同様である。
図８において、並列に設けられたパッケージ２０Ｕ−１および２０Ｕ−２の間に外部接続端子Ｕ＿ＥＸＴ１およびＵ＿ＥＸＴ２が設けられており、外部接続端子Ｕ＿ＥＸＴ１およびＵ＿ＥＸＴ２は多層基板８０に実装されている。また、並列の設けられたパッケージ２０Ｕ−１および２０Ｕ−２は締結部材５０により、多層基板８０と電気的に接続されている。また、パッケージ２０Ｕ−１および２０Ｕ−２は、並列して配置され、締結部材５０により、多層基板８０と物理的に固定されている。
図９は、多層基板８０の第２層のパターン例を示す図である。図９は、多層基板８０の第２層であり、パッケージ２０Ｕ−１および２０Ｕ−２の第１の信号端子ＵＧＣ１および第３の信号端子ＵＧＣ２が電気的に接続される。具体的には、第１の信号端子接続パターンＳＵＢ２＿ＵＧＣ１は、第１の信号端子ＵＧＣ１と電気的に接続され、第３の信号端子接続パターンＳＵＢ２＿ＵＧＣ２は、第３の信号端子ＵＧＣ２と電気的に接続される。
第１の信号端子接続パターンＳＵＢ２＿ＵＧＣ１と第３の信号端子接続パターンＳＵＢ２＿ＵＧＣ２との間には導電部材は形成されておらず、絶縁領域ＳＵＢ２＿ＩＮＳが形成されている。絶縁領域ＳＵＢ２＿ＩＮＳが形成されることで、第１の信号端子接続パターンと第３の信号端子接続パターンとの電気的な絶縁を確保している。
並列に配置されたパッケージ２０Ｕ−１の第１の信号端子ＵＧＣ１とパッケージ２０Ｕ−２の第１の信号端子ＵＧＣ１は、多層基板８０の第２層に接続されることで、同じ電位を有する。同様に、並列に配置されたパッケージ２０Ｕ−１および２０Ｕ−２の第３の信号端子ＵＧＣ２は、多層基板８０の第２層に接続されることで、同じ電位を有する。多層基板８０の図示しない第３層および第４層についても図９で示した第２層同様、並列に配置されたパッケージ２０Ｕ−１および２０Ｕ−２に接続され、各層において、同じ電位を有する。
換言すれば、半導体モジュール１０Ｕ−１の第１の信号端子ＵＧＣ１と半導体モジュール１０Ｕ−２の第１の信号端子ＵＧＣ１は、多層基板８０の第２層に接続されることで、同じ電位を有する。同様に、並列に配置された半導体モジュール１０Ｕ−１および１０Ｕ−２の第３の信号端子ＵＧＣ２は、多層基板８０の第２層に接続されることで、同じ電位を有する。多層基板８０の図示しない第３層および第４層についても図９で示した第２層同様、半導体モジュール１０Ｕ−１および２０Ｕ−２に接続され、各層において、同じ電位を有する。
センスソース端子ＳＳ１およびＳＳ２は、半導体モジュール１０Ｕ−１または１０Ｕ−２のいずれかの半導体モジュールが多層基板と接続されていればよい。
図８において、並列に配置されたパッケージ２０Ｕ−１および２０Ｕ−２の間に外部接続端子Ｕ＿ＥＸＴ１を設けることで、並列に配置されたパッケージ２０Ｕ−１の第１の信号端子と外部接続端子Ｕ＿ＥＸＴ１との配線距離と、パッケージ２０Ｕ−２の第１の信号端子と外部接続端子Ｕ＿ＥＸＴ１との配線距離との差を小さくすることができる。パッケージ２０Ｕ−１および２０Ｕ−２の第２の信号端子についても同様である。また、並列に配置されたパッケージ２０Ｕ−１および２０Ｕ−２の間に外部接続端子Ｕ＿ＥＸＴ２を設けることで、並列に配置されたパッケージ２０Ｕ−１の第３の信号端子と外部接続端子Ｕ＿ＥＸＴ２との配線距離と、パッケージ２０Ｕ−２の第３の信号端子と外部接続端子Ｕ＿ＥＸＴ２との配線距離との差を小さくすることができる。パッケージ２０Ｕ−１および２０Ｕ−２の第４の信号端子についても同様である。
図８に示すように、実施の形態３にかかる電力変換装置３は、パッケージ２０Ｕ−１および２０Ｕ−２を並列に配置し、多層基板８０と接続されている。従来は、各半導体モジュールの信号端子およびセンスソース端子を個別にケーブル配線で制御回路と接続していたため、各半導体モジュールにつきケーブル配線が６本必要であった。さらに、同相の半導体モジュールを２つ配置する場合、ケーブル配線が１２本必要であった。しかし、実施の形態３にかかる電力変換装置３であれば、外部接続端子の数だけケーブル配線があればよい。すなわち、２本のケーブル配線で制御回路と接続することができるため、ケーブル配線の本数を減らすことができ、電力変換装置を小型化することができる。
また、従来は同電位の端子に配線する場合、ケーブル配線により制御回路と接続していたため、配線長にばらつきが生じていた。配線長にばらつきが生じることの問題について以下に説明する。
例えば、半導体モジュール１０Ｕ−１の上側アームの半導体素子Ａ１および半導体モジュール１０Ｕ−２の上側アームの半導体素子Ａ２により、Ｕ相の上側アームの制御をする場合を考える。半導体素子Ａ１および半導体素子Ａ２は、同じＵ相の上側アームを構成するため、同じ機能を有している。制御回路は、半導体素子Ａ１および半導体素子Ａ２を同じタイミングで制御する。しかしながら、制御回路からは同じタイミングで信号を出力したとしても、制御回路および半導体素子Ａ１のケーブル配線の配線長と、および制御回路と半導体素子Ａ２のケーブル配線の配線長が異なれば、半導体素子Ａ１および半導体素子Ａ２の制御端子に入力される信号には時間差が生じてしまう。時間差が生じることにより、半導体素子Ａ１および半導体素子Ａ２のＯＮ／ＯＦＦのタイミングがずれることになる。半導体素子Ａ１および半導体素子Ａ２のＯＮ／ＯＦＦのタイミングがずれることで、例えば、早くＯＮした半導体素子に一瞬多くの電流が流れ、発熱が大きくなる。発熱が増えることで、一方の半導体素子が劣化しやすくなるという問題がある。
しかしながら、実施の形態３にかかる電力変換装置３であれば、同電位の端子に配線する場合、制御回路と接続するケーブル配線については共通であるため、ケーブル配線による配線長のばらつきは生じない。ケーブル配線による配線長のばらつきは生じないため、一方の半導体素子が劣化しやすいという問題を防ぐという効果がある。
図１０は、実施の形態３にかかる電力変換装置３の要部構成を示す回路図である。図１０において、半導体モジュール１０Ｕ−１の第１の信号端子ＧＣ１は、半導体モジュール１０Ｕ−２の第１の信号端子ＧＣ１および外部接続端子Ｕ＿ＥＸＴ１と接続される。半導体モジュール１０Ｕ−１の第２の信号端子ＳＣ１は、半導体モジュール１０Ｕ−２の第２の信号端子ＳＣ１および外部接続端子Ｕ＿ＥＸＴ１と接続される。半導体モジュール１０Ｕ−１の第３の信号端子ＧＣ２は、半導体モジュール１０Ｕ−２の第３の信号端子ＧＣ２および外部接続端子Ｕ＿ＥＸＴ２と接続される。半導体モジュール１０Ｕ−１の第４の信号端子ＳＣ２は、半導体モジュール１０Ｕ−２の第４の信号端子ＳＣ２および外部接続端子Ｕ＿ＥＸＴ２と接続される。
半導体モジュール１０Ｕ−１の第１の信号端子ＧＣ１、半導体モジュール１０Ｕ−２の第１の信号端子ＧＣ１および外部接続端子Ｕ＿ＥＸＴ１が接続されることで、制御回路は、半導体モジュール１０Ｕ−１および１０Ｕ−２を同じタイミングで制御できる。
実施の形態３において、Ｕ相の機能を有する半導体モジュールについて説明したが、Ｖ相およびＷ相についても同様の構成とすることが可能である。また、実施の形態３において、２つの半導体モジュールが並列に配置された場合を説明したが、３つ以上の半導体モジュールが並列に配置されていてもよい。
電力変換装置３に用いる多層基板８０は、絶縁領域を設けることにより、同じ電位の配線は同じ層において形成することができるため、信号端子ごとに層を分ける必要がなく、設計が容易となる。また、半導体モジュールが複数ある場合でも、多層基板８０の層の数を増やす必要がないため、設計が容易となる。また、多層基板８０の層の数を増やす必要がないため、コストを抑えるという効果がある。
実施の形態３にかかる電力変換装置３は、並列に配置された第１の半導体モジュールおよび第２の半導体モジュールは同一相であることにより、制御回路と接続するケーブル配線の本数を減らすことができ、電力変換装置を小型化することができる。
実施の形態３にかかる電力変換装置３は、第１の半導体モジュールおよび第２の半導体モジュールの第１信号端子は同電位であり、第１の半導体モジュールおよび第２の半導体モジュールの第２信号端子は同電位であり、第１の半導体モジュールおよび第２の半導体モジュールの第３信号端子は同電位であり、第１の半導体モジュールおよび第２の半導体モジュールの第４信号端子は同電位であることにより、制御回路と接続するケーブル配線の本数を減らすことができ、電力変換装置を小型化することができる。
実施の形態３にかかる電力変換装置３は、第１の外部接続端子および第２の外部接続端子は、並列に配置された第１の半導体モジュールおよび第２の半導体モジュールの間に配置されることにより、第１の半導体モジュールと第１の外部接続端子との配線距離と、第２の半導体モジュールと第１の外部接続端子との配線距離と、の差を小さくすることができ、第１の半導体モジュールと第２の外部接続端子との配線距離と、第２の半導体モジュールと第２の外部接続端子との配線距離と、の差を小さくすることができる。
実施の形態４
図１１は実施の形態４にかかる電力変換装置４を示す図である。実施の形態４は、実施の形態３の構成に、チョークコイルＲＦＣ１〜ＲＦＣ４を設けた構成である。図１１において、パッケージ２０Ｕ−１および２０Ｕ−２が並列に設けられている。また、外部接続端子Ｕ＿ＥＸＴ１およびＵ＿ＥＸＴ２が設けられている。また、多層基板９０が設けられている。パッケージ２０Ｕ−１および２０Ｕ−２には、電力変換回路において、Ｕ相の機能を持つ半導体モジュール１０Ｕ−１および１０Ｕ−２が収容されている。つまり、半導体モジュール１０Ｕ−１および１０Ｕ−２が並列に設けられている。パッケージ２０Ｕ−１および２０Ｕ−２の基本的な構成は、実施の形態１におけるパッケージ２０と同様である。半導体モジュール１０Ｕ−１および半導体モジュール１０Ｕ−２の基本的な構成は、実施の形態１における半導体モジュール１０と同様である。
図１１において、並列の設けられたパッケージ２０Ｕ−１および２０Ｕ−２は締結部材５０により、多層基板９０と電気的に接続されている。また、パッケージ２０Ｕ−１および２０Ｕ−２は、並列して配置され、締結部材５０により、多層基板９０と物理的に固定されている。
チョークコイルＲＦＣ１〜ＲＦＣ４は、多層基板９０に実装され、コモンモードノイズなどの高周波電流を抑制する機能を有する。チョークコイルＲＦＣ１〜ＲＦＣ４を区別しない場合、チョークコイルＲＦＣと称することがある。
チョークコイルＲＦＣ１〜ＲＦＣ４は、例えば、１つのコアに２本の導線を巻いた構造で、４端子を有している。２本の導線の巻き方向は互いに反対方向になっており、高周波電流のコモンモードノイズに対してはインダクタとして働き、高抵抗化することで、高周波電流を抑制する機能を有する。
チョークコイルＲＦＣ１の第１端子はパッケージ２０Ｕ−１の第１の信号端子に接続され、チョークコイルＲＦＣ１の第２端子はパッケージ２０Ｕ−１の第２の信号端子に接続され、チョークコイルＲＦＣ１の第３端子および第４端子は外部接続端子Ｕ＿ＥＸＴ１に接続される。
チョークコイルＲＦＣ２の第１端子はパッケージ２０Ｕ−１の第３の信号端子に接続され、チョークコイルＲＦＣ２の第２端子はパッケージ２０Ｕ−１の第４の信号端子に接続され、チョークコイルＲＦＣ２の第３端子および第４端子は外部接続端子Ｕ＿ＥＸＴ２に接続される。
チョークコイルＲＦＣ３の第１端子はパッケージ２０Ｕ−２の第１の信号端子に接続され、チョークコイルＲＦＣ３の第２端子はパッケージ２０Ｕ−２の第２の信号端子に接続され、チョークコイルＲＦＣ３の第３端子および第４端子は外部接続端子Ｕ＿ＥＸＴ１に接続される。
チョークコイルＲＦＣ４の第１端子はパッケージ２０Ｕ−２の第３の信号端子に接続され、チョークコイルＲＦＣ４の第２端子はパッケージ２０Ｕ−２の第４の信号端子に接続され、チョークコイルＲＦＣ４の第３端子および第４端子は外部接続端子Ｕ＿ＥＸＴ２に接続される。
図１２は、実施の形態４にかかる電力変換装置４の要部構成を示す回路図である。図１２において、半導体モジュール１０Ｕ−１および１０Ｕ−２の第１〜第４の信号端子とチョークコイルＲＦＣ１〜４が接続されている。
図１２において、チョークコイルＲＦＣ１の第１端子は半導体モジュール１０Ｕ−１の第１の信号端子に接続され、チョークコイルＲＦＣ１の第２端子は半導体モジュール１０Ｕ−１の第２の信号端子に接続され、チョークコイルＲＦＣ１の第３端子はチョークコイルＲＦＣ３の第３端子および外部接続端子Ｕ＿ＥＸＴ１に接続される。チョークコイルＲＦＣ１の第４端子はチョークコイルＲＦＣ３の第４端子および外部接続端子Ｕ＿ＥＸＴ１に接続される。
チョークコイルＲＦＣ２の第１端子は半導体モジュール１０Ｕ−１の第３の信号端子に接続され、チョークコイルＲＦＣ２の第２端子は半導体モジュール１０Ｕ−１の第４の信号端子に接続され、チョークコイルＲＦＣ２の第３端子はチョークコイルＲＦＣ４の第３端子および外部接続端子Ｕ＿ＥＸＴ２に接続される。チョークコイルＲＦＣ２の第４端子はチョークコイルＲＦＣ４の第４端子および外部接続端子Ｕ＿ＥＸＴ２に接続される。
チョークコイルＲＦＣ３の第１端子は半導体モジュール１０Ｕ−２の第１の信号端子に接続され、チョークコイルＲＦＣ３の第２端子は半導体モジュール１０Ｕ−２の第２の信号端子に接続され、チョークコイルＲＦＣ３の第３端子はチョークコイルＲＦＣ１の第３端子および外部接続端子Ｕ＿ＥＸＴ１に接続される。チョークコイルＲＦＣ３の第４端子はチョークコイルＲＦＣ１の第４端子および外部接続端子Ｕ＿ＥＸＴ１に接続される。
チョークコイルＲＦＣ４の第１端子は半導体モジュール１０Ｕ−２の第３の信号端子に接続され、チョークコイルＲＦＣ４の第２端子は半導体モジュール１０Ｕ−２の第４の信号端子に接続され、チョークコイルＲＦＣ４の第３端子はチョークコイルＲＦＣ２の第３端子および外部接続端子Ｕ＿ＥＸＴ２に接続される。チョークコイルＲＦＣ４の第４端子はチョークコイルＲＦＣ２の第４端子および外部接続端子Ｕ＿ＥＸＴ２に接続される。
上記のように、第１〜４の信号端子とチョークコイルＲＦＣ１〜４を接続することにより、後述する振動電流の抑制が可能となる。
並列接続された半導体モジュールにおいて、半導体モジュールをスイッチングする際に、具体的には、ＯＮ／ＯＦＦを切り替える際に、並列間振動電流が生じることがある。並列接続されたゲート電位間（ソース電位間）は同電位で低抵抗であるため、並列間振動電流が生じやすく、半導体モジュールのスイッチングを誤動作させる場合がある。
図１３は、並列間振動電流の例を示す図である。図１３は、半導体モジュールのトランジスタをＯＮさせたときに発生する振動電流を示す図であり、縦軸はドレイン電流Ｉｄ、横軸は時間Ｔｉｍｅである。つまり、半導体モジュールのトランジスタに流れるドレイン電流の時間変化を示す図である。トランジスタをＯＮさせた後、破線で囲った部分において、周期の短い電流つまり高周波電流が流れることがあり、これが振動電流である。
実施の形態４にかかる電力変換装置４は、第１〜４の信号端子にチョークコイルＲＦＣ１〜４を設ける構成である。チョークコイルＲＦＣ１〜４は、高周波の電流に対しては高抵抗として機能するため、高周波電流が第１〜４の信号端子に入力されることを抑制する。つまり、第１〜４の信号端子の入力部にチョークコイルＲＦＣ１〜４を設けることで、振動電流を抑制することができる。
チョークコイルＲＦＣを設ける場所は、外部接続端子および半導体素子の間であればよい。また、上側アームまたは下側アームのどちらか一方に設けてもよい。しかし、振動電流を効率的に抑制するためには、図１２に示すように、各半導体素子の信号端子にチョークコイルＲＦＣを設けるほうが好ましい。また、チョークコイルＲＦＣを設ける場所は各半導体素子の信号端子に近いほうが好ましい。
実施の形態４において、Ｕ相の機能を有する半導体モジュールについて説明したが、Ｖ相およびＷ相についても同様の構成とすることが可能である。実施の形態４において、チョークコイルを例に挙げて説明したが、コモンモードフィルタなどを用いてもよい。
実施の形態４にかかる電力変換装置４は、第１〜４端子を有し、第１端子および第２端子は第１の半導体素子Ａ１または第２の半導体素子Ｂ１に接続され、第３端子および第４端子は第１の外部接続端子または第２の外部接続端子に接続されるチョークコイルＲＦＣを多層基板９０に備えることにより、第１の半導体素子Ａ１または第２の半導体素子Ｂ１に入力される振動電流を抑制することができる。
実施の形態４にかかる電力変換装置４は、第１端子は第１の信号端子に接続され、第２端子は第２の信号端子に接続され、第３端子および第４端子は第１の外部接続端子に接続される第１のチョークコイルと、第１端子は第３の信号端子に接続され、第２端子は第４の信号端子に接続され、第３端子および第４端子は第２の外部接続端子に接続される第２のチョークコイルとを多層基板９０に備えることにより、半導体モジュールを構成する半導体素子Ａ１および半導体素子Ｂ１に入力される振動電流を抑制することができる。
実施の形態４にかかる電力変換装置４は、第１の半導体モジュールおよび第２の半導体モジュールを有し、第１端子は第１の半導体モジュールの第１の信号端子に接続され、第２端子は第１の半導体モジュールの第２の信号端子に接続され、第３端子および第４端子は第１の外部接続端子に接続される第３のチョークコイルと、第１端子は第２の半導体モジュールの第１の信号端子に接続され、第２端子は第２の半導体モジュールの第２の信号端子に接続され、第３端子および第４端子は第１の外部接続端子に接続される第４のチョークコイルと、を多層基板９０に備えることにより、半導体モジュール１０Ｕ−１および１０Ｕ−２の上側アームを構成する半導体素子Ａ１に入力される振動電流を抑制することができる。
実施の形態４にかかる電力変換装置４は、第１の半導体モジュールおよび第２の半導体モジュールを有し、第１端子は第１の半導体モジュールの第３の信号端子に接続され、第２端子は第１の半導体モジュールの第４の信号端子に接続され、第３端子および第４端子は第２の外部接続端子に接続される第５のチョークコイルと、第１端子は第２の半導体モジュールの第３の信号端子に接続され、第２端子は第２の半導体モジュールの第４の信号端子に接続され、第３端子および第４端子は第２の外部接続端子に接続される第６のチョークコイルと、を多層基板９０に備えることにより、半導体モジュール１０Ｕ−１および１０Ｕ−２の下側アームを構成する半導体素子Ｂ１に入力される振動電流を抑制することができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、実施の形態を適宜、変形、省略したりすることができる。
１，２，３，４ 電力変換装置
Ｄ１，Ｄ２ ドレイン端子
Ｓ１，Ｓ２ ソース端子
ＧＣ１，ＧＣ２ ゲート制御端子
ＳＣ１，ＳＣ２ ソース制御端子
ＳＳ１，ＳＳ２ センスソース端子
Ａ１ 第１の半導体素子
Ｂ１ 第２の半導体素子
１０Ｐ 第１の主端子
１０Ｎ 第２の主端子
１０ＡＣ 第３の主端子
１０，１０Ｕ，１０Ｕ−１，１０Ｕ−２，１０Ｖ，１０Ｗ 半導体モジュール
２０，２０Ｕ，２０Ｕ−１，２０Ｕ−２，２０Ｖ，２０Ｗ パッケージ
３０，６０，８０，９０ 多層基板
ＥＸＴ１，ＥＸＴ２，Ｕ＿ＥＸＴ１，Ｕ＿ＥＸＴ２，Ｖ＿ＥＸＴ１，Ｖ＿ＥＸＴ２，Ｗ＿ＥＸＴ１，Ｗ＿ＥＸＴ２ 外部接続端子
ＳＵＢ１＿ＧＣ１，ＳＵＢ１＿ＧＣ２，ＳＵＢ１＿ＳＣ１，ＳＵＢ１＿ＳＣ２，ＳＵＢ１＿ＳＳ１，ＳＵＢ１＿ＳＳ２，ＳＵＢ２＿ＧＣ１，ＳＵＢ２＿ＧＣ２，ＳＵＢ３＿ＳＣ１，ＳＵＢ３＿ＳＣ２，ＳＵＢ４＿ＳＳ１，ＳＵＢ４＿ＳＳ２，ＳＵＢ２＿ＵＧＣ１，ＳＵＢ２＿ＵＧＣ２，ＳＵＢ２＿ＶＧＣ１，ＳＵＢ２＿ＶＧＣ２，ＳＵＢ２＿ＷＧＣ１，ＳＵＢ２＿ＷＧＣ２ 信号端子接続パターン
５０，５０ＧＣ１，５０ＧＣ２，５０ＳＣ１，５０ＳＣ２，５０ＳＳ１，５０ＳＳ２ 締結部材
ＳＵＢ２＿ＩＮＳ，ＳＵＢ３＿ＩＮＳ，ＳＵＢ４＿ＩＮＳ 絶縁領域
ＲＦＣ１，ＲＦＣ２，ＲＦＣ３，ＲＦＣ４ チョークコイル
ＴＨ２，ＴＨ３，ＴＨ４ スルーホール

Claims (11)

  1. 第１の主端子、第２の主端子および第３の主端子を有し、ドレイン電位またはコレクタ電位は前記第１の主端子に接続され、ゲート電位は第１の信号端子に接続され、ソース電位またはエミッタ電位は第３の主端子および第２の信号端子に接続される第１の半導体素子と、ドレイン電位またはコレクタ電位は前記第３の主端子に接続され、ゲート電位は第３の信号端子に接続され、ソース電位またはエミッタ電位は第２の主端子および第４の信号端子に接続され、前記第１の半導体素子と直列に接続される第２の半導体素子と、を有する半導体モジュールと、
    前記第１の信号端子と接続される第１の配線と、前記第２の信号端子と接続される第２の配線と、前記第３の信号端子と接続される第３の配線と前記第４の信号端子と接続される第４の配線と、を有し、前記第１の配線および前記第２の配線が接続される第１の外部接続端子と、前記第３の配線および前記第４の配線が接続される第２の外部接続端子と、を有し、前記第１の配線および前記第３の配線は絶縁領域を挟んで第１の層に形成され、前記第２の配線および前記第４の配線は絶縁領域を挟んで第２の層に形成される多層基板と、
    を備えた電力変換装置。
  2. 前記多層基板は、前記第１の主端子または前記第２の主端子と前記第３の主端子の間に配置される、
    請求項１に記載の電力変換装置。
  3. 前記半導体モジュールを複数有し、第１の半導体モジュールおよび第２の半導体モジュールの前記第１の主端子、前記第２の主端子および前記第３の主端子が隣り合うように並列に配置される、
    請求項１または２に記載の電力変換装置。
  4. 前記並列に配置された前記第１の半導体モジュールおよび第２の半導体モジュールは同一相である、
    請求項３に記載の電力変換装置。
  5. 前記第１の半導体モジュールおよび第２の半導体モジュールの第１信号端子は同電位であり、前記第１の半導体モジュールおよび第２の半導体モジュールの第２信号端子は同電位であり、前記第１の半導体モジュールおよび第２の半導体モジュールの第３信号端子は同電位であり、前記第１の半導体モジュールおよび第２の半導体モジュールの第４信号端子は同電位である、
    請求項４に記載の電力変換装置。
  6. 前記第１の外部接続端子および前記第２の外部接続端子は、前記並列に配置された前記第１の半導体モジュールおよび第２の半導体モジュールの間に配置される、
    請求項３から５のいずれか１項に記載の電力変換装置。
  7. 第１〜４端子を有し、第１端子および第２端子は前記第１の半導体素子または前記第２の半導体素子に接続され、第３端子および第４端子は前記第１の外部接続端子または前記第２の外部接続端子に接続されるチョークコイル、を前記多層基板に備える、
    請求項１〜６のいずれか１項に記載の電力変換装置。
  8. 第１端子は前記第１の信号端子に接続され、第２端子は前記第２の信号端子に接続され、第３端子および第４端子は前記第１の外部接続端子に接続される第１のチョークコイルと、
    第１端子は前記第３の信号端子に接続され、第２端子は前記第４の信号端子に接続され、第３端子および第４端子は前記第２の外部接続端子に接続される第２のチョークコイルと、を前記多層基板に備える、
    請求項７に記載の電力変換装置。
  9. 前記第１の半導体モジュールおよび第２の半導体モジュールを有し、
    第１端子は前記第１の半導体モジュールの第１の信号端子に接続され、第２端子は前記第１の半導体モジュールの第２の信号端子に接続され、第３端子および第４端子は前記第１の外部接続端子に接続される第３のチョークコイルと、
    第１端子は前記第２の半導体モジュールの第１の信号端子に接続され、第２端子は前記第２の半導体モジュールの第２の信号端子に接続され、第３端子および第４端子は前記第１の外部接続端子に接続される第４のチョークコイルと、を前記多層基板に備える、
    請求項３〜６のいずれか１項に記載の電力変換装置。
  10. 前記第１の半導体モジュールおよび第２の半導体モジュールを有し、
    第１端子は前記第１の半導体モジュールの第３の信号端子に接続され、第２端子は前記第１の半導体モジュールの第４の信号端子に接続され、第３端子および第４端子は前記第２の外部接続端子に接続される第５のチョークコイルと、
    第１端子は前記第２の半導体モジュールの第３の信号端子に接続され、第２端子は前記第２の半導体モジュールの第４の信号端子に接続され、第３端子および第４端子は前記第２の外部接続端子に接続される第６のチョークコイルと、を前記多層基板に備える、
    請求項３〜６、９のいずれか１項に記載の電力変換装置。
  11. 前記多層基板の前記第１の配線および前記第２の配線は隣接して形成され、前記第３の配線および前記第４の配線は隣接して形成される、
    請求項１〜１０のいずれか１項に記載の電力変換装置。
JP2019530317A 2017-07-21 2017-07-21 電力変換装置 Active JP6766965B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2017/026390 WO2019016929A1 (ja) 2017-07-21 2017-07-21 電力変換装置

Publications (2)

Publication Number Publication Date
JPWO2019016929A1 JPWO2019016929A1 (ja) 2019-11-07
JP6766965B2 true JP6766965B2 (ja) 2020-10-14

Family

ID=65016458

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019530317A Active JP6766965B2 (ja) 2017-07-21 2017-07-21 電力変換装置

Country Status (5)

Country Link
US (1) US11145634B2 (ja)
JP (1) JP6766965B2 (ja)
CN (1) CN110915120B (ja)
DE (1) DE112017007768T5 (ja)
WO (1) WO2019016929A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7010409B2 (ja) * 2019-03-29 2022-01-26 三菱電機株式会社 半導体モジュール並列回路および半導体モジュール接続基板

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1942574B1 (en) * 2005-10-28 2017-09-27 Hitachi Metals, Ltd. Dc-dc converter
CN101136625A (zh) * 2006-08-31 2008-03-05 三洋电机株式会社 半导体装置
JP2010104135A (ja) * 2008-10-23 2010-05-06 Hitachi Ltd 電力変換装置及び車載用電機システム
JP6147256B2 (ja) 2012-07-19 2017-06-14 三菱電機株式会社 電力用半導体モジュール
JP6044321B2 (ja) 2012-12-19 2016-12-14 富士電機株式会社 半導体モジュール
JP5741565B2 (ja) * 2012-12-25 2015-07-01 三菱電機株式会社 半導体モジュール
DE112014002405T5 (de) * 2013-05-16 2016-05-19 Fuji Electric Co., Ltd Halbleitervorrichtung
JP6208326B2 (ja) 2014-03-10 2017-10-04 株式会社日立製作所 電力変換ユニット、電力変換装置、および電力変換方法
JP2016046842A (ja) * 2014-08-20 2016-04-04 株式会社日立製作所 電力変換装置およびそれを用いたエレベータ
JP6237554B2 (ja) * 2014-09-24 2017-11-29 アイシン・エィ・ダブリュ株式会社 電力変換装置の制御基板
JP6397795B2 (ja) * 2015-05-19 2018-09-26 株式会社日立製作所 電力変換装置

Also Published As

Publication number Publication date
JPWO2019016929A1 (ja) 2019-11-07
CN110915120B (zh) 2023-02-28
US11145634B2 (en) 2021-10-12
WO2019016929A1 (ja) 2019-01-24
DE112017007768T5 (de) 2020-04-16
US20210143136A1 (en) 2021-05-13
CN110915120A (zh) 2020-03-24

Similar Documents

Publication Publication Date Title
CN111033735B (zh) 半导体模块以及电力变换装置
JP6188902B2 (ja) 電力用半導体モジュール及び電力変換装置
JP5259016B2 (ja) パワー半導体モジュール
JP6400201B2 (ja) パワー半導体モジュール
JP5312386B2 (ja) 電力変換装置
US10256640B2 (en) Semiconductor device
JP5467933B2 (ja) 半導体装置
JPWO2015121900A1 (ja) 電力用半導体モジュール
JP2018130015A (ja) 低誘導性ハーフブリッジ装置
US8035222B2 (en) Semiconductor device
JP2007185026A (ja) 電力変換装置
JP6766965B2 (ja) 電力変換装置
JP2003018860A (ja) 電力変換装置
JP6123722B2 (ja) 半導体装置
CN107710576B (zh) 具有并联连接的半导体开关的功率换流器
JP6720601B2 (ja) 電力変換装置
JP6394459B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190605

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200508

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200616

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200818

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200831

R151 Written notification of patent or utility model registration

Ref document number: 6766965

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250