JP5467933B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5467933B2
JP5467933B2 JP2010117219A JP2010117219A JP5467933B2 JP 5467933 B2 JP5467933 B2 JP 5467933B2 JP 2010117219 A JP2010117219 A JP 2010117219A JP 2010117219 A JP2010117219 A JP 2010117219A JP 5467933 B2 JP5467933 B2 JP 5467933B2
Authority
JP
Japan
Prior art keywords
electrode pattern
semiconductor
insulating substrate
semiconductor device
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010117219A
Other languages
English (en)
Other versions
JP2011243916A (ja
Inventor
智 寺前
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2010117219A priority Critical patent/JP5467933B2/ja
Priority to US13/052,025 priority patent/US9041052B2/en
Priority to CN201110105633.5A priority patent/CN102254895B/zh
Publication of JP2011243916A publication Critical patent/JP2011243916A/ja
Application granted granted Critical
Publication of JP5467933B2 publication Critical patent/JP5467933B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0209—External configuration of printed circuit board adapted for heat dissipation, e.g. lay-out of conductors, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32238—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/049—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being perpendicular to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09663—Divided layout, i.e. conductors divided in two or more parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0969—Apertured conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/1028—Thin metal strips as connectors or conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10287—Metal wires as connectors or conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0058—Laminating printed circuit boards onto other substrates, e.g. metallic substrates
    • H05K3/0061—Laminating printed circuit boards onto other substrates, e.g. metallic substrates onto a metallic substrate, e.g. a heat sink
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/222—Completing of printed circuits by adding non-printed jumper connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に関する。
半導体素子を電極パターンに電気的及び機械的に接続するはんだとしては、発熱体である半導体素子からの熱影響を最小限に抑えるため、半導体素子の動作温度よりも高い融点を備えたものが用いられる。
半導体装置において、基板上には、半導体素子のほか、半導体素子と導通する電極端子など、他の部材も設けられている。例えば、電極端子は、一端側がパッケージ内で基板に接続され、他端側がパッケージ外に延出するよう設けられている（例えば、特許文献１参照。）。
ここで、半導体素子は、高い融点のはんだ（高融点はんだ）によって電極パターンに接続されているものの、電極端子は、組立性容易化のため、半導体素子を接続するはんだよりも低融点の例えば共晶はんだによって接続されている。この構造において、半導体素子の高温動作化を実現させようとすると、電極端子を接続するはんだが半導体素子の発熱の影響を受けることになる。この熱の影響によって低融点のはんだは脆化しやすくなり、はんだへの応力など、負荷がかかることで、部材の接続信頼性の低下を招く。
特開平１１−２６６６６号公報
本発明は、半導体素子から周辺の部材に伝わる熱影響を緩和し、周辺の部材の接続信頼性の低下を防止した半導体装置を提供する。
本発明の一態様によれば、絶縁基板と、前記絶縁基板上において、互いにあいだを開けて設けられた第１電極パターン及び第２電極パターンと、前記第１電極パターンの第１領域に接続された複数の第１半導体素子と、前記第１電極パターンの第２領域に接続された第１電極端子と、前記第２電極パターンの第３領域に接続された複数の第２半導体素子と、前記第２電極パターンの第４領域に接続された第２電極端子と、前記第１領域及び前記第２領域と電気的に接続し、前記第１電極パターンの熱抵抗よりも大きい熱抵抗を有する第１接続用配線と、前記第３領域及び前記第４領域とを電気的に接続し、前記第２電極パターンの熱抵抗よりも大きい熱抵抗を有する第２接続用配線と、前記第１領域と前記第１半導体素子とを接続する第１接続部材と、前記第２領域と前記第１電極端子とを接続し、前記第１接続部材の融点よりも低い融点を有する第２接続部材と、を備え、前記第１領域から前記第２領域へ向かう方向と直交する第１方向において、前記複数の第１半導体素子のいずれかの素子と前記複数の第２半導体素子のいずれかの素子は並び、前記複数の第１半導体素子の前記いずれかの前記素子と前記複数の第２半導体素子の前記いずれかの前記素子とは動作期間が異なっていることを特徴とする半導体装置が提供される。
本発明によれば、半導体素子から周辺の部材に伝わる熱影響を緩和し、周辺の部材の接続信頼性の低下を防止した半導体装置が提供される。
第１の実施の形態に係る半導体装置を説明する模式図である。 比較例に係る半導体装置を説明する模式図である。 第１の実施の形態の他の例に係る半導体装置を説明する模式図である。 第２の実施の形態に係る半導体装置を説明する模式図である。 第２の実施の形態の他の例に係る半導体装置を説明する模式図である。 第３の実施の形態の他の例に係る半導体装置を説明する模式図である。 第３の実施の形態に係る半導体装置において、第１方向に沿った断面を説明する模式的断面図である。 第４の実施の形態に係る半導体装置を説明する模式的平面図である。 素子間の熱集中について説明する模式的平面図である。 第４の実施の形態の他の例に係る半導体装置を説明する模式的平面図である。 間隔Ｌによる放熱状態を説明する模式的断面図である。 第５の実施の形態に係る半導体ユニットを説明する模式的断面図である。 電力用半導体装置の一例を説明する回路図である。
以下、本発明の実施の形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置を説明する模式図である。
同図（ａ）は、本実施の形態に係る半導体装置１１０の模式的斜視図、同図（ｂ）は、（ａ）に示したＡ−Ａ’線矢視の模式的断面図である。
半導体装置１１０は、絶縁基板１０、第１電極パターン２１、第２電極パターン２２、半導体素子３０、電極端子４０及び接続用配線５０を備える。
絶縁基板１０には、例えばセラミックス基板が用いられる。絶縁基板１０は、例えばベース板１５に接続されている。ベース板１５は、例えばＣｕ（銅）による金属板であり、半導体装置１１０の固定用の板として利用されるとともに、放熱板としても利用される。絶縁基板１０の第２主面１０ｂには、金属膜Ｍが設けられており、この金属膜Ｍとベース板１５とが、はんだＨによって接続されている。
絶縁基板１０の第１主面１０ａには、第１電極パターン２１及び第２電極パターン２２が設けられている。第１電極パターン２１及び第２電極パターン２２は、絶縁基板１０の第１主面１０ａ上において、互いにあいだを開けて設けられている。
半導体素子３０は、第１電極パターン２１に接続されている。半導体素子３０は、半導体基板を切り出したチップ状をなしている。半導体素子３０には、トランジスタやダイオード等の能動素子のほか、抵抗やコンデンサ等の非能動素子も含まれる。半導体素子３０は、通電や動作によって熱を発生する発熱体として扱われる。半導体素子３０の裏面３０ｂは、第１電極パターン２１と、はんだＨ１によって接続されている。はんだＨ１により、半導体装置３０は、第１電極パターン２１に、電気的及び機械的に接続される。
電極端子４０は、第２電極パターン２２に接続されている。電極端子４０は、一端４０ａが第２電極パターン２２に接続され、他端４０ｂが図示しないパッケージの外側に延出するよう設けられている。図１に例示した電極端子４０は１つであるが、必要に応じて複数設けられていてもよい。電極端子４０の一端４０ａは、第２電極パターン２２と、はんだＨ２によって接続されている。
接続用配線５０は、第１電極パターン２１と第２電極パターン２２とを電気的に接続する金属配線である。接続用配線５０としては、例えばボンディングワイヤが用いられる。図１に例示した接続用配線５０は１つであるが、必要に応じて複数設けられていてもよい。
接続用配線５０は、第１電極パターン２１の熱抵抗よりも大きい熱抵抗を有する。
ここで、熱抵抗は、単位時間当たりの発熱量においての温度上昇量を意味する。すなわち、温度の伝えにくさを表す値で、大きいほど熱を伝えにくい。
半導体装置１１０では、第１電極パターン２１と第２電極パターン２２とが、互いにあいだを開けて設けられている。このため、第１電極パターン２１から第２電極パターン２２へ直接熱が伝わらない。第１電極パターン２１の熱は、接続用配線５０を介して第２電極パターン２２へと伝わる。このため、第１電極パターン２１の熱は、接続用配線５０の熱抵抗を介して第２電極パターン２２へと伝わることになる。したがって、第１電極パターン２１と第２電極パターン２２とが直接接続されている場合に比べ、接続用配線５０の熱抵抗によって熱の伝達が抑制されることになる。
ここで、第１電極パターン２１及び第２電極パターン２２としては、例えばＣｕ（銅）が用いられる。また、接続用配線５０としては、例えばＡｌ（アルミニウム）が用いられる。これにより、第１電極パターン２１と、第２電極パターン２２と、の間に設けられる接続用配線５０が、第１電極パターン２１から第２電極パターン２２に向かう熱の伝達経路上で熱抵抗になる。よって、第１電極パターン２１から第２電極パターン２２への熱の伝達が抑制される。
（比較例）
図２は、比較例に係る半導体装置を説明する模式図である。
同図（ａ）は、比較例に係る半導体装置１９０の模式的斜視図、同図（ｂ）は、（ａ）に示したＢ−Ｂ’線矢視の模式的断面図である。
半導体装置１９０は、絶縁基板１０、電極パターン２０、半導体素子３０、電極端子４０及び接続用配線５０を備える。
すなわち、半導体装置１９０では、絶縁基板１０の第１主面１０ａに、電極パターン２０が一体的に設けられている。
半導体素子３０の裏面３０ｂは、電極パターン２０と、はんだＨ１によって接続されている。また、電極端子４０の一端４０ａは、電極パターン２０と、はんだＨ２によって接続されている。つまり、半導体素子３０及び電極端子４０は、同じ電極パターン２０にそれぞれ接続されている。
比較例に係る半導体装置１９０では、発熱体である半導体素子３０で発生した熱が、電極パターン２０を介して、電極端子４０側へ伝わる。すなわち、半導体素子３０で発生した熱は、電極パターン２０を介して電極端子４０側へ直接伝達される。
これに対し、本実施の形態に係る半導体装置１１０では、半導体素子３０が接続される第１電極パターン２１と、電極端子４０が接続される第２電極パターン２２とが、互いにあいだを開けて設けられている。したがって、半導体素子３０で発生した熱が、第１電極パターン２１を介して電極端子４０側へ直接伝達されることはない。
ここで、半導体素子３０の接続に用いられるはんだＨ１は、半導体素子３０の動作温度よりも高い融点を有している。例えば、半導体素子３０の一例であるＩＧＢＴ（Insulated Gate Bipolar Transistor）では、動作温度（Ｔｊ：ジャンクション温度）が１５０℃程度の場合もある。はんだＨ１としては、動作温度Ｔｊよりも高い、例えば３００℃程度の融点を有した高融点はんだが用いられる。
一方、電極端子４０を接続するはんだＨ２は、組み立て性容易の観点から、はんだＨ１よりも低い、例えば１８３℃の融点を有した共晶はんだが用いられる。
比較例に係る半導体装置１９０では、半導体素子３０から発生した熱が、電極パターン２０を介して電極端子４０側へ直接伝達される。したがって、半導体素子３０が動作温度Ｔｊで動作した場合、この熱が電極パターン２０を介して電極端子４０側へ直接伝達される。電極端子４０を接続するはんだＨ２の融点は、半導体素子３０の動作温度Ｔｊに近い。このため、電極パターン２０を介して伝達される熱の影響を受けて、はんだＨ２は脆化しやすくなる。
電極端子４０は、外部配線（図示せず）と接続されるため、外部配線からの応力を受けやすい。したがって、はんだＨ２の脆化が発生し、外部配線からの応力がはんだＨ２に加わると、はんだＨ２の剥がれ等が発生し、電極端子４０と電極パターン２０との接続信頼性に影響を及ぼす。
これに対し、本実施の形態に係る半導体装置１１０では、半導体素子３０で発生した熱が、第１電極パターン２１を介して電極端子４０側へ直接伝達されない。したがって、半導体素子３０が動作温度Ｔｊで動作しても、電極端子４０側のはんだＨ２は、半導体素子３０の熱の影響を直接受けない。このため、半導体素子３０の熱の影響による、はんだＨ２の脆化が抑制される。はんだＨ２の脆化が抑制されることで、電極端子４０と第２電極パターン２２との接続信頼性の低下を防止する。
（第１の実施の形態の他の例）
図３は、第１の実施の形態の他の例に係る半導体装置を説明する模式図である。
同図（ａ）は、本実施の形態に係る半導体装置１１１の模式的斜視図、同図（ｂ）は、（ａ）に示したＣ−Ｃ’線矢視の模式的断面図である。
半導体装置１１１は、絶縁基板１０、第１電極パターン２１、第２電極パターン２２、半導体素子３０、電極端子４０及び接続用配線５１を備える。
接続用配線５１は、電力用の電流に対応した配線であり、例えばブスバーが用いられる。接続用配線５１は、第１電極パターン２１と、第２電極パターン２２と、をまたぐように配置される。接続用配線５１の一端は、第１電極パターン２１に接続され、他端は、第２電極パターン２２に接続される。接続用配線５１は、第１電極パターン２１及び第２電極パターン２２に、それぞれはんだＨ３によって接続される。
接続用配線５１は、第１電極パターン２１の熱抵抗よりも大きい熱抵抗を有する。接続用配線５１としては、例えばＡｌ（アルミニウム）やＦｅ（鉄）が用いられる。これにより、第１電極パターン２１と、第２電極パターン２２と、の間に設けられる接続用配線５１が、第１電極パターン２１から第２電極パターン２２に向かう熱の伝達経路上で熱抵抗になる。よって、第１電極パターン２１から第２電極パターン２２への熱の伝達が抑制される。
（第２の実施の形態）
図４は、第２の実施の形態に係る半導体装置を説明する模式図である。
同図（ａ）は、本実施の形態に係る半導体装置１２０の模式的斜視図、同図（ｂ）は、（ａ）に示したＤ−Ｄ’線矢視の模式的断面図である。
半導体装置１２０は、絶縁基板１０、第１電極パターン２１、第２電極パターン２２、半導体素子３０、電極端子４０及び接続用配線５０を備える。
第２の実施の形態に係る半導体装置１２０において、絶縁基板１０は、第１絶縁基板１１と、第１絶縁基板１１とあいだを開けて設けられた第２絶縁基板１２と、を有する。第１絶縁基板１１の第１主面１１ａには、第１電極パターン２１が設けられている。また、第２絶縁基板１２の第１主面１２ａには、第２電極パターン２２が設けられている。
第１絶縁基板１１は、例えばベース板１５に接続されている。第１絶縁基板１１の第２主面１１ｂには、金属膜Ｍが設けられており、この金属膜Ｍとベース板１５とが、はんだＨによって接続されている。第２絶縁基板１２も同様に、例えばベース板１５に接続されている。第２絶縁基板１２の第２主面１２ｂには、金属膜Ｍが設けられており、この金属膜Ｍとベース板１５とが、はんだＨによって接続されている。
半導体素子３０は、第１絶縁基板１１上の第１電極パターン２１に、はんだＨ１によって接続されている。また、電極端子４０は、第２絶縁基板１２上の第２電極パターン２２に、はんだＨ２によって接続されている。
接続用配線５０は、第１電極パターン２１と第２電極パターン２２とを電気的に接続する金属配線である。接続用配線５０としては、例えばボンディングワイヤが用いられる。接続用配線５０は、第１電極パターン２１の熱抵抗よりも大きい熱抵抗を有する。
半導体装置１２０では、第１電極パターン２１と第２電極パターン２２とが、互いにあいだを開けて設けられている。このため、第１電極パターン２１から第２電極パターン２２へ、直接熱が伝わらない。したがって、第１電極パターン２１と第２電極パターン２２とが直接接続されている場合に比べ、接続用配線５０の熱抵抗によって熱の伝達が抑制されることになる。
半導体装置１２０では、さらに、絶縁基板１０が、第１絶縁基板１１と、第２絶縁基板１２と、に分割され、互いにあいだを開けて配置されている。したがって、第１電極パターン２１から第２電極パターン２２へ、絶縁基板１０を介して直接熱が伝わらない。したがって、絶縁基板１０が分割されていない場合に比べ、第１電極パターン２１から絶縁基板１０を介して第２電極パターン２２への熱の伝達が抑制される。
（第２の実施の形態の他の例）
図５は、第２の実施の形態の他の例に係る半導体装置を説明する模式図である。
同図（ａ）は、本実施の形態に係る半導体装置１２１の模式的斜視図、同図（ｂ）は、（ａ）に示したＥ−Ｅ’線矢視の模式的断面図である。
半導体装置１２１は、絶縁基板１０、第１電極パターン２１、第２電極パターン２２、半導体素子３０、電極端子４０及び接続用配線５１を備える。
第２の実施の形態に係る半導体装置１２１において、絶縁基板１０は、第１絶縁基板１１と、第２絶縁基板１２と、を有する。第１絶縁基板１１の第１主面１１ａには、第１電極パターン２１が設けられている。また、第２絶縁基板１２の第１主面１２ａには、第２電極パターン２２が設けられている。
接続用配線５１は、電力用の電流に対応した配線であり、例えばブスバーが用いられる。接続用配線５１は、第１電極パターン２１と、第２電極パターン２２と、をまたぐように配置される。接続用配線５１の一端は、第１絶縁基板１１上の第１電極パターン２１に接続され、他端は、第２絶縁基板１２上の第２電極パターン２２に接続される。接続用配線５１は、第１電極パターン２１及び第２電極パターン２２に、それぞれはんだＨ３によって接続される。
接続用配線５１は、第１電極パターン２１の熱抵抗よりも大きい熱抵抗を有する。接続用配線５１としては、例えばＡｌ（アルミニウム）やＦｅ（鉄）が用いられる。これにより、第１電極パターン２１と、第２電極パターン２２と、の間に設けられる接続用配線５１が、第１電極パターン２１から第２電極パターン２２に向かう熱の伝達経路上で熱抵抗になる。よって、第１電極パターン２１から第２電極パターン２２への熱の伝達が抑制される。
半導体装置１２１では、さらに、絶縁基板１０が、第１絶縁基板１１と、第２絶縁基板１２と、に分割され、互いにあいだを開けて配置されている。したがって、第１電極パターン２１から第２電極パターン２２へ、絶縁基板１０を介して直接熱が伝わらない。したがって、絶縁基板１０が分割されていない場合に比べ、第１電極パターン２１から絶縁基板１０を介して第２電極パターン２２への熱の伝達が抑制される。
（第３の実施の形態）
図６は、第３の実施の形態の他の例に係る半導体装置を説明する模式図である。
同図（ａ）は、本実施の形態に係る半導体装置１３０の模式的斜視図、同図（ｂ）は、（ａ）に示したＦ−Ｆ’線矢視の模式的断面図である。
半導体装置１３０は、絶縁基板１０、第１電極パターン２１、第２電極パターン２２、半導体素子３０、電極端子４０及び接続用配線５２を備える。
接続用配線５２は、第１電極パターン２１及び第２電極パターン２２と同じ材質であって、一体的に設けられている。ここで、第１電極パターン２１から第２電極パターン２２へ向かう方向と直交する方向を第１方向Ｘとする。
図７は、第３の実施の形態に係る半導体装置において、第１方向に沿った断面を説明する模式的断面図である。
同図（ａ）は、図６（ａ）に示したＸ１−Ｘ１’線矢視の模式的断面図、同図（ｂ）は、図６（ａ）に示したＸ２−Ｘ２’線矢視の模式的断面図である。
すなわち、図７（ａ）は、接続用配線５２における第１方向Ｘに沿った断面を模式的に示している。また、図７（ｂ）は、第１電極パターン２１における第１方向Ｘに沿った断面を模式的に示している。
接続用配線５２には、一部に孔５２ｈが設けられている。このため、図７（ａ）に表したように、接続用配線５２における第１方向Ｘに沿った断面の面積Ｓ１は、図７（ｂ）に表したように、第１電極パターン２１における第１方向Ｘに沿った断面の面積Ｓ２よりも小さい。面積Ｓ１が、面積Ｓ２よりも小さいことで、同一材質であっても、接続用配線５２の熱抵抗は、第１電極パターン２１の熱抵抗よりも大きくなる。接続用配線５２の熱抵抗は、面積Ｓ１が小さくなるほど大きくなる。したがって、孔５２ｈの大きさや個数によって面積Ｓ１を調整すれば、熱抵抗が所望の値に設定される。
半導体装置１３０では、第１電極パターン２１と、第２電極パターン２２と、の間に設けられる接続用配線５２が、第１電極パターン２１から第２電極パターン２２に向かう熱の伝達経路上で熱抵抗になる。よって、第１電極パターン２１から第２電極パターン２２への熱の伝達が抑制される。
なお、図６に例示した接続用配線５２では、一部に孔５２ｈを設けることで面積Ｓ１を調整したが、第１方向Ｘに沿った長さ（幅）によって面積Ｓ１を調整してもよい。すなわち、接続用配線５２の幅を、第１電極パターン２１の幅よりも狭くする。厚さが同じ場合、幅が狭くなるほど接続用配線５２の熱抵抗が大きくなる。
（第４の実施の形態）
図８は、第４の実施の形態に係る半導体装置を説明する模式的平面図である。
第４の実施の形態に係る半導体装置１４０は、複数の半導体素子３０（３０Ａ〜３０Ｄ）を備えている。
図８に表したように、半導体装置１４０は、絶縁基板１０、第１電極パターン２１、第２電極パターン２２及び複数の半導体素子３０（３０Ａ〜３０Ｄ）を備える。
図８に例示した半導体装置１４０では、４つの半導体素子３０Ａ〜３０Ｄを備えているが、互いに動作期間の少なくとも一部で重なる２つ以上の半導体素子３０を備えていればよい。
ここで、半導体素子３０Ａと、半導体素子３０Ｃとは、互いに動作期間の少なくとも一部が重なっている。また、半導体素子３０Ｂと、半導体素子３０Ｄとは、互いに動作期間の少なくとも一部が重なっている。一方、半導体素子３０Ａと、半導体素子３０Ｂとは、互いに動作期間が異なっている。また、半導体素子３０Ｃと、半導体素子３０Ｄとは、互いに動作期間が異なっている。
絶縁基板１０は、第１絶縁基板１１と、第１絶縁基板１１とあいだを開けて設けられた第２絶縁基板１２と、を有する。
互いに動作期間が異なる半導体素子３０Ａ及び３０Ｂは、第１絶縁基板１１に設けられた第１電極パターン２１に接続される。また、互いに動作期間が異なる半導体素子３０Ｃ及び３０Ｄは、第２絶縁基板１２に設けられた第２電極パターン２２に接続される。
一方、互いに動作期間の少なくとも一部で重なる半導体素子３０Ａ及び３０Ｃは、それぞれ異なる異なる絶縁基板１０（第１絶縁基板１１及び第２絶縁基板１２）に接続される。また、互いに動作期間の少なくとも一部で重なる半導体素子３０Ｂ及び３０Ｄは、それぞれ異なる絶縁基板１０（第１絶縁基板１１及び第２絶縁基板１２）に接続される。
ここで、動作期間の少なくとも一部で重なる半導体素子３０Ａ及び３０Ｃ並びに３０Ｂ及び３０Ｄが隣接する場合、これらの素子間において熱集中が発生しやすい。
図９は、素子間の熱集中について説明する模式的平面図である。
図９に表した半導体装置１９１では、４つの半導体素子３０（３０Ａ〜３０Ｄ）が、一つの絶縁基板１０の上に設けられた電極パターン２０に接続されている。この場合、同じタイミングで動作している半導体素子３０Ａ及び３０Ｃや、半導体素子３０Ｂ及び３０Ｄでは、互いの熱が電極パターン２０や絶縁基板１０を介して伝わり、それぞれの間になる領域ＨＳで熱集中を起こしやすい。
半導体装置１４０では、動作期間の少なくとも一部で重なる半導体素子３０Ａ及び３０Ｃ並びに３０Ｂ及び３０Ｄが、それぞれ異なる絶縁基板１０（第１絶縁基板１１または第２絶縁基板１２）に接続されている。したがって、同じタイミングで動作している半導体素子３０Ａ及び３０Ｃや、半導体素子３０Ｂ及び３０Ｄで発生した熱は、互いに隣りの絶縁基板（第２絶縁基板１２または第１絶縁基板１１）には直接伝わらない。これによって、素子間での熱集中が抑制される。
なお、半導体装置１４０では、半導体素子３０と電極端子４０とが同じ電極パターンに接続されているが、半導体装置１１０及び１１１のように、異なる電極パターンにそれぞれ接続され、電極パターン間に接続用配線５０及び５１が設けられていてもよい。
また、半導体装置１４０では、半導体装置１２０及び１２１のように、半導体素子３０と電極端子４０とが、異なる絶縁基板に設けられていてもよい。
さらに、半導体装置１４０では、半導体装置１３０のように、第１電極パターン２１と第２電極パターン２２との間に、第１電極パターン２１よりも断面の面積の小さい接続用配線５２が設けられていてもよい。
ここで、半導体素子３０Ａ及び３０Ｃとしては、例えばＩＧＢＴが用いられる。また、半導体素子３０Ｂ及び３０Ｄとしては、例えばＦＲＤ（Fast Recovery Diode）が用いられる。ＩＧＢＴとＦＲＤとは、互いの動作期間が異なるため、同じ絶縁基板上に実装される。一方、複数のＩＧＢＴや、複数のＦＲＤは、互いの動作期間の少なくとも一部で重なる場合があるため、素子間の熱集中を抑制する観点から、それぞれ異なる絶縁基板上に実装される。
（第４の実施の形態の他の例）
図１０は、第４の実施の形態の他の例に係る半導体装置を説明する模式的平面図である。
第４の実施の形態の他の例に係る半導体装置１４１は、複数の半導体素子３０（３０Ａ〜３０Ｄ）を備えている。
図１０に表したように、半導体装置１４１は、絶縁基板１０、電極パターン２０及び複数の半導体素子３０（３０Ａ〜３０Ｄ）を備える。
図１０に例示した半導体装置１４１では、４つの半導体素子３０Ａ〜３０Ｄを備えているが、２つ以上の半導体素子３０を備えていればよい。
この半導体装置１４１では、絶縁基板１０に設けられた電極パターン２０に、複数の半導体素子３０（３０Ａ〜３０Ｄ）が接続されている。図１０に例示した半導体装置１４１では、縦横２つずつ半導体素子３０が配置されている。このような配置において、縦横に隣接する半導体素子３０の間隔をＬ、基板の厚さをＤとした場合、Ｌ＞２Ｄを満たしている。ここで、基板の厚さＤは、半導体素子３０の実装面（裏面）側の放熱ルートになる基板の厚さである。例えば、半導体素子３０の裏面から絶縁基板１０の第２主面１０ｂまでの厚さである。
図１１は、間隔Ｌによる放熱状態を説明する模式的断面図である。
同図（ａ）では、隣接する半導体素子３０が間隔Ｌ１で配置された場合の放熱ルートを例示している。また、同図（ｂ）では、隣接する半導体素子３０が間隔Ｌ１よりも広い間隔Ｌ２で配置された場合の放熱ルートを例示している。
基板上に実装された半導体素子３０は、動作時に発熱体として熱を放出する。半導体素子３０における絶縁基板１０側への放熱ルートは、半導体素子３０の実装面（裏面）から、斜め４５°の方向へ拡がると考えられる。
ここで、図１１（ａ）に表したように、隣接する半導体素子３０が間隔Ｌ１で配置されていると、半導体素子３０の裏面から基板の裏面までの間において、互いに拡がる放熱ルートに重なりが生じる。一方、図１１（ｂ）に表したように、隣接する半導体素子３０が間隔Ｌ２で配置されていると、互いの放熱ルートに重なりは発生しない。
つまり、Ｌ＞２Ｄを満たすと、互いの放熱ルートに重なりが発生しないことになる。
半導体装置１４１では、隣接する半導体素子３０の間隔Ｌについて、Ｌ＞２Ｄを満たすように、複数の半導体素子３０（３０Ａ〜３０Ｄ）が配置されている。これにより、隣接する半導体素子３０の間で、互いの発熱による熱集中の発生を抑制し、半導体素子３０の接続信頼性の低下を防止する。
（第５の実施の形態）
図１２は、第５の実施の形態に係る半導体ユニットを説明する模式的断面図である。
図１２に表したように、半導体ユニット２００は、先に説明した半導体装置１１０、１１１、１２０、１２１及び１３０のいずれかをパッケージ６０内に含む。図８に例示した半導体ユニット２００では、第１の実施の形態に係る半導体装置１１０をパッケージ６０内に収容した例を示している。
パッケージ６０は、枠部６１と、封止材６２と、蓋部６３と、を備える。枠部６１は、樹脂製であり、ベース板１５の周縁を囲むよう配置される。封止材６２は、例えばシリコーン樹脂である。封止材６２は、枠部６１の内側に注入されている。これにより、枠部６１内において、半導体装置１１０の電極端子４０の他端４０ｂ側以外が、封止材６２で埋め込まれる。蓋部６３は、枠部６１の開口端に設けられる。蓋部６３には、封止材６２から突出した電極端子４０を貫通させる孔６３ｈが設けられている。蓋部６３を枠部６２に取り付けることで、この孔６３ｈから電極端子４０の他端４０ｂが蓋部６３から外側に延出する。
このような半導体ユニット２００を単独、または複数組み合わせることで、所望の装置が構成される。本実施の形態に係る半導体ユニット２００では、パッケージ６０内に、半導体装置１１０、１１１、１２０、１２１及び１３０のいずれかを収容しているため、半導体素子３０から発生した熱が、電極端子４０を接続するはんだＨ２に伝達されることを抑制できる。これにより、半導体ユニット２００において、はんだＨ２による電極端子４０と第２電極パターン２２との接続信頼性の低下を防止する。
（第６の実施の形態）
次に、第６の実施の形態に係る電力用半導体装置について説明する。本実施の形態に係る電力用半導体装置では、上記説明した半導体装置１１０、１１１、１２０、１２１、１３０、１４０及び１４１の半導体素子３０として、電力用半導体素子が用いられている。また、電力用半導体装置としては、上記説明した半導体ユニット２００が用いられていてもよい。
図１３は、電力用半導体装置の一例を説明する回路図である。
図１３では、電力用半導体装置３００としてインバータ装置の回路を例示している。インバータ装置では、直流電源４００から供給される直流電圧を、例えばＵ相、Ｖ相、Ｗ相の３相交流に変換して出力する。負荷対象としては、例えばモータ５００が用いられる。
インバータ装置は、インバータ回路３１０と、制御部３２０と、を備える。インバータ回路３１０としては、上記説明した半導体装置１１０、１１１、１２０、１２１、１３０、１４０及び１４１や、半導体ユニット２００が用いられる。図１３に例示したインバータ装置では、３相の各相に対応して３つの相発生回路３１０Ｕ、３１０Ｖ及び３１０Ｗが設けられている。
各相発生回路３１０Ｕ、３１０Ｖ及び３１０Ｗには、４つの半導体素子３０Ｔ及び３０Ｒがそれぞれ設けられている。半導体素子３０Ｔは、ＩＧＢＴ等のトランジスタである。半導体素子３０Ｒは、ＦＲＤ等のダイオードである。半導体素子３０Ｔ及び３０Ｒの一方の組みは、１相の上アームとして用いられる。また、半導体素子３０Ｔ及び３０Ｒの他方の組みは、１相の下アームとして用いられる。各半導体素子３０Ｔのゲートには、制御部３２０から制御信号が送られる。各半導体素子３０Ｔの開閉は、この制御信号によって制御される。これにより、各相発生回路３１０Ｕ、３１０Ｖ及び３１０Ｗから各相に対応した交流電圧が出力される。
本実施の形態に係る電力用半導体装置３００では、半導体素子３０Ｔ及び３０Ｒの発熱による熱集中の発生を抑制できる。したがって、半導体素子３０Ｔ及び３０Ｒや周辺に配置される電極端子４０等の部材の接続信頼性の低下を防止した電力用半導体装置３００が提供される。
本実施の形態に係る電力用半導体装置３００は、インバータ装置のほか、コンバータ装置、電力用トランジスタ装置、電力用ダイオード装置など、各種の回路構成に適用可能である。
以上、本発明の実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
１０…絶縁基板、１１…第１絶縁基板、１２…第２絶縁基板、１５…ベース板、２０…電極パターン、２１…第１電極パターン、２２…第２電極パターン、３０…半導体素子、３０Ａ〜３０Ｄ、３０Ｒ、３０Ｔ…半導体素子、４０…電極端子、５０〜５２…接続用配線、６０…パッケージ、１１０〜１１１，１２０〜１２１，１３０，１４０〜１４１，１９０〜１９１…半導体装置、２００…半導体ユニット、３００…電力用半導体装置、

Claims (5)

  1. 絶縁基板と、
    前記絶縁基板上において、互いにあいだを開けて設けられた第１電極パターン及び第２電極パターンと、
    前記第１電極パターンの第１領域に接続された複数の第１半導体素子と、
    前記第１電極パターンの第２領域に接続された第１電極端子と、
    前記第２電極パターンの第３領域に接続された複数の第２半導体素子と、
    前記第２電極パターンの第４領域に接続された第２電極端子と、
    前記第１領域及び前記第２領域と電気的に接続し、前記第１電極パターンの熱抵抗よりも大きい熱抵抗を有する第１接続用配線と、
    前記第３領域及び前記第４領域とを電気的に接続し、前記第２電極パターンの熱抵抗よりも大きい熱抵抗を有する第２接続用配線と、
    前記第１領域と前記第１半導体素子とを接続する第１接続部材と、
    前記第２領域と前記第１電極端子とを接続し、前記第１接続部材の融点よりも低い融点を有する第２接続部材と、
    を備え、
    前記第１領域から前記第２領域へ向かう方向と直交する第１方向において、
    前記複数の第１半導体素子のいずれかの素子と前記複数の第２半導体素子のいずれかの素子は並び、
    前記複数の第１半導体素子の前記いずれかの前記素子と前記複数の第２半導体素子の前記いずれかの前記素子とは動作期間が異なっていることを特徴とする半導体装置。
  2. 前記絶縁基板は、前記第１電極パターンが設けられた第１絶縁基板と、前記第２電極パターンが設けられ、前記第１絶縁基板とあいだを開けて設けられた第２絶縁基板と、を有することを特徴とする請求項１記載の半導体装置。
  3. 前記第１または第２接続用配線における前記第１方向に沿った断面の面積は、前記第１電極パターンの前記第１領域における前記第１方向に沿った断面の面積よりも小さいことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１または第２接続用配線の材質は、前記第１電極パターンの材質とは異なることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１または第２接続用配線の材質は、前記第１電極パターンの材質と同じであることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
JP2010117219A 2010-05-21 2010-05-21 半導体装置 Expired - Fee Related JP5467933B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010117219A JP5467933B2 (ja) 2010-05-21 2010-05-21 半導体装置
US13/052,025 US9041052B2 (en) 2010-05-21 2011-03-18 Semiconductor device, semiconductor unit, and power semiconductor device
CN201110105633.5A CN102254895B (zh) 2010-05-21 2011-03-18 半导体装置,半导体单元和电力用半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010117219A JP5467933B2 (ja) 2010-05-21 2010-05-21 半導体装置

Publications (2)

Publication Number Publication Date
JP2011243916A JP2011243916A (ja) 2011-12-01
JP5467933B2 true JP5467933B2 (ja) 2014-04-09

Family

ID=44971788

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010117219A Expired - Fee Related JP5467933B2 (ja) 2010-05-21 2010-05-21 半導体装置

Country Status (3)

Country Link
US (1) US9041052B2 (ja)
JP (1) JP5467933B2 (ja)
CN (1) CN102254895B (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5626087B2 (ja) * 2011-04-13 2014-11-19 三菱電機株式会社 半導体装置
JP2014017318A (ja) 2012-07-06 2014-01-30 Toyota Industries Corp 半導体装置
CN103681560B (zh) * 2012-09-25 2016-12-21 西安永电电气有限责任公司 一种挖槽型igbt模块底板及igbt模块
JP2014107290A (ja) * 2012-11-22 2014-06-09 Daikin Ind Ltd 冷却器付きパワーモジュール及びその製造方法
DE102013200526B4 (de) * 2013-01-16 2019-11-21 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul und Verfahren zur Herstellung eines Leistungshalbleitermoduls
CN106601719B (zh) * 2014-11-05 2019-07-30 成都赛力康电气有限公司 一种快恢复二极管模块
US10615155B2 (en) * 2015-03-23 2020-04-07 Gd Midea Airconditioning Equipment Co., Ltd. Intelligent power module and manufacturing method thereof
DE112018000701T5 (de) * 2017-02-06 2019-10-17 Mitsubishi Electric Corporation Leistungshalbleitermodul und leistungswandlervorrichtung
JP7159618B2 (ja) * 2018-05-25 2022-10-25 富士電機株式会社 半導体モジュールおよび電力変換装置
CN110972394B (zh) * 2019-12-31 2021-03-23 中科可控信息产业有限公司 电路板结构及电子设备

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2896454B2 (ja) * 1992-11-25 1999-05-31 株式会社日立製作所 インバータ装置
JP3215254B2 (ja) * 1994-03-09 2001-10-02 株式会社東芝 大電力用半導体装置
JPH0855956A (ja) * 1994-08-10 1996-02-27 Fuji Electric Co Ltd 駆動回路装置モジュール
JPH1126666A (ja) 1997-07-03 1999-01-29 Fuji Electric Co Ltd 半導体装置
JPH11274398A (ja) * 1998-03-20 1999-10-08 Mitsubishi Electric Corp パワーモジュール
SG75958A1 (en) * 1998-06-01 2000-10-24 Hitachi Ulsi Sys Co Ltd Semiconductor device and a method of producing semiconductor device
JP4220094B2 (ja) * 1999-04-05 2009-02-04 三菱電機株式会社 パワー半導体モジュール
EP1104025B1 (en) 1999-05-11 2007-12-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP3809346B2 (ja) * 2001-06-15 2006-08-16 トヨタ自動車株式会社 スイッチング回路
JP4526125B2 (ja) * 2005-09-08 2010-08-18 日本インター株式会社 大電力用半導体装置
CN101136396B (zh) * 2006-08-30 2011-08-10 株式会社电装 包括两片带有多个半导体芯片和电子元件的衬底的功率电子封装件
JP5098301B2 (ja) * 2006-11-10 2012-12-12 三菱電機株式会社 電力用半導体装置
JP2008270455A (ja) * 2007-04-19 2008-11-06 Hitachi Ltd パワー半導体モジュール
WO2009069308A1 (ja) 2007-11-30 2009-06-04 Panasonic Corporation 放熱構造体基板とこれを用いたモジュール及び放熱構造体基板の製造方法
JP4557015B2 (ja) * 2008-02-15 2010-10-06 株式会社デンソー パワースイッチング回路
JP5182274B2 (ja) * 2009-11-17 2013-04-17 三菱電機株式会社 パワー半導体装置

Also Published As

Publication number Publication date
CN102254895A (zh) 2011-11-23
US9041052B2 (en) 2015-05-26
JP2011243916A (ja) 2011-12-01
CN102254895B (zh) 2015-08-12
US20110284924A1 (en) 2011-11-24

Similar Documents

Publication Publication Date Title
JP5467933B2 (ja) 半導体装置
JP5259016B2 (ja) パワー半導体モジュール
JP5434986B2 (ja) 半導体モジュールおよびそれを備えた半導体装置
JP6520437B2 (ja) 半導体装置
US10134718B2 (en) Power semiconductor module
JP2007234690A (ja) パワー半導体モジュール
JP5550225B2 (ja) 回路装置
JP6337394B2 (ja) 半導体装置
JP2009284604A (ja) 電力変換装置
US11923266B2 (en) Semiconductor module circuit structure
JP6745991B2 (ja) 半導体パワーモジュール
JP2012175070A (ja) 半導体パッケージ
CN116325135A (zh) 半导体封装、半导体装置以及电力变换装置
JPWO2015005181A1 (ja) 電力変換部品
JP6354674B2 (ja) 半導体装置
JP6123722B2 (ja) 半導体装置
JP6044703B2 (ja) 電力変換装置
US9445497B2 (en) Semiconductor device
CN114144965A (zh) 电路装置
JP6156131B2 (ja) 半導体装置
JP2015053410A (ja) 半導体モジュール
JP5429413B2 (ja) 半導体装置
WO2013105456A1 (ja) 回路基板および電子デバイス
JP5177174B2 (ja) 半導体装置
JP4246040B2 (ja) 半導体装置の実装体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120815

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130522

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130619

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130808

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131017

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131212

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140128

LAPS Cancellation because of no payment of annual fees