JP6520437B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6520437B2
JP6520437B2 JP2015119233A JP2015119233A JP6520437B2 JP 6520437 B2 JP6520437 B2 JP 6520437B2 JP 2015119233 A JP2015119233 A JP 2015119233A JP 2015119233 A JP2015119233 A JP 2015119233A JP 6520437 B2 JP6520437 B2 JP 6520437B2
Authority
JP
Japan
Prior art keywords
lead frame
terminal
electrode
main surface
disposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015119233A
Other languages
English (en)
Other versions
JP2017005165A (ja
Inventor
荘太 渡邉
荘太 渡邉
降旗　博明
博明 降旗
今井　誠
誠 今井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2015119233A priority Critical patent/JP6520437B2/ja
Priority to CN201610404477.5A priority patent/CN106252320B/zh
Priority to US15/177,827 priority patent/US9754863B2/en
Publication of JP2017005165A publication Critical patent/JP2017005165A/ja
Application granted granted Critical
Publication of JP6520437B2 publication Critical patent/JP6520437B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H10W70/442—Shapes or dispositions of multiple leadframes in a single chip
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/411—Chip-supporting parts, e.g. die pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/461—Leadframes specially adapted for cooling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/481—Leadframes for devices being provided for in groups H10D8/00 - H10D48/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/811—Multiple chips on leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/221—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
    • H10D84/645—Combinations of only lateral BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H10W72/352—Materials of die-attach connectors comprising metals or metalloids, e.g. solders
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/547—Dispositions of multiple bond wires
    • H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/59—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/926—Multiple bond pads having different sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/944—Dispositions of multiple bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/753—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between laterally-adjacent chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、電力回路に組み込まれる半導体装置に関する。
電力回路に組み込まれる図１５に示すＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ／Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｎｔｒｏｌｌｅｒ）回路やチョッパ回路に使用されるダイオードとＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）、またはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）は、それぞれ個別のパッケージで基板に実装されている。
ダイオードとＭＯＳＦＥＴまたはＩＧＢＴがディスクリートパッケージの場合は、冷却フィンがそれぞれのパッケージの裏面側に取り付けられ放熱を行っている。また、ダイオードとＭＯＳＦＥＴまたはＩＧＢＴが表面実装品（ＳＭＤ：Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）の場合は、それぞれの裏面が基板に取り付けられ放熱を行っている。
図１６のようにダイオード素子３０１とＭＯＳＦＥＴ素子４０１がディスクリートパッケージの場合は、それぞれのパッケージを実装するスペースが必要であり、さらに冷却フィンを取り付ける必要がある。また、ダイオード素子３０１のアノード端子３０３とＭＯＳＦＥＴ素子４０１のドレイン端子４０３（ＩＧＢＴ素子の場合はコレクタ端子）間を基板に形成した配線パターン５００で接続するため、配線パターン５００によるインダクタンス（以下、配線インダクタンス）が発生し、スイッチング動作時に配線インダクタンスによってスパイク電圧が生じてしまう。そのため、スパイク電圧以上の定格電圧を持つダイオードとＭＯＳＦＥＴ、またはＩＧＢＴを選定必要がある。
実装スペースを小さくする方法として、ダイオードとＭＯＳＦＥＴ、またはＩＧＢＴを同一のパッケージに搭載した半導体装置がある。（例えば、特許文献１）
特開２００７−２９４６６９
しかしながら、ダイオードとＭＯＳＦＥＴ、またはＩＧＢＴを同一のパッケージに搭載しただけでは放熱が不十分で、半導体装置が熱によって破壊する可能性があった。
本発明は、ダイオードとＭＯＳＦＥＴ、またはＩＧＢＴを同一のパッケージに搭載しても放熱性を向上させた半導体装置を提供する。
本発明の実施の形態では、第１リードフレームと、第２リードフレームと、を有する半導体装置において、前記第１リードフレームには第１端子と、前記第２リードフレームには第２端子と、を備え、前記第１リードフレームの主面上には第１半導体チップと、前記第２リードフレームの主面上には第２半導体チップと、を備え、前記第１半導体チップの表面に配置された第１電極はボンディングワイヤによって前記第２リードフレームの前記主面上に電気的に接続され、前記第２半導体チップの表面には第２電極と第３電極を有し、前記第２電極はボンディングワイヤによって第３端子、および第４端子に電気的に接続され、前記第３電極はボンディングワイヤによって第５端子に電気的に接続され、前記第１リードフレームの他方の主面と前記第２リードフレームの他方の主面は封止樹脂から露出するように配置されていることを特徴とする半導体装置である。
さらに、前記第１電極はボンディングワイヤによって第３リードフレームの主面に接続され、前記第３リードフレームの前記主面はボンディングワイヤによって前記第１リードフレームの前記主面に接続し、 前記第３リードフレームの他方の主面は前記封止樹脂から露出してもよい。
また、本発明の実施の形態では、第４リードフレームと、第５リードフレームと、を有する半導体装置において、前記第４リードフレームには第６端子と、前記第５リードフレームには第７端子と、を備え、前記第４リードフレームの主面上には第３半導体チップと、前記第５リードフレームの主面上には第４半導体チップ、および第５半導体チップと、を備え、前記第３半導体チップの表面に配置された第４電極はボンディングワイヤによって前記第５リードフレームの前記主面上に電気的に接続され、前記第４半導体チップの表面には第５電極と第６電極と、前記第５半導体チップの表面には第７電極と、を有し、前記第５電極はボンディングワイヤによって第８端子、および第９端子に電気的に接続され、前記第６電極はボンディングワイヤによって第１０端子に電気的に接続され、前記第７電極はボンディングワイヤによって前記第５電極に電気的に接続され、前記第４リードフレームの他方の主面と前記第５リードフレームの他方の主面は封止樹脂から露出するように配置されていることを特徴とする半導体装置としてもよい。
さらに、前記第４電極はボンディングワイヤによって第６リードフレームの主面に接続され、前記第６リードフレームの前記主面はボンディングワイヤによって前記第５リードフレームの前記主面に接続し、前記第６リードフレームの他方の主面は前記封止樹脂から露出してもよい。
本発明は、ダイオードとＭＯＳＦＥＴ、またはＩＧＢＴを同一のパッケージに搭載しても放熱性を向上させた半導体装置を提供する。
本発明の実施の形態１を示す図である。 本発明の実施の形態２を示す図である。 本発明の実施の形態３を示す図である。 本発明の実施の形態４を示す図である。 本発明の実施の形態５を示す図である。 本発明の実施の形態６を示す図である。 本発明の実施の形態７を示す図である。 本発明の実施の形態８を示す図である。 本発明の実施の形態９を示す図である。 本発明の実施の形態１０を示す図である。 本発明の実施の形態１１を示す図である。 本発明の実施の形態１２を示す図である。 本発明の実施の形態１３を示す図である。 本発明の実施の形態１４を示す図である。 ＰＦＣ回路の一例を示す図である。 従来技術を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
実施の形態１．
図１に実施の形態１を示す。図１（ａ）には平面図（上面の封止樹脂は不図示）、図１（ｂ）にはＡ−Ａ’断面図、図１（ｃ）には背面図を示す。
第１リードフレーム３の上面には、ダイオードチップ１の裏面に配置されているカソード電極１ｂがはんだ（不図示）を介して接続されている。
第２リードフレーム４の上面には、ＭＯＳＦＥＴチップ２の裏面に配置されているドレイン電極２ｃがはんだ（不図示）を介して接続されている。
第１リードフレーム３にはカソード端子１１が配置され、第２リードフレーム４にはドレイン端子１３が配置されている。
ダイオードチップ１の表面に配置されているアノード電極１ａは、ボンディングワイヤ６によって第２リードフレーム４に接続され、ＭＯＳＦＥＴチップ２のドレイン電極２ｃに電気的に接続している。
ＭＯＳＦＥＴチップ２の表面に配置されているゲート電極２ａは、ゲート端子１５にボンディングワイヤ６によって電気的に接続している。
ＭＯＳＦＥＴチップ２の表面に配置されているソース電極２ｂは、ソース端子１４ａ、１４ｂにボンディングワイヤ６によって電気的に接続している。
ダイオードチップ１、ＭＯＳＦＥＴチップ２が配置されていない第１リードフレーム３、および第２リードフレーム４の裏面は、封止樹脂９から露出するように配置される。
カソード端子１１、ドレイン端子１３、ソース端子１４ａ、ソース端子１４ｂ、およびゲート端子１５は、隣接するように配置されて封止樹脂９から露出している。
ダイオードチップ１とＭＯＳＦＥＴチップ２を同一のパッケージに搭載することにより、ダイオードチップ１のアノード電極１ａとＭＯＳＦＥＴチップ２のドレイン電極２ｃをパッケージ内部で電気的に接続することができる。これにより、配線パターンによるインダクタンス（以下、配線インダクタンス）が発生を低減し、スイッチング動作時に配線インダクタンスによるスパイク電圧を抑制することができる。
また、第１リードフレーム３、および第２リードフレーム４の裏面を封止樹脂９から露出するように配置したディスクリートパッケージにすることにより、放熱性を向上することができる。
実施の形態１では、ダイオードチップ１とＭＯＳＦＥＴチップ２を同一のパッケージに搭載する例を示したが、ＭＯＳＦＥＴチップ２をＩＧＢＴチップ７としてもよい。
実施の形態２．
図２に実施の形態２を示す。図２（ａ）には平面図（上面の封止樹脂は不図示）、図２（ｂ）にはＢ−Ｂ’断面図、図２（ｃ）には背面図を示す。
第１リードフレーム３の上面には、ダイオードチップ１の裏面に配置されているカソード電極１ｂがはんだ（不図示）を介して接続されている。
第２リードフレーム４の上面には、ＩＧＢＴチップ７の裏面に配置されているコレクタ電極７ｃとＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）チップ８の裏面に配置されているカソード電極８ｂがはんだ（不図示）を介して接続されて、コレクタ電極７ｃとカソード電極８ｂは電気的に接続されている。
第１リードフレーム３にはカソード端子１１が配置され、第２リードフレーム４にはコレクタ端子１６が配置されている。
ダイオードチップ１の表面に配置されているアノード電極１ａは、ボンディングワイヤ６によって第２リードフレーム４に接続され、ＩＧＢＴチップ７のコレクタ電極７ｃに電気的に接続している。
ＦＷＤチップ８の表面に配置されているアノード電極８ａは、ボンディングワイヤ６によってＩＧＢＴチップ７の表面に配置されているエミッタ電極７ｂに電気的に接続している。
ＩＧＢＴチップ７の表面に配置されているゲート電極７ａは、ゲート端子１５にボンディングワイヤ６によって電気的に接続している。
ＩＧＢＴチップ７の表面に配置されているエミッタ電極７ｂは、エミッタ端子１７ａ、１７ｂにボンディングワイヤ６によって電気的に接続している。
ダイオードチップ１、ＩＧＢＴチップ７が配置されていない第１リードフレーム３、および第２リードフレーム４の裏面は、封止樹脂９から露出するように配置される。
カソード端子１１、コレクタ端子１６、エミッタ端子１７ａ、エミッタ端子１７ｂ、およびゲート端子１５は、隣接するように配置されて封止樹脂９から露出している。
ダイオードチップ１、ＩＧＢＴチップ７、およびＦＷＤチップ８を同一のパッケージに搭載することにより、ダイオードチップ１のアノード電極１ａとＩＧＢＴチップ７のコレクタ電極７ｃをパッケージ内部で電気的に接続することができる。これにより、配線パターンによるインダクタンス（以下、配線インダクタンス）が発生を低減し、スイッチング動作時に配線インダクタンスによるスパイク電圧を抑制することができる。
さらに、ＦＷＤチップ８を同じパッケージに搭載することで基板内の配線パターンをなくすことができ、省スペース化を図ることができる。
また、第１リードフレーム３、および第２リードフレーム４の裏面を封止樹脂９から露出するように配置したディスクリートパッケージにすることにより、放熱性を向上することができる。
実施の形態３．
図３には実施の形態３を示す。図３（ａ）には平面図（上面の封止樹脂は不図示）、図３（ｂ）にはＣ−Ｃ’断面図、図３（ｃ）には背面図を示す。
実施の形態３は、実施の形態１に冷却フィンに固定するためのスルーホール１８を第１リードフレーム２３と第２リードフレーム２４の間に備えている。
スルーホール１８を備えることで冷却フィンを取り付けることができるため、さらに冷却効率を向上させることができる。
実施の形態４．
図４は実施の形態４を示す。図４（ａ）には平面図（上面の封止樹脂は不図示）、図４（ｂ）にはＤ−Ｄ’断面図、図４（ｃ）には背面図を示す。
実施の形態１とは、第３リードフレーム５を備えている点が異なる。
第１リードフレーム２５の上面には、ダイオードチップ１の裏面に配置されているカソード電極１ｂがはんだ（不図示）を介して接続されている。
第２リードフレーム２６の上面には、ＭＯＳＦＥＴチップ２の裏面に配置されているドレイン電極２ｃがはんだ（不図示）を介して接続されている。
第１リードフレーム２５にはカソード端子１１が配置され、第２リードフレーム２６にはドレイン端子１３が配置されている。
ダイオードチップ１の表面に配置されているアノード電極１ａは、ボンディングワイヤ６によって第３リードフレーム５に接続されている。さらに、第３リードフレーム５と第２リードフレーム２６がボンディングワイヤ６によって接続されている。よって、ダイオードチップ１の表面に配置されているアノード電極１ａは、第３リードフレーム５を介してＭＯＳＦＥＴチップ２のドレイン電極２ｃに電気的に接続している。
ＭＯＳＦＥＴチップ２の表面に配置されているゲート電極２ａは、ゲート端子１５にボンディングワイヤ６によって電気的に接続している。
ＭＯＳＦＥＴチップ２の表面に配置されているソース電極２ｂは、ソース端子１４ａ、１４ｂにボンディングワイヤ６によって電気的に接続している。
ダイオードチップ１、ＭＯＳＦＥＴチップ２が配置されていない第１リードフレーム２５、および第２リードフレーム２６の裏面と第３リードフレーム５の裏面は、封止樹脂９から露出するように配置される。
第３リードフレーム５の裏面を露出することで実施の形態１より放熱性を向上させることができる。
実施の形態４では、ダイオードチップ１とＭＯＳＦＥＴチップ２を同一のパッケージに搭載する例を示したが、実施の形態１と同様にＭＯＳＦＥＴチップ２をＩＧＢＴチップ７としてもよい。
実施の形態５．
図５は実施の形態５を示す。図５（ａ）には平面図（上面の封止樹脂は不図示）、図５（ｂ）にはＥ−Ｅ’断面図、図５（ｃ）には背面図を示す。
実施の形態２とは、第３リードフレーム５を備えている点が異なる。
第１リードフレーム２５の上面には、ダイオードチップ１の裏面に配置されているカソード電極１ｂがはんだ（不図示）を介して接続されている。
第２リードフレーム２６の上面には、ＩＧＢＴチップ７の裏面に配置されているコレクタ電極７ｃとＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）チップ８の裏面に配置されているカソード電極８ｂがはんだ（不図示）を介して接続されて、コレクタ電極７ｃとカソード電極８ｂは電気的に接続されている。
第１リードフレーム２５にはカソード端子１１が配置され、第２リードフレーム２６にはコレクタ端子１６が配置されている。
ダイオードチップ１の表面に配置されているアノード電極１ａは、ボンディングワイヤ６によって第３リードフレーム５に接続されている。さらに、第３リードフレーム５と第２リードフレーム２６がボンディングワイヤ６によって接続されている。よって、ダイオードチップ１の表面に配置されているアノード電極１ａは、第３リードフレーム５を介してＩＧＢＴチップ７のコレクタ電極７ｃに電気的に接続している。
ＦＷＤチップ８の表面に配置されているアノード電極８ａは、ボンディングワイヤ６によってＩＧＢＴチップ７の表面に配置されているエミッタ電極７ｂに電気的に接続している。
ＩＧＢＴチップ７の表面に配置されているゲート電極７ａは、ゲート端子１５にボンディングワイヤ６によって電気的に接続している。
ＩＧＢＴチップ７の表面に配置されているエミッタ電極７ｂは、エミッタ端子１７ａ、１７ｂにボンディングワイヤ６によって電気的に接続している。
ダイオードチップ１、ＩＧＢＴチップ７が配置されていない第１リードフレーム２５、および第２リードフレーム２６の裏面と第３リードフレーム５の裏面は、封止樹脂９から露出するように配置される。
第３リードフレーム５の裏面を露出することで実施の形態２より放熱性を向上させることができる。
実施の形態６．
図６に実施の形態６を示す。図６（ａ）には平面図（上面の封止樹脂は不図示）、図６（ｂ）にはＦ−Ｆ’断面図、図６（ｃ）には背面図、図６（ｄ）には基板への接続図を示す。
第１リードフレーム３３の上面には、ダイオードチップ１の裏面に配置されているカソード電極１ｂがはんだ（不図示）を介して接続されている。
第２リードフレーム３４の上面には、ＭＯＳＦＥＴチップ２の裏面に配置されているドレイン電極２ｃがはんだ（不図示）を介して接続されている。
第２リードフレーム３４にはドレイン端子１３が配置されている。
ダイオードチップ１の表面に配置されているアノード電極１ａは、ボンディングワイヤ６によって第２リードフレーム３４に接続され、ＭＯＳＦＥＴチップ２のドレイン電極２ｃに電気的に接続している。
ＭＯＳＦＥＴチップ２の表面に配置されているゲート電極２ａは、ゲート端子１５にボンディングワイヤ６によって電気的に接続している。
ＭＯＳＦＥＴチップ２の表面に配置されているソース電極２ｂは、ソース端子１４ａ、１４ｂにボンディングワイヤ６によって電気的に接続している。
ダイオードチップ１、ＭＯＳＦＥＴチップ２が配置されていない第１リードフレーム３３、および第２リードフレーム３４の裏面は、封止樹脂９から露出するように配置される。
ドレイン端子１３、ソース端子１４ａ、ソース端子１４ｂ、およびゲート端子１５は、隣接するように配置され表面実装品（ＳＭＤ：Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）の形状をしている。
ダイオードチップ１とＭＯＳＦＥＴチップ２を同一のパッケージに搭載することにより、ダイオードチップ１のアノード電極１ａとＭＯＳＦＥＴチップ２のドレイン電極２ｃをパッケージ内部で電気的に接続することができる。これにより、配線パターンによるインダクタンス（以下、配線インダクタンス）が発生を低減し、スイッチング動作時に配線インダクタンスによるスパイク電圧を抑制することができる。
上記のパッケージ（半導体装置）は、基板２０上に配置された配線パターン２１にはんだ（不図示）を介して電気的に接続される。
第１リードフレーム３３の裏面が配線パターン２１に接続されることで、ダイオードチップ１のカソード電極１ｂがＰＦＣ回路等の電力回路を構成する。
これにより、ダイオードチップ１、ＭＯＳＦＥＴチップ２が配置されていない第１リードフレーム３３、および第２リードフレーム３４の裏面が基板に接続され、放熱性を向上することができる。
実施の形態６では、ダイオードチップ１とＭＯＳＦＥＴチップ２を同一のパッケージに搭載する例を示したが、ＭＯＳＦＥＴチップ２をＩＧＢＴチップ７としてもよい。
実施の形態７．
図７に実施の形態７を示す。図７（ａ）には平面図（上面の封止樹脂は不図示）、図７（ｂ）にはＧ−Ｇ’断面図、図７（ｃ）には背面図、図７（ｄ）には基板への接続図を示す。
第１リードフレーム３３の上面には、ダイオードチップ１の裏面に配置されているカソード電極１ｂがはんだ（不図示）を介して接続されている。
第２リードフレーム３４の上面には、ＩＧＢＴチップ７の裏面に配置されているコレクタ電極７ｃとＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）チップ８の裏面に配置されているカソード電極８ｂがはんだ（不図示）を介して接続されて、コレクタ電極７ｃとカソード電極８ｂは電気的に接続されている。
第２リードフレーム３４にはコレクタ端子１６が配置されている。
ダイオードチップ１の表面に配置されているアノード電極１ａは、ボンディングワイヤ６によって第２リードフレーム３４に接続され、ＩＧＢＴチップ７のコレクタ電極７ｃに電気的に接続している。
ＦＷＤチップ８の表面に配置されているアノード電極８ａは、ボンディングワイヤ６によってＩＧＢＴチップ７の表面に配置されているエミッタ電極７ｂに電気的に接続している。
ＩＧＢＴチップ７の表面に配置されているゲート電極７ａは、ゲート端子１５にボンディングワイヤ６によって電気的に接続している。
ＩＧＢＴチップ７の表面に配置されているエミッタ電極７ｂは、エミッタ端子１７ａ、１７ｂにボンディングワイヤ６によって電気的に接続している。
ダイオードチップ１、ＩＧＢＴチップ７が配置されていない第１リードフレーム３３、および第２リードフレーム３４の裏面は、封止樹脂９から露出するように配置される。
コレクタ端子１６、エミッタ端子１７ａ、エミッタ端子１７ｂ、およびゲート端子１５は、隣接するように配置されて表面実装品（ＳＭＤ：Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）の形状をしている。
ダイオードチップ１、ＩＧＢＴチップ７、およびＦＷＤチップ８を同一のパッケージに搭載することにより、ダイオードチップ１のアノード電極１ａとＩＧＢＴチップ７のコレクタ電極７ｃをパッケージ内部で電気的に接続することができる。これにより、配線パターンによるインダクタンス（以下、配線インダクタンス）が発生を低減し、スイッチング動作時に配線インダクタンスによるスパイク電圧を抑制することができる。
さらに、ＦＷＤチップ８を同じパッケージに搭載することで基板内の配線パターンをなくすことができ、省スペース化を図ることができる。
上記のパッケージ（半導体装置）は、基板２０上に配置された配線パターン２１にはんだ（不図示）を介して電気的に接続される。
第１リードフレーム３３の裏面が配線パターン２１に接続されることで、ダイオードチップ１のカソード電極１ｂがＰＦＣ回路等の電力回路を構成する。
これにより、ダイオードチップ１、ＭＯＳＦＥＴチップ２が配置されていない第１リードフレーム３３、および第２リードフレーム３４の裏面が基板２０に接続され、放熱性を向上することができる。
実施の形態８．
図８に実施の形態８を示す。図８（ａ）には平面図（上面の封止樹脂は不図示）、図８（ｂ）にはＨ−Ｈ’断面図、図８（ｃ）には背面図、図８（ｄ）には基板への接続図を示す。
第１リードフレーム３３の上面には、ダイオードチップ１−１の裏面に配置されているカソード電極１ｂ−１がはんだ（不図示）を介して接続されている。
第２リードフレーム３４の上面には、ダイオードチップ１−２の裏面に配置されているカソード電極１ｂ−２がはんだ（不図示）を介して接続されている。
第２リードフレーム３４にはカソード端子１１が配置されている。
ダイオードチップ１−１の表面に配置されているアノード電極１ａ−１は、ボンディングワイヤ６によって第２リードフレーム３４に接続され、ダイオードチップ１−２のカソード電極１ｂ−２と電気的に接続している。
ダイオードチップ１−２の表面に配置されているアノード電極１ａ−２は、アノード端子１２にボンディングワイヤ６によって電気的に接続している。
ダイオードチップ１−１、１−２が配置されていない第１リードフレーム３３、および第２リードフレーム３４の裏面は、封止樹脂９から露出するように配置される。
カソード端子１１、およびアノード端子１２は、隣接するように配置されて表面実装品（ＳＭＤ：Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）の形状をしている。
ダイオードチップ１−１、１−２を同一のパッケージに搭載することにより、ダイオードチップ１−１のアノード電極１ａ−１とダイオードチップ１−２のカソード電極１ｂ−２をパッケージ内部で電気的に接続することができる。
上記のパッケージ（半導体装置）は、基板２０上に配置された配線パターン２１にはんだ（不図示）を介して電気的に接続される。これにより、基板内の配線パターンをなくすことができ、省スペース化を図ることができる。
第１リードフレーム３３の裏面が配線パターン２１に接続されることで、ダイオードチップ１のカソード電極１ｂがＰＦＣ回路等の電力回路を構成する。
これにより、ダイオードチップ１−１、１−２が配置されていない第１リードフレーム３３、および第２リードフレーム３４の裏面が基板に接続され、放熱性を向上することができる。
実施の形態９．
図９に実施の形態９を示す。図９（ａ）には平面図（上面の封止樹脂は不図示）、図９（ｂ）にはＩ−Ｉ’断面図、図９（ｃ）には背面図、図９（ｄ）には基板への接続図を示
す。
実施の形態６とは、第３リードフレーム４５を備えている点が異なる。
第１リードフレーム４３の上面には、ダイオードチップ１の裏面に配置されているカソード電極１ｂがはんだ（不図示）を介して接続されている。
第２リードフレーム４４の上面には、ＭＯＳＦＥＴチップ２の裏面に配置されているドレイン電極２ｃがはんだ（不図示）を介して接続されている。
第２リードフレーム４４にはドレイン端子１３が配置されている。
ダイオードチップ１の表面に配置されているアノード電極１ａは、ボンディングワイヤ６によって第３リードフレーム４５に接続されている。さらに、第３リードフレーム４５と第２リードフレーム４４がボンディングワイヤ６によって接続されている。よって、ダイオードチップ１の表面に配置されているアノード電極１ａは、第３リードフレーム４５を介してＭＯＳＦＥＴチップ２のドレイン電極２ｃに電気的に接続している。
ＭＯＳＦＥＴチップ２の表面に配置されているゲート電極２ａは、ゲート端子１５にボンディングワイヤ６によって電気的に接続している。
ＭＯＳＦＥＴチップ２の表面に配置されているソース電極２ｂは、ソース端子１４ａ、１４ｂにボンディングワイヤ６によって電気的に接続している。
ダイオードチップ１、ＭＯＳＦＥＴチップ２が配置されていない第１リードフレーム４３、第２リードフレーム４４の裏面、および第３リードフレーム４５の裏面は、封止樹脂９から露出するように配置される。
ドレイン端子１３、ソース端子１４ａ、ソース端子１４ｂ、およびゲート端子１５は、隣接するように配置されて表面実装品（ＳＭＤ：Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）の形状をしている。
第３リードフレーム４５の裏面を露出することで実施の形態６より放熱性を向上させることができる。
実施の形態９では、ダイオードチップ１とＭＯＳＦＥＴチップ２を同一のパッケージに搭載する例を示したが、ＭＯＳＦＥＴチップ２をＩＧＢＴチップ７としてもよい。
実施の形態１０．
図１０に実施の形態１０を示す。図１０（ａ）には平面図（上面の封止樹脂は不図示）、図１０（ｂ）にはＪ−Ｊ’断面図、図１０（ｃ）には背面図、図１０（ｄ）には基板への接続図を示す。
実施の形態７とは、第３リードフレーム４５を備えている点が異なる。
第１リードフレーム４３の上面には、ダイオードチップ１の裏面に配置されているカソード電極１ｂがはんだ（不図示）を介して接続されている。
第２リードフレーム４４の上面には、ＩＧＢＴチップ７の裏面に配置されているコレクタ電極７ｃとＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）チップ８の裏面に配置されているカソード電極８ｂがはんだ（不図示）を介して接続されて、コレクタ電極７ｃとカソード電極８ｂは電気的に接続されている。
第２リードフレーム４４にはコレクタ端子１６が配置されている。
ダイオードチップ１の表面に配置されているアノード電極１ａは、ボンディングワイヤ６によって第３リードフレーム４５に接続されている。さらに、第３リードフレーム４５と第２リードフレーム４４がボンディングワイヤ６によって接続されている。よって、ダイオードチップ１の表面に配置されているアノード電極１ａは、第３リードフレーム４５を介してＩＧＢＴチップ７のコレクタ電極７ｃに電気的に接続している。
ＦＷＤチップ８の表面に配置されているアノード電極８ａは、ボンディングワイヤ６によってＩＧＢＴチップ７の表面に配置されているエミッタ電極７ｂに電気的に接続している。
ＩＧＢＴチップ７の表面に配置されているゲート電極７ａは、ゲート端子１５にボンディングワイヤ６によって電気的に接続している。
ＩＧＢＴチップ７の表面に配置されているエミッタ電極７ｂは、エミッタ端子１７ａ、１７ｂにボンディングワイヤ６によって電気的に接続している。
ダイオードチップ１、ＩＧＢＴチップ７が配置されていない第１リードフレーム４３、第２リードフレーム４４の裏面、および第３リードフレーム４５の裏面は、封止樹脂９から露出するように配置される。
コレクタ端子１６、エミッタ端子１７ａ、エミッタ端子１７ｂ、およびゲート端子１５は、隣接するように配置されて表面実装品（ＳＭＤ：Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）の形状をしている。
第３リードフレーム４５の裏面を露出することで実施の形態６より放熱性を向上させることができる。
実施の形態１１．
図１１に実施の形態１１を示す。図１１（ａ）には平面図（上面の封止樹脂は不図示）、図１１（ｂ）にはＫ−Ｋ’断面図、図１１（ｃ）には背面図、図１１（ｄ）には基板への接続図を示す。
実施の形態６とは、ドレイン端子１３−１、ソース端子１４ａ−１、ソース端子１４ｂ−１、ゲート端子１５−１の各端子が封止樹脂９から第１リードフレーム５３、および第２リードフレーム５４の裏面と同一平面に露出している点が異なる。
実施の形態１１は、実施の形態６と同様な効果をえることができる。
また、同様に実施の形態７のコレクタ端子１６、エミッタ端子１７ａ、エミッタ端子１７ｂ、ゲート端子１５を封止樹脂９から第１リードフレーム３３、および第２リードフレーム３４の裏面と同一平面に露出してもよい。
実施の形態１２．
図１２に実施の形態１２を示す。図１２（ａ）には平面図（上面の封止樹脂は不図示）、図１２（ｂ）にはＬ−Ｌ’断面図、図１２（ｃ）には背面図、図１２（ｄ）には基板への接続図を示す。
実施の形態１０とは、コレクタ端子１６−１、エミッタ端子１７ａ−１、エミッタ端子１７ｂ−１、ゲート端子１５−１の各端子が封止樹脂９から第１リードフレーム５３、および第２リードフレーム５４の裏面と同一平面に露出している点が異なる。
実施の形態１２は、実施の形態１０と同様な効果をえることができる。
また、同様に実施の形態９のドレイン端子１３、ソース端子１４ａ、ソース端子１４ｂ、ゲート端子１５を封止樹脂９から第１リードフレーム４３、および第２リードフレーム４４の裏面と同一平面に露出してもよい。
実施の形態１３．
図１３に実施の形態１３を示す。図１３（ａ）には平面図（上面の封止樹脂は不図示）、図１３（ｂ）にはＭ−Ｍ’断面図、図１３（ｃ）には背面図、図１３（ｄ）には基板への接続図を示す。
第１リードフレーム６３の上面には、ダイオードチップ１−１の裏面に配置されているカソード電極１ｂ−１がはんだ（不図示）を介して接続されている。
第２リードフレーム６４の上面には、ダイオードチップ１−２の裏面に配置されているカソード電極１ｂ−２がはんだ（不図示）を介して接続されている。
第２リードフレーム６４にはカソード端子１１−１が配置されている。
ダイオードチップ１−１の表面に配置されているアノード電極１ａ−１は、ボンディングワイヤ６によって第１リードフレーム６３に接続され、ダイオードチップ１−２のカソード電極１ｂ−２に電気的に接続している。
ダイオードチップ１−２の表面に配置されているアノード１ａ−２は、カソード端子１１−１を間に挟むように配置された２つのアノード端子１２−１にそれぞれボンディングワイヤ６によって電気的に接続している。
ダイオードチップ１−１、１−２が配置されていない第１リードフレーム６３、および第２リードフレーム６４の裏面は、封止樹脂９から露出するように配置される。
カソード端子１１−１、およびアノード端子１２−１は、隣接するように配置されている。
ダイオードチップ１−１、１−２を同一のパッケージに搭載することにより、ダイオードチップ１−１のアノード電極１ａとダイオードチップ１−２のカソード電極１ｂ−２をパッケージ内部で電気的に接続することができる。
上記のパッケージ（半導体装置）は、基板２０上に配置された配線パターン２１にはんだ（不図示）を介して電気的に接続される。これにより、基板内の配線パターンをなくすことができ、省スペース化を図ることができる。
第１リードフレーム６３の裏面が配線パターン２１に接続されることで、ダイオードチップ１のカソード電極１ｂがＰＦＣ回路等の電力回路を構成する。
これにより、ダイオードチップ１−１、１−２が配置されていない第１リードフレーム６３、および第２リードフレーム６４の裏面が基板に接続され、放熱性を向上することができる。
実施の形態１４．
図１４に実施の形態１４を示す。図１４（ａ）には平面図（上面の封止樹脂は不図示）、図１４（ｂ）にはＮ−Ｎ’断面図、図１４（ｃ）には背面図、図１４（ｄ）には基板への接続図を示す。
実施の形態１３とは、カソード端子１１−２とアノード端子１２−２の各端子が封止樹脂９から第１リードフレーム７３、および第２リードフレーム７４の裏面と同一平面に露出している点が異なる。
実施の形態１４は、実施の形態１３と同様な効果をえることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
１、１−１，１−２ ダイオードチップ
１ａ、１ａ-１、１ａ−２ アノード電極
１ｂ、１ｂ-１、１ｂ−２ カソード電極
２ ＭＯＳＦＥＴチップ
２ａ ゲート電極
２ｂ ソース電極
２ｃ ドレイン電極
３、２３、２５、３３、４３、５３、６３、７３ 第１リードフレーム
４、２４、２６、３４、４４、５４、６４、７４ 第２リードフレーム
５、４５、５５ 第３リードフレーム
６ ボンディングワイヤ
７ ＩＧＢＴチップ
７ａ ゲート電極
７ｂ エミッタ電極
７ｃ コレクタ電極
８ ＦＷＤチップ
８ａ アノード電極
８ｂ カソード電極
９ 封止樹脂
１１、１１−１、１１−２ カソード端子
１２、１２−１、１２−２ アノード端子
１３、１３−１ ドレイン端子
１４、１４ａ、１４ｂ、１４ａ−１、１４ｂ−１ ソース端子
１５、１５−１ ゲート端子
１６、１６−１ コレクタ端子
１７、１７ａ、１７ｂ、１７ａ−１、１７ｂ−１ エミッタ端子
１８ スルーホール
２０ 基板
２１ 配線パターン
２０１ ダイオード
２０２ ＭＯＳＦＥＴ
３０１ ダイオード素子
３０２ カソード端子
３０３ アノード端子
４０１ ＭＯＦＥＴ素子
４０２ ゲート端子
４０３ ドレイン端子
４０４ ソース端子
５００ 配線パターン

Claims (11)

  1. 第１リードフレームと、
    第２リードフレームと、
    第３リードフレームと、を有する半導体装置において、
    前記第１リードフレームには第１端子と、
    前記第２リードフレームには第２端子と、を備え、
    前記第１リードフレームの主面上には第１半導体チップと、
    前記第２リードフレームの主面上には第２半導体チップと、を備え、
    前記第１半導体チップの表面に配置された第１電極はボンディングワイヤによって前記第２リードフレームの前記主面上に電気的に接続され、
    前記第２半導体チップの表面には第２電極と第３電極を有し、
    前記第２電極はボンディングワイヤによって第３端子、および第４端子に電気的に接続 され、
    前記第３電極はボンディングワイヤによって第５端子に電気的に接続され、
    前記第１電極はボンディングワイヤによって前記第３リードフレームの主面に接続され、
    前記第３リードフレームの前記主面はボンディングワイヤによって前記第２リードフレームの前記主面に接続し、
    前記第１リードフレームの他方の主面と前記第２リードフレームの他方の主面と前記第３リードフレームの他方の主面は封止樹脂から露出するように配置されていることを特徴とする半導体装置。
  2. 前記第１端子、前記第２端子、前記第３端子、前記第４端子、および前記第５端子は前記封止樹脂から露出するように配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 第４リードフレームと、
    第５リードフレームと、
    第６リードフレームと、を有する半導体装置において、
    前記第４リードフレームには第６端子と、
    前記第５リードフレームには第７端子と、を備え、
    前記第４リードフレームの主面上には第３半導体チップと、
    前記第５リードフレームの主面上には第４半導体チップ、および第５半導体チップと、を備え、
    前記第３半導体チップの表面に配置された第４電極はボンディングワイヤによって前記第５リードフレームの前記主面上に電気的に接続され、
    前記第４半導体チップの表面には第５電極と第６電極と、
    前記第５半導体チップの表面には第７電極と、を有し、
    前記第５電極はボンディングワイヤによって第８端子、および第９端子に電気的に接続され、
    前記第６電極はボンディングワイヤによって第１０端子に電気的に接続され、
    前記第７電極はボンディングワイヤによって前記第５電極に電気的に接続され、
    前記第４電極はボンディングワイヤによって前記第６リードフレームの主面に接続され、
    前記第６リードフレームの前記主面はボンディングワイヤによって前記第５リードフレームの前記主面に接続し、
    前記第４リードフレームの他方の主面と前記第５リードフレームの他方の主面と前記第６リードフレームの他方の主面は封止樹脂から露出するように配置されていることを特徴とする半導体装置。
  4. 前記第６端子、前記第７端子、前記第８端子、前記第９端子、および前記第１０端子は前記封止樹脂から露出するように配置されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記第１リードフレームと前記第２リードフレームとの間にスルーホールを備えること
    を特徴とする請求項１に記載の半導体装置。
  6. 第７リードフレームと、
    第８リードフレームと、
    第９リードフレームと、を有する半導体装置において、
    前記第８リードフレームには第１１端子と、を備え、
    前記第７リードフレームの主面上には第６半導体チップと、
    前記第８リードフレームの主面上には第７半導体チップと、を備え、
    前記第６半導体チップの表面に配置された第８電極はボンディングワイヤによって前記第８リードフレームの前記主面上に電気的に接続され、
    前記第７半導体チップの表面には第９電極と第１０電極を有し、
    前記第９電極はボンディングワイヤによって第１２端子、および第１３端子に電気的に接続され、
    前記第１０電極はボンディングワイヤによって第１４端子に電気的に接続され、
    前記第８電極はボンディングワイヤによって前記第９リードフレームの主面に接続され、
    前記第９リードフレームの前記主面はボンディングワイヤによって前記第８リードフレームの前記主面に接続し、
    前記第７リードフレームの他方の主面と前記第８リードフレームの他方の主面と前記第９リードフレームの他方の主面は封止樹脂から露出するように配置されていることを特徴とする半導体装置。
  7. 前記第１１端子、前記第１２端子、前記第１３端子、および前記第１４端子は前記封止樹脂から露出するように配置されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記第７リードフレームの前記他方の主面は基板上に配置された配線パターンと電気的に接続することを特徴とする請求項６に記載の半導体装置。
  9. 第１０リードフレームと、
    第１１リードフレームと、を有する半導体装置において、
    前記第１１リードフレームには第１５端子と、を備え、
    前記第１０リードフレームの主面上には第８半導体チップと、
    前記第１１リードフレームの主面上には第９半導体チップ、および第１０半導体チップと、を備え、
    前記第８半導体チップの表面に配置された第１１電極はボンディングワイヤによって前記第１１リードフレームの前記主面上に電気的に接続され、
    前記第９半導体チップの表面には第１２電極と第１３電極と、
    前記第１０半導体チップの表面には第１４電極と、を有し、
    前記第１２電極はボンディングワイヤによって第１６端子、および第１７端子に電気的に接続され、
    前記第１３電極はボンディングワイヤによって第１８端子に電気的に接続され、
    前記第１４電極はボンディングワイヤによって前記第１２電極に電気的に接続され、
    前記第１１電極はボンディングワイヤによって第１２リードフレームの主面に接続され、
    前記第１２リードフレームの前記主面はボンディングワイヤによって前記第１１リードフレームの前記主面に接続し、
    前記第１０リードフレームの他方の主面と前記第１１リードフレームの他方の主面と前記第１２リードフレームの他方の主面は封止樹脂から露出するように配置されていることを特徴とする半導体装置。
  10. 前記第１５端子、前記第１６端子、前記第１７端子、および前記第１８端子は前記封止樹脂から露出するように配置されていることを特徴とする請求項９に記載の
    半導体装置。
  11. 前記第１０リードフレームの前記他方の主面は基板上に配置された配線パターンと電気的に接続することを特徴とする請求項９に記載の半導体装置。
JP2015119233A 2015-06-12 2015-06-12 半導体装置 Active JP6520437B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2015119233A JP6520437B2 (ja) 2015-06-12 2015-06-12 半導体装置
CN201610404477.5A CN106252320B (zh) 2015-06-12 2016-06-08 半导体装置
US15/177,827 US9754863B2 (en) 2015-06-12 2016-06-09 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015119233A JP6520437B2 (ja) 2015-06-12 2015-06-12 半導体装置

Publications (2)

Publication Number Publication Date
JP2017005165A JP2017005165A (ja) 2017-01-05
JP6520437B2 true JP6520437B2 (ja) 2019-05-29

Family

ID=57517211

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015119233A Active JP6520437B2 (ja) 2015-06-12 2015-06-12 半導体装置

Country Status (3)

Country Link
US (1) US9754863B2 (ja)
JP (1) JP6520437B2 (ja)
CN (1) CN106252320B (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6729474B2 (ja) * 2017-04-24 2020-07-22 三菱電機株式会社 半導体装置
JP6472931B1 (ja) * 2017-11-10 2019-02-20 新電元工業株式会社 電子モジュール
CN110534509A (zh) * 2018-05-24 2019-12-03 苏州东微半导体有限公司 半导体功率器件
CN112424919B (zh) 2018-07-20 2023-12-22 罗姆股份有限公司 半导体装置及半导体装置的制造方法
CN109300889B (zh) * 2018-10-30 2023-11-24 山东晶导微电子股份有限公司 一种ac-dc芯片与高压续流二极管集成芯片结构及电源模组
JP7225722B2 (ja) * 2018-11-16 2023-02-21 富士電機株式会社 リードフレーム、半導体装置及び半導体装置の製造方法
JP7299751B2 (ja) 2019-05-14 2023-06-28 ローム株式会社 半導体装置
JP1646470S (ja) 2019-05-14 2019-11-25
CN114080673A (zh) 2019-07-12 2022-02-22 罗姆股份有限公司 半导体装置
CN110660786B (zh) * 2019-08-21 2024-02-27 深圳市晶导电子有限公司 Led驱动电源的集成电路及其制造方法及led驱动电源
JPWO2021176996A1 (ja) 2020-03-04 2021-09-10
CN111343756A (zh) * 2020-04-23 2020-06-26 北京模电半导体有限公司 恒流控制器封装器件及驱动装置
EP4156252B1 (en) * 2020-05-19 2026-01-28 Mitsubishi Electric Corporation Semiconductor module and method of manufacturing semiconductor module
WO2022070768A1 (ja) 2020-10-02 2022-04-07 ローム株式会社 半導体装置
CN113644123B (zh) * 2021-06-28 2024-09-06 华为技术有限公司 半导体器件及相关芯片和制备方法
JP7767777B2 (ja) * 2021-08-27 2025-11-12 富士電機株式会社 半導体モジュール
KR102635228B1 (ko) * 2021-12-28 2024-02-13 파워큐브세미 (주) 절연 거리가 확보된 박막형 패키지
CN117476633A (zh) * 2023-10-24 2024-01-30 重庆平伟实业股份有限公司 一种功率芯片、功率芯片制作方法及功率因数校正电路

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308247A (ja) * 2000-04-19 2001-11-02 Nec Kansai Ltd リードフレーム及び表面実装型半導体装置
DE10022268B4 (de) 2000-05-08 2005-03-31 Infineon Technologies Ag Halbleiterbauelement mit zwei Halbleiterkörpern in einem gemeinsamen Gehäuse
US6448643B2 (en) * 2000-05-24 2002-09-10 International Rectifier Corporation Three commonly housed diverse semiconductor dice
TW521416B (en) * 2000-05-24 2003-02-21 Int Rectifier Corp Three commonly housed diverse semiconductor dice
JP2002100723A (ja) * 2000-09-21 2002-04-05 Nec Kansai Ltd 半導体装置
JP2002217416A (ja) * 2001-01-16 2002-08-02 Hitachi Ltd 半導体装置
US8169062B2 (en) * 2002-07-02 2012-05-01 Alpha And Omega Semiconductor Incorporated Integrated circuit package for semiconductior devices with improved electric resistance and inductance
JP2006019700A (ja) * 2004-06-03 2006-01-19 Denso Corp 半導体装置
JP2007294669A (ja) 2006-04-25 2007-11-08 Matsushita Electric Ind Co Ltd 半導体装置
JP2008177179A (ja) 2006-12-19 2008-07-31 Hitachi Ltd 半導体モジュール及び電力回収回路を有するプラズマディスプレイ装置
JP2008294384A (ja) * 2007-04-27 2008-12-04 Renesas Technology Corp 半導体装置
JP4769784B2 (ja) * 2007-11-05 2011-09-07 ルネサスエレクトロニクス株式会社 半導体装置
KR101448850B1 (ko) * 2008-02-04 2014-10-14 페어차일드코리아반도체 주식회사 반도체 패키지 및 그 제조방법들
JP2010177619A (ja) 2009-02-02 2010-08-12 Sanken Electric Co Ltd 半導体モジュール
WO2011039795A1 (ja) * 2009-09-29 2011-04-07 パナソニック株式会社 半導体装置とその製造方法
US8426950B2 (en) * 2010-01-13 2013-04-23 Fairchild Semiconductor Corporation Die package including multiple dies and lead orientation
JP5623622B2 (ja) * 2011-03-09 2014-11-12 パナソニック株式会社 半導体装置
JP2014086536A (ja) 2012-10-23 2014-05-12 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US9006870B2 (en) * 2013-07-31 2015-04-14 Alpha & Omega Semiconductor Inc. Stacked multi-chip packaging structure and manufacturing method thereof

Also Published As

Publication number Publication date
JP2017005165A (ja) 2017-01-05
US20160365303A1 (en) 2016-12-15
CN106252320B (zh) 2020-10-27
US9754863B2 (en) 2017-09-05
CN106252320A (zh) 2016-12-21

Similar Documents

Publication Publication Date Title
JP6520437B2 (ja) 半導体装置
US10522517B2 (en) Half-bridge power semiconductor module and manufacturing method therefor
CN106158839B (zh) 半导体器件
US11515292B2 (en) Semiconductor device
US9515061B2 (en) Semiconductor module and semiconductor device
US20130015495A1 (en) Stacked Half-Bridge Power Module
US9379049B2 (en) Semiconductor apparatus
US9520369B2 (en) Power module and method of packaging the same
US11456244B2 (en) Semiconductor device
US8804340B2 (en) Power semiconductor package with double-sided cooling
JP2007234690A (ja) パワー半導体モジュール
WO2014045842A1 (ja) 半導体装置
US12033984B2 (en) Semiconductor device
US20140167239A1 (en) Power module package
WO2022059251A1 (ja) 半導体装置
JP2016115727A (ja) 半導体装置
JP6922450B2 (ja) 半導体モジュール
US20220068754A1 (en) Intelligent power module packaging structure
JP6331543B2 (ja) ハーフブリッジパワー半導体モジュール及びその製造方法
JP5083294B2 (ja) 電力用半導体装置
CN205564736U (zh) 半导体装置
JP7365405B2 (ja) 半導体装置
WO2013105456A1 (ja) 回路基板および電子デバイス
JP5696676B2 (ja) 電子部品実装方法
JP2017069351A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180314

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190402

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190415

R150 Certificate of patent or registration of utility model

Ref document number: 6520437

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250