KR101448850B1 - 반도체 패키지 및 그 제조방법들 - Google Patents

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Abstract

본 발명은 반도체 패키지와 그 제조방법에 관한 것으로서, 특히 전력 소자를 포함하는 반도체 패키지와 그 제조방법에 관한 것이다.
본 발명의 일 형태에 따른 반도체 패키지는 리드 프레임; 상기 리드 프레임 상의 폴리머층 패턴; 상기 폴리머층 패턴 상의 금속층 패턴; 및 상기 금속층 패턴 상의 반도체 칩;을 포함하여 제공된다. 상기 폴리머층 패턴은 에폭시 수지에 알루미나(Al2O3), 질화알루미늄(AlN) 또는 질화붕소(BN)를 더 첨가하여 형성된 물질로 구성되는 것이 바람직하며, 열도전성 및 전기절연성의 폴리머층 패턴을 포함한다.
본 발명에 따르면 높은 전기적 저항 특성과 낮은 열적 저항 특성을 가지는 절연구조를 채용하는 반도체 패키지를 낮은 비용으로 구현할 수 있다
절연 구조, 폴리머, 리드 프레임, 질화알루미늄, 질화붕소

Description

반도체 패키지 및 그 제조방법들{Semiconductor package and methods for fabricating the same}
본 발명은 반도체 패키지와 그 제조방법에 관한 것으로서, 특히 전력 소자를 포함하는 반도체 패키지와 그 제조방법에 관한 것이다.
일반적으로 반도체 패키지는 하나 혹은 복수개의 반도체 칩을 에폭시 몰드 컴파운드(EMC:Epoxy Mold Compound)와 같은 밀봉 부재로 밀봉하여 내부를 보호한 후, 인쇄회로기판(PCB : Printed Circuit Board)에 실장하여 사용한다.
그러나 최근 들어 전자기기의 고속도화, 대용량화 및 소형화가 진행되면서 자동차, 산업기기 및 가전제품에 적용되는 전력소자 역시 저비용으로 소형화 및 경량화를 달성해야 하는 요구에 직면하고 있다. 이와 동시에 전력용소자는 저발열과 고신뢰를 달성하여야 하기 때문에 하나의 반도체 패키지에 다수개의 반도체칩을 탑재하는 멀티 칩 전력용 모듈 패키지가 일반화되고 있다.
예를 들어, 미쯔비시(Mitsubishi)에 양도된 미국특허 US 5,703,399호는 전력용 반도체 모듈 패키지를 개시한다. 이러한 반도체 패키지는 전력용 회로와 제어회로를 구성하는 복수개의 반도체칩이 리드프레임 위에 탑재하는 구조를 갖는다. 그 리고 리드프레임 하부에 열전도성이 우수한 밀봉 부재를 사용하고 구리를 재질로 하여 만든 히트싱크를 리드 프레임 아래에 약간 이격시킴으로써, 전력용 회로칩에서 발생되는 열을 외부로 효과적으로 방출시킬 수 있다는 이점을 제공한다.
그러나 상기 전력용 반도체 모듈 패키지는 다음과 같은 문제점을 발생시킨다.
첫째로 리드프레임의 배면과 구리로 된 히트싱크 사이에는 절연특성을 유지하기 위하여 여전히 밀봉 부재로 채워지기 때문에 전력용 회로칩에서 발생하는 열을 전력용 반도체 모듈 패키지 외부로 완전히 방출하는데 한계가 있다.
둘째로 한 개의 전력용 반도체 모듈 패키지에 특성이 다른 두 개의 밀봉 부재를 사용하기 때문에 전력용 반도체 모듈 패키지의 제조공정이 복잡하게 된다.
세째로 리드프레임 상에 복수개의 반도체 칩이 탑재되는 경우 도전성의 리드프레임을 통해 복수개의 반도체 칩이 서로 절연을 유지하는 것이 쉽지가 않다. 특히 고전력을 사용하는 전력용 소자인 경우에는 더욱 그러하다.
이러한 문제점을 해결하기 위하여 DBC(Direct Bonding Copper) 기판이나 IMS(Insulated Metal Substrate) 기판과 같은 절연 기판을 사용하여 전력용 반도체 모듈 패키지를 제조하는 방법이 제안되고 있다.
DBC 기판은 절연성의 세라믹층 양 표면 위에 각각 구리층이 부착된 구조를 갖는 기판으로서, 열방출 특성이 상대적으로 뛰어난 것으로 알려져 있다. 그러나 DBC 기판은 설계된 패턴에 따라 부분적으로 구리층을 형성하므로 그 제조단가가 비싸다는 단점을 갖는다.
DBC 기판에 비해 제조단가가 낮은 IMS(Insulated Metal Substrate) 기판은 알루미늄 기판의 상면에 폴리머 절연층을 형성한 후 폴리머 절연층 위에 설계된 패턴 모양에 따라 구리층을 형성한다. 그러나 IMS 기판은 열적 특성과 절연 특성이 좋지 못하다는 단점이 있다.
따라서, DBC 기판이나 IMS 기판과 같은 절연기판을 사용하지 않으면서 낮은 열저항 특성과 높은 전기적 저항 특성을 가지는 절연구조를 채용하는 반도체 패키지 및 그 제조방법을 효과적으로 구현하는 것이 필요하게 되었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 높은 전기적 저항 특성과 낮은 열적 저항 특성을 가지는 절연구조를 채용하는 반도체 패키지를 제공하는 데 있다.
그리고, 본 발명이 이루고자 하는 또 다른 기술적 과제는 높은 전기적 저항 특성과 낮은 열적 저항 특성을 가지는 절연구조를 채용하는 반도체 패키지의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 패키지는 리드 프레임; 상기 리드 프레임 상의 폴리머층 패턴; 상기 폴리머층 패턴 상의 금속층 패턴; 및 상기 금속층 패턴 상의 반도체 칩;을 포함하여 제공된다.
상기 폴리머층 패턴은 에폭시 수지에 알루미나(Al2O3), 질화알루미늄(AlN) 또는 질화붕소(BN)를 더 첨가하여 형성된 물질로 구성되는 것이 바람직하며, 열도전성 및 전기절연성의 폴리머층 패턴을 포함한다. 한편, 상기 금속층 패턴은 구리를 포함하여 구성되는 것이 바람직하다.
상기 반도체 칩은 모스 전계 효과 트랜지스터(MOSFET), 절연 게이트 양극성 트랜지스터(IGBT) 또는 다이오드(diode)를 포함할 수 있다. 그리고, 상기 반도체 칩은 상기 반도체 칩의 상면 및 하면에 전기적으로 연결될 수 있도록 형성된 패드 가 형성된 것이 바람직하다. 나아가, 상기 반도체 칩의 상면은 상기 금속층 패턴의 상면보다 면적이 더 작은 것이 바람직하다.
나아가, 본 발명의 일 형태에 따른 반도체 패키지는 상기 반도체 칩과 상기 리드 프레임 및 상기 금속층 패턴과 상기 리드 프레임을 전기적으로 연결하는 전기적 연결부를 더 포함할 수 있다. 상기 전기적 연결부는 본딩 와이어, 리본 와이어 또는 금속 클립을 포함할 수 있다. 상기 전기적 연결부는 금, 알루미늄 또는 구리를 포함하여 형성되는 것이 바람직하다.
더욱이, 본 발명의 일 형태에 따른 반도체 패키지는 상기 리드 프레임 상에 상기 폴리머층 패턴, 상기 금속층 패턴 및 상기 반도체 칩을 밀봉하여 보호하는 밀봉 부재를 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 패키지의 제조방법은 리드 프레임을 준비하는 단계; 금속층 패턴 상에 제1 반도체 칩이 적층된 제1 구조체를 형성하는 단계; 상기 리드 프레임 상에 폴리머층 패턴을 부착(attach)하는 단계; 상기 폴리머층 패턴 상에 상기 제1 구조체를 부착하는 단계; 상기 리드 프레임과 직접 접촉하도록 상기 리드 프레임 상에 제2 반도체 칩을 부착하는 단계; 및 상기 금속층 패턴의 상면과 상기 리드 프레임, 상기 제1 반도체 칩과 상기 리드 프레임 및 상기 제2 반도체 칩과 상기 리드 프레임을 전기적으로 연결하는 단계;를 포함하여 제공된다.
상기 폴리머층 패턴을 부착하는 단계는 필름(film) 형태인 상기 폴리머층 패턴을 부착하는 단계 또는 액상으로 폴리머를 디스펜싱(dispensing) 하여 상기 폴리 머층 패턴을 부착하는 단계를 포함할 수 있다.
한편, 상기 제1 구조체를 형성하는 단계는 금속층을 준비하는 단계; 상기 금속층의 상면에 복수개의 솔더 페이스트 패턴을 형성하는 단계; 복수개의 상기 솔더 페이스트 패턴의 각각의 상면에 상기 제1 반도체 칩을 각각 배치(placement)하는 단계; 상기 솔더 페이스트 패턴과 상기 제1 반도체 칩이 부착되도록 리플로우(reflow) 공정을 수행하는 단계; 및 복수개의 상기 제1 반도체 칩을 개별화하기 위해 상기 금속층을 절단하는 싱귤레이션(singulation) 공정을 수행하는 단계;를 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 반도체 패키지의 제조방법은 리드 프레임을 준비하는 단계; 폴리머층 패턴 상에 금속층 패턴 및 제1 반도체 칩이 순차적으로 적층된 제2 구조체를 형성하는 단계; 상기 리드 프레임 상에 상기 제2 구조체를 부착(attach)하는 단계; 상기 리드 프레임과 직접 접촉하도록 상기 리드 프레임 상에 제2 반도체 칩을 부착하는 단계; 및 상기 금속층 패턴의 상면과 상기 리드 프레임, 상기 제1 반도체 칩과 상기 리드 프레임 및 상기 제2 반도체 칩과 상기 리드 프레임을 전기적으로 연결하는 단계;를 포함할 수 있다.
한편, 상기 제2 구조체를 형성하는 단계는 금속층을 준비하는 단계; 상기 금속층의 상면에 복수개의 솔더 페이스트 패턴을 형성하는 단계; 복수개의 상기 솔더 페이스트 패턴의 각각의 상면에 상기 제1 반도체 칩을 각각 배치하는 단계; 상기 솔더 페이스트 패턴과 상기 제1 반도체 칩이 부착되도록 리플로우(reflow) 공정을 수행하는 단계; 상기 금속층의 바닥면과 상기 폴리머 층을 맞붙이는 라미네이팅(laminating) 공정을 수행하는 단계; 및 복수개의 상기 제1 반도체 칩을 개별화하기 위해 상기 금속층 및 상기 폴리머 층을 절단하는 싱귤레이션(singulation) 공정을 수행하는 단계;를 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 형태에 따른 반도체 패키지의 제조방법은 리드 프레임을 준비하는 단계; 폴리머층 패턴 상에 금속층 패턴이 적층된 제3 구조체를 형성하는 단계; 상기 리드 프레임 상에 상기 제3 구조체를 부착(attach)하는 단계; 상기 금속층 패턴 상에 솔더 페이스트 패턴을 형성하는 단계; 상기 솔더 페이스트 패턴 상에 제1 반도체 칩을 배치하는 단계; 상기 솔더 페이스트 패턴과 상기 제1 반도체 칩이 부착되도록 리플로우(reflow) 공정을 수행하는 단계; 및 상기 금속층 패턴의 상면과 상기 리드 프레임, 상기 제1 반도체 칩과 상기 리드 프레임 및 상기 제2 반도체 칩과 상기 리드 프레임을 전기적으로 연결하는 단계;를 포함할 수 있다.
한편, 상기 제3 구조체를 형성하는 단계는 폴리머층 패턴을 준비하는 단계; 금속층 패턴을 준비하는 단계; 상기 폴리머층과 상기 금속층을 맞붙이는 라미네이팅 공정을 수행하는 단계; 및 상기 폴리머층 패턴과 상기 금속층 패턴을 형성하도록 상기 폴리머층과 상기 금속층을 절단하는 싱귤레이션 공정을 수행하는 단계;를 포함할 수 있다.
본 발명에 따르면 높은 전기적 저항 특성과 낮은 열적 저항 특성을 가지는 절연구조를 채용하는 반도체 패키지를 낮은 비용으로 구현할 수 있다. 즉, DBC(Direct Bonding Copper) 기판과 같은 높은 비용의 절연 구조를 채용하지 않고 상대적으로 제작이 용이한 폴리머층을 절연구조로 채용함으로써 제조 비용을 절감할 수 있다.
도 1a 및 도 1b는 본 발명에서 개시된 폴리머층을 DBC(Direct Bonding Copper) 기판으로 대체한 경우의 평면도 및 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명에서 제안된 리드 프레임(11) 상에 DBC(Direct Bonding Copper) 기판(15)을 적층한다. 리드 프레임(11)과 DBC 기판(15) 사이에는 솔더 페이스트 층(17)이 개재될 수 있다. DBC 기판(15)은 절연성의 세라믹층(14) 양 표면 상에 각각 상부 구리층 패턴(12) 및 하부 구리층 패턴(14)이 부착된 구조를 갖는 기판으로서, 열방출 특성이 상대적으로 뛰어난 것으로 알려져 있다. 상부 구리층 패턴(12) 상에 반도체 칩(16)이 각각 배치된다. 상부 구리층 패턴(12)과 반도체 칩(16) 사이에는 솔더 페이스트 층(17)이 개재될 수 있다.
그러나 DBC 기판(15)은 설계된 패턴에 따라 부분적으로 구리층을 형성하므로 그 제조단가가 비싸다는 단점을 갖는다.
이에 비해, 폴리머 층은 상대적으로 제조비용이 낮고, 반도체 칩의 배열에 따라 임의의 어레이를 가지도록 형성하는 것이 상대적으로 용이하다.
첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다. 또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것으로 이해될 수 있다. 예를 들어, 도면들에서 소자의 위아래가 뒤집어 진다면, 다른 요소들의 상부면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.
도 2a는 본 발명의 일 형태에 따른 반도체 패키지를 도해하는 사시도이고, 도 2b는 도 2a에서 2b-2b선을 따라 절단한 단면을 도해하는 단면도이다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 형태에 따른 반도체 패키지는 리드 프레임(110)이 제공된다. 리드 프레임(110)은 베이스 플레이트(base plate, 110a)와 리드(110b)를 포함하여 구성된다. 베이스 플레이트(110a)는 하나 이상의 반도체 칩(250a, 250b)이 탑재(mount)되는 영역을 포함한다. 리드(110b)는 외부로의 전기적 연결 통로를 제공한다. 리드(110b) 중 일부는 베이스 플레이트(110a)와 직접 연결되지만 리드(110b) 중 또 다른 일부는 베이스 플레이트(110a)와 전기적으로 이격되어 배치된다. 도 2a에서 도시된 리드(110b)에서는 3개 중 중앙에 위치하는 리드만이 베이스 플레이트(110a)와 직접 연결되고, 좌우에 위치하는 리드들은 베이스 플레이트(110a)와 전기적으로 이격되어 배치된다.
베이스 플레이트(110a) 상에는 폴리머층 패턴(210a)이 부착(attach)된다. 폴리머층 패턴(210a) 상에는 금속층 패턴(220a)이 형성된다. 금속층 패턴(220a) 상에는 제1 반도체 칩(250a)이 배치된다.
폴리머층 패턴(210a)은 열도전성 및 전기절연성을 가지는 폴리머(thermal conductive polymer)로 구성될 수 있다. 본 발명에서는 에폭시 수지에 질화알루미늄(AlN) 및/또는 질화붕소(BN)를 더 첨가하여 형성된 물질을 포함하여 구성된 폴리머가 열도전성 및 전기절연성이 우수한 것을 확인하였다.
에폭시 수지에 알루미나(Al2O3), 질화알루미늄(AlN) 및/또는 질화붕소(BN)를 더 첨가하여 형성된 물질을 포함하여 구성된 폴리머는 1012 내지 1016 Ω㎝의 전기적 비저항(electric resistivity)을 가지는 것으로 측정되었다. 이러한 전기적 특성은 통상적인 플라스틱이나 세라믹의 절연성을 구현한다.
또한 에폭시 수지에 질화알루미늄(AlN) 및/또는 질화붕소(BN)를 더 첨가하여 형성된 물질을 포함하여 구성된 폴리머는 1 내지 10 W/mK 의 열전도도(thermal conductivity)를 가지는 것으로 측정되었다. 이러한 열적 특성은 통상적인 플라스틱이나 세라믹의 열전도도보다 5 내지 100 배 정도 우수한 열전도성을 구현한다.
금속층 패턴(220a)은 구리를 포함하여 형성되는 것이 바람직하다. 금속층 패턴(220a)과 제1 반도체 칩(250a) 사이에는 솔더 페이스트층 패턴(미도시)이 개재될 수 있다.
제1 반도체 칩(250a)은 전력 제어용 반도체 칩 및/또는 상기 전력 제어용 반 도체 칩을 구동하는 저전력 반도체 칩을 포함할 수 있다. 예를 들어, 제1 반도체 칩(250a)은 실리콘 제어 정류기(silicon-controlled rectifier; SCR), 전력 트랜지스터, 절연 게이트 양극성 트랜지스터(insulated-gate bipolar transistor; IGBT), 모스 전계 효과 트랜지스터(MOSFET), 다이오드(diode), 전력 정류기, 전력 레귤레이터, 인버터, 컨버터, 수동 소자 또는 이들이 조합된 반도체 장치를 포함할 수 있다. 나아가, 제1 반도체 칩(250a)은 제1 반도체 칩(250a)의 상면 및/또는 하면에 전기적으로 연결될 수 있도록 형성된 패드가 형성될 수 있다.
제1 반도체 칩(250a)의 상면은 금속층 패턴(220a)의 상면보다 면적이 더 작은 것이 바람직한데, 제1 반도체 칩(250a)에 의해 노출되는 금속층 패턴(220a)의 상면을 리드 프레임(110)과 전기적으로 연결하기 위함이다. 따라서, 제1 반도체 칩(250a)은 금속층 패턴(220a)의 중앙부에 배치되고 제1 반도체 칩(250a)의 주변을 따라 금속층 패턴(220a)의 상면이 노출되는 것이 바람직하다. 노출되는 금속층 패턴(220a)의 상면은 전기적 연결부가 형성될 정도의 면적을 확보할 수 있는 것이 바람직하다.
본 발명의 일 형태에 따른 반도체 패키지는 베이스 플레이트(110a) 상에 또 다른 제2 반도체 칩(250b)이 부착된다. 제2 반도체 칩(250b)은 폴리머층 패턴(210a) 및 금속층 패턴(220a)이 개재되지 않으면서 베이스 플레이트(110a)와 직접 접촉하도록 부착된다. 절연성의 폴리머층 패턴(210a)이 개재되지 않으므로, 제2 반도체 칩(250b)은 베이스 플레이트(110a)와 전기적으로 직접적으로 연결된다.
제2 반도체 칩(250b)은 전력 제어용 반도체 칩 및/또는 상기 전력 제어용 반 도체 칩을 구동하는 저전력 반도체 칩을 포함할 수 있다. 예를 들어, 제2 반도체 칩(250b)은 실리콘 제어 정류기(silicon-controlled rectifier; SCR), 전력 트랜지스터, 절연 게이트 양극성 트랜지스터(insulated-gate bipolar transistor; IGBT), 모스 전계 효과 트랜지스터(MOSFET), 다이오드(diode), 전력 정류기, 전력 레귤레이터, 인버터, 컨버터, 수동 소자 또는 이들이 조합된 반도체 장치를 포함할 수 있다. 나아가, 제2 반도체 칩(250b)은 제2 반도체 칩(250b)의 상면 및/또는 하면에 전기적으로 연결될 수 있도록 형성된 패드가 형성될 수 있다.
한편, 본 발명의 일 형태에 따른 반도체 패키지는 반도체 칩(250a, 250b)과 리드 프레임(110) 및 금속층 패턴(220a)과 리드 프레임(110)을 전기적으로 연결하는 전기적 연결부를 더 포함할 수 있다. 상기 전기적 연결부는 본딩 와이어, 리본 와이어 또는 금속 클립을 포함할 수 있으며, 금, 알루미늄 또는 구리를 포함하여 형성될 수 있다. 그리고, 리드 프레임(110) 상에 밀봉 부재를 더 포함할 수 있다. 상기 밀봉 부재는 폴리머층 패턴(210a), 금속층 패턴(220a), 반도체 칩(250a, 250b) 및 전기적 연결부를 밀봉하여 보호하는 역할을 담당한다. 상기 밀봉 부재는 예를 들어, 에폭시 몰드 컴파운드(Epoxy Mold Compound, EMC)로 형성될 수 있다.
도 6a 및 도 6b는 각각 본딩 와이어를 포함하는 본 발명의 일 형태에 따른 반도체 패키지를 도해하는 평면도 및 사시도이다.
이하에서 편의상 리드(110b) 중에서 베이스 플레이트(110a)에서 신장되어 직접 연결되는 리드를 제1 리드라고 명명하고, 베이스 플레이트(110a)와 이격되어 배치되는 리드를 제2 리드라고 명명한다. 도 6b를 참조하면, 3개의 리드 중에서 중앙 에 위치하는 리드는 베이스 플레이트(110a)에서 신장되어 직접 연결되므로 제1 리드이고, 상기 제1 리드의 좌우에 인접한 리드는 베이스 플레이트(110a)와 이격되어 배치되므로 제2 리드가 된다.
도 6a 및 도 6b를 참조하면, 제1 반도체 칩(250a)과 베이스 플레이트(110a)는 제1 본딩 와이어(280a)에 의해 전기적으로 연결될 수 있다. 금속층 패턴(220a)과 상기 제2 리드는 제2 본딩 와이어(280b)에 의해 전기적으로 연결될 수 있다. 제2 반도체 칩(250b)과 제2 리드는 제3 본딩 와이어(280c)에 의해 전기적으로 연결될 수 있다.
한편, 제1 반도체 칩(250a)과 금속층 패턴(220a)은 전기적으로 연결되어 있으므로, 제1 반도체 칩(250a)은 제1 본딩 와이어(280a)에 의해 베이스 플레이트(110a)와 전기적으로 연결되고, 제2 본딩 와이어(280b)에 의해 상기 제2 리드와 전기적으로 연결된다.
그리고, 제2 반도체 칩(250b)은 베이스 플레이트(110a)와는 본딩 와이어에 의하지 않고 전기적으로 연결되고, 제3 본딩 와이어(280c)에 의해 상기 제2 리드와 전기적으로 연결된다.
도 7은 금속 클립을 포함하는 본 발명의 다른 형태에 따른 반도체 패키지를 도해하는 평면도이다.
도 7을 참조하면, 제1 반도체 칩(250a)과 베이스 플레이트(110a)는 제1 금속 클립(290a)에 의해 전기적으로 연결될 수 있다. 금속층 패턴(220a)과 상기 제2 리드는 제2 금속 클립(290b)에 의해 전기적으로 연결될 수 있다. 제2 반도체 칩(250b)과 제2 리드는 제3 금속 클립(290c)에 의해 전기적으로 연결될 수 있다.
한편, 제1 반도체 칩(250a)과 금속층 패턴(220a)은 전기적으로 연결되어 있으므로, 제1 반도체 칩(250a)은 제1 금속 클립(290a)에 의해 베이스 플레이트(110a)와 전기적으로 연결되고, 제2 금속 클립(290b)에 의해 상기 제2 리드와 전기적으로 연결된다.
그리고, 제2 반도체 칩(250b)은 베이스 플레이트(110a)와는 금속 클립에 의하지 않고 전기적으로 연결되고, 제3 금속 크립(290c)에 의해 상기 제2 리드와 전기적으로 연결된다.
앞에서 전기적 연결부로서 설명한 본딩 와이어나 금속 클립은 본 발명의 특정 실시예들에 대한 설명을 목적으로 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 의하여 제한되는 것은 아니다. 예를 들어 상기 전기적 연결부는 리본 와이어로 구성될 수 있다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 패키지의 제조방법의 일실시예를 도해하는 사시도들이다.
도 3a를 참조하면, 금속층(220)을 준비한다. 금속층(220)은 구리를 포함하여 형성될 수 있다. 금속층(220)의 일부는 후속의 공정에서 제조되는 금속층 패턴(220a)을 형성하게 된다.
도 3b를 참조하면, 금속층(220)의 상면에 복수개의 솔더 페이스트 패턴(230a)을 형성한다. 솔더 페이스트 패턴(230a)은 후속의 공정에서 반도체 칩이 어레이(array)를 형성하도록 배열된다.
도 3c를 참조하면, 복수개의 솔더 페이스트 패턴(230a)의 각각의 상면에 제1 반도체 칩(250a)을 각각 배치(placement)한다. 계속하여, 솔더 페이스트 패턴(230a)과 제1 반도체 칩(250a)이 부착(attach)되도록 리플로우(reflow) 공정을 수행한다.
도 3d를 참조하면, 복수개의 제1 반도체 칩(250a)을 개별화하기 위하여 금속층(220)을 절단하는 싱귤레이션(singulation) 공정을 수행한다. 싱귤레이션(singulation) 공정은 절단 도구(700)를 사용하여 제1 반도체 칩(250a) 주변의 금속층(220)을 가로 및 세로 방향으로 절단하는 공정을 포함한다. 상기 절단 도구(700)는 레이저를 사용하는 절단 도구를 포함할 수 있다.
도 3e를 참조하면, 상기 싱귤레이션(singulation) 공정을 수행하여 금속층 패턴(220a) 상에 제1 반도체 칩(250a)이 적층된 제1 구조체(300)를 완성하게 된다. 금속층 패턴(220a)과 제1 반도체 칩(250a) 사이에는 솔더 페이스트 패턴(230a)이 개재될 수 있다.
도 3f를 참조하면, 리드 프레임(110)을 준비한다. 리드 프레임(110)은 베이스 플레이트(base plate, 110a)와 리드(lead, 110b)를 포함하여 구성된다. 베이스 플레이트(110a)는 하나 이상의 반도체 칩(250a, 250b)이 탑재(mount)될 영역을 포함한다. 리드(110b)는 외부로의 전기적 연결 통로를 제공한다. 이하에서 편의상 리드(110b) 중에서 베이스 플레이트(110a)에서 신장되어 직접 연결되는 리드를 제1 리드, 베이스 플레이트(110a)와 이격되어 배치되는 리드를 제2 리드라고 구분한다. 도 3f를 참조하면, 3개의 리드(110b) 중에서 중앙에 위치하는 리드는 베이스 플레 이트(110a)에서 신장되어 직접 연결되므로 제1 리드이고, 상기 제1 리드의 좌우에 인접한 리드는 베이스 플레이트(110a)와 이격되어 배치되므로 제2 리드이다.
베이스 플레이트(110a) 상의 일부 영역에 폴리머층 패턴(210a)을 부착한다. 폴리머층 패턴(210a)은 베이스 플레이트(110a) 상에 이미 준비된 필름(film) 형태의 폴리머층 패턴(210a)을 부착하거나 또는 액상의 폴리머를 베이스 플레이트(110a) 상에 디스펜싱(dispensing) 하여 폴리머층 패턴(210a)을 형성할 수도 있다.
한편, 베이스 플레이트(110a) 상에 제2 반도체 칩(250b)을 부착할 수 있다. 제2 반도체 칩(250b)은 베이스 플레이트(110a)와 사이에 절연성의 폴리머층 패턴(210a)이 개재되지 않는다. 따라서, 제2 반도체칩(250b)은 베이스 플레이트(110a)와 전기적으로 연결된다.
도 3g를 참조하면, 폴리머층 패턴(210a) 상에 제1 구조체(300)를 탑재하여 부착한다. 즉, 제1 구조체(300)를 폴리머층 패턴(210a) 상에 탑재한 후에 큐어링(curing) 공정을 수행하여 부착한다.
이후에 전기적 연결부를 형성할 수 있다. 즉, 제1 반도체 칩(250a)과 베이스 플레이트(110a)는 제1 본딩 와이어에 의해 전기적으로 연결될 수 있다. 금속층 패턴(220a)과 상기 제2 리드(110b)는 제2 본딩 와이어에 의해 전기적으로 연결될 수 있다. 제2 반도체 칩(250b)과 제2 리드(110b)는 제3 본딩 와이어에 의해 전기적으로 연결될 수 있다. 상기 본딩 와이어는 금속 클립 또는 리본 와이어에 의해 대체될 수 있다.
계속하여, 리드 프레임(110) 상에 밀봉 부재를 더 형성할 수 있다. 상기 밀봉 부재는 폴리머층 패턴(210a), 금속층 패턴(220a), 반도체 칩(250a, 250b) 및 전기적 연결부를 밀봉하여 보호하는 역할을 담당한다. 상기 밀봉 부재는 예를 들어, 에폭시 몰드 컴파운드(Epoxy Mold Compound, EMC)로 형성될 수 있다.
도 4a 내지 도 4e는 본 발명에 따른 반도체 패키지의 제조방법의 다른 실시예를 도해하는 사시도들이다.
도 4a를 참조하면, 금속층(220) 상에 솔더 페이스트 패턴(230a) 및 제1 반도체 칩(250a)을 각각 배치(placement)하여 어레이를 형성한다. 상세한 설명은 도 3a 내지 도 3c에서 설명한 내용과 동일하므로 여기에서는 생략한다.
계속하여 금속층(220)의 바닥면에 폴리머층(210)을 맞붙이는 라미네이팅(laminating) 공정을 수행한다. 라미네이팅(laminating) 공정은 얇은 필름을 두 종류 이상 맞붙여서 강도등을 강화시키는 공정이다. 예를 들면, 알루미늄박과 폴리에틸렌을 맞붙이면 알루미늄박의 결점인 강도나 내구성이 개선된다.
도 4b를 참조하면, 복수개의 제1 반도체 칩(250a)을 개별화하기 위하여 금속층(220) 및 폴리머층(210)을 절단하는 싱귤레이션(singulation) 공정을 수행한다. 싱귤레이션(singulation) 공정은 절단 도구(700)를 사용하여 제1 반도체 칩(250a) 주변의 금속층(220) 및 폴리머층(210)을 가로 및 세로 방향으로 절단하는 공정을 포함한다.
도 4c를 참조하면, 상기 싱귤레이션(singulation) 공정을 수행하여 폴리머층 패턴(210a) 상에 금속층 패턴(220a) 및 제1 반도체 칩(250a)이 순차적으로 적층된 제2 구조체(350)를 완성하게 된다. 금속층 패턴(220a)과 제1 반도체 칩(250a) 사이에는 솔더 페이스트 패턴(230a)이 개재될 수 있다.
도 4d를 참조하면, 베이스 플레이트(110a) 상에 제2 반도체 칩(250b)을 부착할 수 있다. 제2 반도체 칩(250b)은 베이스 플레이트(110a)와 사이에 절연성의 폴리머층 패턴(210a)이 개재되지 않는다. 따라서, 제2 반도체칩(250b)은 베이스 플레이트(110a)와 전기적으로 연결된다.
도 4e를 참조하면, 베이스 플레이트(110a) 상에 제2 구조체(350)를 탑재하여 부착한다. 즉, 제2 구조체(350)를 베이스 플레이트(110a) 상에 탑재한 후에 큐어링(curing) 공정을 수행하여 부착한다.
이후에 전기적 연결부 및/또는 밀봉 부재를 추가적으로 더 형성할 수 있다. 상기 전기적 연결부와 상기 밀봉 부재에 관한 상세한 설명은 앞서 설명한 내용과 동일하므로 여기에서는 생략한다.
도 5a 내지 도 5d는 본 발명에 따른 반도체 패키지의 제조방법의 또 다른 실시예를 도해하는 사시도들이다.
도 5a를 참조하면, 베이스 플레이트(110a) 상에 제2 반도체 칩(250b)을 부착할 수 있다. 제2 반도체 칩(250b)은 베이스 플레이트(110a)와의 사이에 절연성의 폴리머층 패턴(210a)이 개재되지 않는다. 따라서, 제2 반도체칩(250b)은 베이스 플레이트(110a)와 전기적으로 연결된다.
도 5b를 참조하면, 베이스 플레이트(110a) 상에 제3 구조체를 부착한다. 상기 제3 구조체는 폴리머층 패턴(210a) 상에 금속층 패턴(220a)이 적층된 구조이다. 상기 제3 구조체는 폴리머층과 금속층을 서로 맞붙이는 라미네이팅(laminating) 공정을 수행하고 계속하여 싱귤레이션(singulation) 공정을 수행하여 형성한다.
도 5c를 참조하면, 금속층 패턴(220a) 상에 솔더 페이스트 패턴(230a)을 형성한다. 솔더 페이스트 패턴(230a)의 상면은 금속층 패턴(220a)의 상면보다 면적이 작도록 형성하는 것이 바람직하다.
도 5d를 참조하면, 솔더 페이스트 패턴(230a)의 상면에 제1 반도체 칩(250a)을 배치하고, 솔더 페이스트 패턴(230a)과 제1 반도체 칩(250a)이 부착되도록 리플로우 공정을 수행한다.
이후에 전기적 연결부 및/또는 밀봉 부재를 추가적으로 더 형성할 수 있다. 상기 전기적 연결부와 상기 밀봉 부재에 관한 상세한 설명은 앞서 설명한 내용과 동일하므로 여기에서는 생략한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1a 및 도 1b는 본 발명에서 개시된 폴리머층을 DBC(Direct Bonding Copper) 기판으로 대체한 경우의 평면도 및 단면도이다.
도 2a는 본 발명의 일 형태에 따른 반도체 패키지를 도해하는 사시도이고, 도 2b는 도 2a에서 2b-2b선을 따라 절단한 단면을 도해하는 단면도이다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 패키지의 제조방법의 일실시예를 도해하는 사시도들이다.
도 4a 내지 도 4e는 본 발명에 따른 반도체 패키지의 제조방법의 다른 실시예를 도해하는 사시도들이다.
도 5a 내지 도 5d는 본 발명에 따른 반도체 패키지의 제조방법의 또 다른 실시예를 도해하는 사시도들이다.
도 6a 및 도 6b는 각각 본딩 와이어를 포함하는 본 발명의 일 형태에 따른 반도체 패키지를 도해하는 평면도 및 사시도이다.
도 7은 금속 클립을 포함하는 본 발명의 다른 형태에 따른 반도체 패키지를 도해하는 평면도이다.

Claims (21)

  1. 리드 프레임;
    상기 리드 프레임 상의 열도전성 및 전기절연성을 갖는 폴리머층 패턴;
    상기 폴리머층 패턴 상의 금속층 패턴;
    상기 금속층 패턴 상의 반도체 칩; 및
    상기 반도체 칩과 상기 리드 프레임 및 상기 금속층 패턴과 상기 리드 프레임을 전기적으로 연결하는 전기적 연결부;를 포함하는 반도체 패키지.
  2. 제1항에 있어서, 상기 폴리머층 패턴은 에폭시 수지에 알루미나(Al2O3), 질화알루미늄(AlN) 또는 질화붕소(BN)를 더 첨가하여 형성된 물질로 구성되는 것을 특징으로 하는 반도체 패키지.
  3. 삭제
  4. 제1항에 있어서, 상기 금속층 패턴은 구리를 포함하여 구성되는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 리드 프레임 상에 상기 리드 프레임과 직접 접촉하는 또 다른 반도체 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서, 상기 반도체 칩은 모스 전계 효과 트랜지스터(MOSFET), 절연 게이트 양극성 트랜지스터(IGBT) 또는 다이오드(diode)를 포함하는 반도체 패키지.
  7. 제1항에 있어서, 상기 반도체 칩은 상기 반도체 칩의 상면 및 하면에 전기적으로 연결될 수 있도록 형성된 패드가 형성된 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서, 상기 반도체 칩의 상면은 상기 금속층 패턴의 상면보다 면적이 더 작은 것을 특징으로 하는 반도체 패키지.
  9. 삭제
  10. 제1항에 있어서, 상기 전기적 연결부는 본딩 와이어를 포함하는 반도체 패키지.
  11. 제1항에 있어서, 상기 전기적 연결부는 리본 와이어 또는 금속 클립을 포함하는 반도체 패키지.
  12. 제1항에 있어서, 상기 전기적 연결부는 금, 알루미늄 또는 구리를 포함하여 형성되는 것을 특징으로 하는 반도체 패키지.
  13. 제1항에 있어서, 상기 반도체 칩과 상기 금속층 패턴 사이에 솔더 페이스트 층 패턴을 더 포함하는 반도체 패키지.
  14. 제1항에 있어서, 상기 리드 프레임 상에 상기 폴리머층 패턴, 상기 금속층 패턴 및 상기 반도체 칩을 밀봉하여 보호하는 밀봉 부재를 더 포함하는 반도체 패키지.
  15. 리드 프레임을 준비하는 단계;
    금속층 패턴상에 제1 반도체 칩이 적층된 제1 구조체를 형성하는 단계;
    상기 리드 프레임 상에 열도전성 및 전기절연성을 갖는 폴리머층 패턴을 부착(attach)하는 단계;
    상기 폴리머층 패턴 상에 상기 제1 구조체를 부착하는 단계;
    상기 리드 프레임과 직접 접촉하도록 상기 리드 프레임 상에 제2 반도체 칩을 부착하는 단계; 및
    상기 금속층 패턴의 상면과 상기 리드 프레임, 상기 제1 반도체 칩과 상기 리드 프레임 및 상기 제2 반도체 칩과 상기 리드 프레임을 전기적으로 연결하는 전기적 연결부를 형성하는 단계;를 포함하는 반도체 패키지의 제조방법.
  16. 제15항에 있어서, 상기 폴리머층 패턴을 부착하는 단계는 필름(film) 형태인 상기 폴리머층 패턴을 부착하는 단계 또는 액상으로 폴리머를 디스펜싱(dispensing) 하여 상기 폴리머층 패턴을 부착하는 단계를 포함하는 반도체 패키지의 제조방법.
  17. 제15항에 있어서, 상기 제1 구조체를 형성하는 단계는
    금속층을 준비하는 단계;
    상기 금속층의 상면에 복수개의 솔더 페이스트 패턴을 형성하는 단계;
    복수개의 상기 솔더 페이스트 패턴의 각각의 상면에 상기 제1 반도체 칩을 각각 배치(placement)하는 단계;
    상기 솔더 페이스트 패턴과 상기 제1 반도체 칩이 부착되도록 리플로우(reflow) 공정을 수행하는 단계; 및
    복수개의 상기 제1 반도체 칩을 개별화하기 위해 상기 금속층을 절단하는 싱귤레이션(singulation) 공정을 수행하는 단계;를 포함하는 반도체 패키지의 제조방법.
  18. 리드 프레임을 준비하는 단계;
    열도전성 및 전기절연성을 갖는 폴리머층 패턴 상에 금속층 패턴 및 제1 반도체 칩이 순차적으로 적층된 제2 구조체를 형성하는 단계;
    상기 리드 프레임 상에 상기 제2 구조체를 부착(attach)하는 단계;
    상기 리드 프레임과 직접 접촉하도록 상기 리드 프레임 상에 제2 반도체 칩을 부착하는 단계; 및
    상기 금속층 패턴의 상면과 상기 리드 프레임, 상기 제1 반도체 칩과 상기 리드 프레임 및 상기 제2 반도체 칩과 상기 리드 프레임을 전기적으로 연결하는 전기적 연결부를 형성하는 단계;를 포함하는 반도체 패키지의 제조방법.
  19. 제18항에 있어서, 상기 제2 구조체를 형성하는 단계는
    금속층을 준비하는 단계;
    상기 금속층의 상면에 복수개의 솔더 페이스트 패턴을 형성하는 단계;
    복수개의 상기 솔더 페이스트 패턴의 각각의 상면에 상기 제1 반도체 칩을 각각 배치하는 단계;
    상기 솔더 페이스트 패턴과 상기 제1 반도체 칩이 부착되도록 리플로우(reflow) 공정을 수행하는 단계;
    상기 금속층의 바닥면과 폴리머 층을 맞붙이는 라미네이팅(laminating) 공정을 수행하는 단계; 및
    복수개의 상기 제1 반도체 칩을 개별화하기 위해 상기 금속층 및 상기 폴리머층을 절단하는 싱귤레이션(singulation) 공정을 수행하는 단계;를 포함하는 반도체 패키지의 제조방법.
  20. 리드 프레임을 준비하는 단계;
    상기 리드 프레임과 직접 접촉하도록 상기 리드 프레임 상에 제2 반도체 칩을 부착하는 단계;
    열도전성 및 전기절연성을 갖는 폴리머층 패턴 상에 금속층 패턴이 적층된 제3 구조체를 형성하는 단계;
    상기 리드 프레임 상에 상기 제3 구조체를 부착(attach)하는 단계;
    상기 금속층 패턴 상에 솔더 페이스트 패턴을 형성하는 단계;
    상기 솔더 페이스트 패턴 상에 제1 반도체 칩을 배치하는 단계;
    상기 솔더 페이스트 패턴과 상기 제1 반도체 칩이 부착되도록 리플로우(reflow) 공정을 수행하는 단계; 및
    상기 금속층 패턴의 상면과 상기 리드 프레임, 상기 제1 반도체 칩과 상기 리드 프레임 및 상기 제2 반도체 칩과 상기 리드 프레임을 전기적으로 연결하는 전기적 연결부를 형성하는 단계;를 포함하는 반도체 패키지의 제조방법.
  21. 제20항에 있어서, 상기 제3 구조체를 형성하는 단계는
    폴리머층 패턴을 준비하는 단계;
    금속층 패턴을 준비하는 단계;
    상기 폴리머층과 상기 금속층을 맞붙이는 라미네이팅 공정을 수행하는 단계;및
    상기 폴리머층 패턴과 상기 금속층 패턴을 형성하도록 상기 폴리머층과 상기 금속층을 절단하는 싱귤레이션 공정을 수행하는 단계;를 포함하는 반도체 패키지의 제조방법.
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