KR20130004395U - 반도체 패키지 - Google Patents

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Abstract

반도체 패키지가 제공된다. 본 고안의 일 실시예에 따른 반도체 패키지는, 도전성 물질을 포함하며, 제1 두께를 가지는 다이 패들; 다이 패들의 상면 상에 배치되고, 다이 패들과 전기적으로 연결되는 반도체 칩; 다이 패들과 연결되고, 제1 두께보다 작은 제2 두께를 가지는 리드; 및 다이 패들의 하면 상에 배치되고, 열방출 표면을 가지는 기저층을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 고안의 기술적 사상은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 다이 패들을 포함하는 반도체 패키지에 관한 것이다.
최근 들어 전자기기의 고속도화, 대용량화 및 소형화가 진행되면서 반도체 패키지에서 발생하는 열을 효과적으로 방출할 수 있는 구조 및 제조방법에 대한 요구가 증가되고 있다.
본 고안의 기술적 사상이 이루고자 하는 기술적 과제는, 제조 효율이 높으며 우수한 열방출 효율을 갖는 반도체 패키지를 제공하는 것이다.
본 고안의 일 실시예에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는, 도전성 물질을 포함하며, 제1 두께를 가지는 다이 패들; 상기 다이 패들의 상면 상에 배치되고, 상기 다이 패들과 전기적으로 연결되는 반도체 칩; 상기 다이 패들과 연결되고, 상기 제1 두께보다 작은 제2 두께를 가지는 리드; 및 상기 다이 패들의 하면 상에 배치되고, 열방출 표면을 가지는 기저층을 포함한다.
본 고안의 일부 실시예들에서, 상기 기저층은 고열전도성 에폭시를 포함할 수 있다.
본 고안의 일부 실시예들에서, 상기 반도체 칩, 상기 다이 패들, 및 상기 리드의 일부를 감싸며, 상기 기저층의 하부면을 노출시키는 밀봉 부재를 더 포함할 수 있다.
본 고안의 일부 실시예들에서, 상기 기저층은 상기 몰딩 부재의 일부를 이룰 수 있다.
본 고안의 일부 실시예들에서, 상기 리드 및 상기 다이 패들은, 상기 리드 및 상기 다이 패들의 사이에, 초음파 또는 레이저에 의해 용접(welding)된 연결부가 형성될 수 있다.
본 고안의 일부 실시예들에서, 상기 제1 두께는 상기 제2 두께의 2 배 내지 3 배의 치수일 수 있다.
본 고안의 일부 실시예들에서, 상기 제1 두께는 1 mm 내지 2 mm의 범위를 가질 수 있다.
본 고안의 기술적 사상에 따른 반도체 패키지에 따르면,　금속의 다이 패들을 상대적으로 두껍게 형성하고, 하부에 상대적으로 얇은 고전도성 에폭시의 기저층을 배치함으로써, 효과적으로 열을 방출할 수 있으며, 반도체 패키지의 성능을 안정적으로 구현할 수 있다.
또한, 본 고안의 기술적 사상에 따른 반도체 패키지에 따르면, 다이 패들과 리드를 용접에 의해 접합시킴으로써, 제조 효율과 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 1은 본 고안의 일 실시예에 따른 반도체 패키지를 도시하는 사시도이다.
도 2는 도 1의 반도체 패키지의 단면도이다.
도 3a 내지 도 3d는 도 1 및 도 2의 반도체 패키지의 예시적인 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 고안의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 5는 본 고안의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
이하, 첨부된 도면을 참조하여 본 고안의 바람직한 실시예를 상세히 설명하기로 한다. 본 고안의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 고안을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 고안의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 고안의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 고안의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 고안은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 고안의 일 실시예에 따른 반도체 패키지를 도시하는 사시도이다.
도 2는 도 1의 반도체 패키지의 단면도이다. 도 2는 도 1의 절단선 Ⅱ-Ⅱ'를 따라 절단한 단면을 도시한다.
도 1에서는 설명의 편의를 위하여 내부 부재를 보호하기 위한 몰딩 부재(180)를 생략하고 도시하였으나, 이는 도 2에 의해 완전히 개시된다.
도 1 및 도 2를 참조하면, 반도체 패키지(1000)는 다이 패들(110), 다이 패들(110) 하부의 기저층(100) 및 반도체 칩들(160a, 160b, 160c)을 포함한다. 또한, 반도체 패키지(1000)는 제1 리드(120), 제2 리드(130), 제1 내지 제4 도전성 와이어들(171, 173, 175, 177: 170) 및 몰딩 부재(180)를 더 포함한다.
다이 패들(110)은 기저층(100)의 상면 상에 배치되며, 제1 리드(120)와 연결부(125)에 의해 접합된 형태를 갖는다. 연결부(125)는 다이 패들(110)과 제1 리드(120)가 초음파 또는 레이저에 의해 용접(welding)되어 형성될 수 있다. 다이 패들(110)은 금속 물질을 포함할 수 있다. 다이 패들(110)은 예를 들어, 구리(Cu)로 이루어질 수 있으며, 두 개 이상의 금속들의 복합층으로 이루어질 수도 있다. 다이 패들(110)은 제1 두께(T1)를 가지며, 상기 제1 두께(T1)는 1 mm 내지 2 mm의 범위일 수 있다. 상기 제1 두께(T1)는 제1 리드(120)의 제2 두께(T2)보다 크며, 예를 들어, 상기 제1 두께(T1)는 제2 두께(T2)의 2 배 내지 3 배일 수 있다. 다이 패들(110)을 상대적으로 두꺼운 금속 물질로 형성함으로써, 다이 패들(110)의 열 방출 및 열 퍼짐(spreading) 효과를 향상시킬 수 있다.
제1 반도체 칩(160a) 및 제2 반도체 칩(160b)이 다이 패들(110) 상에 접착층(150)에 의해 탑재된다. 접착층(150))은, 예를 들면, 금속성 에폭시 또는 솔더일 수 있다. 반도체 칩들(160a, 160b)의 크기나 개수는 도면에 도시된 것에 한정되지 않으며 다양할 수 있다.
제3 반도체 칩(160c)은 제1 반도체 칩(160a) 및 제2 반도체 칩(160b)과의 사이에서 발생할 수 있는 열적 간섭(thermal cross talking)을 감소 또는 억제하기 위하여, 다이 패들(110)과 이격된 서브 다이 패들(135) 상에 탑재될 수 있다.
서브 다이 패들(135)은 제2 리드(130)로부터 연장되어 일체형으로 형성될 수 있다. 따라서, 서브 다이 패들(135)의 제3 두께(T3)는 제2 리드(130)의 제4 두께(T4)와 동일할 수 있다. 또한, 상기 제3 두께(T3)는 제1 리드(120)의 제2 두께(T2)와 동일할 수 있다. 다른 실시예에서, 서브 다이 패들(135) 대신, 제2 리드(130)와 분리된 별개의 제어 소자용 기판이 사용될 수도 있다.
반도체 칩들(160a, 160b, 160c)은 상호간 및 리드들(120, 130)과 도전성 와이어들(170)에 의해 전기적으로 연결될 수 있다. 반도체 칩들(160a, 160b, 160c)은 전력 소자 및/또는 제어 소자를 포함할 수 있다. 상기 전력 소자는 모터 드라이브, 전력-인버터, 전력-컨버터, 전력-피에프씨(power factor correctoin;PFC) 또는 디스플레이 드라이브에 응용될 수 있다. 그러나, 본 발명의 범위는 이에 한정되지 않는다. 다른 실시예에서, 반도체 칩들(160a, 160b, 160c)은 능동 소자(active device)를 포함할 수 있다. 예를 들어, 상기 능동 소자는 MOSFET, IGBT, 다이오드 또는 이들의 임의의 조합으로부터 선택된 소자들을 포함할 수 있다.
제1 리드(120)는 다이 패들(110)과 연결되며, 몰딩 부재(180)의 외부로 연장될 수 있다. 제2 리드(130)도 몰딩 부재(180)의 외부로 연장될 수 있다. 리드들(120, 130)은 외부 회로와의 연결을 위해 반도체 칩들(160a, 160b, 160c)에 전기적으로 연결되며, 리드 프레임(미도시)에 의해 제공된다. 도면에서는 하나의 제1 리드(120) 및 제2 리드(130)만을 도시하였으나, 리드들(120, 130)은 복수 개 배치될 수도 있다.
기저층(100)은 다이 패들(110)의 하면 상에 배치된다. 기저층(100)은 고열전도성 에폭시를 포함할 수 있다. 에폭시로 기저층(100)을 형성함으로써, 기저층(100)을 상대적으로 얇게 형성하는 것이 가능하다. 따라서 기저층(100)의 하면으로의 열 방출이 효율적으로 이루어질 수 있다. 변형된 실시예에서, 기저층(100)은 에폭시 몰드 컴파운드(EMC, Epoxy Mold Compound) 또는 세라믹(ceramic)을 포함할 수 있다. 상기 EMC 혹은 세라믹은 스퍼터링(sputtering) 또는 코팅(coating)에 의해 형성될 수 있다.
기저층(100)은 다이 패들(110)의 제1 두께(T1)보다 작은 제5 두께(T5)를 가질 수 있다. 상기 제5 두께(T5)는 약 300 ㎛ 내지 700 ㎛, 예를 들어, 500 ㎛일 수 있다. 기저층(100)의 하부면은 몰딩 부재(180)의 외부로 적어도 일부가 노출되어, 열방출 표면으로서 기능할 수 있다. 열 방출 효율을 증가시키기 위하여, 기저층(100)의 하부면 상에 방열판(미도시)이 더 결합될 수도 있다.
본 고안에 따르면, 리드들(120, 130)의 밴딩(bending) 각도 및 위치를 일정하게 유지하면서도, 다이 패들(110)을 상대적으로 두껍게 형성함으로써 기저층(100)을 얇게 형성할 수 있게 되며, 반도체 패키지(1000)의 전체적인 열 방출 효율을 증가시킬 수 있게 된다.
도전성 와이어들(170)는 반도체 칩들(160a, 160b, 160c) 및 리드들(120, 130) 상의 도시되지 않은 접속 패드들(미도시)을 통해 전기적 신호를 전달할 수 있다.
몰딩 부재(180)는, 반도체 칩들(160a, 160b, 160c), 다이 패들(110), 서브 다이 패들(135) 및 리드들(120, 130)의 일부를 밀봉한다. 몰딩 부재(180)는 기저층(100)의 하부면은 노출시키도록 형성될 수 있다. 몰딩 부재(180)는, 예를 들어, 에폭시 몰드 컴파운드(EMC, Epoxy Mold Compound)로 형성될 수 있다.
도 3a 내지 도 3d는 도 1 및 도 2의 반도체 패키지의 예시적인 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 먼저 다이 패들(110) 상에 반도체 칩들(160a, 160b)이 접착층(150)을 이용하여 탑재된다. 본 단계에서의 다이 패들(110)은 독립적인 금속 기판의 형태일 수 있다. 다이 패들(110)은 금속 물질을 포함할 수 있다. 다이 패들(110)은 예를 들어, 구리(Cu)로 이루어질 수 있으며, 두 개 이상의 금속들의 복합층으로 이루어질 수도 있다. 다이 패들(110)은 1 mm 내지 2 mm 범위의 두께를 가질 수 있다. 접착층(150))은, 도전성 물질을 포함할 수 있으며, 예를 들면, 금속성 에폭시 또는 솔더일 수 있다.
도 3b를 참조하면, 리드 프레임(미도시)으로부터 제1 리드(120) 및 제2 리드(130)가 제공되며, 제1 리드(120)가 다이 패들(110)에 부착된다. 상기 부착 공정은 초음파 또는 레이저에 의한 용접 공정일 수 있다. 리드들(120, 130) 및 다이 패들(110)의 두께가 다르기 때문에, 처음부터 다이 패들(110)을 제1 리드(120)와 일체로 형성하는 공정은 고비용을 요할 수 있다. 그러나, 본 고안과 같이, 용접 공정에 의해 접합시키는 경우, 제조 비용이 감소될 수 있으며, 반도체 패키지의 신뢰성이 향상될 수 있다.
도 3c를 참조하면, 먼저, 제2 리드(130)와 연결된 서브 다이 패들(135) 상에 제3 반도체 칩(160c)을 탑재한다. 서브 다이 패들(135)은 제2 리드(130)의 일부를 이룰 수 있으며, 다른 실시예에서, 별도의 제어 소자용 기판으로 마련될 수도 있다.
다음으로, 제1 내지 제4 도전성 와이어들(171, 173, 175, 177: 170)을 이용하여 반도체 칩들(160a, 160b, 160c)과 리드들(120, 130)을 전기적으로 연결시키는 와이어 본딩 공정이 수행된다.
도 3d를 참조하면, 반도체 칩들(160a, 160b, 160c), 다이 패들(110), 서브 다이 패들(135), 및 리드들(120, 130)의 일부를 밀봉하는 몰딩 부재(180)를 형성하는 공정이 수행된다. 본 단계에서, 몰딩 부재(180)는 다이 패들(110)의 하부면 상에는 형성되지 않으며, 상기 하부면을 노출시키는 리세스 영역(R)이 형성된다.
다음으로, 도 1 및 도 2를 함께 참조하면, 기저층(100)을 형성하는 공정이 수행된다. 기저층(100)은 고열전도성 에폭시로 리세스 영역(R)을 매립한 후, 경화(curing)시켜 형성할 수 있다. 상기 경화 공정에 의해, 최종적으로 도 1 및 도 2의 반도체 패키지(1000)가 형성된다.
도 4는 본 고안의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 4에서 도 1 및 도 2와 동일한 참조 번호는 동일한 구성 요소를 나타내며, 따라서 중복되는 설명은 생략한다.
도 4를 참조하면, 반도체 패키지(2000)는 다이 패들(110), 다이 패들(110) 하부의 기저층(100a) 및 반도체 칩들(160a, 160b, 160c)을 포함한다. 또한, 반도체 패키지(2000)는 제1 리드(120) 및 제2 리드(130), 도전성 와이어들(170) 및 몰딩 부재(180)를 더 포함한다.
기저층(100a)은 다이 패들(110)의 하면 상에 배치된다. 기저층(100a)은, 순차적으로 적층된 제1 층(101), 제2 층(102) 및 제3 층(103)을 포함한다. 기저층(100a)은 예를 들어, DBC(direct bond copper) 기판 또는 절연 금속기판(IMS, insulated metal substrate)으로 이루어질 수 있다.
기저층(100a)이 DBC 기판으로 이루어지는 경우, 제2 층(102)은 세라믹 절연물을 포함할 수 있으며, 예를 들어, Al2O3, AlN, SiO2 또는 BeO을 포함할 수 있다. 제1 층(101)과 제3 층(103)은 도전 물질을 포함할 수 있으며, 예를 들어, 구리(Cu)를 포함할 수 있다.
기저층(100a)이 IMS 기판으로 이루어지는 경우, 제1 층(101)은 방열성이 우수한 알루미늄(Al) 플레이트를 포함할 수 있다. 제2 층(102)은 내열성 및 절연성이 우수한 에폭시 수지를 포함할 수 있다. 또한, 제3 층(103)은 전도성을 우수한 금속 물질, 예를 들어 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다.
기저층(100a)의 두께는 약 300 ㎛ 내지 700 ㎛, 예를 들어, 500 ㎛일 수 있다. 기저층(100a)의 하부면은 몰딩 부재(180)의 외부로 적어도 일부가 노출되어, 열방출 표면으로서 기능할 수 있다.
도 5는 본 고안의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 5에서 도 1 및 도 2와 동일한 참조 번호는 동일한 구성 요소를 나타내며, 따라서 중복되는 설명은 생략한다.
도 5를 참조하면, 반도체 패키지(3000)는 다이 패들(110), 다이 패들(110) 하부의 기저층(100b) 및 반도체 칩들(160a, 160b, 160c)을 포함한다. 또한, 반도체 패키지(3000)는 제1 리드(120) 및 제2 리드(130), 도전성 와이어들(170) 및 몰딩 부재(180a)를 더 포함한다.
본 실시예에서, 기저층(100b)은 몰딩 부재(180a)와 동일한 물질로 이루어져, 의 몰딩 부재(180a)의 일부를 이룬다.
이상에서 설명한 본 고안이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 고안의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 고안이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100, 100a, 100b: 기저층 110: 다이 패들
120: 제1 리드 125: 연결부
130: 제2 리드 135: 서브 다이 패들
150: 접착층 160a, 160b, 160c: 반도체 칩
170: 도전성 와이어 180, 180a: 몰딩 부재

Claims (7)

  1. 도전성 물질을 포함하며, 제1 두께를 가지는 다이 패들;
    상기 다이 패들의 상면 상에 배치되고, 상기 다이 패들과 전기적으로 연결되는 반도체 칩;
    상기 다이 패들과 연결되고, 상기 제1 두께보다 작은 제2 두께를 가지는 리드; 및
    상기 다이 패들의 하면 상에 배치되고, 열방출 표면을 가지는 기저층을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 기저층은 고열전도성 에폭시를 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 반도체 칩, 상기 다이 패들, 및 상기 리드의 일부를 감싸며, 상기 기저층의 하부면을 노출시키는 밀봉 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 기저층은 상기 몰딩 부재의 일부를 이루는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 리드 및 상기 다이 패들은, 상기 리드 및 상기 다이 패들의 사이에, 초음파 또는 레이저에 의해 용접(welding)된 연결부가 형성되는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 두께는 상기 제2 두께의 2 배 내지 3 배의 치수인 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제1 두께는 1 mm 내지 2 mm의 범위를 가지는 것을 특징으로 하는 반도체 패키지.
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