KR102423468B1 - 클립 기반 반도체 디바이스 패키지 - Google Patents

클립 기반 반도체 디바이스 패키지 Download PDF

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Abstract

클립 기반 반도체 디바이스 패키지가 개시된다. 클립 기반 반도체 디바이스 패키지는, 상면에 반도체 디바이스가 안착되는 히트싱크, 히트싱크 상면에 부착되어 반도체 디바이스가 실장될 공간을 형성하는 세라믹 절연부, 일측이 세라믹 절연부 상면의 일영역에 부착되는 리드 프레임, 리드 프레임 상면에 코팅되어 형성되며, 리드 프레임 상면을 작업영역 및 보호영역으로 나누는 코팅막, 및 일측은 반도체 디바이스의 전극과 연결되고, 타측은 리드 프레임 상면의 작업영역에 부착되는 클립을 포함할 수 있다.

Description

클립 기반 반도체 디바이스 패키지{SEICONDUCTOR DEVICE PACKAGE BASED CLIP}
본 발명은 클립 기반 반도체 디바이스 패키지에 관한 것으로, 보다 상세하게는, 내부에 반도체 디바이스가 실장되도록 패키징하는 클립 기반 반도체 디바이스 패키지에 관한 것이다.
반도체 디바이스는 반도체 칩이 기판이나 전자기기의 구성품으로서 필요한 위치에 장착되기 위해 그에 맞는 모양으로 전기적인 패키징이 이루어져야 한다. 패키징은 상호배선, 전력공급, 방열 그리고 반도체 칩 보호 등의 기능 및 역할을 한다.
도 9는 와이어 본딩된 반도체 디바이스 패키지를 도시한 도면이다.
도 9을 참조하면, 리드 프레임과 반도체 디바이스의 전극은 본딩 와이어로 연결되었다.
대한민국등록특허 10-1548739(공고일자 2015년 8월 31일)는 반도체 칩이 리드 프레임의 일부인 중앙 다이 패드 부분 상에 배치되고, 접착 수지층에 의해 그곳에 본딩되는 통상적인 반도체 디바이스 패키지의 구조를 개시한다. 여기서, 반도체 칩은 본딩 와이어들(bonding wire)을 통해 리드 프레임에 전기적으로 접속된다.
본 발명이 해결하고자 하는 과제는, 반도체 디바이스 패키지의 전기전도도를 향상시키기 위한 클립 기반 반도체 디바이스 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는, 생산공정을 단축하여 생산성을 향상 위한 클립 기반 반도체 디바이스 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 솔더의 번짐을 방지할 수 있는 클립 기반 반도체 디바이스 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 고열을 발생하는 반도체 디바이스가 수분 및 먼지의 침투를 완벽하게 차단하면 제조 공정 및 제조 단가를 기존 보다 절감할 수 있는 클립 기반 반도체 디바이스 패키지를 제공하는 데 있다.
상기 해결하고자 하는 과제를 달성하기 위한, 본 발명에 따른 클립 기반 반도체 디바이스 패키지는, 상면에 반도체 디바이스가 안착되는 히트싱크, 상기 히트싱크 상면에 부착되어 상기 반도체 디바이스가 실장될 공간을 형성하는 세라믹 절연부, 일측이 상기 세라믹 절연부 상면의 일영역에 부착되는 적어도 하나의 리드 프레임, 상기 리드 프레임 상면에 코팅되어 형성되며, 상기 리드 프레임 상면을 작업영역 및 보호영역으로 나누는 적어도 하나의 코팅막, 및 일측은 상기 반도체 디바이스의 전극과 연결되고, 타측은 상기 리드 프레임 상면의 작업영역에 부착되는 적어도 하나의 클립을 포함할 수 있다.
상기 반도체 디바이스 패키지는, 트랜지스터 또는 전력증폭기일 수 있다.
상기 적어도 하나의 코팅막은, 절연재료로 형성될 수 있다.
상기 적어도 하나의 코팅막은, PSR(Photo Solder Resist) 또는 PVC(Polyvinyl chloride) Paste Resin으로 형성될 수 있다.
상기 적어도 하나의 코팅막은, 상기 작업영역을 감싸게 형성될 수 있다.
상기 적어도 하나의 코팅막은, 상기 리드 프레임 상면 중 상기 세라믹 절연부 상면에 부착된 영역에 위치할 수 있다.
상기 클립 기반 반도체 디바이스 패키지는, 하면이 상기 세라믹 절연부 상면과 접착되어 상기 공간부를 밀폐하는 덮개를 더 포함할 수 있다.
상기 적어도 하나의 클립은, 상기 반도체 디바이스의 복수의 전극과 연결될 수 있다.
상기 적어도 하나의 클립은, 상기 반도체 디바이스의 동일한 극성 전체 전극과 연결될 수 있다.
상기 적어도 하나의 클립은, 판 형상으로 형성될 수 있다.
상기 적어도 하나의 리드 프레임은, 일측이 상기 세라믹 절연부 상면의 좌측 영역에 부착되는 좌측 리드 프레임, 일측이 상기 세라믹 절연부 상면의 우측 영역에 부착되는 우측 리드 프레임을 포함할 수 있다.
상기 적어도 하나의 코팅막은, 상기 좌측 리드 프레임 상면에 절연재료로 코팅되어 형성되며, 상기 좌측 리드 프레임 상면을 작업영역 및 보호영역으로 나누는 좌측 코팅막, 및 상기 우측 리드 프레임 상면에 절연재료로 코팅되어 형성되며, 상기 우측 리드 프레임 상면을 작업영역 및 보호영역으로 나누는 우측 코팅막을 포함할 수 있다.
상기 적어도 하나의 클립은, 일측은 상기 반도체 디바이스의 전극과 연결되고, 타측은 상기 좌측 리드 프레임 상면의 작업영역에 부착되는 좌측 클립, 및 일측은 상기 반도체 디바이스의 전극과 연결되고, 타측은 상기 우측 리드 프레임 상면의 작업영역에 부착되는 우측 클립을 포함할 수 있다.
본 발명에 따른 클립 기반 반도체 디바이스 패키지에 의하면, 반도체 디바이스의 전극과 리드 프레임이 클립에 의해 연됨으로써, 전기전도성이 향상되고 이에 따라 신호 특성이 본딩 와이어로 연결되는 경우보다 좋아지며,
클립이 복수의 전극과 연결됨으로써, 한번의 솔더 작업으로 반도체 디바이스의 복수의 전극을 연결할 수 있어, 생산공정이 단축되어 생산성이 향상되고,
클립의 솔더 작업 전에 코팅막이 형성됨으로써, 솔더의 번짐을 방지할 수 있는 효과가 있으며,
복수의 본딩 와이어를 하나의 클립으로 대체할 수 있어 제조 공정 및 제조 단가를 기존 보다 절감할 수 있으며, 반도체 디바이스 패키지가 실장된 공간 사이가 덮개 및 클립에 의해 이중으로 차단됨으로써, 반도체 디바이스 패키지의 내부 공간부로 습기 및 먼지의 침투가 완벽하게 방지되어, 고열을 발생하는 반도체 디바이스가 고온고습한 환경에서도 견딜 수 있는 기능이 향상됨에 따라 보다 제품 경쟁력을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 바람직한 일실시예에 따른 클립 기반 반도체 디바이스 패키지의 분해 사시도이다.
도 2는 본 발명의 바람직한 일실시예에 따른 클립 기반 반도체 디바이스 패키지의 평면도이다.
도 3은 본 발명의 바람직한 일실시예에 따른 클립 기반 반도체 디바이스 패키지의 단면도이다.
도 4는 본 발명의 바람직한 일실시예에 따른 클립 기반 반도체 디바이스 패키지의 코팅막이 형성된 예를 도시한 도면이다.
도 5는 본 발명의 바람직한 일실시예에 따른 클립 기반 반도체 디바이스 패키지에 클립이 부착된 상태를 도시한 도면이다.
도 6은 본 발명의 바람직한 일실시예에 따른 클립 기반 반도체 디바이스 패키지 어레이 상에 코팅막이 형성된 예를 도시한 도면이다.
도 7은 본 발명의 바람직한 일실시예에 따른 클립 기반 반도체 디바이스 패키지 어레이를 도시한 도면이다.
도 8은 본 발명의 바람직한 일실시예에 따른 클립 기반 반도체 디바이스 패키지 어레이에서 커팅된 낱개 제품을 도시한 도면이다.
도 9는 와이어 본딩된 반도체 디바이스 패키지를 도시한 도면이다.
이하에서 첨부된 도면들을 참조하여 본 발명에 따른 클립 기반 반도체 디바이스 패키지에 대해 상세하게 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
본 발명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당해 기술분야에 종사하는 기술자의 의도 또는 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 함을 밝혀두고자 한다.
도 1은 본 발명의 바람직한 일실시예에 따른 클립 기반 반도체 디바이스 패키지의 분해 사시도이고, 도 2는 본 발명의 바람직한 일실시예에 따른 클립 기반 반도체 디바이스 패키지의 평면도이며, 도 3은 본 발명의 바람직한 일실시예에 따른 클립 기반 반도체 디바이스 패키지의 단면도이다. 도 2는 덮개가 없는 상태에서의 평면도이다.
도 1 내지 도 3을 참조하면, 클립 기반 반도체 디바이스 패키지(1)는 히트싱크(10), 세라믹 절연부(30), 리드 프레임(40), 덮개(50), 클립(60) 및 코팅막(70)을 포함할 수 있다. 클립 기반 반도체 디바이스 패키지(1)는 트랜지스터 또는 전력증폭기일 수 있다.
히트싱크(10)는 반도체 디바이스(20)에서 발생된 고열을 효과적으로 발산시켜 반도체 디바이스(20)가 분리 및 손상되거나 열 방출효과가 저하되는 등의 폐단을 방지할 수 있다. 여기서 반도체 디바이스(20)는 반도체 칩, 고주파 반도체 디바이스 또는 고출력의 반도체 디바이스를 포함할 수 있다. 히트싱크(10)는 단일 구조, 이층 또는 이층 이상의 다층 구조로 형성될 수 있고, 각 층은 구리(Cu)로 형성될 있고, 은구리합금(AgCu)으로 브레이징(brazing) 접하여 구성될 수 있다. 히트싱크(10)는 내부에 몰리브덴(Mo), 구리와 몰리브덴 합금, 텅스텐(W) 또는 구리와 텅스텐 합금 중 하나로 구성된 소재가 더 충진될 수 있다.
세라믹 절연부(30)는 히트싱크(10) 상면에 부착되어 반도체 디바이스(20)가 실장될 공간부(30a)를 형성한다.
리드 프레임(40)은 세라믹 절연부(30) 상면의 일영역에 부착될 수 있다. 클립 기반 반도체 디바이스 패키지(1)는 세라믹 절연부(30) 상면의 서로 다른 영역에 부착된 복수개의 리드 프레임(40)을 포함할 수 있다.
일부 실시예로, 클립 기반 반도체 디바이스 패키지(1)는 좌측 리드 프레임(40-1) 및 우측 리드 프레임(40-2)를 포함할 수 있다. 좌측 리드 프레임(40-1)은 우측 일측이 세라믹 절연부(30) 상면 일영역과 접착될 수 있다. 우측 리드 프레임(40-2)은 좌측 일측이 세라믹 절연부(30) 상면 다른 영역과 접착될 수 있다.
덮개(50)는 하면이 세라믹 절연부(30) 상면과 접착되어 공간부(30a)를 밀폐하는 몸체부(51), 몸체부(51) 좌측 말단 하부에서 상부로 형성된 좌측 홈부(55) 및 몸체부(51) 우측 말단 하부에서 상부로 형성된 우측 홈부(57)를 포함할 수 있다. 덮개(50)는 좌측 홈부(55)에 좌측 리드 프레임(40-1)이 삽입되고, 우측 홈부(57)에 우측 리드 프레임(40-2)가 삽입되게, 세라믹 절연부(30)와 접착될 수 있다.
일부 실시예로, 덮개(50)는, 몸체부(51)의 중심부 하부에서 상부로 형성된 중심 홈부(53)를 더 포함할 수 있다. 중심 홈부(53)는 공간부(30a)와 대응되는 위치에 형성될 수 있고, 공간부(30a)와 하나의 공간을 형성할 수 있다.
일부 실시예로, 덮개(50)는, 좌측 홈부(55)의 바닥면 내측에 형성된 좌측 클립 홈부(56), 및 우측 홈부(57)의 바닥면 내측에 형성된 우측 클립 홈부(58)를 더 포함할 수 있다.
일부 실시예로, 덮개(50)는 세라믹 절연부(30) 및 리드 프레임(40)과 에폭시(70)로 접착될 수 있다.
도 4는 본 발명의 바람직한 일실시예에 따른 클립 기반 반도체 디바이스 패키지의 코팅막이 형성된 예를 도시한 도면이다.
도 4를 참조하면, 코팅막(70)은 리드 프레임(60) 상면에 절연재료로 코팅되어 형성되며, 리드 프레임(40) 상면을 작업영역(41) 및 보호영역(43)으로 나눌 수 있다. 코팅막(70)은 PSR(Photo Solder Resist) 또는 PVC(Polyvinyl chloride) Paste Resin으로 형성될 수 있다.
코팅막(70)은 작업영역(41)을 감싸게 형성될 수 있다.
코팅막(70)은 리드 프레임(40) 상면 중 세라믹 절연부(30) 상면에 부착된 영역에 위치할 수 있다.
코팅막(70)은 리드 프레임(60) 마다 형성될 수 있다. 일부 실시예로, 좌측 리드 프레임(40-1) 상면에 좌측 코팅막(70-1) 및 우측 리드 프레임(40-2) 상면에 우측 코팅막(70-2)이 형성될 수 있다.
도 5는 본 발명의 바람직한 일실시예에 따른 클립 기반 반도체 디바이스 패키지에 클립이 부착된 상태를 도시한 도면이다.
도 5를 참조하면, 클립(60)은 리드 프레임(40)과 반도체 디바이스(20)를 전기적으로 연결시킬 수 있다. 클립(60)의 일측은 반도체 디바이스(20)와 직접 연결되고, 타측은 리드 프레임(40)과 직접 연결될 수 있다. 이에 따라 반도체 디바이스(20), 클립(60) 및 리드 프레임(40)은 서로 전기적으로 연결될 수 있다.
바람직하게, 클립(60)은 리드 프레임(40) 상면 중 작업영역(41)에 부착될 수 있다.
일부 실시예로, 클립(60)은 반도체 디바이스(20)의 복수의 전극과 연결될 수 있다.
일부 실시예로, 클립(60)은 반도체 디바이스(20)의 동일한 극성 전체 전극과 연결될 수 있다.
클립(60)은 판 형상으로 형성될 수 있다. 바람직하게, 클립(60)은 평판 형상으로 형성될 수 있다. 클립(60)은 절곡되게 반도체 디바이스(20)과 리드 프레임(40)에 부착될 수 있다. 이에 따라, 리드 프레임(40) 및 반도체 디바이스(20)의 전극 사이의 연결 경로의 길이가 감소되어, 전기전도도가 보다 향상됨으로써, 본 발명은 반도체 디바이스 패키지의 신호 특성을 보다 향상시킬 수 있다.
클립(60)의 두께가 두꺼울 수록 열손실이 감소되고, 클립 기반 반도체 디바이스 패키지(1)가 처리 가능한 통신 주파수 범위가 향상될 수 있다. 클립(60)의 두께는 클립 기반 반도체 디바이스 패키지(1)가 처리 가능한 통신 주파수 범위에 맞게 조절될 수 있다.
일부 실시예로, 클립(60)은 리드 프레임(40) 마다 부착될 수 있다. 클립(60)는 좌측 클립(60-1) 및 우측 클립(60-2)을 포함할 수 있다. 좌측 클립(60-1)의 일측은 반도체 디바이스(20)와 직접 연결되고, 타측은 좌측 리드 프레임(40-1)에 연결되어, 반도체 디바이스(20), 좌측 클립(60-1) 및 좌측 리드 프레임(40-1)은 서로 전기적으로 연결될 수 있다. 또한 우측 클립(63)의 일측은 반도체 디바이스(20)와 직접 연결되고, 타측은 우측 리드 프레임(40-2) 연결되어, 반도체 디바이스(20), 우측 클립(60-2) 및 우측 리드 프레임(40-2)은 서로 전기적으로 연결될 수 있다. 여기서 좌측 클립(60-1) 및 우측 클립(60-2)은 반도체 디바이스(20)의 전극 중 서로 다른 전극과 연결될 수 있다.
일부 실시예로, 복수 개의 리드 프레임(40) 중 일부 리드 프레임에 클립(60)이 부착될 수 있다. 예를 들어, 좌측 리드 프레임(40-1) 상면에 좌측 클립(60-1)이 부착될 수 있고, 우측 리드 프레임(40-2)과 반도체 디바이스(20)의 전극은 본딩 와이어로 연결될 수 있다.
도 6은 본 발명의 바람직한 일실시예에 따른 클립 기반 반도체 디바이스 패키지 어레이 상에 코팅막이 형성된 예를 도시한 도면이다.
도 6은 참조하면, 클립 기반 반도체 디바이스 패키지 어레이(5)는 복수의 클립 기반 반도체 디바이스 패키지(1)가 부착될 수 있다.
클립 기반 반도체 디바이스 패키지 어레이(5)의 제조 공정은, 복수의 히트싱크(10)에 각각 세라믹 절연부(30)가 부착되는 단계, 히트싱크(10)에 부착된 세라믹 절연부(30)에 리드 프레임(40)이 부착되는 단계, 리드 프레임(40)에 코팅막(70)이 형성되는 단계, 리드 프레임(40)에 형성된 코팅막(70)을 건조하는 단계, 히트싱크(10)에 반도체 디바이스(20)가 부착되는 단계, 리드 프레임(40)과 히트싱크(10)에 클립(60)이 부착되는 단계, 덮개(50)가 리드 프레임(40) 및 세라믹 절연부(30) 상면에 부착되는 단계를 포함할 수 있다.
도 7은 본 발명의 바람직한 일실시예에 따른 클립 기반 반도체 디바이스 패키지 어레이를 도시한 도면이고, 도 8은 본 발명의 바람직한 일실시예에 따른 클립 기반 반도체 디바이스 패키지 어레이에서 커팅된 낱개 제품을 도시한 도면이다.
도 7 및 도 8을 참조하면, 도 6에 도시된 클립 기반 반도체 디바이스 패키지 어레이(5)의 리드 프레임(40) 및 세라믹 절연부(30) 상면에 덮개(50)가 부착되면, 클립 기반 반도체 디바이스 패키지 어레이(7)가 생성될 수 있다. 클립 기반 반도체 디바이스 패키지 어레이(7)에서 클립 기반 반도체 디바이스 패키지(1)를 각각 커팅하면, 도 8과 같이 다섯개의 클립 기반 반도체 디바이스 패키지(1)가 생성될 수 있다.
도 6 및 도 7에서 클립 기반 반도체 디바이스 패키지 어레이가 한 열에 5개가 연결된 것으로 도시되어 있으나, 본 발명은 이에 한정되지 하고, 한 열에 2개 또는 그 이상의 반도체 디바이스 패키지 연결될 수 있고, 도 6 내지 도 7에서 도시된 바와 같이 1열로 형성될 수 있고, 복수 열로 형성될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
히트싱크 10 세라믹 절연부 30
리드 프레임 40 덮개 50
클립 60 코팅막 70

Claims (8)

  1. 상면에 반도체 디바이스가 안착되는 히트싱크;
    상기 히트싱크 상면에 부착되어 상기 반도체 디바이스가 실장될 공간을 형성하는 세라믹 절연부;
    일측이 상기 세라믹 절연부 상면의 일영역에 부착되는 리드 프레임;
    상기 리드 프레임 상면에 코팅되어 형성되며, 상기 리드 프레임 상면을 작업영역 및 보호영역으로 나누는 코팅막; 및
    일측은 상기 반도체 디바이스의 전극과 연결되고, 타측은 상기 리드 프레임 상면의 작업영역에 부착되는 클립을 포함하고,
    상기 코팅막은,
    PSR(Photo Solder Resist) 또는 PVC(Polyvinyl chloride) Paste Resin으로 형성되는 것을 특징으로 하는 클립 기반 반도체 디바이스 패키지.
  2. 제 1항에 있어서,
    상기 반도체 디바이스 패키지는,
    트랜지스터 또는 전력증폭기인 것을 특징으로 하는 클립 기반 반도체 디바이스 패키지.
  3. 제 1항에 있어서,
    상기 코팅막은,
    상기 작업영역을 감싸게 형성되는 것을 특징으로 하는 클립 기반 반도체 디바이스 패키지.
  4. 제 1항에 있어서,
    상기 코팅막은,
    상기 리드 프레임 상면 중 상기 세라믹 절연부에 부착된 영역에 위치하는 것을 특징으로 하는 클립 기반 반도체 디바이스 패키지.
  5. 제 1항에 있어서,
    상기 클립은,
    상기 반도체 디바이스의 복수의 전극과 연결되는 것을 특징으로 하는 클립 기반 반도체 디바이스 패키지.
  6. 제 1항에 있어서,
    상기 클립은,
    판 형상으로 형성되는 것을 특징으로 하는 클립 기반 반도체 디바이스 패키지.
  7. 제 1항에 있어서,
    일측이 상기 세라믹 절연부 상면의 좌측 영역에 부착되는 좌측 리드 프레임;
    일측이 상기 세라믹 절연부 상면의 우측 영역에 부착되는 우측 리드 프레임;
    상기 좌측 리드 프레임 상면에 코팅되어 형성되며, 상기 좌측 리드 프레임 상면을 작업영역 및 보호영역으로 나누는 좌측 코팅막;
    상기 우측 리드 프레임 상면에 코팅되어 형성되며, 상기 우측 리드 프레임 상면을 작업영역 및 보호영역으로 나누는 우측 코팅막;
    일측은 상기 반도체 디바이스의 전극과 연결되고, 타측은 상기 좌측 리드 프레임 상면의 작업영역에 부착되는 좌측 클립; 및
    일측은 상기 반도체 디바이스의 전극과 연결되고, 타측은 상기 우측 리드 프레임 상면의 작업영역에 부착되는 우측 클립을 포함하는 것을 특징으로 하는 클립 기반 반도체 디바이스 패키지.
  8. 삭제
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02148859A (ja) * 1988-11-30 1990-06-07 Nec Corp 半導体装置
KR101448850B1 (ko) * 2008-02-04 2014-10-14 페어차일드코리아반도체 주식회사 반도체 패키지 및 그 제조방법들

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018142617A (ja) * 2017-02-28 2018-09-13 三菱電機株式会社 半導体装置およびその製造方法

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