JP6314591B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に関する。
従来、例えば特開２００８−２４４２９５号公報に記載されているように、平面視でＶ字状に整列するように複数の半導体チップを実装した半導体装置が知られている。また、従来、例えば特開２０００−１７４１９９号公報に記載されているように、Ｖ字の溝部分が設けられた金属ブロックに断面視でＶ字状に傾くように半導体チップを実装した半導体装置が知られている。
特開２００８−２４４２９５号公報 特開２０００−１７４１９９号公報
しかしながら、上記従来の技術のように平面視でＶ字状に複数の半導体チップを並べると、隣り合う半導体チップ間で近接しあう部分と離れあう部分とが生じる。このため、半導体チップの温度が不均一になるという問題があった。
本発明は、上述のような課題を解決するためになされたもので、半導体装置を小型化しつつ複数の半導体チップ間の温度を均一に近づけるように改善された半導体装置を提供することを目的とする。
また、上記従来の技術のようにＶ字の溝部分を設けた金属ブロックを用いると、この金属ブロックに半導体チップを実装する作業が困難であるという問題があった。
本発明の他の目的は、より簡単な製造方法によって半導体装置の小型化を実現できる半導体装置および半導体装置の製造方法を提供することである。
第１の発明にかかる半導体装置は、
表面を有するベース部材と、
前記表面に設けられ、第１内壁面および前記表面の上で前記第１内壁面の向かい側に位置する第２内壁面を備えた壁部と、
前記表面における前記第１内壁面と前記第２内壁面の間に設けられ、互いに平行な２つの第１長辺を有する第１半導体チップと、
前記表面における前記第１内壁面と前記第２内壁面の間に設けられ、前記第１半導体チップの隣に配置され、互いに平行な２つの第２長辺を有し、前記第２長辺の１つと前記第１長辺の１つとが向かい合う第２半導体チップと、
を備え、
前記表面の平面視で、前記第１内壁面の側における前記第１半導体チップの端部と前記第２半導体チップの端部とを結ぶ直線である第１の線に対して前記第１半導体チップが斜めに配置され、かつ、前記第２半導体チップが前記第１半導体チップと同じ側に傾くように前記第１の線に対して斜めに配置されたものである。
第２の発明にかかる半導体装置は、
表面を有するベース部材と、
前記表面に設けられ、第１内壁面および前記表面の上で前記第１内壁面の向かい側に位置する第２内壁面を備えた壁部と、
前記表面における前記第１内壁面と前記第２内壁面の間に設けられ、互いに平行な２つの第１長辺を有する第１半導体チップと、
前記表面における前記第１内壁面と前記第２内壁面の間に設けられ、前記第１半導体チップの隣に配置され、互いに平行な２つの第２長辺を有し、前記第２長辺の１つと前記第１長辺の１つとが向かい合う第２半導体チップと、
を備え、
前記表面の平面視において、前記第１内壁面の側における前記第１半導体チップの端部と前記第２半導体チップの端部とを結ぶ直線に対して前記第１長辺および前記第２長辺が垂直となるように、前記第１半導体チップおよび前記第２半導体チップが並べられたものである。
第３の発明にかかる半導体装置は、表面を有するベース部材と、底面と前記底面に対して傾いた斜面とを備え、前記底面が前記表面に接続された台座と、前記斜面に設けられた半導体チップと、を備える。
第４の発明にかかる半導体装置の製造方法は、底面と前記底面に対して傾いた斜面とを備えた台座を準備し、前記斜面に半導体チップを実装する工程と、前記半導体チップが実装された後の前記台座の前記底面を、ベース部材の表面に実装する工程と、を備える。
第１の発明によれば、複数の半導体チップをそれぞれ同じ方向に傾けて斜めに配置したので、半導体装置を小型化しつつ複数の半導体チップ間の温度を均一に近づけることができる。
第２の発明によれば、それぞれの長辺が延びる方向を揃えて半導体チップを並べたので、半導体装置を小型化しつつ複数の半導体チップ間の温度を均一に近づけることができる。
第３の発明および第４の発明によれば、ベース部材とは別の部品として台座を設けこの台座の斜面に半導体チップを実装するようにしたので、より簡単な製造方法によって半導体装置の小型化を実現できる。
本発明の実施の形態１にかかる半導体装置を示す斜視図である。 本発明の実施の形態１にかかる半導体装置の内部を示す平面図である。 本発明の実施の形態１にかかる半導体装置を示す部分拡大図である。 本発明の実施の形態１にかかる半導体装置を示す図である。 本発明の実施の形態１にかかる半導体装置を示す図である。 本発明の実施の形態１にかかる半導体装置の変形例を示す図である。 本発明の実施の形態１にかかる半導体装置の変形例を示す図である。 本発明の実施の形態２にかかる半導体装置の内部を示す平面図である。 本発明の実施の形態２にかかる半導体装置を示す図である。 本発明の実施の形態２にかかる半導体装置を示す図である。 本発明の実施の形態３にかかる半導体装置の内部を示す平面図である。 本発明の実施の形態３にかかる半導体装置を示す図である。 本発明の実施の形態３にかかる半導体装置の製造方法を示すフローチャートである。
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置１を示す斜視図であり、図２は、半導体装置１の内部を示す平面図である。図３は、半導体装置１を示す部分拡大図であり、１つの半導体チップ６の周辺を拡大したものである。半導体装置１は、気密封止された高周波高出力デバイスであり、半導体パッケージ２に半導体チップ６などを収納したものである。半導体パッケージ２は、平面体の金属ベース１２と、金属又はセラミック製の壁部１０と、壁部１０の対向する２辺に設けられたセラミック端子１１と、このセラミック端子１１を貫通する外部リード端子５とから構成されている。半導体パッケージ２の外形は、幅Ｗおよび長さＬである。金属ベース１２は表面１２ａを有しており、表面１２ａに複数の半導体チップ６が設けられている。半導体チップ６は、それぞれが長辺６ａと短辺６ｂを有する。すなわち、金属ベース１２の表面１２ａのうち、Ａｇでロウ付けされた壁部１０の内側（キャビティー内部）に、半導体チップ６を実装する。
図２に示すように、壁部１０は、金属ベース１２の表面１２ａの一部を囲うように設けられている。複数の半導体チップ６は、表面１２ａにおける壁部１０の内側に設けられる。図２の平面図からわかるように、本実施の形態では壁部１０が平面視で略正方形である。ただし、本発明はこれに限られず、長方形を含む四角形でもよく、それ以外の多角形でもよい。また、本実施の形態では正方形の角にＲを持たせているが、本発明はこれに限られず、Ｒを持たせず角状としてもよく、あるいは面取り状のように角を取っても良い。半導体装置１は、２つの外部リード端子５を備えている。それぞれの外部リード端子５は、壁部１０で囲まれた表面１２ａの一部を挟んで互いに反対側で壁部１０をそれぞれ貫通して、その内部で金属線８、整合回路基板７、１７を介して複数の半導体チップ６と電気的に接続される。
図３に示すように、半導体チップ６には、複数のゲート電極６１および複数のドレイン電極６２がそれぞれ対向する長辺６ａに沿って並べて設けられており、ゲート電極６１およびドレイン電極６２それぞれに金などで構成された金属線８が接続している。ゲート電極６１およびドレイン電極６２が隣り合う半導体チップ６の間で向き合うように実装される。その半導体チップ６の間の空間に、平面視で外形が三角形の整合回路基板１７を実装する。その外側には長方形の整合回路基板７を実装する。これら各部品を実装したのちに、金属又はセラミック製のキャップ３を、壁部１０の上に載せて、はんだ４で接合し気密封止する。
図示しないが、半導体チップ６は内部に複数の半導体素子を備えており、実施の形態１では具体的にはこの半導体素子は電界効果トランジスタ（すなわちＦＥＴ）とする。図２および図３に示すように、これらの半導体素子の電極が半導体チップ６の長辺６ａに並べられる。それぞれのＦＥＴのドレイン、ソース、およびゲートは、半導体チップ６の長辺６ａ方向に繰り返し並んでいる。半導体チップ６の表面には、第１電極６２（本実施の形態ではドレイン電極６２とする）と、第２電極（本実施の形態ではソース電極とし、図示を省略する）と、このドレイン電極６２とソース電極の間の電気的接続を制御する制御電極６１（本実施の形態ではゲート電極６１とする）とが設けられている。ドレイン電極６２、ソース電極（図示せず）、およびゲート電極６１は、それぞれ、ＦＥＴのドレイン、ソース、およびゲートと接続している。なお、半導体チップ６に形成する半導体素子は特に限定せず、ＦＥＴ以外のトランジスタでもよく、トランジスタ以外の半導体素子であってもよい。
半導体チップ６の間には、整合回路基板１７が設けられている。整合回路基板１７は、直角を成す２つの辺１７ｂ、１７ｃと、この直角に対する斜辺１７ａを有する直角三角形である。隣り合う半導体チップ６の間に、斜辺１７ａが半導体チップ６の長辺６ａと向かい合うように複数の整合回路基板１７が設けられている。図３に示す整合回路基板１７の鋭角の大きさθｓは、本実施の形態では４５度である。これは、図４を用いて後述するようにそれぞれの半導体チップ６の傾き角度θが４５度であることに対応した好ましい形態である。整合回路基板１７には、整合回路パターン１１２が設けられている。整合回路パターン１１２は、その斜辺１７ａと平行に延びる平行部分１１２ａを有する略Ｔ字状のパターンである。平行部分１１２ａによれば、四角形形状の整合回路基板７と同様に、半導体チップ６のゲート電極６１又はドレイン電極６２から整合回路基板１７への電気信号の取り出しを長辺６ａと金属線８とが互いに直交するようにして行うことができ、回路設計の自由度を広げることができる。
図４は、半導体装置１における半導体チップ６の配置図である。なお、整合回路基板１７は図示を省略している。複数の半導体チップ６は、それぞれの長辺６ａが互いに向かい合うように並べられている。隣り合う半導体チップ６が表面１２ａの平面視で同じ側に傾くように、複数の半導体チップ６がそれぞれ斜めに設けられている。複数の半導体チップ６をそれぞれ同じ方向に傾けて斜めに配置したので、半導体装置１を小型化しつつ複数の半導体チップ６間の温度を均一に近づけることができる。
実施の形態１では下記に述べる好ましい配置形態を満たしている。
（ｉ）まず、複数の半導体チップ６それぞれの短辺６ｂを結ぶ仮想直線をＭとする。この仮想直線Ｍに対して、半導体チップ６それぞれの長手方向中心軸がそれぞれ角度θずつ傾けられている。これと同じく、半導体チップ６それぞれの長辺６ａも仮想直線Ｍに対して角度θずつ傾けられている。
（ｉｉ）角度θは９０度より小さくかつ０度より大きい任意の角度とすることができるが、実施の形態１では好ましい形態としてこの角度θを４５度としている。このようにすることで、長辺６ａが伸びる方向と短辺６ｂが伸びる方向それぞれに対して、均等にスペースを縮小することができる。
（ｉｉｉ）図４に示す基準線Ｒは、図４で最も紙面左側に位置する半導体チップ６の短辺６ｂに沿って伸びる仮想線である。実施の形態１では、１つの半導体チップ６の短辺６ｂを基準として、複数の半導体チップ６が同一の方向Ｑ（つまり図４の紙面右下方向）に向かってそれぞれの短辺６ｂの側にずらされている。このようにすることで、複数の半導体チップ６の配置が無造作な配置ではなく、全体が平行四辺形に近似した配置となる。複数の半導体チップ６の間での局所的な放熱性低下を避けるためには、隣り合う半導体チップ６の間隔Ｐを等しくして等間隔に並べることが好ましい。さらに、複数の半導体チップ６それぞれが同一方向Ｑに同じ量Ｄずつずらされていることが好ましい。半導体チップ６が均等に並ぶことで、それぞれの半導体チップ６の放熱を良好なものにでき、それぞれの半導体チップ６が内蔵した複数の半導体素子を互いに均一な温度に近づけることができる。
本発明の要旨を逸脱しない範囲内において、上述した実施の形態１にかかる半導体装置１に様々な変形を施すことができる。
例えば、複数の半導体チップ６の配置は上記の好ましい形態に限定されない。半導体チップ６の傾きについての変形を説明すると、図４に図示している上述の角度θを４５度以外としてもよく、角度θは、９０度より小さくかつ０度より大きい角度範囲内において選択した任意の角度とすることができる。例えば４５度に代えて約３０度、約６０度などの角度で傾けても良い。また、それぞれの半導体チップ６の傾きすなわち角度θが同一でなくともよく、傾きの方向が同じであれば隣り合う半導体チップ６が異なる角度θで傾いていても良い。
また、実施の形態１では、４つの半導体チップ６を、同じ方向Ｑ側に向かって等しいずれ量Ｄずつずらしている。しかしながら本発明はこれに限られない。例えば、図５に示すように、隣り合う半導体チップ６が異なる量Ｄ１、Ｄ２ずつ交互にずれるように、互い違いに複数の半導体チップ６をずらしてもよい。また、例えば図５に破線で示した半導体チップ６のように基準線Ｒから方向Ｑとは逆方向へとずらして配置する半導体チップ６が含まれても良い。なお、図５についても整合回路基板１７の図示は省略しているが、実際には半導体チップ６の間に整合回路基板１７が設けられる。
また、整合回路基板１７の形状は上記の好ましい形態に限定されない。すなわち、実施の形態１では、それぞれの半導体チップ６を４５度ずつ傾けて、整合回路基板１７の外形を直角二等辺三角形にしている。しかしながら、本発明はこれに限られず、半導体チップ６を傾ける角度θの大きさに合わせて、整合回路基板１７の形状を、斜辺以外の２辺の長さが互いに異なる直角三角形にしてもよい。即ち、半導体チップ６の傾き角度θが４５度の場合は整合回路基板１７を直角二等辺三角形とすることが好ましく、角度θが４５度以外の角度であるときはθｓも４５度以外となる。整合回路基板１７上には高周波回路（すなわち整合回路パターン１１２）が形成される。半導体チップ６からの信号の取りやすさおよび電気長の均等性を考慮すると、整合回路基板１７を直角二等辺三角形とすることが設計し易い。しかし、パッケージ幅Ｗを更に小さくしたいときなどは、半導体チップ６の傾き角度θを４５度よりも大きくしてもよく、これに応じて鋭角θｓを小さくした直角三角形を採用してもよい。また、整合回路基板１７などの三角形等の整合回路基板ではなくともよく、２つの半導体チップ６の間にこれらと同じ傾きで、整合回路基板７などと同様の長方形の整合回路基板を配置しても良い。
図６および図７は、半導体装置１の変形例を示す図である。図６に示すように、三角形の整合回路基板２７を設けても良い。また、図７に示すように、平行四辺形の整合回路基板２７を設けても良い。
実施の形態２．
図８は、本発明の実施の形態２にかかる半導体装置１０１の内部を示す平面図である。半導体装置１０１の外観は図１に示した半導体装置１と同じである。また、半導体装置１と同様又は対応する構成には同一の符号を付し説明を省略する。半導体装置１０１は、複数の半導体チップ６はそれぞれの長辺６ａが互いに向かい合うように並べられ、隣り合う半導体チップ６の長辺６ａが平行となるように並べられる。半導体チップ６の間には、長方形の整合回路基板が設けられており、実施の形態２では具体的には積層整合回路基板１１４が設けられている。複数の半導体チップ６それぞれの長辺６ａと整合回路基板１７の斜辺１７ａとが向かい合うように並ぶ。下層基板１１４ｂは、それぞれの半導体チップ６のドレイン電極６２又はゲート電極６１と金属線８を介して接続される。金属線８を用いて半導体チップ６、積層整合回路基板１１４、整合回路基板７、外部リード端子５をそれぞれ互いに接続し、これらを電気的に接続することで電気信号の取出しが行われる。
図９は、本発明の実施の形態２にかかる半導体装置１０１を示す図であり、図８のＡ−Ａ線に沿う断面図である。積層整合回路基板１１４は、上層基板１１４ａおよび下層基板１１４ｂが積層されたものである。下層基板１１４ｂは、金属ベース１２の表面１２ａに設けられ、整合回路を構成する下層回路パターン１４２を備える。上層基板１１４ａは、下層基板１１４ｂよりも幅が狭く、下層基板１１４ｂに重ねられ、整合回路を構成する上層回路パターン１４１を備える。上層基板１１４ａはスルーホール１５を備えている。スルーホール１５は、上層回路パターン１４１および下層回路パターン１４２を接続している。なお、積層整合回路基板１１４の基板積層数は２つに限らず、３つ以上の基板を積層して積層整合回路基板１１４を構成してもよい。積層整合回路基板１１４によれば整合回路を立体的に形成できるので、半導体装置１０１の平面方向における寸法（つまりパッケージ幅Ｗおよびパッケージ長さＬ）を縮小化できる。
図１０は、本発明の実施の形態２にかかる半導体装置１０１における半導体チップ６の配置図である。半導体装置１０１では、複数の半導体チップ６それぞれの短辺６ｂを結ぶ仮想直線Ｍに対して、複数の半導体チップ６それぞれの長辺６ａが９０度を成す。２つの外部リード端子５が壁部１０と接続する接続部を結ぶ仮想線と、半導体チップ６の長辺６ａとが平行である。半導体チップ６を、仮想直線Ｍを基準として９０度回転させて並べているので、半導体チップ６のパッケージ幅Ｗを抑制することが可能となる。外部リード端子５に対して平行方向に一定の間隔を開けて実装しているので、半導体チップ６の間隔Ｐが均一化される、隣り合う半導体チップ６で互いに放熱が邪魔されずに、良好な放熱性が確保される。また、半導体チップ６の内部の複数の半導体素子の温度が均一化される。
実施の形態３．
図１１は、本発明の実施の形態３にかかる半導体装置２０１の内部を示す平面図である。図１２は、半導体装置２０１を示す図であり、図１１のＢ−Ｂ線に沿う断面図である。半導体装置２０１の外観は図１に示した半導体装置１と同じである。また、半導体装置１と同様又は対応する構成には同一の符号を付し説明を省略する。実施の形態３にかかる半導体装置２０１は、台座１３を備えている点で、実施の形態１、２とは異なっている。台座１３は、底面１３ｂと底面１３ｂに対して傾いた斜面１３ａとを備え、底面１３ｂが金属ベース１２の表面１２ａに接続されている。半導体チップ６は、斜面１３ａに設けられている。整合回路基板７を半導体チップ６の長辺６ａの両脇に実装することで、半導体パッケージ２に単純に平面状に並べて実装するよりも、パッケージ幅Ｗを縮小できる。台座１３のさらに両端には、長方形の外形を有した整合回路基板７が実装されている。金属線８で半導体チップ６、整合回路基板７、および外部リード端子５を互いに接続してこれらを電気的に接続し、半導体チップ６から電気信号が取りされるようになっている。
実施の形態３にかかる台座１３は、次に述べる好ましい特徴を具備している。
（ｉ）まず、良好な放熱性を得るために、台座１３には熱伝導性の高い材料、例えばＣｕＷ等の金属を用いることが好ましい。
（ｉｉ）また、台座１３は、複数の斜面１３ａを備え、複数の斜面１３ａにそれぞれ半導体チップ６が設けられていることが好ましい。これにより１つの台座１３で複数の部品をまとめて保持および搬送できるので、組み立ての容易性および半導体装置２０１の小型化が図れる。
（ｉｉｉ）また、斜面１３ａは、底面１３ｂの側ほど台座１３が幅広となるように傾斜することが好ましい。これにより、底面１３ｂを金属ベース１２の表面１２ａに実装した後に、台座１３上における金属線８のボンディングが容易だからである。
（ｉｖ）また、斜面１３ａにおける半導体チップ６の隣に整合回路基板７が設けられていることが好ましい。これにより、台座１３に対して半導体チップ６と整合回路基板７をともに実装した状態で、この台座１３を金属ベース１２に実装することができるので、組み立てが更に容易である。
（ｖ）また、半導体チップ６の短辺６ｂが斜面１３ａの下る方向に向けられていることが好ましい。これによりパッケージ長さＬの寸法抑制が可能だからである。
（ｖｉ）また、複数の台座１３は、底面１３ｂに対する斜面１３ａの角度が互いに等しいことが好ましい。これにより、別々の台座１３に実装された半導体チップ６の配置間隔および傾斜間隔を均一化し、熱的環境を均一に近づけることができるからである。特に、１つの台座１３が備える複数の斜面１３ａが底面１３ｂに対してそれぞれ等しい角度をなすことが好ましく、さらにそれら複数の斜面１３ａが互いに反対側を向くように台座１３の断面が二等辺三角形の角柱状（図１２を参照）であることが好ましい。
（ｖｉｉ）なお、図１２には、斜面１３ａの法線Ｎを模式的に図示している。複数の斜面１３ａは、底面１３ｂの平面視で互いに反対側を向いている。これによりそれぞれの斜面１３ａに半導体チップ６を実装するときに互いに干渉することを防ぐことができる。
実施の形態３によれば、台座１３の斜面１３ａに半導体チップ６を実装することで、半導体チップ６の実装エリアを小さくすることが可能となり、半導体パッケージ２の外形が大型化するのを抑制し且つアスペクト比の増大を抑制し、低コストな高周波高出力デバイスを提供することが可能となる。また、台座１３が金属ベース１２とは別体の部品なので、台座１３に半導体チップ６をダイボンドした後に、その台座１３を金属ベース１２の表面１２ａに実装することが可能となる。つまり台座１３が半導体チップ６の運搬搬送用の器具すなわちキャリアの役割を果たすことで、半導体装置２０１の組立が容易化されている。
なお、実施の形態３では台座１３を複数個設けたが、本発明はこれに限られず、少なくとも１つの台座１３を設けることで半導体装置２０１の小型化のメリットがある。また、台座１３は複数の斜面１３ａを備えたが、本発明はこれに限られず、１つの斜面１３ａでもよく、あるいは３つ以上の斜面１３ａを設けても良い。また、台座１３は断面が二等辺三角形状としているが、本発明はこれに限られない。例えば、台座１３を台形状にしてもよく、その場合には台座１３が底面１３ｂの反対側に平行な面を有する。また、例えば二つの斜面１３ａが交わる頂点に丸みを持たせるなどしてもよい。
図１３は、半導体装置２０１の製造方法を示すフローチャートである。図１３に示す製造方法では、先ず、台座１３を準備する（ステップＳ１００）。全体のサイズおよび形状、斜面１３ａのサイズおよび形状、材質などを互いに相違させた複数の台座１３を準備していることが好ましい。半導体装置２０１に要求される特性の相違などにより、実装すべき半導体チップ６のサイズは様々な大きさのものが多品種に生産される。台座１３はその形状が比較的単純であり半導体パッケージ２と比べて小型なものですむので、単価を比較的安く抑えることが容易である。よって、異なるサイズの半導体チップ６に対応するために異なるサイズの台座１３を複数種類準備しても、製品コストへの影響が小さい。大きさの異なる半導体チップ６に合わせた台座１３を選択して実装するようにすれば、半導体パッケージ２を標準化しておくことができ、トータル的な材料コストを低減することが可能となるという利点がある。
次に、台座１３の斜面１３ａに、半導体チップ６を実装する工程を実施する（ステップ１０２）。このとき、半導体チップ６を水平にした状態で鉛直方向に下降させる。自動機又は手動作業のいずれにしても、典型的には、このような方法がとられる。このとき、本実施の形態では、台座１３をその斜面１３ａが半導体チップ６と平行になるように傾ける。これにより、傾けられることで水平面と平行とされた斜面１３ａに対して、半導体チップ６を実装可能である。半導体パッケージ２よりもサイズが小さい台座１３を傾けることは自動実装機の回転機構や加熱機構、および治工具の大きさの観点からも容易である。
次に、半導体チップ６が実装された後の台座１３の底面１３ｂを、金属ベース１２の表面１２ａに実装する工程を実施する（ステップＳ１０４）。次に、半導体チップ６を実装した台座１３を、半導体パッケージ２における金属ベース１２の表面１２ａに並べて実装する工程を実施する。次に、他の整合回路基板７の実装、金属線８のボンディング、およびキャップ３の半田付けを行うことで気密封止をするなどの、パッケージ化を行う工程を実施する（ステップＳ１０６）。以上説明した実施の形態３にかかる製造方法によれば、台座１３が半導体チップ６の運搬搬送用の器具すなわちキャリアの役割を果たすことで、半導体装置２０１の組立が容易化されている。
１、１０１、２０１ 半導体装置、２ 半導体パッケージ、３ キャップ、５ 外部リード端子、６ 半導体チップ、６ａ 長辺、６ｂ 短辺、７、１７、２７ 整合回路基板、８ 金属線、１０ 壁部、１１ セラミック端子、１２ 金属ベース、１２ａ 表面、１３ 台座、１３ａ 斜面、１３ｂ 底面、１５ スルーホール、１７ａ 斜辺、１７ａ 長辺、６１ 制御電極（ゲート電極）、６２ ドレイン電極、１１２ 整合回路パターン、１１２ａ 平行部分、１１４ 積層整合回路基板、１１４ａ 上層基板、１１４ｂ 下層基板、１４１ 上層回路パターン、１４２ 下層回路パターン

Claims (11)

  1. 表面を有するベース部材と、
    前記表面に設けられ、第１内壁面および前記表面の上で前記第１内壁面の向かい側に位置する第２内壁面を備えた壁部と、
    前記表面における前記第１内壁面と前記第２内壁面の間に設けられ、互いに平行な２つの第１長辺を有する第１半導体チップと、
    前記表面における前記第１内壁面と前記第２内壁面の間に設けられ、前記第１半導体チップの隣に配置され、互いに平行な２つの第２長辺を有し、前記第２長辺の１つと前記第１長辺の１つとが向かい合う第２半導体チップと、
    を備え、
    前記表面の平面視で、前記第１内壁面の側における前記第１半導体チップの端部と前記第２半導体チップの端部とを結ぶ直線である第１の線に対して前記第１半導体チップが斜めに配置され、かつ、前記第２半導体チップが前記第１半導体チップと同じ側に傾くように前記第１の線に対して斜めに配置された半導体装置。
  2. 前記第１内壁面と前記第２内壁面の間において前記第１半導体チップとともに前記第２半導体チップを挟むように前記第２半導体チップの隣に設けられ、互いに平行な２つの第３長辺を有し、前記第３長辺の１つと前記第２長辺の他の１つとが向かい合う第３半導体チップを備え、
    前記第１半導体チップが前記２つの第１長辺を結ぶ第１短辺を備え、前記第２半導体チップが前記２つの第２長辺を結ぶ第２短辺を備え、前記第３半導体チップが前記２つの第３長辺を結ぶ第３短辺を備え、
    前記第１〜第３短辺は、同じ側を向き、かつ互いに平行であり、
    前記第２短辺を延長して得られる第２の線から前記第１半導体チップの一部が突き出ており、
    前記第３短辺を延長して得られる第３の線から前記第２半導体チップの一部が突き出た請求項１に記載の半導体装置。
  3. 前記第１半導体チップの一部が前記第２の線から突き出た長さと、前記第２半導体チップの一部が前記第３の線から突き出た長さとが等しい請求項２に記載の半導体装置。
  4. 前記壁部で囲まれた前記表面の一部が前記平面視で四角形であり、
    前記平面視における前記壁部の対角線に対して前記第１長辺および前記第２長辺が平行となるように、前記第１半導体チップおよび前記第２半導体チップが並べられた請求項１〜３のいずれか１項に記載の半導体装置。
  5. 直角を成す２つの辺および前記直角に対する第１斜辺を有する第１整合回路基板と、
    直角を成す２つの辺および前記直角に対する第２斜辺を有する第２整合回路基板と、
    を備え、
    前記第１半導体チップと前記第２半導体チップとの間に、前記第１斜辺が前記第１長辺と向かい合いかつ前記第２斜辺が前記第２長辺と向かい合うように、前記第１整合回路基板および前記第２整合回路基板が設けられた請求項１〜４のいずれか１項に記載の半導体装置。
  6. 表面を有するベース部材と、
    前記表面に設けられ、第１内壁面および前記表面の上で前記第１内壁面の向かい側に位置する第２内壁面を備えた壁部と、
    前記表面における前記第１内壁面と前記第２内壁面の間に設けられ、互いに平行な２つの第１長辺を有する第１半導体チップと、
    前記表面における前記第１内壁面と前記第２内壁面の間に設けられ、前記第１半導体チップの隣に配置され、互いに平行な２つの第２長辺を有し、前記第２長辺の１つと前記第１長辺の１つとが向かい合う第２半導体チップと、
    を備え、
    前記表面の平面視において、前記第１内壁面の側における前記第１半導体チップの端部と前記第２半導体チップの端部とを結ぶ直線に対して前記第１長辺および前記第２長辺が垂直となるように、前記第１半導体チップおよび前記第２半導体チップが並べられた半導体装置。
  7. 前記第１半導体チップと前記第２半導体チップとの間に、互いに平行な２つの長辺を有する整合回路基板が設けられ、
    前記整合回路基板の前記長辺の一方と前記第１長辺とが向かい合い、前記整合回路基板の前記長辺の他方と前記第２長辺とが向かい合う請求項６に記載の半導体装置。
  8. 前記整合回路基板は、前記ベース部材の前記表面に設けられ下層回路パターンを備える下層基板と、前記下層基板に重ねられ上層回路パターンを備える上層基板と、を備える請求項７に記載の半導体装置。
  9. 表面を有するベース部材と、
    底面と前記底面に対して傾いた斜面とを備え、前記底面が前記ベース部材の前記表面に接続された台座と、
    前記斜面に設けられた半導体チップと、
    を備え、
    前記斜面における前記半導体チップの隣に整合回路基板が設けられた半導体装置。
  10. 表面を有するベース部材と、
    底面と前記底面に対して傾いた斜面とを備え、前記底面が前記ベース部材の前記表面に接続された台座と、
    前記斜面に設けられた半導体チップと、
    を備え、
    前記半導体チップは、長辺と短辺を備え、
    前記半導体チップの短辺が前記斜面の下る方向に向けられた半導体装置。
  11. 底面と前記底面に対して傾いた斜面とを備えた台座を準備し、前記斜面に半導体チップを実装する工程と、
    前記半導体チップが実装された後の前記台座の前記底面を、ベース部材の表面に実装する工程と、
    を備える半導体装置の製造方法。
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