JP5951265B2 - 広帯域増幅器 - Google Patents
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Description
(広帯域増幅器)
第1の実施の形態に係る広帯域増幅器1の模式的平面パターン構成は、図1に示すように表される。
比較例に係る広帯域増幅器1aの模式的平面パターン構成は、図2に示すように表される。比較例に係る広帯域増幅器1aにおいては、図2に示すように、出力ボンディングワイヤ14a・14bとシャント・インダクタ用ボンディングワイヤ13a・13bは、平面上で略平行に配置され、かつ半導体チップ24a・24bの長手方向に対して平面上で90°の角度を有する。また、入力ボンディングワイヤ12a・12bも、半導体チップ24a・24bの長手方向に対して平面上で90°の角度を有する。
第1の実施の形態に係る広帯域増幅器1において、出力側等価回路50および出力側等価回路50に並列接続されるシャント回路30および合成回路40の回路構成は、図9に示すように表される。
(半導体素子構造)
第1の実施の形態に係る広帯域増幅器1に搭載される半導体チップ24の模式的平面パターン構成の拡大図は、図13に示すように表される。また、変形例の半導体チップ24cの模式的平面パターン構成の拡大図は、図14(a)に示すように表され、図13および図14(a)のJ部分の拡大図は、図14(b)に示すように表される。また、図14(b)のV−V線に沿う模式的断面構成例は、図15に示すように表される。
半導体チップ24・24cのFETセルの構成例は、図15に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118と、アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118上に配置されたソースフィンガー電極(S)120、ゲートフィンガー電極(G)124およびドレインフィンガー電極(D)122とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118との界面には、2次元電子ガス(2DEG:Two Dimensional Electron Gas)層116が形成されている。図15に示す構成例では、高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)が示されている。
半導体チップ24c上において、ドレイン端子電極D1にボンディングワイヤW11・W21・W31・W41・W51…を結合した様子は、模式的に、図16に示すように表される。図16において、ドレイン端子電極D1上には、ボンディングワイヤW11・W21・W31・W41・W51に対応してボンディング接続電極BG11・BG21・BG31・BG41・BG51が形成されている。図示は省略されているが、他のドレイン端子電極D2・D3・…・D8に対してもボンディングワイヤおよびボンディング接続電極が同様に形成される。
(広帯域増幅器)
第2の実施の形態に係る広帯域増幅器1の模式的平面パターン構成は、図17に示すように表される。
第3の実施の形態に係る広帯域増幅器の模式的平面パターン構成は、図23に示すように表され、変形例1に係る広帯域増幅器の模式的平面パターン構成は、図24に示すように表され、変形例2に係る広帯域増幅器の模式的平面パターン構成は、図25に示すように表される。
第4の実施の形態に係る広帯域増幅器の模式的平面パターン構成は、図26に示すように表され、変形例1に係る広帯域増幅器の模式的平面パターン構成は、図27に示すように表され、変形例2に係る広帯域増幅器の模式的平面パターン構成は、図28に示すように表される。
本実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…メタルキャップ
10a…メタルシールリング
11、15…ボンディングワイヤ
12、12a、12b…入力ボンディングワイヤ
14、14a、14b…出力ボンディングワイヤ
13、13a、13b…シャント・インダクタ用ボンディングワイヤ
16…パッケージ外壁(金属壁)
17…入力分配整合回路
17a、17b…入力整合回路
17c…入力分配回路
18…出力合成整合回路
18a、18b…出力整合回路
18c…出力合成回路
17d、18d、19a、19b…ストリップライン
20…フィードスルー下層部
21a、21b…端子電極
22…フィードスルー上層部
24、24a、24b、24c…半導体チップ
25a、25b…キャパシタ基板
26…入力回路基板
28…出力回路基板
30…シャント回路
34…貫通孔
40…合成回路
50…出力側等価回路
110…半絶縁性基板
112…窒化物系化合物半導体層(GaNエピタキシャル成長層)
116…2次元電子ガス(2DEG)層
118…アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)
120…ソースフィンガー電極
122…ドレインフィンガー電極
124…ゲートフィンガー電極
200…導体ベースプレート
G,G1,G2,…,G8…ゲート端子電極
S,S1,S1,…,S9…ソース端子電極
D,D1,D2,…,D8…ドレイン端子電極
SC1,SC2,…,SC9…VIAホール
Pi…入力端子
Po…出力端子
Claims (16)
- 導体ベースプレートと、
前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力回路基板および出力回路基板と、
前記導体ベースプレート上に前記半導体チップに隣接し、かつ前記半導体チップと前記出力回路基板との間に配置されたキャパシタ基板と、
前記入力回路基板上に配置された入力分配整合回路と、
出力回路基板上に配置された出力合成整合回路と、
前記半導体チップと前記入力分配整合回路および前記出力合成整合回路を接続する複数本の入力ボンディングワイヤおよび複数本の出力ボンディングワイヤと、
前記半導体チップと前記キャパシタ基板を接続する複数本のシャント・インダクタ用ボンディングワイヤと、
前記金属壁の入出力部に設けられた貫通孔と、
前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインおよび出力ストリップラインと、
前記入力ストリップラインおよび前記出力ストリップライン上にそれぞれ配置された入力端子電極および出力端子電極と
を備え、前記出力ボンディングワイヤと前記シャント・インダクタ用ボンディングワイヤは、平面上で90°の角度を有し、
前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップの長手方向が前記貫通孔が配置された前記金属壁に対して0°より大きく、90°より小さい所定の角度に配置したことを特徴とする広帯域増幅器。 - 導体ベースプレートと、
前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力回路基板および出力回路基板と、
前記導体ベースプレート上に前記半導体チップに隣接し、かつ前記半導体チップと前記出力回路基板との間に配置されたキャパシタ基板と、
前記入力回路基板上に配置された入力分配整合回路と、
出力回路基板上に配置された出力合成整合回路と、
前記半導体チップと前記入力分配整合回路および前記出力合成整合回路を接続する複数本の入力ボンディングワイヤおよび複数本の出力ボンディングワイヤと、
前記半導体チップと前記キャパシタ基板を接続する複数本のシャント・インダクタ用ボンディングワイヤと
を備え、前記出力ボンディングワイヤと前記シャント・インダクタ用ボンディングワイヤは、平面上で90°の角度を有し、
前記入力分配整合回路は、入力整合回路および入力分配回路を備え、前記出力合成整合回路は、出力整合回路および出力合成回路を備え、
前記金属壁の入出力部に設けられた貫通孔と、
前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインおよび出力ストリップラインと、
前記入力ストリップラインおよび前記出力ストリップライン上にそれぞれ配置された入力端子電極および出力端子電極と
を備え、
前記入力分配回路は前記入力ストリップラインに接続され、前記出力合成回路は前記出力ストリップラインに接続され、
前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップの長手方向が前記貫通孔が配置された前記金属壁に対して0°より大きく、90°より小さい所定の角度に配置したことを特徴とする広帯域増幅器。 - 導体ベースプレートと、
前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力回路基板および出力回路基板と、
前記導体ベースプレート上に前記半導体チップに隣接し、かつ前記半導体チップと前記出力回路基板との間に配置されたキャパシタ基板と、
前記入力回路基板上に配置された入力分配整合回路と、
出力回路基板上に配置された出力合成整合回路と、
前記半導体チップと前記入力分配整合回路および前記出力合成整合回路を接続する複数本の入力ボンディングワイヤおよび複数本の出力ボンディングワイヤと、
前記半導体チップと前記キャパシタ基板を接続する複数本のシャント・インダクタ用ボンディングワイヤと
を備え、前記出力ボンディングワイヤと前記シャント・インダクタ用ボンディングワイヤは、平面上で90°の角度を有し、
前記半導体チップを複数チップ配置するとともに、前記半導体チップを前記金属壁の対角線に対して実質的に平行に配置したことを特徴とする広帯域増幅器。 - 導体ベースプレートと、
前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力回路基板および出力回路基板と、
前記導体ベースプレート上に前記半導体チップに隣接し、かつ前記半導体チップと前記出力回路基板との間に配置されたキャパシタ基板と、
前記入力回路基板上に配置された入力分配整合回路と、
出力回路基板上に配置された出力合成整合回路と、
前記半導体チップと前記入力分配整合回路および前記出力合成整合回路を接続する複数本の入力ボンディングワイヤおよび複数本の出力ボンディングワイヤと、
前記半導体チップと前記キャパシタ基板を接続する複数本のシャント・インダクタ用ボンディングワイヤと
を備え、前記出力ボンディングワイヤと前記シャント・インダクタ用ボンディングワイヤは、平面上で90°の角度を有し、
前記半導体チップを複数チップ配置するとともに、前記半導体チップを前記半導体チップの長手方向が実質的に互いに直交するように、配置したことを特徴とする広帯域増幅器。 - 導体ベースプレートと、
前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力回路基板および出力回路基板と、
前記導体ベースプレート上に前記半導体チップに隣接し、かつ前記半導体チップと前記出力回路基板との間に配置されたキャパシタ基板と、
前記入力回路基板上に配置された入力分配整合回路と、
出力回路基板上に配置された出力合成整合回路と、
前記半導体チップと前記入力分配整合回路および前記出力合成整合回路を接続する複数本の入力ボンディングワイヤおよび複数本の出力ボンディングワイヤと、
前記半導体チップと前記キャパシタ基板を接続する複数本のシャント・インダクタ用ボンディングワイヤと、
前記金属壁の入出力部に設けられた貫通孔と、
前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインおよび出力ストリップラインと、
前記入力ストリップラインおよび前記出力ストリップライン上にそれぞれ配置された入力端子電極および出力端子電極と
を備え、前記出力ボンディングワイヤと前記シャント・インダクタ用ボンディングワイヤは、平面上で90°の角度を有し、
前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップの長手方向が実質的に互いに直交するように、配置し、
前記半導体チップと前記キャパシタ基板は、いずれも長手方向が前記貫通孔が配置された前記金属壁に対して、相対的に45°回転して配置されていることを特徴とする広帯域増幅器。 - 導体ベースプレートと、
前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力回路基板および出力回路基板と、
前記導体ベースプレート上に前記半導体チップに隣接し、かつ前記半導体チップと前記出力回路基板との間に配置されたキャパシタ基板と、
前記入力回路基板上に配置された入力分配整合回路と、
出力回路基板上に配置された出力合成整合回路と、
前記半導体チップと前記入力分配整合回路および前記出力合成整合回路を接続する複数本の入力ボンディングワイヤおよび複数本の出力ボンディングワイヤと、
前記半導体チップと前記キャパシタ基板を接続する複数本のシャント・インダクタ用ボンディングワイヤと
を備え、前記出力ボンディングワイヤと前記シャント・インダクタ用ボンディングワイヤは、平面上で90°の角度を有し、
前記入力分配整合回路は、入力整合回路および入力分配回路を備え、前記出力合成整合回路は、出力整合回路および出力合成回路を備え、
前記金属壁の入出力部に設けられた貫通孔と、
前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインおよび出力ストリップラインと、
前記入力ストリップラインおよび前記出力ストリップライン上にそれぞれ配置された入力端子電極および出力端子電極と
を備え、
前記入力分配回路は前記入力ストリップラインに接続され、前記出力合成回路は前記出力ストリップラインに接続され、
前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップの長手方向が実質的に互いに直交するように、配置し、
前記半導体チップと前記キャパシタ基板は、いずれも長手方向が前記貫通孔が配置された前記金属壁に対して、相対的に45°回転して配置されていることを特徴とする広帯域増幅器。 - 前記入力分配整合回路は、入力整合回路および入力分配回路を備え、前記出力合成整合回路は、出力整合回路および出力合成回路を備えることを特徴とする請求項1、3、4、5のいずれか1項に記載の広帯域増幅器。
- 前記入力ボンディングワイヤは、前記半導体チップの長手方向に対して平面上で90°の角度を有することを特徴とする請求項1〜7のいずれか1項に記載の広帯域増幅器。
- 前記入力ボンディングワイヤおよび前記出力ボンディングワイヤは、前記半導体チップの長手方向に対して平面上で0°より大きく、90°より小さい所定の角度を有することを特徴とする請求項1〜7のいずれか1項に記載の広帯域増幅器。
- 前記金属壁の入出力部に設けられた貫通孔と、
前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインおよび出力ストリップラインと、
前記入力ストリップラインおよび前記出力ストリップライン上にそれぞれ配置された入力端子電極および出力端子電極と
を備えることを特徴とする請求項3または4に記載の広帯域増幅器。 - 前記入力分配整合回路は、入力整合回路および入力分配回路を備え、前記出力合成整合回路は、出力整合回路および出力合成回路を備え、
前記金属壁の入出力部に設けられた貫通孔と、
前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインおよび出力ストリップラインと、
前記入力ストリップラインおよび前記出力ストリップライン上にそれぞれ配置された入力端子電極および出力端子電極と
を備え、
前記入力分配回路は前記入力ストリップラインに接続され、前記出力合成回路は前記出力ストリップラインに接続されることを特徴とする請求項3または4に記載の広帯域増幅器。 - 前記入力端子電極と前記出力端子電極の位置は、前記金属壁の対向する辺上で、互いにずれて配置されることを特徴とする請求項1、2、5、6、10、11のいずれか1項に記載の広帯域増幅器。
- 前記半導体チップの各セルはドレイン端子電極を備え、
前記ドレイン端子電極は、前記複数本のボンディングワイヤに平行な平行四辺形を備えることを特徴とする請求項1〜12のいずれか1項に記載の広帯域増幅器。 - 前記半導体チップの各セルはゲート端子電極を備え、
前記ゲート端子電極は、前記複数本のボンディングワイヤに平行な平行四辺形を備えることを特徴とする請求項1〜13のいずれか1項に記載の広帯域増幅器。 - 前記半導体チップは、
半絶縁性基板と、
前記半絶縁性基板の第1表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第1表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極および複数のドレイン端子電極と、
前記ソース端子電極の下部に配置されたVIAホールと、
前記半絶縁性基板の第1表面と反対側の第2表面に配置され、前記ソース端子電極に対して前記VIAホールを介して接続された接地電極と
を備えることを特徴とする請求項1〜12のいずれか1項に記載の広帯域増幅器。 - 前記半絶縁性基板は、GaAs基板、SiC基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/AlGaNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項15に記載の広帯域増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012013823A JP5951265B2 (ja) | 2012-01-26 | 2012-01-26 | 広帯域増幅器 |
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