JP5851334B2 - 高周波半導体用パッケージ - Google Patents

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Description

本発明の実施形態は、高周波半導体用パッケージに関する。
高周波帯で使用する高周波回路は、例えば半導体素子やコンデンサ、抵抗、コイル、ストリップ線路などの回路素子から構成され、高周波半導体用パッケージに収納されて使用される。
このような高周波半導体用パッケージのフィードスルー部は、気密性を得るために、導体ベースプレートとマイクロストリップラインと金属壁からなる三導体構造をとる。
特開平０５−８３０１０号公報
フィードスルー部のマイクロストリップラインは、その上下、若しくは外周全体を接地された金属で囲まれているために、フィードスルー部以外のマイクロストリップラインよりもインピーダンスが低下する。
高出力化に伴い、フィードスルー部のマイクロストリップラインは、その耐電力（電流容量）を高くするために太くなり、そのインピーダンスは、５０Ωに対して低くなされている。
本実施の形態が解決しようとする課題は、帯域特性を損なうことなく、耐電力（電流容量）性能を高め、かつ反射損を低減化した高周波半導体用パッケージを提供することにある。
本実施の形態に係る高周波半導体用パッケージは、導体ベースプレートと、金属壁と、フィードスルー下層部と、フィードスルー上層部と、フィードスルーストリップラインと、インピーダンス変換回路と、リードとを備える。金属壁は導体ベースプレート上に配置され、内側に半導体装置を内在する。フィードスルー下層部は、金属壁の入出力部に設けられた貫通孔にはめ込まれ、かつ導体ベースプレート上に配置される。フィードスルー上層部は、貫通孔にはめ込まれ、かつフィードスルー下層部上に配置される。フィードスルーストリップラインは、フィードスルー下層部とフィードスルー上層部の間に配置され、特性インピーダンス以下のインピーダンスを有する。インピーダンス変換回路は、金属壁の外部に配置され、フィードスルーストリップラインに接続され、特性インピーダンスをフィードスルーストリップラインのインピーダンスに変換する。リードは、金属壁の外部に配置され、インピーダンス変換回路に接続される。
第１の実施の形態に係る高周波半導体用パッケージの模式的鳥瞰図であって、（ａ）メタルキャップ１０、（ｂ）メタルシールリング１４ａ、（ｃ）金属壁１６、（ｄ）導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２、およびフィードスルー下層部２０上に配置された入力側ストリップライン１９ａ・出力側ストリップライン１９ｂ・フィードスルーストリップライン１９ｆ・フィードスルー外部ストリップライン１９ｃの模式的構成図。 第１の実施の形態に係る高周波半導体用パッケージの模式的平面パターン構成図。 第１の実施の形態に係る高周波半導体用パッケージにおいて、出力側フィードスルー近傍の拡大された模式的平面パターン構成図。 インピーダンス変換を説明するスミスチャート図。 図２のＩ−Ｉ線に沿う模式的断面構造図。 図２のＩＩ−ＩＩ線に沿う模式的断面構造図。 図２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。 （ａ）第１の実施の形態に係る高周波半導体用パッケージに搭載される半導体装置の模式的平面パターン構成の拡大図、（ｂ）図８（ａ）のＪ部分の拡大図。 第１の実施の形態に係る高周波半導体用パッケージに搭載される半導体装置の構成例１であって、図８（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。 第１の実施の形態に係る高周波半導体用パッケージに搭載される半導体装置の構成例２であって、図８（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。 第１の実施の形態に係る高周波半導体用パッケージに搭載される半導体装置の構成例３であって、図８（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。 第１の実施の形態に係る高周波半導体用パッケージに搭載される半導体装置の構成例４であって、図８（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。 第１の実施の形態に係る高周波半導体用パッケージに搭載される別の半導体装置の模式的平面パターン構成図。 （ａ）第１の実施の形態に係る高周波半導体用パッケージにおいて、各部のインピーダンスの説明図、（ｂ）インピーダンスＺ１・Ｚ０のインピーダンス変換を説明するスミスチャート図。 第１の実施の形態に係る高周波半導体用パッケージにおいて、インピーダンスＺ２・Ｚ１のインピーダンス変換を説明するスミスチャート図。 第１の実施の形態に係る高周波半導体用パッケージにおいて、インピーダンスＺ３・Ｚ２のインピーダンス変換を説明するスミスチャート図。 第１の実施の形態に係る高周波半導体用パッケージにおいて、インピーダンスＺ４・Ｚ３のインピーダンス変換を説明するスミスチャート図。 第１の実施の形態に係る高周波半導体用パッケージにおいて、インピーダンスＺ５・Ｚ４のインピーダンス変換を説明するスミスチャート図。 第２の実施の形態に係る高周波半導体用パッケージの模式的平面パターン構成図。 第２の実施の形態に係る高周波半導体用パッケージにおいて、出力側フィードスルー近傍の拡大された模式的平面パターン構成図。 インピーダンス変換を説明するスミスチャート図。 比較例１に係る高周波半導体用パッケージの模式的鳥瞰図であって、（ａ）メタルキャップ１０、（ｂ）メタルシールリング１４ａ、（ｃ）金属壁１６、（ｄ）導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２、およびフィードスルー下層部２０上に配置された入力側ストリップライン１９ａ・出力側ストリップライン１９ｂ・フィードスルーストリップライン１９ｆ・フィードスルー外部ストリップライン１９ｃの模式的構成図。 比較例１に係る高周波半導体用パッケージの模式的平面パターン構成図。 比較例１に係る高周波半導体用パッケージの模式的断面構成であって、図２３のＶ−Ｖ線に沿う模式的断面構造図。 （ａ）比較例１に係る高周波半導体用パッケージにおいて、出力側フィードスルー近傍の拡大された模式的平面パターン構成図、（ｂ）インピーダンス変換を説明するスミスチャート図。 （ａ）比較例２に係る高周波半導体用パッケージにおいて、出力側フィードスルー近傍の拡大された模式的平面パターン構成図、（ｂ）インピーダンス変換を説明するスミスチャート図。 （ａ）比較例１に係る高周波半導体用パッケージにおいて、各部のインピーダンスの説明図、（ｂ）インピーダンスＺ１・Ｚ０のインピーダンス変換を説明するスミスチャート図。 比較例１に係る高周波半導体用パッケージにおいて、インピーダンスＺ２・Ｚ１のインピーダンス変換を説明するスミスチャート図。 比較例１に係る高周波半導体用パッケージにおいて、インピーダンスＺ３・Ｚ２のインピーダンス変換を説明するスミスチャート図。 比較例１に係る高周波半導体用パッケージにおいて、インピーダンスＺ４・Ｚ３のインピーダンス変換を説明するスミスチャート図。 比較例１に係る高周波半導体用パッケージにおいて、インピーダンスＺ５・Ｚ４のインピーダンス変換を説明するスミスチャート図。 比較例２に係る高周波半導体用パッケージにおいて、インピーダンスＺ１・Ｚ０のインピーダンス変換を説明するスミスチャート図。 比較例２に係る高周波半導体用パッケージにおいて、インピーダンスＺ２・Ｚ１のインピーダンス変換を説明するスミスチャート図。 比較例２に係る高周波半導体用パッケージにおいて、インピーダンスＺ３・Ｚ２のインピーダンス変換を説明するスミスチャート図。 比較例２に係る高周波半導体用パッケージにおいて、インピーダンスＺ４・Ｚ３のインピーダンス変換を説明するスミスチャート図。 比較例２に係る高周波半導体用パッケージにおいて、インピーダンスＺ５・Ｚ４のインピーダンス変換を説明するスミスチャート図。
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
（高周波半導体用パッケージ構造）
第１の実施の形態に係る高周波半導体用パッケージの模式的鳥瞰構造であって、メタルキャップ１０は、図１（ａ）に示すように表され、メタルシールリング１４ａは、図１（ｂ）に示すように表され、金属壁１６は、図１（ｃ）に示すように表される。また、導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２、フィードスルー下層部２０上に配置された入力側ストリップライン１９ａ・出力側ストリップライン１９ｂ・フィードスルーストリップライン１９ｆ・フィードスルー外部ストリップライン１９ｃの模式的構成は、図１（ｄ）に示すように表される。
第１の実施の形態に係る高周波半導体用パッケージ１の模式的平面パターン構成は、図２に示すように表される。
また、第１の実施の形態に係る高周波半導体用パッケージ１において、出力側フィードスルー近傍の拡大された模式的平面パターン構成は、図３に示すように表され、インピーダンス変換を説明するスミスチャートは、図４に示すように表される。
図３において、ラインＡは、出力側ストリップライン１９ｂの一端を表し、ラインＢは、出力側ストリップライン１９ｂとフィードスルーストリップライン１９ｆとの接続端を表し、ラインＣは、フィードスルーストリップライン１９ｆとインピーダンス変換回路（フィードスルー外部ストリップライン）１９ｃとの接続端を表し、ラインＤは、出力側リード２１ｂに接続されるインピーダンス変換回路（フィードスルー外部ストリップライン）１９ｃの一端を表す。また、ＺA、ＺB、ＺC、ＺDは、それぞれラインＡ、Ｂ、Ｃ、Ｄから矢印方向にみたインピーダンスを表す。
図３の例では、フィードスルーストリップライン１９ｆのインピーダンスＺfを例えば３０Ωとした場合、出力側ストリップライン１９ｂのインピーダンスも３０Ωとし、インピーダンス変換回路（フィードスルー外部ストリップライン）１９ｃのインピーダンスを例えば３８．７Ωとすることによって、ＺA＝３０Ω、ＺC＝３０Ω、ＺD＝５０Ωを実現している。すなわち、ＺD→ＺC→ＺAのインピーダンス変換は、図４に示すスミスチャートのように表され、出力側リード２１ｂが特性インピーダンスＺ0＝５０Ωに接続されたとき、フィードスルーストリップライン１９ｆ端のインピーダンスは、フィードスルーストリップライン１９ｆの特性インピーダンスと等しくなるので、フィードスルーストリップライン１９ｆにおいては、『その長さに依らず』インピーダンスの変換が生じない。尚、図示は省略するが、入力側フィードスルー近傍の拡大された模式的平面パターン構成およびインピーダンス変換を説明するスミスチャートも図３、図４と同様に表され、入力側フィードスルー近傍においてもフィードスルーストリップライン１９ｆにおいては、インピーダンスの変換が生じないようにすることができる。
第１の実施の形態に係る高周波半導体用パッケージ１において、各部のインピーダンスの説明は、図１４（ａ）に示すように表され、インピーダンスＺ１・Ｚ０のインピーダンス変換を説明するスミスチャートは、図１４（ｂ）に示すように表される。
検討を簡易化するために、以下の条件設定を行った。整合回路は、２段型λ／４変換回路とした。フィードスルーストリップライン１９ｆの長さをλ／８とした。フィードスルーストリップライン１９ｆが必要な電流容量を得ることができる線路幅は、１．２ｍｍとした。基板厚１ｍｍのアルミナ（εr＝９）に挟まれたストリップラインのとき、インピーダンスＺ＝３０Ωである。ここでは、さらにマージンをとって、線路幅を１．８ｍｍとした。そのときのインピーダンスＺ＝２３Ωとなる。
また、基板厚１ｍｍのアルミナ（εr＝９）に挟まれたストリップラインが、インピーダンスＺ＝５０Ωとなる線路幅は、０．４ｍｍである。また、半導体装置２４が実装される系の特性インピーダンスＺ０は、５０とした。また、半導体装置２４のインピーダンスは、(５＋ｊ３)Ωとした。
金属壁１６で囲まれるキャビティーの外側では、図１４（ｂ）に示すように、特性インピーダンスＺ０（＝５０Ω）から、インピーダンスＺ１（＝２３Ω）に変換されている。
また、第１の実施の形態に係る高周波半導体用パッケージ１において、インピーダンスＺ２・Ｚ１のインピーダンス変換を説明するスミスチャートは、図１５に示すように表される。フィードスルーの特性インピーダンスをインピーダンスＺ１と等しくしているため、インピーダンスＺ２は、インピーダンスＺ１と同じ値を保持している。また、フィードスルーの特性インピーダンスは、インピーダンスＺ１（＝２３Ω）と低いので、電流容量は十分に確保することができる。
インピーダンスＺ３・Ｚ２のインピーダンス変換を説明するスミスチャートは、図１６に示すように表され、インピーダンスＺ４・Ｚ３のインピーダンス変換を説明するスミスチャートは、図１７に示すように表され、インピーダンスＺ５・Ｚ４のインピーダンス変換を説明するスミスチャートは、図１８に示すように表される。図１８に示すように、半導体チップのインピーダンス(５＋ｊ３)Ωに対して、比帯域２０％のインピーダンスＺ５の広がりは比較例１（図３１参照）に比べて改善されている。したがって、第１の実施の形態に係る高周波半導体用パッケージ１は、帯域特性が広い。また、同時に第１の実施の形態に係る高周波半導体用パッケージ１は、耐電流容量を十分に確保することができる。
第１の実施の形態に係る高周波半導体用パッケージ１は、フィードスルーストリップライン１９ｆと入力側リード２１ａ・出力側リード２１ｂとの間に特性インピーダンスＺ0をフィードスルーインピーダンスＺfに変換するインピーダンス変換回路１９ｃを有するため、フィードスルー端インピーダンスＺCを、金属壁１６に囲まれたキャビティーの外部で、５０Ωにインピーダンス変換可能となる。
第１の実施の形態によれば、高周波特性、特に帯域特性を損なうことなくフィードスルーストリップライン１９ｆの線路幅を太くすることができ、耐電力（電流容量）性能を高くすることができる。
また、第１の実施の形態によれば、入力側リード２１ａ・出力側リード２１ｂとフィードスルーストリップライン１９ｆ間にインピーダンス整合のためのインピーダンス変換回路１９ｃを設けることで、反射損を低減することができる。
第１の実施の形態によれば、帯域特性を損なうことなく、耐電力（電流容量）性能を高め、かつ反射損を低減化した高周波半導体用パッケージを提供することができる。
また、第１の実施の形態に係る高周波半導体用パッケージ１の模式的断面構成であって、図２のＩ−Ｉ線に沿う模式的断面構造は、図５に示すように表され、図２のＩＩ−ＩＩ線に沿う模式的断面構造は、図６に示すように表され、図２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図７に示すように表される。
第１の実施の形態に係る高周波半導体用パッケージ１は、図１〜図７に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置され、内側に半導体装置２４を内在する金属壁１６と、金属壁１６の入出力部に設けられた貫通孔３４にはめ込まれ、かつ導体ベースプレート２００上に配置されたフィードスルー下層部２０と、貫通孔３４にはめ込まれ、かつフィードスルー下層部２０上に配置されたフィードスルー上層部２２と、フィードスルー下層部２０とフィードスルー上層部２２の間に配置され、特性インピーダンスＺ0以下のインピーダンスＺfを有するフィードスルーストリップライン１９ｆと、金属壁１６の外部に配置され、フィードスルーストリップライン１９ｆに接続され、特性インピーダンスＺ0を特性インピーダンスＺ0以下のインピーダンスＺfに変換するインピーダンス変換回路１９ｃと、金属壁１６の外部に配置され、インピーダンス変換回路１９ｃに接続された入力側リード２１ａ・出力側リード２１ｂとを備える。
また、第１の実施の形態に係る高周波半導体用パッケージ１において、インピーダンス変換回路１９ｃは、フィードスルーストリップライン１９ｆ端のインピーダンスをＺC、特性インピーダンスをＺ0としたとき、インピーダンスＺt＝(Ｚ0×ＺC）1/2のマイクロストリップラインであり、動作周波数ｆ0に対応する波長をλとし、電気長がλ／４のストリップライン（フィードスルー外部ストリップライン）で構成されていても良い。ここで、光速をｃとすると、波長λ＝ｃ／ｆ0で表される。
また、第１の実施の形態に係る高周波半導体用パッケージ１は、図１〜図７に示すように、金属壁１６に囲まれた導体ベースプレート２００上に半導体装置２４に隣接して配置された入力回路基板２６および出力回路基板２８と、フィードスルーストリップライン１９ｆに接続され、金属壁１６の内部のフィードスルー下層部２０上に配置された入力側ストリップライン１９ａ・出力側ストリップライン１９ｂと、入力回路基板２６上に配置され、ボンディングワイヤ１１を介して入力側ストリップライン１９ａに接続された入力整合回路１７と、出力回路基板２８上に配置され、ボンディングワイヤ１５を介して出力側ストリップライン１９ｂに接続された出力整合回路１８と、半導体装置２４と入力整合回路１７および出力整合回路１８を接続するボンディングワイヤ１２・１４とを備えていても良い。
また、第１の実施の形態に係る高周波半導体用パッケージ１は、図１〜図７に示すように、金属壁１６上に配置されたメタルシールリング１４ａと、メタルシールリング１４ａ上に配置されたメタルキャップ１０とを備えていても良い。
第１の実施の形態に係る高周波半導体用パッケージ１の導体ベースプレート２００は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート２００の表面には、例えば、Ａｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金などのメッキ導体を形成してもよい。
金属壁１６は、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。
金属壁１６の上面には、メタルシールリング１４ａを介して、半田付けのためのハンダメタル層（図示省略）が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
また、第１の実施の形態に係る高周波半導体用パッケージ１において、金属壁１６は、絶縁性若しくは導電性の接着剤を介して、導体ベースプレート２００上に配置される。絶縁性の接着剤としては、例えば、エポキシ樹脂、ガラスなどから形成可能であり、導電性の接着剤としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
メタルキャップ１０は、図１に示すように、平板形状を備える。メタルキャップ１０は、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。
また、フィードスルー下層部２０とフィードスルー上層部２２は、例えば、セラミックで形成されていても良い。セラミックの材質としては、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化ベリリウム（ＢｅＯ）などから形成可能である。
また、フィードスルー上層部２２の厚さＷ２を金属壁１６の厚さＷ１よりも厚く形成しても良い。すなわち、フィードスルー下層部２０とフィードスルー下層部２０上に配置されたフィードスルー上層部２２からなる凸状フィードスルー２５において、フィードスルー上層部２２の厚さＷ２を金属壁１６の厚さＷ１よりも厚く形成することにより、フィードスルー上層部２２とフィードスルー下層部２０の重ね合わせエッジにおける応力集中点と応力発生源（金属壁１６）を離すことができ、生じる応力が低減され、この部分の応力集中点におけるクラックの発生を抑制することもできるからである。
第１の実施の形態に係る高周波半導体用パッケージ１は、フィードスルーストリップライン１９ｆと入力側リード２１ａ・出力側リード２１ｂとの間に５０ΩをフィードスルーインピーダンスＺfに変換するインピーダンス変換回路１９ｃを有するため、フィードスルーインピーダンスＺfを、金属壁１６に囲まれたキャビティーの外部で、インピーダンス変換可能となる。
第１の実施の形態によれば、高周波特性、特に帯域特性を損なうことなくフィードスルーストリップライン１９ｆの線路幅を太くすることができ、耐電力（電流容量）性能を高くすることができる。
また、第１の実施の形態によれば、入力側リード２１ａ・出力側リード２１ｂとフィードスルーストリップライン１９ｆ間にインピーダンス整合のためのインピーダンス変換回路１９ｃを設けることで、反射損を低減することができる。
（半導体素子構造）
第１の実施の形態に係る高周波半導体用パッケージ１に搭載される半導体装置２４の模式的平面パターン構成の拡大図は、図８（ａ）に示すように表され、図８（ａ）のＪ部分の拡大図は、図８（ｂ）に示すように表される。また、第１の実施の形態に係る高周波半導体用パッケージに搭載される半導体装置２４の構成例１〜４であって、図８（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構成例１〜４は、それぞれ図９〜図１２に示すように表される。
第１の実施の形態に係る高周波半導体用パッケージ１に搭載される半導体装置２４において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図８〜図１２に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極（図示省略）とを備える。
ゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０には、ボンディングワイヤ１２が接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０には、ボンディングワイヤ１４が接続され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部には、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２が形成され、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２は、接地電極（図示省略）に接続されている。
半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
（構造例１）
第１の実施の形態に係る高周波半導体用パッケージ１に搭載される半導体装置２４のＦＥＴセルの構成例１は、図９に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図９に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
（構造例２）
第１の実施の形態に係る高周波半導体用パッケージ１に搭載される半導体装置２４のＦＥＴセルの構成例２は、図１０に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極（Ｓ）１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極（Ｇ）１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極（Ｇ）１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図１０に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
（構造例３）
第１の実施の形態に係る高周波半導体用パッケージ１に搭載される半導体装置２４のＦＥＴセルの構成例３は、図１１に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極（Ｇ）１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１１に示す構成例３では、ＨＥＭＴが示されている。
（構造例４）
第１の実施の形態に係る高周波半導体用パッケージ１に搭載される半導体装置２４のＦＥＴセルの構成例４は、図１２に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１２に示す構成例４では、ＨＥＭＴが示されている。
また、上記の構成例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
なお、第１の実施の形態に係る高周波半導体用パッケージ１に搭載される半導体装置２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
第１の実施の形態に係る高周波半導体用パッケージ１に搭載される別の半導体装置２４の模式的平面パターン構成は、図１３に示すように、半絶縁性基板１１０上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０上に配置され、ゲートフィンガー電極１２４、ドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇおよびドレイン端子電極Ｄと、半絶縁性基板１１０上に配置され、ソースフィンガー電極１２０の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したソース端子電極Ｓとを備える。
第１の実施の形態によれば、帯域特性を損なうことなく、耐電力（電流容量）性能を高め、かつ反射損を低減化した高周波半導体用パッケージを提供することができる。
[第２の実施の形態]
第２の実施の形態に係る高周波半導体用パッケージ１の模式的平面パターン構成は、図１９に示すように表される。
また、第２の実施の形態に係る高周波半導体用パッケージ１において、出力側フィードスルー近傍の拡大された模式的平面パターン構成は、図２０に示すように表され、インピーダンス変換を説明するスミスチャートは、図２１に示すように表される。
第２の実施の形態に係る高周波半導体用パッケージ１は、図１９〜図２１に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置され、内側に半導体装置２４を内在する金属壁１６と、金属壁１６の入出力部に設けられた貫通孔３４にはめ込まれ、かつ導体ベースプレート２００上に配置されたフィードスルー下層部２０と、貫通孔３４にはめ込まれ、かつフィードスルー下層部２０上に配置されたフィードスルー上層部２２と、フィードスルー下層部２０とフィードスルー上層部２２の間に配置され、特性インピーダンス以下のインピーダンスＺfを有するフィードスルーストリップライン１９ｆと、金属壁１６の外部に配置され、フィードスルーストリップライン１９ｆに接続され、５０ΩをインピーダンスＺCに変換するインピーダンス変換回路と、金属壁１６の外部に配置され、インピーダンス変換回路に接続された入力側リード２１ａ・出力側リード２１ｂとを備える。ここで、インピーダンス変換回路は、容量性オープンスタブ１９ｄと電気長がλ／４以下のストリップライン（フィードスルー外部ストリップライン）１９ｃで構成されていても良い。
また、第２の実施の形態に係る高周波半導体用パッケージ１は、図１９〜図２１に示すように、金属壁１６に囲まれた導体ベースプレート２００上に半導体装置２４に隣接して配置された入力回路基板２６および出力回路基板２８と、フィードスルーストリップライン１９ｆに接続され、金属壁１６の内部のフィードスルー下層部２０上に配置された入力側ストリップライン１９ａ・出力側ストリップライン１９ｂと、入力回路基板２６上に配置され、ボンディングワイヤ１１を介して入力側ストリップライン１９ａに接続された入力整合回路１７と、出力回路基板２８上に配置され、ボンディングワイヤ１５を介して出力側ストリップライン１９ｂに接続された出力整合回路１８と、半導体装置２４と入力整合回路１７および出力整合回路１８を接続するボンディングワイヤ１２・１４とを備えていても良い。その他の構成は、第１の実施の形態と同様である。
図２０において、ラインＡは、出力側ストリップライン１９ｂの一端を表し、ラインＢは、出力側ストリップライン１９ｂとフィードスルーストリップライン１９ｆとの接続端を表し、ラインＣは、フィードスルーストリップライン１９ｆとインピーダンス変換回路（フィードスルー外部ストリップライン）１９ｃとの接続端を表し、ラインＤは、出力側リード２１ｂに接続される容量調整用パターン（容量性オープンスタブ）１９ｄの一端を表す。また、ＺA、ＺB、ＺC、ＺDは、それぞれラインＡ、Ｂ、Ｃ、Ｄから矢印方向にみたインピーダンスを表す。
図２０の例では、出力側ストリップライン１９ｂのインピーダンスを例えば３０Ω、フィードスルーストリップライン１９ｆのインピーダンスＺfを例えば３０Ω、インピーダンス変換回路（フィードスルー外部ストリップライン）１９ｃのインピーダンスを例えば４５Ωとすることによって、ＺA＝２８Ω、ＺC＝３２Ω、ＺD＝５０Ωを実現している。すなわち、ＺD→ＺC→ＺAのインピーダンス変換は、図２１に示すスミスチャートのように表され、出力側リード２１ｂが特性インピーダンスＺ0＝５０Ωに接続されたとき、出力側ストリップライン１９ｂ端で２８Ωとなる。
ここで、とくにＺD→ＺCのインピーダンス変換は、図２１に示すように、λ／４以下の線路長を有するフィードスルー外部ストリップライン１９ｃと、容量調整用パターン（容量性オープンスタブ）１９ｄとの合成によって行われる。容量調整用パターン（容量性オープンスタブ）１９ｄによるインピーダンス変換は、Ｃ−ｓｔｕｂで表される破線で表され、λ／４以下の線路長を有するフィードスルー外部ストリップライン１９ｃによるインピーダンス変換は、Ｚ＝４５Ωで表される実線で表される。尚、図示は省略するが、入力側フィードスルー近傍の拡大された模式的平面パターン構成およびインピーダンス変換を説明するスミスチャートも図２０、図２１と同様に表され、入力側フィードスルー近傍においても、入力側リード２１ａが特性インピーダンスＺ0＝５０Ωに接続されたとき、入力側ストリップライン１９ａ端で２８Ωとなり、同様にインピーダンス変換可能である。
第２の実施の形態に係る高周波半導体用パッケージ１は、フィードスルーストリップライン１９ｆと入力側リード２１ａ・出力側リード２１ｂとの間に５０Ωをフィードスルー端インピーダンスＺCに変換するインピーダンス変換回路(フィードスルー外部ストリップライン１９ｃおよび容量調整用パターン（容量性オープンスタブ）１９ｄ)を有するため、フィードスルー端インピーダンスＺCを、金属壁１６に囲まれたキャビティーの外部で、５０Ωにインピーダンス変換可能となる。
第２の実施の形態によれば、高周波特性、特に帯域特性を損なうことなくフィードスルーストリップライン１９ｆの線路幅を太くすることができ、耐電力（電流容量）性能を高くすることができる。
また、第２の実施の形態によれば、入力側リード２１ａ・出力側リード２１ｂとフィードスルーストリップライン１９ｆ間にインピーダンス整合のためのインピーダンス変換回路(フィードスルー外部ストリップライン１９ｃおよび容量調整用パターン（容量性オープンスタブ）１９ｄ)を設けることで、反射損を低減することができる。
第２の実施の形態によれば、帯域特性を損なうことなく、耐電力（電流容量）性能を高め、かつ反射損を低減化した高周波半導体用パッケージを提供することができる。
[比較例]
比較例１に係る高周波半導体用パッケージ１ａの模式的鳥瞰構造であって、メタルキャップ１０は、図２２（ａ）に示すように表され、メタルシールリング１４ａは、図２２（ｂ）に示すように表され、金属壁１６は、図２２（ｃ）に示すように表され、導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２、およびフィードスルー下層部２０上に配置された入力側ストリップライン１９ａ・出力側ストリップライン１９ｂ・フィードスルーストリップライン１９ｆ・フィードスルー外部ストリップライン１９ｃの模式的構成は、図２２（ｄ）に示すように表される。
また、比較例１に係る高周波半導体用パッケージの模式的平面パターン構成は、図２３に示すように表される。
比較例１に係る高周波半導体用パッケージの模式的断面構成であって、図２３のＶ−Ｖ線に沿う模式的断面構造は、図２４に示すように表される。
また、比較例１に係る高周波半導体用パッケージ１ａにおいて、出力側フィードスルー近傍の拡大された模式的平面パターン構成は、図２５（ａ）に示すように表され、インピーダンス変換を説明するスミスチャートは、図２５（ｂ）に示すように表される。
図２５（ａ）において、ラインＡは、出力側ストリップライン１９ｂの一端を表し、ラインＢは、出力側ストリップライン１９ｂとフィードスルーストリップライン１９ｆとの接続端を表し、ラインＣは、フィードスルーストリップライン１９ｆとフィードスルー外部ストリップライン１９ｃとの接続端を表し、ラインＤは、出力側リード２１ｂに接続されるフィードスルー外部ストリップライン１９ｃの一端を表す。また、ＺA、ＺB、ＺC、ＺDは、それぞれラインＡ、Ｂ、Ｃ、Ｄから矢印方向にみたインピーダンスを表す。
図２５（ａ）の例では、出力側ストリップライン１９ｂのインピーダンスを特性インピーダンスＺ0、フィードスルーストリップライン１９ｆのインピーダンスをインピーダンスＺf、フィードスルー外部ストリップライン１９ｃのインピーダンスを特性インピーダンスＺ0としている。すなわち、ＺD→ＺC→ＺAのインピーダンス変換は、図２５（ｂ）に示すスミスチャートのように表される。ＺD＝ＺA＝Ｚ0であり、ＺA＜Ｚ0である。つまり、出力側ストリップライン１９ｂ端においては、特性インピーダンスＺ0よりも低いインピーダンスＺAが得られる。尚、図示は省略するが、入力側フィードスルー近傍の拡大された模式的平面パターン構成およびインピーダンス変換を説明するスミスチャートも図２５（ａ）、図２５（ｂ）と同様に表され、入力側フィードスルー近傍においても特性インピーダンスＺ0よりも低いインピーダンスが得られる。
また、比較例２に係る高周波半導体用パッケージ１ａにおいて、出力側フィードスルー近傍の拡大された模式的平面パターン構成は、図２６（ａ）に示すように表され、インピーダンス変換を説明するスミスチャートは、図２６（ｂ）に示すように表される。
図２６（ａ）において、ラインＡは、出力側ストリップライン１９ｂの一端を表し、ラインＢは、出力側ストリップライン１９ｂとフィードスルーストリップライン１９ｆとの接続端を表し、ラインＣは、フィードスルーストリップライン１９ｆとフィードスルー外部ストリップライン１９ｃとの接続端を表し、ラインＤは、出力側リード２１ｂに接続されるフィードスルー外部ストリップライン１９ｃの一端を表す。また、ＺA、ＺB、ＺC、ＺDは、それぞれラインＡ、Ｂ、Ｃ、Ｄから矢印方向にみたインピーダンスを表す。
図２６（ａ）の例では、出力側ストリップライン１９ｂのインピーダンスを特性インピーダンスＺ0、フィードスルーストリップライン１９ｆのインピーダンスを特性インピーダンスＺ0、フィードスルー外部ストリップライン１９ｃのインピーダンスを特性インピーダンスＺ0としている。すなわち、ＺD→ＺC→ＺAのインピーダンス変換は、図２６（ｂ）に示すスミスチャートのように表される。ＺA＝ＺC＝ＺD＝Ｚ0であり、出力側ストリップライン１９ｂ端においては、特性インピーダンスＺ0に等しいインピーダンスＺDが得られる。尚、図示は省略するが、入力側フィードスルー近傍の拡大された模式的平面パターン構成およびインピーダンス変換を説明するスミスチャートも図２６（ａ）、図２６（ｂ）と同様に表され、入力側フィードスルー近傍においても特性インピーダンスＺ0に等しいインピーダンスＺAが得られる。
比較例１に係る高周波半導体用パッケージ１ａにおいて、各部のインピーダンスの説明は、図２７（ａ）に示すように表され、インピーダンスＺ１・Ｚ０のインピーダンス変換を説明するスミスチャートは、図２７（ｂ）に示すように表される。図２７（ａ）では、３段の入力整合回路１７ａ・１７ｂ・１７ｃおよび３段の出力整合回路１８ａ・１８ｂ・１８ｃを備える。すなわち、検討を簡易化するために、以下の条件設定を行った。整合回路は、３段型λ／４変換回路とした。フィードスルーストリップライン１９ｆの長さをλ／８とした。フィードスルーストリップライン１９ｆが必要な電流容量を得ることができる線路幅は、１．２ｍｍとした。基板厚１ｍｍのアルミナ（εr＝９）に挟まれたストリップラインのとき、インピーダンスＺ＝３０Ωである。また、基板厚１ｍｍのアルミナ（εr＝９）に挟まれたストリップラインが、インピーダンスＺ＝５０Ωとなる線路幅は、０．４ｍｍである。また、半導体装置２４が実装される系の特性インピーダンスＺ０は、５０オームとした。また、半導体装置２４のインピーダンスは、(５＋ｊ３)Ωとした。
比較例１に係る高周波半導体用パッケージ１ａにおいては、耐電流容量を得るために、図２５（ａ）に示すように、フィードスルーストリップライン１９ｆの線路幅Ｗf1を確保した結果、フィードスルーインピーダンスＺｆは３０Ωとなった。そのため、図２７（ｂ）に示すように、フィードスルー一端でのインピーダンスＺ１は低インピーダンスに変換されている。
比較例１に係る高周波半導体用パッケージ１ａにおいて、インピーダンスＺ２・Ｚ１のインピーダンス変換を説明するスミスチャートは、図２８に示すように表され、インピーダンスＺ３・Ｚ２のインピーダンス変換を説明するスミスチャートは、図２９に示すように表され、インピーダンスＺ４・Ｚ３のインピーダンス変換を説明するスミスチャートは、図３０に示すように表され、インピーダンスＺ５・Ｚ４のインピーダンス変換を説明するスミスチャートは、図３１に示すように表される。図３１に示すように、半導体装置２４のインピーダンス(５＋ｊ３)Ωに対して、比帯域２０％のインピーダンスＺ５は広がりを持ってしまう。したがって、比較例１に係る高周波半導体用パッケージ１ａは、帯域特性が狭い。
比較例２に係る高周波半導体用パッケージ１ａにおいて、各部のインピーダンスの説明は、図２７（ａ）と同様に表され、インピーダンスＺ１・Ｚ０のインピーダンス変換を説明するスミスチャートは、図３２に示すように表される。
比較例２に係る高周波半導体用パッケージ１ａにおいては、広い帯域特性を得るために、図２６（ａ）に示すように、フィードスルーストリップライン１９ｆの線路幅Ｗf2を狭くした結果、インピーダンスＺｆは、Ｚ０（＝５０Ω）となった。そのため、フィードスルー一端でのインピーダンスＺ１は、特性インピーダンスＺ0と同じ５０Ωに保持されている。
比較例２に係る高周波半導体用パッケージ１ａにおいて、インピーダンスＺ２・Ｚ１のインピーダンス変換を説明するスミスチャートは、図３３に示すように表され、インピーダンスＺ３・Ｚ２のインピーダンス変換を説明するスミスチャートは、図３４に示すように表され、インピーダンスＺ４・Ｚ３のインピーダンス変換を説明するスミスチャートは、図３５に示すように表され、インピーダンスＺ５・Ｚ４のインピーダンス変換を説明するスミスチャートは、図３６に示すように表される。図３６に示すように、半導体装置２４のインピーダンス(５＋ｊ３)Ωに対して、比帯域２０％のインピーダンスＺ５は広がりは、改善されている。しかしながら、比較例２に係る高周波半導体用パッケージ１ａは、耐電流容量が小さくなっている。
以上説明したように、本実施の形態によれば、帯域特性を損なうことなく、耐電力（電流容量）性能を高くすることができ、かつ反射損を低減することができる高周波半導体用パッケージを提供することができる。
[その他の実施の形態]
本実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
なお、実施の形態に係る高周波半導体用パッケージに搭載される半導体装置としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
このように、ここでは記載していない様々な実施の形態などを含む。
１、１ａ…高周波半導体用パッケージ
１０…メタルキャップ
１１、１２，１４，１５…ボンディングワイヤ
１４ａ…メタルシールリング
１６…金属壁（パッケージ外壁）
１７、１７ａ、１７ｂ、１７ｃ…入力整合回路
１８、１８ａ、１８ｂ、１８ｃ…出力整合回路
１９ａ…入力側ストリップライン
１９ｂ…出力側ストリップライン
１９ｆ…フィードスルーストリップライン
１９ｃ、１９ｇ…インピーダンス変換回路(フィードスルー外部ストリップライン)
１９ｄ…容量調整用パターン（容量性オープンスタブ）
２０…フィードスルー下層部
２１ａ…入力側リード
２１ｂ…出力側リード
２２…フィードスルー上層部
２４…半導体装置
２５…凸状フィードスルー
２６…入力回路基板
２８…出力回路基板
３４…貫通孔
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
２００…導体ベースプレート
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ９１，ＳＣ９２，ＳＣ１０１，ＳＣ１０２…ＶＩＡホール
Ｚ0…特性インピーダンス
Ｚ、Ｚ０、Ｚ１〜Ｚ５、ＺA〜ＺD、Ｚf…インピーダンス
Ｗf1、Ｗf2…フィードスルーストリップライン幅

Claims (9)

  1. 導体ベースプレートと、
    前記導体ベースプレート上に配置され、内側に半導体装置を内在する金属壁と、
    前記金属壁の入出力部に設けられた貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
    前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
    前記フィードスルー下層部と前記フィードスルー上層部の間に配置され、特性インピーダンス以下のインピーダンスを有するフィードスルーストリップラインと、
    前記金属壁の外部に配置され、前記フィードスルーストリップラインに接続され、特性インピーダンスを前記フィードスルーストリップラインのインピーダンスに変換するインピーダンス変換回路と、
    前記金属壁の外部に配置され、前記インピーダンス変換回路に接続されたリードと
    を備えることを特徴とする高周波半導体用パッケージ。
  2. 前記インピーダンス変換回路は、前記フィードスルーストリップライン端のインピーダンスをＺC、特性インピーダンスをＺ0としたとき、インピーダンスＺt＝（Ｚ0×ＺC）1/2であり、動作周波数ｆ0に対応する波長をλとし、電気長がλ／４のストリップラインであることを特徴とする請求項１に記載の高周波半導体用パッケージ。
  3. 前記インピーダンス変換回路は、電気長がλ／４以下のストリップラインと容量調整用パターンであることを特徴とする請求項１に記載の高周波半導体用パッケージ。
  4. 前記容量調整用パターンは、容量性オープンスタブであることを特徴とする請求項３に記載の高周波半導体用パッケージ。
  5. 前記金属壁に囲まれた前記導体ベースプレート上に前記半導体装置に隣接して配置された入力回路基板および出力回路基板と、
    前記フィードスルーストリップラインに接続され、前記金属壁の内部の前記フィードスルー下層部上に配置された入力側ストリップラインおよび出力側ストリップラインと、
    前記入力回路基板上に配置され、前記入力側ストリップラインに接続された入力整合回路と、
    前記出力回路基板上に配置され、前記出力側ストリップラインに接続された出力整合回路と、
    前記半導体装置と前記入力整合回路および前記出力整合回路を接続するボンディングワイヤと
    を備えることを特徴とする請求項１に記載の高周波半導体用パッケージ。
  6. 前記金属壁上に配置されたメタルシールリングと、
    前記メタルシールリング上に配置されたメタルキャップと
    を備えることを特徴とする請求項５に記載の高周波半導体用パッケージ。
  7. 前記半導体装置は、
    半絶縁性基板と、
    前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
    前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
    前記ソース端子電極の下部に配置されたＶＩＡホールと、
    前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
    を備えることを特徴とする請求項１に記載の高周波半導体用パッケージ。
  8. 前記半導体装置は、
    半絶縁性基板と、
    前記半絶縁性基板上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
    前記半絶縁性基板上に配置され、前記ゲートフィンガー電極、前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極およびドレイン端子電極と、
    前記半絶縁性基板上に配置され、前記ソースフィンガー電極の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したソース端子電極と
    を備えることを特徴とする請求項１に記載の高周波半導体用パッケージ。
  9. 前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項７または８に記載の高周波半導体用パッケージ。
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