JP2012182386A - パッケージ - Google Patents

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Abstract

【課題】電流容量が高く、かつ生じる応力が低減されてクラックの発生が抑制され、信頼性の高いパッケージを提供する。
【解決手段】パッケージ外壁１６と、パッケージ外壁１６を貫通する貫通孔と、貫通孔にはめ込まれた凸状フィードスルー２５と、凸状フィードスルー２５に固定され端子電極２１ｂとを備え、端子電極２１ｂは、相対的に線熱膨張率は低いが抵抗率が高い第１の金属層９０と、相対的に線熱膨張率は高いが抵抗率が低い第２の金属層８０ａ，８０ｂとを備える。
【選択図】図６

Description

本発明の実施形態は、パッケージに関する。
従来から半導体素子を収納するパッケージとして、樹脂封止型と気密封止型とが知られている。
樹脂封止型は、リードフレームに搭載した半導体素子をトランスファーモールドなどにより直接、樹脂内に埋め込んだ構造のものであり、コストが安い、大量生産に向いている、小型化が可能などの利点により広く採用されている。
気密封止型は、セラミックなど絶縁体からなる基体に搭載した半導体素子を中空で気密保持した構造のものであり、樹脂封止型の半導体装置に比べてコストは高くなるが、気密性に優れるため、高い信頼性が要求される場合に採用されている。
近年、半導体素子の大型化、高密度化および高集積化が進み、半導体素子の動作時に発生する発熱量が急激に増大してきた。
気密封止型においては、金属からなる放熱体の上に直接、半導体素子を搭載したものが知られている。
気密封止型パッケージにおいて、銅（Ｃｕ）製の端子電極を用いることで、その端子電極の電流容量を高くすることができる。
特開２０００−１８３２２２号公報
Ｃｕは線熱膨張率が高く、半田付け時の加熱により膨張、その後の冷却により収縮する。端子電極は、アルミナ製の凸状のフィードスルー構造にロウ付けにより固定されるが、端子電極からの応力を受け、剥がれることがある。
気密封止型パッケージにおいて、例えば、アルミナ製の凸状のフィードスルー構造は、端子電極からの応力を受け、クラックが生じ、気密性を失うことがある。
本実施の形態は、電流容量が高く、かつ生じる応力が低減されてクラックの発生が抑制され、信頼性の高いパッケージを提供する。
本実施の形態に係るパッケージは、パッケージ外壁と、パッケージ外壁を貫通する貫通孔と、貫通孔にはめ込まれた凸状フィードスルーと、凸状フィードスルーに固定され端子電極とを備える。端子電極は、相対的に線熱膨張率は低いが抵抗率が高い第１の金属層と、相対的に線熱膨張率は高いが抵抗率が低い第２の金属層とを備える。
実施の形態に係るパッケージの模式的鳥瞰図であって、（ａ）メタルキャップ１０、（ｂ）メタルシールリング１４ａ、（ｃ）金属壁１６、（ｄ）導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２およびフィードスルー下層部２０上に配置されたストリップライン１９ａ・１９ｂの模式的構成図。 実施の形態に係るパッケージの模式的平面パターン構成図。 実施の形態に係るパッケージの模式的断面構成であって、図２のＩ−Ｉ線に沿う模式的断面構造図。 実施の形態に係るパッケージの模式的断面構成であって、図２のＩＩ−ＩＩ線に沿う模式的断面構造図。 実施の形態に係るパッケージの模式的断面構成であって、図２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。 実施の形態に係るパッケージの出力端子近傍のフィードスルー構造の模式的透視図。 （ａ）実施の形態に係るパッケージの出力端子近傍のフィードスルー構造の模式的断面構造図、（ｂ）比較例に係るパッケージの出力端子近傍のフィードスルー構造の模式的断面構造図。 実施の形態に係るパッケージの出力端子電極であって、図６のＩＶ−ＩＶ線に沿う模式的断面構造図。 実施の形態に係るパッケージの出力端子電極であって、図８と同様にＩＶ−ＩＶ線に沿う別の模式的断面構造図。 （ａ）実施の形態に係るパッケージに搭載される半導体装置の模式的平面パターン構成の拡大図、（ｂ）図１１（ａ）のＪ部分の拡大図。 実施の形態に係るパッケージに搭載される半導体装置の構成例１であって、図１１（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。 実施の形態に係るパッケージに搭載される半導体装置の構成例２であって、図１１（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。 実施の形態に係るパッケージに搭載される半導体装置の構成例３であって、図１１（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。 実施の形態に係るパッケージに搭載される半導体装置の構成例４であって、図１１（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
（パッケージ構造）
実施の形態に係るパッケージ１を説明する模式的鳥瞰構成は、図１に示すように表される。図１（ａ）はメタルキャップ１０、図１（ｂ）はメタルシールリング１４ａ、図１（ｃ）は、金属壁１６、図１（ｄ）は、導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２およびフィードスルー下層部２０上に配置されたストリップライン１９ａ・１９ｂの模式的構成をそれぞれ表す。
実施の形態に係るパッケージ１は、図１に示すように、メタルキャップ１０と、メタルシールリング１４ａと、金属壁１６と、導体ベースプレート２００と、導体ベースプレート２００上に配置されたフィードスルー下層部２０と、フィードスルー下層部２０上に配置されたストリップライン１９ａ・１９ｂと、フィードスルー下層部２０上に配置されたフィードスルー上層部２２とを備える。
実施の形態に係るパッケージ１の模式的平面パターン構成は、図２に示すように表される。また、図２のＩ−Ｉ線に沿う模式的断面構造は、図３に示すように表される。
また、図２のＩＩ−ＩＩ線に沿う模式的断面構造は、図４に示すように表され、図２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図５に示すように表される。
実施の形態に係るパッケージ１は、図１〜図５に示すように、パッケージ外壁１６と、パッケージ外壁１６を貫通する貫通孔３４と、貫通孔３４にはめ込まれた凸状フィードスルー２５と、凸状フィードスルー２５に固定され端子電極２１ａ・２１ｂとを備える。端子電極２１ａ・２１ｂは、相対的に線熱膨張率は低いが抵抗率が高い第１の金属層９０と、相対的に線熱膨張率は高いが抵抗率が低い第２の金属層８０ａ・８０ｂとを備える。
さらに詳細に、実施の形態に係るパッケージ１は、図１〜図５に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体装置２４と、半導体装置２４を内在し、導体ベースプレート２００上に配置された金属壁１６と、金属壁１６の入出力部に設けられた貫通孔３４と、貫通孔３４にはめ込まれ、かつ導体ベースプレート２００上に配置されたフィードスルー下層部２０と、貫通孔３４にはめ込まれ、かつフィードスルー下層部２０上に配置されたフィードスルー上層部２２と、フィードスルー下層部２０とフィードスルー上層部２２の間に配置されたストリップライン１９ａ・１９ｂと、ストリップライン１９ａ・１９ｂ上に配置された端子電極２１ａ・２１ｂとを備える。ここで、端子電極２１ａ・２１ｂは、相対的に線熱膨張率は低いが抵抗率が高い第１の金属層９０と、相対的に線熱膨張率は高いが抵抗率が低い第２の金属層８０ａ・８０ｂとを有する。
また、実施の形態に係るパッケージ１は、図１〜図５に示すように、金属壁１６に囲まれた導体ベースプレート２００上に半導体装置２４に隣接して配置された入力回路基板２６および出力回路基板２８と、入力回路基板２６上に配置され、ボンディングワイヤ１１を介してストリップライン１９ａに接続された入力整合回路１７と、出力回路基板２８上に配置され、ボンディングワイヤ１５を介してストリップライン１９ｂに接続された出力整合回路１８と、半導体装置２４と入力整合回路１７・出力整合回路１８を接続するボンディングワイヤ１２・１４とを備えていても良い。
また、実施の形態に係るパッケージ１は、図１〜図５に示すように、金属壁１６上に配置されたメタルシールリング１４ａと、メタルシールリング１４ａ上に配置されたメタルキャップ１０とを備えていても良い。
図３では、導体ベースプレート２００は、パッケージベースプレート７０に埋め込まれている構造が示されている。このような構造とする理由は、端子電極２１ａ・２１ｂの高さが実装側のパッケージベースプレート７０上の配線基板６０ａ・６０ｂの厚みよりも高いため、実装側のパッケージベースプレート７０を掘り込んで、高さを合わせるためである。端子電極２１ａ・２１ｂは、半田層５０ａ・５０ｂを介して配線基板６０ａ・６０ｂに接続されている。尚、図４〜図５においては、パッケージベースプレート７０は図示を省略している。
実施の形態に係るパッケージ１の導体ベースプレート２００は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート２００の表面には、例えば、Ａｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金などのメッキ導体を形成してもよい。
パッケージ外壁１６は、金属若しくはセラミックで形成可能である。金属壁１６の場合には、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。
金属壁１６の上面には、メタルシールリング１４ａを介して、半田付けのためのハンダメタル層（図示省略）が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
また、実施の形態に係るパッケージ１において、金属壁１６は、絶縁性若しくは導電性の接着剤を介して、導体ベースプレート２００上に配置される。絶縁性の接着剤としては、例えば、エポキシ樹脂、ガラスなどから形成可能であり、導電性の接着剤としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
メタルキャップ１０は、図１に示すように、平板形状を備える。メタルキャップ１０は、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。
また、フィードスルー下層部２０とフィードスルー上層部２２は、例えば、セラミックで形成されていても良い。セラミックの材質としては、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化ベリリウム（ＢｅＯ）などから形成可能である。
実施の形態に係るパッケージ１の出力端子近傍のフィードスルー構造の模式的透視構造は、図６に示すように表される。また、実施の形態に係るパッケージ１の出力端子近傍のフィードスルー構造の図２のＩ−Ｉ線に沿う模式的断面構造は、図７（ａ）に示すように表され、比較例に係るパッケージの出力端子近傍のフィードスルー構造のＩ−Ｉ線に沿う模式的断面構造は、図７（ｂ）に示すように表される。
実施の形態に係るパッケージ１の構成例では、図６に示すように、フィードスルー下層部２０とフィードスルー上層部２２からなる凸状フィードスルー２５において、ストリップライン１９ｂ上に端子電極２１ｂが銀ロウ付けなどによって固定されている。図示は省略するが、同様に、ストリップライン１９ａ上に端子電極２１ａが銀ロウ付けなどによって固定されている。
応力集中点ＢとクラックＡの入る部分について、以下に説明する。
半田付け時に暖められた端子電極２１は、半田が凝固した後も冷えるに連れて、収縮していく。その際にフィードスルー下層部２０からなるセラミック端子の一部を引っ張る。一方、フィードスルー下層部２０からなるセラミック端子はパッケージの金属壁１６で固定されているため動かない。その結果、図７（ｂ）に示すように、端子電極２１の接合点（応力集中点Ｂ）と金属壁１６との固定面の間が引っ張り応力を受け、クラックＡが発生し、フィードスルー下層部２０が割れる。
端子電極２１を例えばＣｕで形成した場合、この端子電極２１は、抵抗率は低いが、線熱膨張率が高くなる。一方、端子電極２１を例えばＦｅＮｉＣｏで形成した場合、この端子電極２１は、線熱膨張率は低いが、抵抗率が高くなる。
実施の形態に係るパッケージ１の端子電極２１であって、図６のＩＶ−ＩＶ線に沿う模式的断面構造は、図８に示すように表される。また、実施の形態に係るパッケージ１の端子電極２１であって、図８と同様にＩＶ−ＩＶ線に沿う別の模式的断面構造は、図９に示すように表される。
実施の形態に係るパッケージ１において、端子電極２１は、パッケージ面に平行な面において、第１の金属層９０と第２の金属層８０ａ・８０ｂの積層構造を備えていても良い。
すなわち、実施の形態に係るパッケージ１において、端子電極２１は、パッケージ面に平行な面において、図６、図７（ａ）および図８に示すように、第１の金属層９０を第２の金属層８０ａ・８０ｂで挟んだ積層構造を備えていても良い。第１の金属層９０を第２の金属層８０ａ・８０ｂで挟んだ積層構造にすることによって、反りが生じなくなる。また、反対に、端子電極２１は、パッケージ面に平行な面において、第２の金属層を第１の金属層で挟んだ積層構造を備えていても良い。
また、実施の形態に係るパッケージ１において、端子電極２１は、パッケージ面に垂直な面において、第１の金属層１０２と第２の金属層１００ａ・１００ｂの積層構造を備えていても良い。
すなわち、実施の形態に係るパッケージ１において、端子電極２１は、パッケージ面に垂直な面において、図９に示すように、第１の金属層１０２を第２の金属層１００ａ・１００ｂで挟んだ積層構造を備えていても良い。第１の金属層１０２を第２の金属層１００ａ・１００ｂで挟んだ積層構造にすることによって、反りが生じなくなる。また、反対に、端子電極２１は、垂直な面において、第２の金属層を第１の金属層で挟んだ積層構造を備えていても良い。
ここで、第２の金属層はＣｕ、第１の金属層はＦｅＮｉＣｏ、Ｗ、もしくはＭｏのいずれかで構成されていても良い。
端子電極２１をＦｅＮｉＣｏで構成しているとき、抵抗値が高いため端子電極２１での発熱量が大きい。溶断に至る電流値は、放熱状態でも異なるが、１ｍｍ×０．１ｍｍの断面寸法での電流値は２０Ａ程度である。
実施の形態に係るパッケージ１では、図８若しくは図９に示すように、第１の金属層９０を第２の金属層８０ａ・８０ｂで挟んだ積層構造を備えているため、抵抗値が低く、その結果、発熱量が小さい。溶断に至る電流値は、例えば、３０Ａ程度になる。
実施の形態に係るパッケージ１では、第１の金属層９０よりも電流容量が大きく、第２の金属層８０ａ・８０ｂよりも線熱膨張率が小さいことから、応力集中点での生じる応力が低減されて信頼性が高くなる
端子電極２１をＣｕ／ＦｅＮｉＣｏ／Ｃｕ、Ｃｕ／Ｗ／Ｃｕ、Ｃｕ／Ｍｏ／Ｃｕで形成した場合の各層の厚さの数値例は、以下の通りである。
図８に示すように、厚み方向に重ね合わせた場合、８０ａ／９０／８０ｂの厚さｔ１／ｔ２／ｔ３は、概ね０．０５ｍｍ／０．０５ｍｍ／０．０５ｍｍである。
図９に示すように、幅方向に重ね合わせた場合、１００ａ／１０２／１００ｂの幅Ｌ１／Ｌ２／Ｌ３は、概ね０．３ｍｍ／０．３ｍｍ／０．３ｍｍである。
端子電極２１をＣｕ／ＦｅＮｉＣｏ／Ｃｕ、Ｃｕ／Ｗ／Ｃｕ、Ｃｕ／Ｍｏ／Ｃｕで形成した場合の抵抗率の数値例は、以下の通りである。代表的な構成例（１：１：１）について概算すると、Ｃｕ／ＦｅＮｉＣｏ／Ｃｕ構造で約２．２μΩｃｍ、Ｃｕ／Ｗ／Ｃｕ構造で約２．２μΩｃｍ、Ｃｕ／Ｍｏ／Ｃｕ構造で約２．２μΩｃｍである。尚、各層の抵抗率は、Ｃｕ層は約１．７μΩｃｍ、ＦｅＮｉＣｏ層は約４．９μΩｃｍ、Ｗ層は約５．５μΩｃｍ、Ｍｏ層は約５．８μΩｃｍである。
端子電極２１をＣｕ／ＦｅＮｉＣｏ／Ｃｕ、Ｃｕ／Ｗ／Ｃｕ、Ｃｕ／Ｍｏ／Ｃｕで形成した場合の線熱膨張率の数値例は、以下の通りである。Ｃｕ／ＦｅＮｉＣｏ／Ｃｕ構造で約９．８（１０-6／Ｋ）、Ｃｕ／Ｗ／Ｃｕ構造で約８．７（１０-6／Ｋ）、Ｃｕ／Ｍｏ／Ｃｕ構造で約９．６（１０-6／Ｋ）、である。尚、各層の線熱膨張率の数値例は、Ｃｕ層は約１７（１０-6／Ｋ）、ＦｅＮｉＣｏ層は約５．３（１０-6／Ｋ）、Ｗ層は約４．４（１０-6／Ｋ）、Ｍｏ層は約５．１（１０-6／Ｋ）である。
また、フィードスルー上層部２２の厚さＷ２を金属壁１６の厚さＷ１よりも厚く形成しても良い。すなわち、フィードスルー下層部２０とフィードスルー下層部２０上に配置されたフィードスルー上層部２２からなる凸状フィードスルー２５において、フィードスルー上層部２２の厚さＷ２を金属壁１６の厚さＷ１よりも厚く形成することにより、フィードスルー上層部２２とフィードスルー下層部２０の重ね合わせエッジにおける応力集中点と応力発生源（金属壁１６）を離すことができ、生じる応力が低減され、この部分の応力集中点におけるクラックの発生を抑制することもできるからである。
本実施の形態によれば、端子電極とフィードスルー下層部の接続点における生じる応力が低減されてフィードスルー下層部内のクラックの発生が抑制され、信頼性の高いパッケージを提供することができる。
本実施の形態によれば、端子電極は、第１の金属層を第２の金属層で挟んだ積層構造を備えているため第１の金属層よりも電流容量が大きく、第２の金属層よりも線熱膨張率が小さいことから、電流容量が大きく、信頼性が高いパッケージを提供することができる。
（半導体素子構造）
実施の形態に係るパッケージ１に搭載される半導体装置２４の模式的平面パターン構成の拡大図は、図１０（ａ）に示すように表され、図１０（ａ）のＪ部分の拡大図は、図１０（ｂ）に示すように表される。また、実施の形態に係るパッケージに搭載される半導体装置２４の構成例１〜４であって、図１０（ｂ）のＶ−Ｖ線に沿う模式的断面構成例１〜４は、それぞれ図１１〜図１４に示すように表される。
実施の形態に係るパッケージ１に搭載される半導体装置２４において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図１０〜図１４に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極（図示省略）とを備える。
ゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０には、ボンディングワイヤ１２が接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０には、ボンディングワイヤ１４が接続され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部には、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２が形成され、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２は、接地電極（図示省略）に接続されている。
半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
（構造例１）
実施の形態に係るパッケージ１に搭載される半導体装置２４のＦＥＴセルの構成例１は、図１１に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図１１に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
（構造例２）
実施の形態に係るパッケージ１に搭載される半導体装置２４のＦＥＴセルの構成例２は、図１２に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極（Ｓ）１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極（Ｇ）１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極（Ｇ）１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図１２に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
（構造例３）
実施の形態に係るパッケージに搭載される半導体装置２４のＦＥＴセルの構成例３は、図１３に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極（Ｇ）１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１３に示す構成例３では、ＨＥＭＴが示されている。
（構造例４）
実施の形態に係るパッケージに搭載される半導体装置２４のＦＥＴセルの構成例４は、図１４に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１４に示す構成例４では、ＨＥＭＴが示されている。
また、上記の構成例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
なお、実施の形態に係るパッケージに搭載される半導体装置２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
本実施の形態によれば、端子電極は、第１の金属層を第２の金属層で挟んだ積層構造を備えているため第１の金属層よりも電流容量が大きく、第２の金属層よりも線熱膨張率が小さい。このため、電流容量が大きく、信頼性が高いパッケージを提供することができる。
本実施の形態によれば、電流容量が高く、かつ生じる応力が低減されてクラックの発生が抑制され、信頼性の高いマイクロ波帯の半導体装置に用いるパッケージを提供することができる。
[その他の実施の形態]
本実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
なお、実施の形態に係るパッケージに搭載される半導体装置としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
このように、ここでは記載していない様々な実施の形態などを含む。
１…パッケージ
１０…メタルキャップ
１１、１２，１４，１５…ボンディングワイヤ
１４ａ…メタルシールリング
１６…パッケージ外壁（金属壁）
１７…入力整合回路
１８…出力整合回路
１９ａ、１９ｂ…ストリップライン
２０…フィードスルー下層部
２１、２１ａ、２１ｂ…端子電極
２２…フィードスルー上層部
２４…半導体装置
２５…凸状フィードスルー
２６…入力回路基板
２８…出力回路基板
３４…貫通孔
５０ａ、５０ｂ…半田層
６０ａ、６０ｂ…配線基板
７０…パッケージベースプレート
８０ａ、８０ｂ、１００ａ、１００ｂ…第２の金属層
９０、１０２…第１の金属層
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
２００…導体ベースプレート
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ９１，ＳＣ９２，ＳＣ１０１，ＳＣ１０２…ＶＩＡホール

Claims (13)

  1. パッケージ外壁と、
    前記パッケージ外壁を貫通する貫通孔と、
    前記貫通孔にはめ込まれた凸状フィードスルーと、
    前記凸状フィードスルーに固定され端子電極と
    を備え、前記端子電極は、相対的に線熱膨張率は低いが抵抗率が高い第１の金属層と、相対的に線熱膨張率は高いが抵抗率が低い第２の金属層とを備えることを特徴とするパッケージ。
  2. 導体ベースプレートと、
    前記導体ベースプレート上に配置された半導体装置と、
    前記半導体装置を内在し、前記導体ベースプレート上に配置された金属壁と、
    前記金属壁の入出力部に設けられた貫通孔と、
    前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
    前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
    前記フィードスルー下層部と前記フィードスルー上層部の間に配置されたストリップラインと、
    前記ストリップライン上に配置された端子電極と
    を備え、前記端子電極は、相対的に線熱膨張率は低いが抵抗率が高い第１の金属層と、相対的に線熱膨張率は高いが抵抗率が低い第２の金属層とを有することを特徴とするパッケージ。
  3. 前記端子電極は、前記パッケージ面に平行な面において、前記第１の金属層と前記第２の金属層の積層構造を備えることを特徴とする請求項１または２に記載のパッケージ。
  4. 前記端子電極は、前記パッケージ面に垂直な面において、前記第１の金属層と前記第２の金属層の積層構造を備えることを特徴とする請求項１または２に記載のパッケージ。
  5. 前記端子電極は、前記パッケージ面に平行な面において、前記第１の金属層を前記第２の金属層で挟んだ積層構造を備えることを特徴とする請求項１または２に記載のパッケージ。
  6. 前記端子電極は、前記パッケージ面に平行な面において、前記第２の金属層を前記第１
    の金属層で挟んだ積層構造を備えることを特徴とする請求項１または２に記載のパッケージ。
  7. 前記端子電極は、前記パッケージ面に垂直な面において、前記第１の金属層を前記第２の金属層で挟んだ積層構造を備えることを特徴とする請求項１または２に記載のパッケージ。
  8. 前記端子電極は、前記パッケージ面に垂直な面において、前記第２の金属層を前記第１の金属層で挟んだ積層構造を備えることを特徴とする請求項１または２に記載のパッケージ。
  9. 前記第２の金属層はＣｕ、前記第１の金属層はＦｅＮｉＣｏ、Ｗ、もしくはＭｏのいずれかであることを特徴とする請求項１〜８の内、いずれか１項に記載のパッケージ。
  10. 前記金属壁に囲まれた前記導体ベースプレート上に前記半導体装置に隣接して配置された入力回路基板および出力回路基板と、
    前記入力回路基板上に配置され、前記ストリップラインに接続された入力整合回路と、
    前記出力回路基板上に配置され、前記ストリップラインに接続された出力整合回路と、
    前記半導体装置と前記入力整合回路および前記出力整合回路を接続するボンディングワイヤと
    を備えることを特徴とする請求項２に記載のパッケージ。
  11. 前記金属壁上に配置されたメタルシールリングと、
    前記メタルシールリング上に配置されたメタルキャップと
    を備えることを特徴とする請求項１０に記載のパッケージ。
  12. 前記半導体装置は、
    半絶縁性基板と、
    前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
    前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
    前記ソース端子電極の下部に配置されたＶＩＡホールと、
    前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
    を備えることを特徴とする請求項２に記載のパッケージ。
  13. 前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項１２に記載のパッケージ。
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