JP5562898B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明の実施の形態は、半導体装置およびその製造方法に関する。
従来、マイクロ波半導体装置の小型化を実現する方法として、例えば、モノリシックマイクロ波集積回路（ＭＭＩＣ：Monolithic Microwave Integrated Circuit）を用いる方法がある。このようなＭＭＩＣでは、導電性や熱伝導性を有する接着剤などを用いて、ＭＭＩＣ基板が、導電ベースプレート上に接合される。
特開２００８−１７２１７６号公報
半導体チップを導電ベースプレート上に接合するための接着剤として、エポキシ樹脂などの有機材料に導電性フィラーとしてＡｇを含有したエポキシ系の接着剤は、熱伝導率が高いが、キュア（Ｃｕｒe）処理を行った後に硬化するので、大きなサイズの半導体チップの接合に用いるとキュア処理時の半導体チップと導体ベースプレートとの線熱膨張差によって剥離しやすい。
一方、ポリエステル系の高分子材料にＡｇフィラーを含有したポリエステル系の接着剤は、キュアを行った後も柔軟であるので、大きなサイズの半導体チップの接合に用い、キュア処理時の半導体チップと導体ベースプレートとの線熱膨張差が大きくても剥離しにくい。しかし、ポリエステル系の接着剤は、含有できるＡｇの密度が低いので、熱伝導率が低く、放熱性に劣る。
エポキシ系の接着剤とポリエステル系の接着剤との中間的な特徴をもつエポキシとポリエステルとの混合系の接着剤は、エポキシ系の接着剤とポリエステル系の接着剤の両者の欠点を改善している代わりに、両者の長所が弱くなっている。
本実施の形態が解決しようとする課題は、放熱性と耐久性に優れた半導体装置およびその製造方法を提供することにある。
本実施の形態に係る半導体装置は、導電ベースプレートと、半導体チップと、第１接着剤と、第２接着剤とを備える。半導体チップは、導電ベースプレート上に接合される。第１接着剤は、半導体チップと導電ベースプレートとの接合面の中央部に配置される。第２接着剤は、半導体チップと導電ベースプレートとの接合面の周辺部に配置される。ここで、第１接着剤は第２接着剤よりも相対的に熱伝導率が高く、第２接着剤は第１接着剤より相対的に接合力が高い。第２接着剤のキュア処理時間より第１接着剤のキュア処理時間の方が短くなる温度でキュア処理を行うことにより、半導体チップと導電ベースプレートとを接合する。
（ａ）実施の形態に係る半導体装置を例示する図であって、半導体チップとしてＭＭＩＣを適用した場合の模式的鳥瞰図、（ｂ）図１（ａ）のＩ−Ｉ線に沿った模式的断面構造図。 （ａ）図１（ａ）に対応する模式的平面図、（ｂ）図２（ａ）のＩＩ−ＩＩ線に沿った模式的断面構造図。 （ａ）実施の形態の変形例１に係る半導体装置を例示する図であって、半導体チップとしてＦＥＴを適用した場合の模式的平面図、（ｂ）図３（ａ）のＩＩＩ−ＩＩＩ線に沿った模式的断面構造図。 図３（ａ）のＩＶ−ＩＶ線に沿った模式的断面構造図。 実施の形態に係る半導体装置において、第１接着剤および第２接着剤の塗り分けのバリエーション例を示す模式図であって、（ａ）第２接着剤の４隅に第１接着剤が隙間を空けて塗布されている様子を例示する模式図、（ｂ）第２接着剤の２つの隅に第１接着剤が隙間を空けて塗布されている様子を例示する模式図、（ｃ）第２接着剤の１つの隅に第１接着剤が隙間を空けて塗布されている様子を例示する模式図、（ｄ）第２接着剤の１つの辺に第１接着剤が隙間を空けて塗布されている様子を例示する模式図。 ２００℃でキュア処理を行い、室温まで冷却した場合の半導体チップが、接合面の中心（Ｏ）からの距離ｘの点Ｐにおいて、導体ベースプレートとの線熱膨張率差ΔＣＴＥ（１／ｋ）により変位する変位量Δｘを例示する模式図。 半導体チップのサイズ（長辺方向の長さＬ（μｍ））と、半導体チップと導体ベースプレートとの線熱膨張率差ΔＣＴＥ（１／ｋ）との相関を例示するグラフ。 実施の形態に係る半導体装置において、半導体チップと導体ベースプレートとの接合面に用いられる第１接着剤および第２接着剤のキュア処理時間とキュア処理温度との相関を例示するグラフ。 実施の形態に係る半導体装置において、半導体チップと導体ベースプレートとの接合面に用いられる第１接着剤および第２接着剤のキュア処理時間とキュア処理温度との相関を例示する別のグラフ。 実施の形態に係る半導体装置において、２００℃でキュア処理を行い、室温まで冷却した場合の半導体チップ（ＳｉＣ）と導体ベースプレート（Ｃｕ）との接合面の中心からの距離ｘ（ｍｍ）と変位量Δｘ（μｍ），変位量差Δ（μｍ）との相関を例示するグラフ図。 実施の形態に係る半導体装置において、半導体チップおよびその他の部品の搭載例の模式的平面パターン構成図。 図１１のＶＩ−ＶＩ線に沿った模式的断面構造図。 （ａ）実施の形態に係る半導体装置に搭載される半導体チップの模式的平面パターン構成の拡大図、（ｂ）図１３（ａ）のＪ部分の拡大図。 実施の形態に係る半導体装置に搭載される半導体チップの構成例１であって、図１３（ｂ）のＶＩＩ−ＶＩＩ線に沿う模式的断面構造図。 実施の形態に係る半導体装置に搭載される半導体チップの構成例２であって、図１３（ｂ）のＶＩＩ−ＶＩＩ線に沿う模式的断面構造図。 実施の形態に係る半導体装置に搭載される半導体チップの構成例３であって、図１３（ｂ）のＶＩＩ−ＶＩＩ線に沿う模式的断面構造図。 実施の形態に係る半導体装置に搭載される半導体チップの構成例４であって、図１３（ｂ）のＶＩＩ−ＶＩＩ線に沿う模式的断面構造図。 実施の形態に係る半導体装置に搭載される半導体チップの別の構成を表す模式的平面パターン構成図。
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
実施の形態に係る半導体装置を例示する図であって、半導体チップ２４としてＭＭＩＣを適用した場合の模式的鳥瞰構造は、図１（ａ）に示すように表され、図１（ａ）のＩ−Ｉ線に沿った模式的断面構造は、図１（ｂ）に示すように表される。また、図１（ａ）に対応する模式的平面図は、図２（ａ）に示すように表され、図２（ａ）のＩＩ−ＩＩ線に沿った模式的断面構造は、図２（ｂ）に示すように表される。
実施の形態に係る半導体装置は、導電ベースプレート２００と、導電ベースプレート２００上に接合される半導体チップ２４と、半導体チップ２４と導電ベースプレート２００との接合面の中央部に配置された第１接着剤４０と、半導体チップ２４と導電ベースプレート２００との接合面の中央部の周辺部に配置された第２接着剤２０とを備える。ここで、第１接着剤４０は第２接着剤２０よりも相対的に熱伝導率が高く、第２接着剤２０は第１接着剤４０より相対的に接合力が高い。
また、実施の形態に係る半導体装置の製造方法は、半導体チップ２４と導電ベースプレート２００との接合面の中央部に第１接着剤４０を形成する工程と、半導体チップ２４と導電ベースプレート２００との接合面の中央部の周辺部に第２接着剤２０を形成する工程と、導電ベースプレート２００上の第１接着剤４０および第２接着剤２０上に半導体チップ２４を搭載する工程と、第１接着剤４０と第２接着剤２０とをキュア処理し硬化させる工程とを有する。
より詳細には、実施の形態に係る半導体装置は、導電ベースプレート２００と、入力端子２４ａおよび出力端子２４ｂを有し、導電ベースプレート２００上に接合される半導体チップ２４（ＭＭＩＣ基板）と、導体ベースプレート２００上に配置され、半導体チップ２４を囲むセラミック枠体１８０と、セラミック枠体１８０上に配置されたＲＦ入力端子２１ａおよびＲＦ出力端子２１ｂと、ＲＦ入力端子２１ａと入力端子２４ａとの間を接続するボンディングワイヤ１２と、出力端子２４ｂとＲＦ出力端子２１ｂとの間を接続するボンディングワイヤ１６とを備える。
半導体チップ２４は、第１接着剤４０および第２接着剤２０により、導体ベースプレート２００上に接合される。第１接着剤４０は、半導体チップ２４と導電ベースプレート２００との接合面の中央部を接合するための接着剤であり、第２接着剤２０よりも相対的に熱伝導率が高い接着剤、例えば、エポキシ樹脂などの有機材料に導電性フィラーとしてＡｇを含有したエポキシ系の接着剤を適用することができる。第２接着剤２０は、半導体チップ２４と導電ベースプレート２００との接合面の中央部の周辺部（第１接着剤４０によって接合される中央部よりも周辺の部分）を接合するための接着剤であり、第１接着剤４０よりも接合力が高い接着剤、例えば、ポリエステル系の高分子材料に導電性フィラーとしてＡｇフィラーを含有したポリエステル系の接着剤を適用することができる。
第１接着剤４０は、熱伝導率が高いという長所をもつ反面、キュア処理を行った後に硬化するので、大きなサイズの半導体チップ２４の接合に用いるとキュア処理時の半導体チップ２４と導体ベースプレート２００との線熱膨張差によって熱収縮が起こり、半導体チップが剥離しやすいという短所ももつ。反面、第２接着剤２０は、キュア処理を行った後も柔軟であるので、大きなサイズの半導体チップ２４の接合に用い、キュア処理時の半導体チップ２４と導体ベースプレート２００との線熱膨張差が大きくても、剥離しにくいという長所をもつが、含有できるＡｇの密度が低いので熱伝導率が低く、放熱性に劣るという短所ももつ。
一方、半導体チップ２４と導電ベースプレート２００との接合面の中心部では、発熱量は大きいものの、半導体チップ２４と導体ベースプレート２００との線熱膨張差による熱収縮の変位量は小さいという特性がある。反面、半導体チップ２４と導電ベースプレート２００との接合面の中心部の周辺部では、半導体チップ２４と導体ベースプレート２００との線熱膨張差による熱収縮の変位量は大きいものの、発熱量は小さいという特性がある。
より具体的には、図６、図７及び図１０に示すように、半導体チップ２４と導体ベースプレート２００との線熱膨張差による熱収縮の変位量Δｘは、導体ベースプレート２００との接合面となる半導体チップ２４の接合面の中心点（Ｏ）からの距離ｘと、半導体チップ２４と導体ベースプレート２００との線熱膨張率差ΔＣＴＥ［１／ｋ］に依存する。つまり、熱収縮が発生しても、接合面の中心点（Ｏ）では変位量Δｘはゼロであり、中心点（Ｏ）からの距離ｘが大きくなるにつれて変位量Δｘも増大する。
尚、図６は、半導体チップ２４と導体ベースプレート２００とを接合し、２００℃でキュア処理を行い、室温まで冷却した場合の半導体チップ２４（長辺方向の長さＬ［μｍ］）が、接合面の中心（Ｏ）からの距離ｘの点Ｐにおいて、導体ベースプレートとの線熱膨張率差ΔＣＴＥ［１／ｋ］により変位する変位量Δｘを例示している。
また、図７は、エポキシ系の接着剤を用いて半導体チップ２４と導体ベースプレート２００とを接合した場合の、半導体チップ２４のサイズ（長辺方向の長さＬ［μｍ］）と、半導体チップ２４と導体ベースプレート２００との線熱膨張率差ΔＣＴＥ［１／ｋ］との相関を例示している。例えば、サイズ（長辺方向の長さＬ）がＬ１［μｍ］）である半導体チップ２４と導体ベースプレート２００との線熱膨張率差ΔＣＴＥは、ΔＣＡ［１／ｋ］である。図７によると、半導体チップ２４と導体ベースプレート２００との線熱膨張率差ΔＣＴＥが大きくなると、長辺方向の長さＬが小さい半導体チップ２４しか搭載できなくなる。一方、半導体チップ２４と導体ベースプレート２００との線熱膨張率差ΔＣＴＥが小さくなると、長辺方向の長さＬは、Ｌ１＜Ｌ２＜Ｌ３と次第に大きな半導体チップ２４も搭載可能となる。
また、図１０は、半導体チップ２４と導体ベースプレート２００とを接合し、２００℃でキュア処理を行い、室温まで冷却した場合の、半導体チップ２４と導体ベースプレート２００との接合面の中心からの距離ｘ［ｍｍ］と変位量Δｘ［μｍ］，変位量差Δ［μｍ］との相関を例示している。図１０に例示するグラフにおいて、Ｃｕは銅製の導体ベースプレート２００の変位量Δｘを表し、ＳｉＣはＳｉＣ基板からなる半導体チップ２４の変位量Δｘを表し、Δは導体ベースプレート２００と半導体チップ２４との変位量差Δを表している。尚、図１０に例示したグラフは、導体ベースプレート（Ｃｕ）２００の線熱膨張率ＣＴＥを１７×１０−６［１／Ｋ］とし、半導体チップ（ＳｉＣ）２４の線熱膨張率ＣＴＥを５×１０−６［１／Ｋ］として算出した例を示している。
そこで、実施の形態に係る半導体装置においては、半導体チップ２４と導電ベースプレート２００との接合面の中央部（周辺部に比べて、発熱量は大きいが半導体チップ２４と導体ベースプレート２００との線熱膨張差による熱収縮の変位量が小さい領域）を接合するために、第２接着剤２０よりも相対的に熱伝導率が高い第１接着剤４０を用いる。また、半導体チップ２４と導電ベースプレート２００との接合面の中央部の周辺部（中央部に比べて、半導体チップ２４と導体ベースプレート２００との線熱膨張差による熱収縮の変位量は大きいが発熱量は小さい領域）を接合するために、第１接着剤４０よりも相対的に接合力が高い第２接着剤２０を用いている。これにより、第１接着剤４０の長所（第２接着剤２０に比べて、熱伝導率が高いので放熱性に優れている）と第２接着剤２０の長所（第１接着剤４０に比べて、接合力が高いので耐久性に優れている）を損なうことなく、第１接着剤４０の短所（第２接着剤２０に比べて、キュア処理後の変位量が大きい）と第２接着剤２０の短所（第１接着剤４０に比べて、熱伝導率が低いので放熱性に劣る）を互いに補うことができる。
従って、実施の形態によれば、放熱性に優れた接着剤と耐久性に優れた接着剤とを使い分けて接合した構造をもつことから、放熱性と耐久性に優れた半導体装置を実現することができる。
また、一般にＡｕＳｎ半田を用いた実装温度が３００℃であるのに対して、実施の形態に係る半導体装置においては、接着剤（第１接着剤４０と第２接着剤２０）を用いて接合することで実装温度を１５０〜２５０℃に下げている。これにより、ミリ波用薄型パッケージに適用することができるし、薄型パッケージに限らず、比較的安価なパッケージにも有効である。
（キュア時間とキュア温度との相関）
実施の形態に係る半導体装置において、半導体チップと導体ベースプレートとの接合面に用いられる第１接着剤および第２接着剤のキュア処理時間とキュア処理温度との相関を例示するグラフは、図８に示すように表される。
図８は、実施の形態に係る半導体装置において、半導体チップ２４と導体ベースプレート２００との接合面に用いられるエポキシ系接着剤（Ｅ）およびポリエステル系接着剤（Ｐ）のキュア処理時間とキュア処理温度との相関を例示している。例えば、キュア温度Ｔにおいて、ポリエステル系接着剤（Ｐ）のキュア処理時間はｔＢであり、エポキシ系接着剤（Ｅ）のキュア処理時間はｔＡである。つまり、キュア温度Ｔにおいて、エポキシ系接着剤（Ｅ）のキュア処理時間よりもポリエステル系接着剤（Ｐ）のキュア処理時間の方がΔ（ｔＢ−ｔＡ）だけ長いことがわかる。図８においては、キュア温度Ｔの全域において、エポキシ系接着剤（Ｅ）のキュア処理時間よりもポリエステル系接着剤（Ｐ）のキュア処理時間の長さが上回っている状態が続いている。
つまり、実施の形態に係る半導体装置においては、エポキシ系接着剤（Ｅ）のキュア処理温度とポリエステル系接着剤（Ｐ）のキュア処理温度との温度依存性（グラフの傾き）に顕著な違いがないので、温度条件を変えても、ポリエステル系接着剤Ｐのキュア処理時間よりもエポキシ系接着剤Ｅのキュア処理時間の長さが下回ることがない。このようなエポキシ系接着剤（Ｅ）とポリエステル系接着剤（Ｐ）との組み合わせでそれぞれ第１接着剤４０と第２接着剤２０として選択し、半導体チップ２４と導電ベースプレート２００との接合面の中央部を第１接着剤４０で接合し、接合面の周辺部を第２接着剤２０で接合すると、内側の第１接着剤４０が硬化する前に外側の第２接着剤２０が硬化してしまい、内側の第１接着剤４０が硬化するときに生じる揮散ガスが揮発できなくなる。
一方、実施の形態に係る半導体装置において、半導体チップと導体ベースプレートとの接合面に用いられる第１接着剤および第２接着剤のキュア処理時間とキュア処理温度との相関を例示する別のグラフは、図９に示すように表される。
図９は、実施の形態に係る半導体装置において、半導体チップ２４と導体ベースプレート２００との接合面に用いられるエポキシ系接着剤（Ｅ）およびポリエステル系接着剤（Ｐ）のキュア処理時間とキュア処理温度との別の相関を例示している。図９においては、エポキシ系接着剤（Ｅ）のキュア処理時間よりもポリエステル系接着剤（Ｐ）のキュア処理時間の方が長い温度範囲と、エポキシ系接着剤（Ｅ）のキュア処理時間よりもポリエステル系接着剤（Ｐ）のキュア処理時間の方が短い温度範囲とを示している。
例えば、キュア温度Ｔ１においては、エポキシ系接着剤（Ｅ）のキュア処理時間よりもポリエステル系接着剤（Ｐ）のキュア処理時間の方がΔ（ｔ４−ｔ３）だけ長く、キュア温度Ｔ２においては、エポキシ系接着剤（Ｅ）のキュア処理時間よりもポリエステル系接着剤（Ｐ）のキュア処理時間の方がΔ（ｔ２−ｔ１）だけ短いことがわかる。
実施の形態に係る半導体装置においては、第１接着剤４０の硬化時間が第２接着剤２０の硬化時間よりも短くなるようにする。具体的には、図８若しくは図９に示すように、ポリエステル系接着剤（Ｐ）のキュア処理時間よりもエポキシ系接着剤（Ｅ）のキュア処理時間の方が短くなるような温度でキュア処理ができるように、エポキシ系接着剤（Ｅ）とポリエステル系接着剤（Ｐ）とを組み合わせ、それぞれ第１接着剤４０と第２接着剤２０として選択する。このように、第１接着剤４０の硬化時間が第２接着剤２０の硬化時間よりも短くなるようにし、あるいは第２接着剤２０のキュア処理時間よりも第１接着剤４０のキュア処理時間の方が短くなるような温度でキュア処理を行うことにより、外側の第２接着剤２０が硬化する前に内側の第１接着剤４０の方が先に硬化するので、内側の第１接着剤４０が硬化するときに生じる揮散ガスを揮発できる。
（半導体装置の変形例１）
実施の形態の変形例１に係る半導体装置を例示する図であって、半導体チップとしてＦＥＴ（Field Effect Transistor：電界効果トランジスタ）を適用した場合の模式的平面図は、図３（ａ）に示すように表され、図３（ａ）のＩＩＩ−ＩＩＩ線に沿った模式的断面構造は、図３（ｂ）に示すように表される。また、図３（ａ）のＩＶ−ＩＶ線に沿った模式的断面構造は、図４に示すように表される。
実施の形態の変形例１に係る半導体装置は、搭載される半導体チップ２４がＭＭＩＣではなくＦＥＴである場合を示しており、図３〜図４に例示するように、導電ベースプレート２００と、導電ベースプレート２００上に接合される半導体チップ２４（ＦＥＴ基板）と、導電ベースプレート２００上に接合される整合回路基板２６・２８とを備える。半導体チップ２４と導電ベースプレート２００との接合面の中央部は、高い放熱効果が求められるので、第２接着剤２０より相対的に熱伝導率が高い第１接着剤４０で接合され、半導体チップ２４と導電ベースプレート２００との接合面の中央部の周辺部は、高い接合力が求められるので、第１接着剤４０より相対的に接合力が高い第２接着剤２０で接合される。また、整合回路基板２６・２８と導電ベースプレート２００とのそれぞれの接合面は、高い接合力が求められるので、第１接着剤４０より相対的に接合力が高い第２接着剤２０で接合される。
このように、実施の形態の変形例１に係る半導体装置によれば、放熱性に優れた接着剤と耐久性に優れた接着剤とを使い分けて接合した構造をもつことから、放熱性と耐久性に優れた半導体装置を実現することができる。
（接着剤の塗布パターン）
図５は、実施の形態の変形例２に係る半導体装置において、第１接着剤および第２接着剤の塗り分けのバリエーション例を示す模式図であって、第２接着剤２０（２０１，２０２，２０３，２０４）が隙間を空けて塗布されている様子を例示する模式図である。
図５（ａ）は、半導体チップ２４と導電ベースプレート２００との接合面に塗布されている第１接着剤４０の塗布領域の四辺のうち、図面に向かって左辺の左部には第２接着剤２０１が塗布され、図面に向かって下辺の下部には第２接着剤２０２が塗布され、図面に向かって右辺の右部には第２接着剤２０３が塗布され、図面に向かって上辺の上部には第２接着剤２０４が塗布されている。つまり、半導体チップ２４と導電ベースプレート２００との接合面の四隅は、接着剤の塗布を省いた構造となっており、さらに、第１接着剤４０の塗布領域の四辺の四隅と第２接着剤２０１，２０２，２０３，２０４の塗布領域との間にそれぞれ隙間が生じるように第２接着剤２０１，２０２，２０３，２０４が塗布されている。
図５（ｂ）は、半導体チップ２４と導電ベースプレート２００との接合面に塗布されている第１接着剤４０の塗布領域の四辺のうち、図面に向かって左辺の左側一部、下辺の下側全域および右辺の右側一部にわたって、第２接着剤２０が連続的に塗布されており、図面に向かって上辺の上側一部には第２接着剤２０が塗布されている。つまり、図面に向かって半導体チップ２４と導電ベースプレート２００との接合面の上部は、接着剤の塗布を省いた構造となっており、さらに、第１接着剤４０の塗布領域の左上隅および右上隅と第２接着剤２０の塗布領域との間にそれぞれ隙間が生じるように第２接着剤２０が塗布されている。
図５（ｃ）は、半導体チップ２４と導電ベースプレート２００との接合面に塗布されている第１接着剤４０の塗布領域の四辺のうち、図面に向かって上辺の上側一部、左辺の左側全域、下辺の下側全域および右辺の右側一部にわたって、第２接着剤２０が連続的に塗布されている。つまり、図面に向かって半導体チップ２４と導電ベースプレート２００との接合面の右上隅は、接着剤の塗布を省いた構造となっており、さらに、第１接着剤４０の塗布領域の右上隅と第２接着剤２０の塗布領域との間に隙間が生じるように第２接着剤２０が塗布されている。
図５（ｄ）は、半導体チップ２４と導電ベースプレート２００との接合面に塗布されている第１接着剤４０の塗布領域の四辺のうち、図面に向かって上辺の上側一部、左辺の左側全域、下辺の下側全域および右辺の右側全域にわたって、第２接着剤２０が連続的に塗布されている。つまり、図面に向かって半導体チップ２４と導電ベースプレート２００との接合面の上部は、接着剤の塗布を省いた構造となっており、さらに、第１接着剤４０の塗布領域の上辺の上側一部と第２接着剤２０の塗布領域との間に隙間が生じるように第２接着剤２０が塗布されている。
このように、第１接着剤４０の少なくとも一部の塗布領域と第２接着剤２０の塗布領域の間に隙間が生じるように第２接着剤２０を塗布することにより、キュア処理を行った後に第２接着剤２０（２０１，２０２，２０３，２０４）の方が第１接着剤４０より先に硬化しても（図８を参照）、第１接着剤４０が硬化する際に発生する揮散ガスを隙間から揮発することができる。
第１接着剤４０の少なくとも一部の塗布領域と第２接着剤２０の塗布領域の間に形成する隙間のサイズは特に限定されないが、第１接着剤４０が硬化する際に発生する揮散ガスを揮発させるのに必要な隙間が形成されていれば良く、隙間のサイズの一例としては、例えば、３００μｍ程度である。
また、第２接着剤２０を波線状に塗布することで所望の隙間を形成することもでき、図５に例示した塗布パターンと組み合わせると、揮散ガスをより効果的に揮発させることができる。
（半導体装置の構成例）
実施の形態に係る半導体装置において、半導体チップ２４およびその他の部品として例えば、キャパシタ基板３４1・３４2の搭載例の模式的平面パターン構成は、図１１に示すように表され、図１１のＶＩ−ＶＩ線に沿った模式的断面構造は、図１２に示すように表される。但し、図１１および図１２に示す構成例は、あくまで一例であり、これに限定されるものではない。
実施の形態に係る半導体装置は、導電ベースプレート２００と、導電ベースプレート２００上に接合される半導体チップ２４と、導体ベースプレート２００上に配置されたキャパシタ基板３４１・３４２と、導体ベースプレート２００上に配置され、半導体チップ２４を囲むセラミック枠体１８０と、セラミック枠体１８０上に配置されたＲＦ入力端子Ｐｉ・ＲＦ出力端子Ｐｏ・ドレインバイアス端子ＰＤ・ゲートバイアス端子ＰＧと、ＲＦ入力端子ＰｉとトランジスタＱ１のゲート端子電極Ｇとの間を接続するボンディングワイヤ１２と、ゲートバイアス端子ＰＧとキャパシタ基板３４１との間を接続するボンディングワイヤ３２と、キャパシタ基板３４１とトランジスタＱ１のゲート端子電極Ｇとの間を接続するボンディングワイヤ３６と、キャパシタ基板３４１とトランジスタＱ２・Ｑ３のゲート端子電極Ｇとの間を接続するボンディングワイヤ３８と、トランジスタＱ２・Ｑ３のドレイン端子電極ＤとＲＦ出力端子Ｐｏとの間を接続するボンディングワイヤ１８と、トランジスタＱ２・Ｑ３のドレイン端子電極Ｄとキャパシタ基板３４２との間を接続するボンディングワイヤ４６と、トランジスタＱ１のドレイン端子電極Ｄとキャパシタ基板３４２との間を接続するボンディングワイヤ４８と、キャパシタ基板３４２とドレインバイアス端子ＰＤとの間を接続するボンディングワイヤ４２を備える。
実施の形態に係る半導体装置において、入力信号電力は、トランジスタＱ１に入力され、トランジスタＱ１によって増幅された信号電力は、分配されて、トランジスタＱ２，Ｑ３にそれぞれ入力される。トランジスタＱ２，Ｑ３で増幅された各信号電力は、合成されて、出力電力が得られる。
実施の形態に係る半導体装置において、半導体チップ２４と導電ベースプレート２００との接合面の中央部は、高い放熱効果が求められるので、第２接着剤２０より相対的に熱伝導率が高い第１接着剤４０で接合され、半導体チップ２４と導電ベースプレート２００との接合面の中央部の周辺部は、高い接合力が求められるので、第１接着剤４０より接合力が高い第２接着剤２０で接合される。また、キャパシタ基板３４１・３４２と導電ベースプレート２００とのそれぞれの接合面は、高い接合力が求められるので、第１接着剤４０より接合力が高い第２接着剤２０で接合される。
このように、実施の形態によれば、放熱性に優れた接着剤と耐久性に優れた接着剤とを使い分けて接合した構造をもつことから、放熱性と耐久性に優れた半導体装置を実現することができる。
（半導体素子構造）
実施の形態に係る半導体装置に搭載される半導体チップ２４のＦＥＴ１４０の模式的平面パターン構成の拡大図は、図１３（ａ）に示すように表され、図１３（ａ）のＪ部分の拡大図は、図１３（ｂ）に示すように表される。また、実施の形態に係る半導体装置に搭載される半導体チップ２４のＦＥＴ１４０の構成例１〜４であって、図１３（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構成例１〜４は、それぞれ図１４〜図１７に示すように表される。
実施の形態に係る半導体装置に搭載される半導体チップ２４において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図１４〜図１７に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極（図示省略）とを備える。
ゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０には、ボンディングワイヤが接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０には、ボンディングワイヤが接続され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部には、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２が形成され、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２は、接地電極（図示省略）に接続されている。
半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
（ＦＥＴセルの構造例１）
実施の形態に係る半導体装置に搭載される半導体チップ２４のＦＥＴセルの構成例１は、図１４に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図１４に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
（ＦＥＴセルの構造例２）
実施の形態に係る半導体装置に搭載される半導体チップ２４のＦＥＴセルの構成例２は、図１５に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極（Ｓ）１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極（Ｇ）１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極（Ｇ）１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図１５に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
（ＦＥＴセルの構造例３）
実施の形態に係る半導体装置に搭載される半導体チップ２４のＦＥＴセルの構成例３は、図１６に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極（Ｇ）１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１６に示す構成例３では、ＨＥＭＴが示されている。
（ＦＥＴセルの構造例４）
実施の形態に係る半導体装置に搭載される半導体チップ２４のＦＥＴセルの構成例４は、図１７に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１７に示す構成例４では、ＨＥＭＴが示されている。
また、上記の構成例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
なお、ＦＥＴ１４０において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
実施の形態に係る半導体装置に搭載される半導体チップ２４の別のＦＥＴ１５０を表す模式的平面パターン構成は、図１８に示すように、半絶縁性基板上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板上に配置され、ゲートフィンガー電極１２４、ドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇおよびドレイン端子電極Ｄと、半絶縁性基板上に配置され、ソースフィンガー電極１２０の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したソース端子電極Ｓとを備える。
以上説明した実施の形態によれば、放熱性に優れた接着剤と耐久性に優れた接着剤とを使い分けて接合した構造をもつ半導体装置を実現することができる。
[その他の実施の形態]
実施の形態に係るＭＭＩＣ用パッケージを説明したが、この実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
なお、実施の形態に係る半導体装置としては、ＦＥＴに限らず、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）を適用しても良いし、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
このように、ここでは記載していない様々な実施の形態などを含む。
１２，１６，１８，３２，３６，３８，４２，４６，４８…ボンディングワイヤ
２１ａ…ＲＦ入力端子
２１ｂ…ＲＦ出力端子
２４ａ…入力端子
２４ｂ…出力端子
２４…半導体チップ（ＭＭＩＣ若しくはＦＥＴ）
２６，２８…整合回路基板
３４１，３４２…キャパシタ基板
４０…第１接着剤
２０（２０１，２０２，２０３，２０４）…第２接着剤
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
１４０，１５０…ＦＥＴ
１８０…セラミック枠体
２００…導体ベースプレート
Ｐｉ…ＲＦ入力端子
Ｐｏ…ＲＦ出力端子
ＰＤ…ドレインバイアス端子
ＰＧ…ゲートバイアス端子
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｑ１，Ｑ２，Ｑ３…トランジスタ
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ１０２…ＶＩＡホール

Claims (13)

  1. 導電ベースプレートと、
    前記導電ベースプレート上に接合される半導体チップと、
    前記半導体チップと前記導電ベースプレートとの接合面の中央部に配置された第１接着剤と、
    前記半導体チップと前記導電ベースプレートとの接合面の前記中央部の周辺部に配置された第２接着剤と
    を備え、前記第１接着剤は前記第２接着剤よりも相対的に熱伝導率が高く、前記第２接着剤は前記第１接着剤より相対的に接合力が高く、
    前記第２接着剤のキュア処理時間より前記第１接着剤のキュア処理時間の方が短くなる温度でキュア処理を行うことにより、前記半導体チップと前記導電ベースプレートとを接合することを特徴とする半導体装置。
  2. 前記第１接着剤の硬化時間が前記第２接着剤の硬化時間よりも短いことを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体チップと前記導電ベースプレートとの接合面の内、前記半導体チップ周辺の一部分は、それぞれ前記第２接着剤を塗布しないことを特徴とする請求項１に記載の半導体装置。
  4. 前記第１接着剤の少なくとも一部の塗布領域と前記第２接着剤の塗布領域の間に所定の隙間が生じるように前記第２接着剤を塗布することを特徴とする請求項１に記載の半導体装置。
  5. 前記第１接着剤は、エポキシ樹脂系接着剤であり、前記第２接着剤は、ポリエステル系接着剤であることを特徴とする請求項１に記載の半導体装置。
  6. 前記第１接着剤は、エポキシ樹脂系の有機材料に導電性フィラーとしてＡｇを含有した接着剤であり、前記第２接着剤は、ポリエステル系の高分子材料に導電性フィラーとしてＡｇフィラーを含有した接着剤であることを特徴とする請求項１に記載の半導体装置。
  7. 前記導電ベースプレート上に配置された回路基板をさらに備え、前記回路基板と前記導電ベースプレートとの接合面は、前記第２接着剤で接合されることを特徴とする請求項１に記載の半導体装置。
  8. 前記回路基板は、整合回路基板もしくはキャパシタ基板であることを特徴とする請求項７に記載の半導体装置。
  9. 前記半導体チップは、
    基板と、
    前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
    前記基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
    前記ソース端子電極の下部に配置されたＶＩＡホールと、
    前記基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
    を備えることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
  10. 前記半導体チップは、
    基板と、
    前記基板上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
    前記基板上に配置され、前記ゲートフィンガー電極、前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極およびドレイン端子電極と、
    前記基板上に配置され、前記ソースフィンガー電極の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したソース端子電極と
    を備えることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
  11. 前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、および半絶縁性基板のいずれかであることを特徴とする請求項９または１０に記載の半導体装置。
  12. 半導体チップと導電ベースプレートとの接合面の中央部に第１接着剤を形成する工程と、
    前記半導体チップと前記導電ベースプレートとの接合面の前記中央部の周辺部に第２接着剤を形成する工程と、
    前記導電ベースプレート上の前記第１接着剤および前記第２接着剤上に前記半導体チップを搭載する工程と、
    前記第１接着剤と前記第２接着剤とをキュア処理し硬化させる工程と
    を有し、前記第１接着剤は前記第２接着剤よりも相対的に熱伝導率が高く、前記第２接着剤は前記第１接着剤より相対的に接合力が高く、
    前記第２接着剤のキュア処理時間より前記第１接着剤のキュア処理時間の方が短くなる温度で前記キュア処理を行うことにより、前記半導体チップと前記導電ベースプレートとを接合することを特徴とする半導体装置の製造方法。
  13. 前記第１接着剤の硬化時間が前記第２接着剤の硬化時間よりも短いことを特徴とする請求項１２に記載の半導体装置の製造方法。
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