JP5468286B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に、接地インダクタンスを低減化可能なマイクロ波／ミリ波／サブミリ波帯で動作する半導体装置およびその製造方法に関する。
ＧａＮ（Gallium Nitride）などの化合物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、優れた高周波特性を有し、マイクロ波／ミリ波／サブミリ波帯で動作する半導体装置として広く実用化されている。
従来の半導体装置は、図１６および図１７に示すように、例えば、ＳｉＣからなる基板１０と、基板１０上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０上に配置され、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極ＧＥ１，ＧＥ２，ＧＥ３、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４およびドレイン端子電極ＤＥとを備える。
また、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４において、基板１０の裏面からＶＩＡホールＣＳ１,ＣＳ２,…,ＣＳ４が形成されて、基板１０の裏面には接地導体ＢＥが形成されている。そして、回路素子を接地する場合、基板１０を貫通するＶＩＡホールＣＳ１,ＣＳ２,…,ＣＳ４を介して、基板１０上に設けた回路素子と接地導体ＢＥとが電気的に接続される。
ゲート電極２４、ソース電極２０およびドレイン電極２２が複数のフィンガー形状を有する部分は、図１７に示すように、ＡｌＧａＮ層１８と２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１６からなる活性領域ＡＡを形成する。２ＤＥＧ層１６は、ＡｌＧａＮ層１８とＧａＮエピタキシャル成長層１２との界面に形成される。ソース電極２０およびドレイン電極２２は、ＡｌＧａＮ層１８とオーミック接触を形成し、ゲート電極２４は、ＡｌＧａＮ層１８とショットキー（Ｓｃｈｏｔｔｋｙ）接触を形成する。
ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４に対して、このようなＶＩＡホールＣＳ１，ＣＳ２，…，ＣＳ４を形成する理由は、半導体装置の高周波特性に悪影響を及ぼす接地インダクタンスを低減するためである。
ＶＩＡホールＣＳ１，ＣＳ２，…，ＣＳ４を備えたＧａＮ系ＦＥＴにおいては、接地インダクタンスの低減は実現できるものの、ＶＩＡホールＣＳ１，ＣＳ２，…，ＣＳ４の形成に複雑な工程を要する。特に、ＳｉＣ基板上に形成されたＧａＮ系ＦＥＴにおいては、ＳｉＣ、ＧａＮ、ＡｌＧａＮそのものの加工技術が確立されていないため、素子の形成歩留りが低いという問題点がある。
従来の別の半導体装置は、図１８および図１９に示すように、例えば、ＳｉＣからなる基板１０と、基板１０上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０上に配置され、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極ＧＥ１，ＧＥ２，ＧＥ３、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４およびドレイン端子電極ＤＥとを備える。ゲート電極２４、ソース電極２０およびドレイン電極２２が複数のフィンガー形状を有する部分は、図１７と同様に、ＡｌＧａＮ層１８と２ＤＥＧ層１６からなる活性領域ＡＡを形成する。
また、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４に対して、それぞれ端面電極ＳＣ１，ＳＣ２，…，ＳＣ４が形成され、基板１０の裏面に形成された接地導体ＢＥと接続されている。端面電極ＳＣ１，ＳＣ２，…，ＳＣ４は、例えばＴｉからなるバリア金属層３０と、バリア金属層３０上に形成され、Ａｕからなる接地用金属層３２から構成される。ソース電極２０およびソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４に対して、このような端面電極ＳＣ１，ＳＣ２，…，ＳＣ４を形成する理由は、半導体装置の高周波特性に悪影響を及ぼす接地インダクタンスを低減するためである。
そして、基板１０上に設けた回路素子を接地する場合、基板１０の端面に形成された端面電極ＳＣ１，ＳＣ２，…，ＳＣ４を介して、回路素子と基板１０の裏面に形成した接地導体とが電気的に接続される。
尚、ゲート端子電極ＧＥ１，ＧＥ２，ＧＥ３は、ボンディングワイヤなどで周辺の半導体チップに接続され、また、ドレイン端子電極ＤＥも、ボンディングワイヤなどで周辺の半導体チップに接続される。
一方、側面メタライズ部を有する半導体チップにおいて、チップの４つの側面のうち、少なくとも１側面がチップ表面に対して垂直でないことを特徴とする半導体装置については、既に開示されている（例えば、特許文献１参照。）。
端面電極ＳＣ１，ＳＣ２，…，ＳＣ４は、加工が容易な反面、ダイボンディングで使用する半田層が端面電極ＳＣ１，ＳＣ２，…，ＳＣ４上を浮き上がり、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４およびソース電極２０まで到達し、ソース抵抗の増大を招くという問題点がある。
特開平０２−２９１１３３号公報
本発明の目的は、ダイボンディングで使用する半田層がソース端子電極およびソース電極まで到達することを防止し、ソース抵抗の増加を防止できるマイクロ波／ミリ波／サブミリ波帯の半導体装置およびその製造方法を提供することにある。
上記目的を達成するための本発明の一態様によれば、基板と、前記基板上に配置された窒化物系化合物半導体層と、前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、前記活性領域上に配置されたゲート電極、ソース電極およびドレイン電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に配置され、それぞれ前記ゲート電極、前記ソース電極および前記ドレイン電極に接続されたゲート端子電極、ソース端子電極およびドレイン端子電極と、前記ソース端子電極が配置される側の前記基板の端面に、前記ソース端子電極の表面の少なくとも一部を覆うように配置され、前記ソース端子電極と接続された端面電極と、前記端面電極上に配置され、ダイボンディングで使用する半田層が前記ソース端子電極に到達するのを防止する突起電極と、前記基板の裏面に配置され、前記端面電極と接続された接地導体とを備える半導体装置が提供される。
本発明の他の態様によれば、基板と、前記基板上に配置された窒化物系化合物半導体層と、前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、前記活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、前記ソース端子電極が配置される側の前記基板の端面に、前記ソース端子電極の表面の少なくとも一部を覆うように配置され、前記ソース端子電極と接続された端面電極と、前記端面電極上に配置され、ダイボンディングで使用する半田層が前記ソース端子電極に到達するのを防止する突起電極と、前記基板の裏面に配置され、前記端面電極と接続された接地導体とを備える半導体装置が提供される。
本発明の他の態様によれば、基板上に窒化物系化合物半導体層を形成する工程と、前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、前記活性領域上にゲート電極、ソース電極およびドレイン電極を形成する工程と、前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に、それぞれ前記ゲート電極、前記ソース電極および前記ドレイン電極に接続されたゲート端子電極、ソース端子電極およびドレイン端子電極を形成する工程と、前記ソース端子電極が配置される側の前記基板の端面に、前記ソース端子電極の表面の少なくとも一部を覆うように、前記ソース端子電極と接続された端面電極を形成する工程と、前記端面電極上に、ダイボンディングで使用する半田層が前記ソース端子電極に到達するのを防止する突起電極を形成する工程と、前記基板の裏面に、前記端面電極と接続された接地導体を形成する工程とを有する半導体装置の製造方法が提供される。
本発明の他の態様によれば、基板上に配置された窒化物系化合物半導体層を形成する工程と、前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、前記活性領域上に、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極を形成する工程と、前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極を形成する工程と、前記ソース端子電極が形成される側の前記基板の端面に、前記ソース端子電極の表面の少なくとも一部を覆うように、前記ソース端子電極と接続された端面電極を形成する工程と、前記端面電極上に、ダイボンディングで使用する半田層が前記ソース端子電極に到達するのを防止する突起電極を形成する工程と、前記基板の裏面に、前記端面電極と接続された接地導体を形成する工程とを有する半導体装置の製造方法が提供される。
本発明によれば、ダイボンディングで使用する半田層がソース端子電極およびソース電極まで到達することを防止し、ソース抵抗の増加を防止できるマイクロ波／ミリ波／サブミリ波帯の半導体装置およびその製造方法を提供することができる。
本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図。 図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置の構成例１の模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置の構成例２の模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置の構成例３の模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明する模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置の別の製造方法を説明する模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置のＳＥＭ写真。 本発明の第２の実施の形態に係る半導体装置の模式的平面パターン構成図。 図９のＶ−Ｖ線に沿う模式的断面構造図。 本発明の第３の実施の形態に係る半導体装置の模式的平面パターン構成図。 図１１のＶＩ−ＶＩ線に沿う模式的断面構造図。 本発明の第４の実施の形態に係る半導体装置の模式的平面パターン構成図。 本発明の第５の実施の形態に係る半導体装置の模式的断面構造図。 本発明の第６の実施の形態に係る半導体装置の模式的断面構造図。 従来例に係る半導体装置の模式的平面パターン構成図。 図１６のＩ−Ｉ線に沿う模式的断面構造図。 別の従来例に係る半導体装置の模式的平面パターン構成図。 図１９のＩＩ−ＩＩ線に沿う模式的断面構造図。
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
（素子構造）
本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成は、図１に示すように表される。また、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図２に示すように表される。
第１の実施の形態に係る半導体装置は、図１〜図２に示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域ＡＡと、活性領域ＡＡ上に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、ゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向の窒化物系化合物半導体層１２上に配置され、それぞれゲート電極２４、ソース電極２０およびドレイン電極２２に接続されたゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥと、ソース端子電極ＳＥ１〜ＳＥ４が配置される側の基板１０の端面に配置され、それぞれソース端子電極ＳＥ１〜ＳＥ４と接続された端面電極ＳＣ１〜ＳＣ４と、端面電極ＳＣ１〜ＳＣ４上に配置され、ダイボンディングで使用する半田層（１４：後述する図８参照）がソース端子電極ＳＥ１〜ＳＥ４に到達するのを防止する突起電極３４とを備える。
また、第１の実施の形態に係る半導体装置は、図１〜図２示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域ＡＡと、活性領域ＡＡ上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、ゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向の窒化物系化合物半導体層１２上に配置され、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥと、ソース端子電極ＳＥ１〜ＳＥ４が配置される側の基板１０の端面に配置され、それぞれソース端子電極ＳＥ１〜ＳＥ４と接続された端面電極ＳＣ１〜ＳＣ４と、端面電極ＳＣ１〜ＳＣ４上に配置され、ダイボンディングで使用する半田層（１４）がソース端子電極ＳＥ１〜ＳＥ４に到達するのを防止する突起電極３４とを備える。
また、端面電極ＳＣ１〜ＳＣ４は、それぞれソース端子電極ＳＥ１〜ＳＥ４上に延在して形成され、突起電極３４は、ソース端子電極ＳＥ１〜ＳＥ４上に延在して形成された端面電極ＳＣ１〜ＳＣ４上に配置される。
また、端面電極ＳＣ１〜ＳＣ４は、ソース端子電極ＳＥ１〜ＳＥ４上に延在して形成され、突起電極３４は、ソース端子電極ＳＥ１〜ＳＥ４上に延在して形成された端面電極ＳＣ１〜ＳＣ４上、ソース端子電極ＳＥ１〜ＳＥ４との境界に配置される。
端面電極ＳＣ１〜ＳＣ４は、図１９と同様に、バリア金属層３０と、バリア金属層３０上に配置された接地用金属層３２を備えるが、図２においては、図示を省略している。
バリア金属層３０は、例えば、Ｔｉ層若しくはＴｉ／Ｐｔ層からなり、接地用金属層３２は、例えば、Ａｕ層からなる。
図１〜図２においては、ゲート電極２４とソース電極２０間、ゲート電極２４とドレイン電極２２間、およびゲート電極２４、ソース電極２０およびドレイン電極２２の下層のアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８が活性領域ＡＡを構成する。
図１において、ＩＶ−ＩＶ線に沿う模式的断面構造は、図３〜図５に示される第１の実施の形態に係る半導体装置の構成例１〜構成例３に対応する。
（構成例１）
第１の実施の形態に係る半導体装置は、図３に示すように、基板１０と、基板１０上に配置されたＧａＮエピタキシャル成長層１２と、ＧａＮエピタキシャル成長層１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上に配置されたソース電極２０，ゲート電極２４およびドレイン電極２２とを備える。ＧａＮエピタキシャル成長層１２上のアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８との界面には、２ＤＥＧ層１６が形成されている。図４に示す半導体装置では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が構成されている。
（構成例２）
第１の実施の形態に係る半導体装置の別の構成例は、図４に示すように、基板１０と、基板１０上に配置されたＧａＮエピタキシャル成長層１２と、ＧａＮエピタキシャル成長層１２上に配置されたソース領域２６およびドレイン領域２８と、ソース領域２６上に配置されたソース電極２０，ＧａＮエピタキシャル成長層１２上に配置されたゲート電極２４およびドレイン領域２８上に配置されたドレイン電極２２とを備える。
ＧａＮエピタキシャル成長層１２とゲート電極２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図４に示す構成例２の半導体装置では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が構成されている。
（構成例３）
第１の実施の形態に係る半導体装置の更に別の構成例は、図５に示すように、基板１０と、基板１０上に配置されたＧａＮエピタキシャル成長層１２と、ＧａＮエピタキシャル成長層１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上に配置されたソース電極２０およびドレイン電極２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上のリセス部に配置されたゲート電極２４と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８とを備える。ＧａＮエピタキシャル成長層１２上のアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８との界面には、２ＤＥＧ層１６が形成されている。図５に示す半導体装置は、リセスゲート構造を有するＨＥＭＴに相当している。
また、上記の実施形態においては、活性領域ＡＡ以外の窒化物系化合物半導体層１２を電気的に不活性な素子分離領域として用いているが、素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14 （ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
ソース電極２０およびドレイン電極２２は、例えば、Ｔｉ／Ａｌなどで形成される。
ゲート電極２４は、例えばＮｉ／Ａｕなどで形成することができる。
基板１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備える。
なお、第１の実施の形態に係る半導体装置において、ゲート電極２４、ソース電極２０およびドレイン電極２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
（製造方法）
第１の実施の形態に係る半導体装置の製造方法は、基板１０上に窒化物系化合物半導体層１２を形成する工程と、窒化物系化合物半導体層１２上に、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域ＡＡを形成する工程と、活性領域ＡＡ上にゲート電極２４、ソース電極２０およびドレイン電極２２を形成する工程と、ゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向の窒化物系化合物半導体層１２上に、それぞれゲート電極２４、ソース電極２０およびドレイン電極２２に接続されたゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥを形成する工程と、ソース端子電極ＳＥ１〜ＳＥ４が配置される側の基板１０の端面に、ソース端子電極ＳＥ１〜ＳＥ４と接続された端面電極ＳＣ１〜ＳＣ４を形成する工程と、端面電極ＳＣ１〜ＳＣ４上に、ダイボンディングで使用する半田層（１４）がソース端子電極ＳＥ１〜ＳＥ４に到達するのを防止する突起電極３４を形成する工程とを有する。
また、第１の実施の形態に係る半導体装置の製造方法は、基板１０上に配置された窒化物系化合物半導体層１２を形成する工程と、窒化物系化合物半導体層１２上に、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域ＡＡを形成する工程と、活性領域ＡＡ上に、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２を形成する工程と、ゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向の窒化物系化合物半導体層１２上に、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥを形成する工程と、ソース端子電極ＳＥ１〜ＳＥ４が形成される側の基板１０の端面に、ソース端子電極ＳＥ１〜ＳＥ４と接続された端面電極ＳＣ１〜ＳＣ４を形成する工程と、端面電極ＳＣ１〜ＳＣ４上に、ダイボンディングで使用する半田層（１４）がソース端子電極ＳＥ１〜ＳＥ４に到達するのを防止する突起電極３４を形成する工程とを有する。
端面電極ＳＣ１〜ＳＣ４を形成する工程において、端面電極ＳＣ１〜ＳＣ４は、それぞれソース端子電極ＳＥ１〜ＳＥ４上に延在して形成され、突起電極３４を形成する工程において、突起電極３４は、ソース端子電極ＳＥ１〜ＳＥ４上に延在して形成された端面電極ＳＣ１〜ＳＣ４上に形成される。
端面電極ＳＣ１〜ＳＣ４を形成する工程において、端面電極ＳＣ１〜ＳＣ４は、ソース端子電極ＳＥ１〜ＳＥ４上に延在して形成され、突起電極３４を形成する工程において、突起電極３４は、ソース端子電極ＳＥ１〜ＳＥ４上に延在して形成された端面電極ＳＣ１〜ＳＣ４上、ソース端子電極ＳＥ１〜ＳＥ４との境界に形成されていても良い。
端面電極ＳＣ１〜ＳＣ４を形成する工程は、バリア金属層（３０）を形成する工程と、バリア金属層（３０）上に接地用金属層（３２）を形成する工程とを有する。
―突起電極を形成する方法―
突起電極３４を形成する方法は、図６に示すように、端面電極ＳＣ１〜ＳＣ４を形成する工程後、デバイス表面全面にレジスト層４０を塗布する工程と、レジスト層４０をパターニング後、電極層３８および突起電極３４を同時に形成する工程と、リフトオフ法を用いて、レジスト層４０を除去する工程を有する。結果として、図２に示すように、突起電極３４を形成することができる。
突起電極３４を形成する別の方法は、図７に示すように、端面電極ＳＣ１〜ＳＣ４を形成する工程後、レジスト層４０を塗布し、パターニングする工程と、レジスト層４２を塗布し、レジスト層４０に対して、距離Ｌだけオーバーハングとなるように、パターニングする工程と、斜め蒸着法を用いて、端面電極ＳＣ１〜ＳＣ４を形成する工程とを有する。
レジスト層４０に対して、距離Ｌだけオーバーハングとなるように、レジスト層４２をパターニングすることによって、図７に示すように、端面電極ＳＣ１〜ＳＣ４に突起構造を形成することができる。結果として、図２に示すように、突起電極３４を形成することができる。また、図７の例では、レジスト層は２層に形成する例が示されているが、さらに３層以上の多層に形成しても良い。
第１の実施の形態に係る半導体装置において、突起電極３４の効果を調べたテストサンプルのＳＥＭ写真は、図８に示すように表される。図８においては、テストサンプルであることから、ゲート端子電極ＧＥ１〜ＧＥ３と各ゲート電極２４間は、ゲート引き出し電極が接続されていない。突起電極３４の高さは、例えば約０．５μｍ以上数μｍ以下である。また、突起電極３４の幅は、例えば約０．５μｍ以上数μｍ以下である。
図８に示すように、ダイボンディングにおいて、半田層１４が端面電極ＳＣ１〜ＳＣ４上に浮き上がる現象が確認されるが、この半田層１４は、ソース端子電極ＳＥ１〜ＳＥ４上に延在する端面電極ＳＣ１〜ＳＣ４のソース端子電極ＳＥ１〜ＳＥ４との界面に配置された突起電極３４によって、ソース端子電極ＳＥ１〜ＳＥ４上への浸透が防止されている。
第１の実施の形態に係る半導体装置によれば、ダイボンディングで使用する半田層がソース端子電極ＳＥ１〜ＳＥ４およびソース電極２０まで到達することを防止し、ソース抵抗の増加を防止することができる。すなわち、半田層１４に含まれる材料として、例えばＡｕＳｎとソース端子電極ＳＥ１〜ＳＥ４を構成する例えばＡｕ層との反応を抑制し、ソース抵抗の増加を防止することができる。
以下に、本発明の第１の実施の形態に係る半導体装置の製造方法を詳細に説明する。
（ａ）ＳｉＣ基板１０上にＴＭＧ（トリメチルガリウム）とアンモニアガスを流し、エピタキシャル成長によりＧａＮ層１２を、例えば約１μｍ程度の厚さに形成する。
（ｂ）次に、ＴＭＡｌ（トリメチルアルミニウム）とアンモニアガスを流し、エピタキシャル成長により、例えばＡｌ組成比率約３０％程度のアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８を、例えば約２０ｎｍ〜１００ｎｍ程度の厚さに形成する。
（ｃ）次に、ソース電極２０、ドレイン電極２２をＴｉ／Ａｌなどを蒸着し、オーミック電極を形成する。
（ｄ）次に、ゲート電極２４をＮｉ／Ａｕなどを蒸着し、ショットキー電極を形成する。
（ｅ）次に、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）技術を用いて、基板１０を裏面から研磨し、薄層化する。ここで、薄層化された基板１０の厚さは、例えば約５０μｍ〜１００μｍである。
（ｆ）次に、基板１０の裏面に接地導体ＢＥを真空蒸着技術などを用いて形成する。
（ｇ）次に、端面電極ＳＣ１〜ＳＣ４を形成する。端面電極ＳＣ１〜ＳＣ４を形成する工程は、例えば、Ｔｉ層若しくはＴｉ／Ｐｔ層からなるバリア金属層（３０）を形成する工程と、バリア金属層（３０）上に例えば、Ａｕ層からなる接地用金属層（３２）を形成する工程とを有する。
（ｈ）次に、突起電極３４を上記のリフトオフ法を用いて形成する。なお、端面電極ＳＣ１〜ＳＣ４を形成する際に、図７に示した斜め蒸着法を用いる場合には、突起電極３４は、端面電極ＳＣ１〜ＳＣ４と同時に形成可能である。
以上の（ａ）〜（ｈ）の工程により、図１〜図２に示された第１の実施の形態に係る半導体装置が得られる。
第１の実施の形態に係る半導体装置によれば、ダイボンディングで使用する半田層がソース端子電極およびソース電極まで到達することを防止し、ソース抵抗の増加を防止できるマイクロ波／ミリ波／サブミリ波帯の半導体装置およびその製造方法を提供することができる。
（第２の実施の形態）
第２の実施の形態に係る半導体装置の模式的平面パターン構成は、図９に示すように表され、図９のＶ−Ｖ線に沿う模式的断面構造は、図１０に示すように表される。
端面電極ＳＣ１〜ＳＣ４は、窒化物系化合物半導体層１２上に延在して形成され、突起電極３４は、窒化物系化合物半導体層１２上に延在して形成された端面電極ＳＣ１〜ＳＣ４上に配置される。
第２の実施の形態に係る半導体装置の製造方法は、第１の実施の形態と同様であるため、重複説明は省略する。
なお、端面電極ＳＣ１〜ＳＣ４を形成する工程において、端面電極ＳＣ１〜ＳＣ４は、窒化物系化合物半導体層１２上に延在して形成され、突起電極３４を形成する工程において、突起電極３４は、窒化物系化合物半導体層１２上に延在して形成された端面電極ＳＣ１〜ＳＣ４上に形成される点が第１の実施の形態と異なる。
第２の実施の形態に係る半導体装置によれば、ダイボンディングで使用する半田層がソース端子電極およびソース電極まで到達することを窒化物系化合物半導体層１２上に延在して形成された端面電極ＳＣ１〜ＳＣ４上で防止し、ソース抵抗の増加を防止できるマイクロ波／ミリ波／サブミリ波帯の半導体装置およびその製造方法を提供することができる。
（第３の実施の形態）
第３の実施の形態に係る半導体装置の模式的平面パターン構成は、図１１に示すように表され、図１１のＶＩ−ＶＩ線に沿う模式的断面構造は、図１２に示すように表される。また、図１１のＶ−Ｖ線に沿う模式的断面構造は、図１０と同様に表される。
端面電極ＳＣ１〜ＳＣ４は、窒化物系化合物半導体層１２上に延在し、かつ複数のソース端子電極ＳＥ１〜ＳＥ４に対して共通に形成され、突起電極３４は、窒化物系化合物半導体層１２上に形成された端面電極ＳＣ上にストライプ状に配置される。
第３の実施の形態に係る半導体装置の製造方法は、第１の実施の形態と同様であるため、重複説明は省略する。
なお、端面電極ＳＣ１〜ＳＣ４を形成する工程において、端面電極ＳＣ１〜ＳＣ４は、窒化物系化合物半導体層１２上に延在し、かつ複数のソース端子電極ＳＥ１〜ＳＥ４に対して共通に形成される。また、突起電極３４を形成する工程において、突起電極３４は、窒化物系化合物半導体層１２上に形成された端面電極ＳＣ上にストライプ状に形成される点が第１の実施の形態と異なる。
第３の実施の形態に係る半導体装置によれば、ダイボンディングで使用する半田層がソース端子電極およびソース電極まで到達することを窒化物系化合物半導体層上にストライプ状に形成された突起電極で防止し、ソース抵抗の増加を防止できるマイクロ波／ミリ波／サブミリ波帯の半導体装置およびその製造方法を提供することができる。
（第４の実施の形態）
第４の実施の形態に係る半導体装置の模式的平面パターン構成は、図１３に示すように表される。また、図１３のＶ−Ｖ線に沿う模式的断面構造は、図１０と同様に表される。
端面電極ＳＣは、ソース端子電極ＳＥ１〜ＳＥ４上に延在して形成され領域と、窒化物系化合物半導体層１２上に延在し、かつ複数のソース端子電極ＳＥ１〜ＳＥ４に対して共通に形成された領域とを備え、突起電極３４は、ソース端子電極ＳＥ１〜ＳＥ４上に延在して形成された端面電極ＳＣ上、ソース端子電極ＳＥ１〜ＳＥ４との境界および窒化物系化合物半導体層１２上に形成された端面電極ＳＣ上に連結して配置される。その他の各部の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
第４の実施の形態に係る半導体装置の製造方法は、第１の実施の形態と同様であるため、重複説明は省略する。
なお、端面電極ＳＣを形成する工程において、端面電極ＳＣは、ソース端子電極ＳＥ１〜ＳＥ４上に延在して形成され、また窒化物系化合物半導体層１２上に延在し、かつ複数のソース端子電極ＳＥ１〜ＳＥ４に対して共通に形成され、突起電極３４を形成する工程において、突起電極３４は、ソース端子電極ＳＥ１〜ＳＥ４上に延在して形成された端面電極ＳＣ上、ソース端子電極ＳＥ１〜ＳＥ４との境界および窒化物系化合物半導体層１２上に形成された端面電極ＳＣ上に連結して形成される点が第１の実施の形態と異なる。
第４の実施の形態に係る半導体装置によれば、ダイボンディングで使用する半田層がソース端子電極およびソース電極まで到達することを、上記の連結構成を有する突起電極で防止し、ソース抵抗の増加を防止できるマイクロ波／ミリ波／サブミリ波帯の半導体装置およびその製造方法を提供することができる。
（第５の実施の形態）
第５の実施の形態に係る半導体装置の模式的断面構造は、図１４に示すように表される。図１４は、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造に対応し、突起電極３４の配置される位置が図２とは異なる。
突起電極３４は、基板１０の側面に配置された端面電極ＳＣ１のコーナー部分上に配置される。その他の各部の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
第５の実施の形態に係る半導体装置の製造方法は、第１の実施の形態と同様であるため、重複説明は省略する。
第５の実施の形態に係る半導体装置によれば、ダイボンディングで使用する半田層がソース端子電極およびソース電極まで到達することを、端面電極のコーナー部分上に配置された突起電極で防止し、ソース抵抗の増加を防止できるマイクロ波／ミリ波／サブミリ波帯の半導体装置およびその製造方法を提供することができる。
（第６の実施の形態）
第６の実施の形態に係る半導体装置の模式的断面構造は、図１５に示すように表される。図１５は、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造に対応し、突起電極３４の配置される位置が図２とは異なる。
突起電極３４は、基板１０の側面に配置された端面電極ＳＣ１の垂直面上に配置される。その他の各部の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
第６の実施の形態に係る半導体装置の製造方法は、第１の実施の形態と同様であるため、重複説明は省略する。
第６の実施の形態に係る半導体装置によれば、ダイボンディングで使用する半田層がソース端子電極およびソース電極まで到達することを端面電極の垂直面上に配置された突起電極で防止し、ソース抵抗の増加を防止できるマイクロ波／ミリ波／サブミリ波帯の半導体装置およびその製造方法を提供することができる。
[その他の実施の形態]
上記のように、本発明は第１〜第６の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
第１〜第６の実施の形態においては、複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向に対して、端面電極ＳＣ１〜ＳＣ４は、基板１０の１辺に配置される例が開示されているが、１辺に限らず、対向する２辺に配置されていても良い。或いはまた、複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向に直交する方向の基板１０の１辺若しくは対向する２辺に配置されていても良い。
また、第１〜第６の実施の形態においては、複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２が配置される活性領域ＡＡは、１系統のみ配置された例が開示されているが、基板１０上において複数系統、またはマトリックス状に配置されていてもよい。
なお、本発明の半導体装置としては、ＦＥＴ，ＨＥＭＴ，ＭＥＳＦＥＴに限らず、ＬＤＭＯＳ（Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子などにも適用できることは言うまでもない。
このように、本発明はここでは記載していない様々な実施の形態などを含む。
本発明の半導体装置は、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。
１０…基板
１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１４…半田層
１６…２次元電子ガス（２ＤＥＧ）層
１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
２０…ソース電極
２２…ドレイン電極
２４…ゲート電極
２６…ソース領域
２８…ドレイン領域
３０…バリア金属層
３２…接地用金属層
３４…突起電極
３８…電極層
４０、４２…レジスト層
ＳＣ,ＳＣ１,ＳＣ２,ＳＣ３,ＳＣ４…端面電極
ＡＡ…活性領域
ＳＥ１,ＳＥ２,ＳＥ３,ＳＥ４…ソース端子電極
ＧＥ１,ＧＥ２,ＧＥ３…ゲート端子電極
ＤＥ…ドレイン端子電極
ＢＥ…接地導体

Claims (20)

  1. 基板と、
    前記基板上に配置された窒化物系化合物半導体層と、
    前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、
    前記活性領域上に配置されたゲート電極、ソース電極およびドレイン電極と、
    前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に配置され、それぞれ前記ゲート電極、前記ソース電極および前記ドレイン電極に接続されたゲート端子電極、ソース端子電極およびドレイン端子電極と、
    前記ソース端子電極が配置される側の前記基板の端面に、前記ソース端子電極の表面の少なくとも一部を覆うように配置され、前記ソース端子電極と接続された端面電極と、
    前記端面電極上に配置され、ダイボンディングで使用する半田層が前記ソース端子電極に到達するのを防止する突起電極と、
    前記基板の裏面に配置され、前記端面電極と接続された接地導体と
    を備えることを特徴とする半導体装置。
  2. 基板と、
    前記基板上に配置された窒化物系化合物半導体層と、
    前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、
    前記活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
    前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
    前記ソース端子電極が配置される側の前記基板の端面に、前記ソース端子電極の表面の少なくとも一部を覆うように配置され、前記ソース端子電極と接続された端面電極と、
    前記端面電極上に配置され、ダイボンディングで使用する半田層が前記ソース端子電極に到達するのを防止する突起電極と、
    前記基板の裏面に配置され、前記端面電極と接続された接地導体と
    を備えることを特徴とする半導体装置。
  3. 前記端面電極は、前記ソース端子電極上に延在して形成され、前記突起電極は、前記ソース端子電極上に延在して形成された前記端面電極上に配置されることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記端面電極は、前記ソース端子電極上に延在して形成され、前記突起電極は、前記ソース端子電極上に延在して形成された前記端面電極上、前記ソース端子電極との境界に配置されることを特徴とする請求項１または２に記載の半導体装置。
  5. 前記端面電極は、前記窒化物系化合物半導体層上に延在して形成され、前記突起電極は、前記窒化物系化合物半導体層上に延在して形成された前記端面電極上に配置されることを特徴とする請求項１または２に記載の半導体装置。
  6. 前記端面電極は、前記窒化物系化合物半導体層上に延在し、かつ複数の前記ソース端子電極に対して共通に形成され、前記突起電極は、前記窒化物系化合物半導体層上に形成された前記端面電極上にストライプ状に配置されることを特徴とする請求項１または２に記載の半導体装置。
  7. 前記端面電極は、前記ソース端子電極上に延在して形成され領域と、前記窒化物系化合物半導体層上に延在し、かつ複数の前記ソース端子電極に対して共通に形成された領域とを備え、前記突起電極は、前記ソース端子電極上に延在して形成された前記端面電極上、前記ソース端子電極との境界および前記窒化物系化合物半導体層上に形成された前記端面電極上に連結して配置されることを特徴とする請求項１または２に記載の半導体装置。
  8. 前記突起電極は、前記基板の側面に配置された前記端面電極上に配置されることを特徴とする請求項１または２に記載の半導体装置。
  9. 前記端面電極は、バリア金属層と、前記バリア金属層上に配置された接地用金属層を備えることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
  10. 前記バリア金属層はＴｉ層若しくはＴｉ／Ｐｔ層からなり、前記接地用金属層は、Ａｕ層からなることを特徴とする請求項９に記載の半導体装置。
  11. 前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備えることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
  12. 基板上に窒化物系化合物半導体層を形成する工程と、
    前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、
    前記活性領域上にゲート電極、ソース電極およびドレイン電極を形成する工程と、
    前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に、それぞれ前記ゲート電極、前記ソース電極および前記ドレイン電極に接続されたゲート端子電極、ソース端子電極およびドレイン端子電極を形成する工程と、
    前記ソース端子電極が配置される側の前記基板の端面に、前記ソース端子電極の表面の少なくとも一部を覆うように、前記ソース端子電極と接続された端面電極を形成する工程と、
    前記端面電極上に、ダイボンディングで使用する半田層が前記ソース端子電極に到達するのを防止する突起電極を形成する工程と、
    前記基板の裏面に、前記端面電極と接続された接地導体を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  13. 基板上に配置された窒化物系化合物半導体層を形成する工程と、
    前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、
    前記活性領域上に、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極を形成する工程と、
    前記ゲート電極、前記ソース電極および前記ドレイン電極が延伸する方向の前記窒化物系化合物半導体層上に、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極を形成する工程と、
    前記ソース端子電極が形成される側の前記基板の端面に、前記ソース端子電極の表面の少なくとも一部を覆うように、前記ソース端子電極と接続された端面電極を形成する工程と、
    前記端面電極上に、ダイボンディングで使用する半田層が前記ソース端子電極に到達するのを防止する突起電極を形成する工程と、
    前記基板の裏面に、前記端面電極と接続された接地導体を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  14. 前記突起電極を形成する工程は、リフトオフ法を用いることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
  15. 前記突起電極を形成する工程は、斜め蒸着法を用いることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
  16. 前記端面電極を形成する工程において、前記端面電極は、前記ソース端子電極上に延在して形成され、前記突起電極を形成する工程において、前記突起電極は、前記ソース端子電極上に延在して形成された前記端面電極上に形成されることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
  17. 前記端面電極を形成する工程において、前記端面電極は、前記ソース端子電極上に延在して形成され、前記突起電極を形成する工程において、前記突起電極は、前記ソース端子電極上に延在して形成された前記端面電極上、前記ソース端子電極との境界に形成されることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
  18. 前記端面電極を形成する工程において、前記端面電極は、前記窒化物系化合物半導体層上に延在して形成され、前記突起電極を形成する工程において、前記突起電極は、前記窒化物系化合物半導体層上に延在して形成された前記端面電極上に形成されることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
  19. 前記端面電極を形成する工程において、前記端面電極は、前記窒化物系化合物半導体層上に延在し、かつ複数の前記ソース端子電極に対して共通に形成され、前記突起電極を形成する工程において、前記突起電極は、前記窒化物系化合物半導体層上に形成された前記端面電極上にストライプ状に形成されることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
  20. 前記端面電極を形成する工程において、前記端面電極は、前記ソース端子電極上に延在して形成され、また前記窒化物系化合物半導体層上に延在し、かつ複数の前記ソース端子電極に対して共通に形成され、前記突起電極を形成する工程において、前記突起電極は、前記ソース端子電極上に延在して形成された前記端面電極上、前記ソース端子電極との境界および前記窒化物系化合物半導体層上に形成された前記端面電極上に連結して形成されることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
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