JP2009054632A - 電界効果トランジスタ - Google Patents

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Abstract

【課題】 歩留まりの低下を抑制し、かつ良好な高周波特性を維持することが可能な電界効果トランジスタを提供する。
【解決手段】 活性領域と交差するように、少なくとも２つのドレインオーミック接触部が配置されている。ドレインオーミック接触部の間に、ソースオーミック接触部が配置されている。素子分離領域上のドレイン連結部が、ドレインオーミック接触部の同じ側の端部同士を接続する。ドレインオーミック接触部とソースオーミック接触部との間に、ゲートフィンガが配置されている。素子分離領域上のゲート給電配線が、ゲートフィンガ同士を、ドレイ連結部が配置された側とは反対側の端部において接続する。ゲート先端連結部が、ソースオーミック接触部を挟んで隣り合う２つのゲートフィンガ同士を、ドレイン連結部が配置された側の端部において接続する。ゲート先端連結部は、ドレイオーミック接触部及びドレイン連結部のいずれとも交差しない。
【選択図】 図１

Description

本発明は、複数のゲートフィンガを持つ電界効果トランジスタに関する。
図１０Ａに、下記の特許文献１に開示された電界効果トランジスタの概略平面図を示す。櫛型形状のドレイン１０とソース２０とが、相互に噛み合うように配置されている。ドレイン１０は、複数のドレインオーミック接触部１０Ａと、複数のドレインオーミック接触部１０Ａの一端（図１０Ａにおいて右端）を相互に接続するドレイン連結部１０Ｂとにより構成される。同様に、ソース１５も、複数のソースオーミック接触部１５Ａと、複数のソースオーミック接触部１５Ａの一端（図１０Ａにおいて左端）を相互に接続するソース連結部１５Ｂとにより構成される。
ドレインオーミック接触部１０Ａとソースオーミック接触部１５Ａとの間の各領域に、ゲートフィンガ２０Ａが配置されている。ゲート給電配線２０Ｂが、複数のゲートフィンガ２０Ａの一端（図１０Ａにおいて左端）を相互に接続する。ゲート給電配線２０Ｂは、ソース１５と交差する。交差箇所において両者は相互に絶縁されている。
トランジスタのゲート幅（ゲートフィンガ長）を大きくすることにより、またはゲートフィンガ数を多くすることにより、高出力化を図ることができる。
マイクロパイプ等の結晶欠陥が生じている半導体基板の上に、ゲートフィンガを持つトランジスタを形成すると、ゲートフィンガとマイクロパイプとが交差する位置においてゲートフィンガの断線が生じやすい。特に、マイクロパイプが生じやすい単結晶ＳｉＣ基板を用いる場合、ゲートフィンガの断線の発生確率が高くなる。ゲートフィンガの断線が発生すると、ゲート幅当たりの電流量にばらつきが生じ、歩留まりの低下につながる。特に、高出力化を図るためにゲートフィンガ数を多くすると、ゲートフィンガの断線確率が高くなり、歩留まりが急激に低下してしまう。
図１０Ｂに、下記の特許文献２に開示されたマイクロ波スイッチ素子の平面図を示す。２本のオーミック接触部を持つドレイン１０と、２本のオーミック接触部を持つソース１５とが、相互に噛み合っている。ドレイン１０のオーミック接触部とソース１５のオーミック接触部との間の各々に、ゲートフィンガ２０Ａが１本ずつ配置されている。すなわち、ゲートフィンガ２０Ａの総数は３本になる。
３本のゲートフィンガ２０Ａの一方の端部を、第１のゲート給電線路２０Ｘが相互に接続し、他方の端部を、第２のゲート給電線路２０Ｙが相互に接続する。第１のゲート給電線路２０Ｘは、ソース１５と交差し、第２のゲート給電線路２０Ｙは、ドレイン１０と交差する。ゲートフィンガ２０Ａ、ソース１５、ドレイン１０、第１のゲート給電線路２０Ｘ，及び第２のゲート給電線路２０Ｙが、点対称であるように配置されている。このような配置にすることにより、対称なスイッチ特性を有するマイクロ波スイッチ素子が得られる。
図１０Ｃに、図１０Ｂのゲートフィンガ接続構造を図１０Ａの電界効果トランジスタに適用した場合の平面パターンを示す。各ゲートフィンガ２０Ａの、ドレイン連結部１０Ｂ側の端部（図１０Ｃにおいて右端）が、第２のゲート給電線路２０Ｙで接続される。ゲート給電配線２０Ｂが、第１のゲート給電線路２０Ｘに対応する。第２のゲート給電線路２０Ｙは、ドレイン１０と交差する。
図１０Ｃの構造では、１本のゲートフィンガ２０Ａが一箇所で断線したとしても、断線箇所よりもドレイン１０側の部分に、第２のゲート給電線路２０Ｙを経由してゲート電圧が印加される。このため、所望のトランジスタ特性を維持することができる。
特開２００７−１１５８９４号公報 特開平１０−２８４５０８号公報
図１０Ｃに示した電界効果トランジスタにおいては、ゲート給電線路２０Ｙがドレインと交差する。このため、ゲート−ドレイン間の寄生容量が増大し、良好な高周波特性を維持することが困難である。
本発明の目的は、歩留まりの低下を抑制し、かつ良好な高周波特性を維持することが可能な電界効果トランジスタを提供することである。
本発明の一観点によると、
表層部に、活性領域と、該活性領域を取り囲む素子分離領域とが画定された半導体基板と、
前記半導体基板の上に、該活性領域と交差するように配置された少なくとも２つのドレインオーミック接触部と、
相互に隣り合う２つのドレインオーミック接触部の間の前記半導体基板上に、前記活性領域と交差するように配置されたソースオーミック接触部と、
前記半導体基板の前記素子分離領域上に配置され、前記ドレインオーミック接触部の同じ側の端部同士を接続するドレイン連結部と、
前記ドレインオーミック接触部とソースオーミック接触部との間の各領域の前記半導体基板上に、前記活性領域と交差するように配置されたゲートフィンガと、
前記半導体基板の素子分離領域上に配置され、前記ゲートフィンガ同士を、前記ドレイ連結部が配置された側とは反対側の端部において接続し、該ゲートフィンガにゲート電圧を供給するゲート給電配線と、
前記ソースオーミック接触部を挟んで隣り合う２つのゲートフィンガ同士を、前記ドレイン連結部が配置された側の端部において接続するとともに、前記ドレイオーミック接触部及びドレイン連結部のいずれとも交差しないように配置されたゲート先端連結部と
を有する電界効果トランジスタが提供される。
一方のゲートフィンガが断線しても、他方のゲートフィンガ及びゲート先端連結部を通して、断線箇所よりも先端部分にゲート電圧を供給することができる。このため、歩留まりの低下を抑制することができる。また、ゲート先端連結部がドレインと交差しないため、ゲート−ドレイン間の寄生容量の増大を抑制することができる。
図１に、第１の実施例による電界効果トランジスタの平面図を示す。半導体基板の表層部に、活性領域３３Ａが画定されている。素子分離領域３３Ｂが活性領域３３Ａを取り囲む。また、半導体基板の表面上に、ドレイン１０、ソース１５、及びゲート２０が形成されている。
ドレイン１０は、複数（例えば５本）のドレインオーミック接触部１０Ａ、ドレイン連結部１０Ｂ、及びドレイン配線１０Ｄを含む。ドレインオーミック接触部１０Ａの各々は、活性領域３３Ａと交差しており、複数のドレインオーミック接触部１０Ａは、相互に平行に、かつ一定の間隔を隔てて配置されている。ドレイン連結部１０Ｂは、素子分離領域３３Ｂ上に配置され、複数のオーミック接触部１０Ａの同じ側の端部（図１において右側）を相互に接続している。ドレイン配線１０Ｄは、ドレインオーミック接触部１０Ａ及びドレイン連結部１０Ｂに重なるように配置されている。ドレインオーミック接触部１０Ａとドレイン連結部１０Ｂとは、同一の導電膜により一体的に形成されている。
ソース１５は、複数のソースオーミック接触部１５Ａ、ソース連結部１５Ｂ、及びソース配線１５Ｄを含む。１つのトランジスタは、２本のソースオーミック接触部１５Ａを有する。
ソースオーミック接触部１５Ａは、ドレインオーミック接触部１０Ａの間に配置されており、ソースオーミック接触部１５Ａの各々は、活性領域３３Ａと交差する。ソース連結部１５Ｂは、活性領域３３Ａを挟んでドレイン連結部１０Ｂとは反対側の素子分離領域３３Ｂ上に配置されており、ソースオーミック接触部１５Ａの各々から離隔されている。ソース配線１５Ｄは、ソースオーミック接触部１５Ａ及びソース連結部１５Ｂに重なるように配置され、ソースオーミック接触部１５Ａの各々をソース連結部１５Ｂに接続する。
図１には、２つの電界効果トランジスタが示されており、各電界効果トランジスタは、２本のソースオーミック接触部１５Ａを有する。なお、１つの電界効果トランジスタを、２本のドレインオーミック接触部１０Ａと１本のソースオーミック接触部１５Ａとを含むような構成としてもよいし、３本以上のソースオーミック接触部と、４本以上のドレインオーミック接触部とを含む構成としてもよい。。
ゲート２０は、ゲートフィンガ２０Ａ、ゲート給電配線２０Ｂ、及びゲート先端連結部２０Ｃにより構成される。ドレインオーミック接触部１０Ａとソースオーミック接触部１５Ａとの間に、１本のゲートフィンガ２０Ａが配置されている。ゲートフィンガ２０Ａの各々は、活性領域３３Ａと交差する。ゲート給電配線２０Ｂは、ソースオーミック接触部１５Ａとソース連結部１５Ｂとの間の領域に配置され、複数のゲートフィンガ２０Ａの、ソース連結部１５Ｂ側の端部を相互に接続する。ゲート給電配線２０Ｂは、ソース配線１５Ｄと交差する。この交差箇所において、ゲート給電配線２０Ｂは、ソース配線１５Ｄから絶縁されている。
ゲート先端連結部２０Ｃは、素子分離領域３３Ｂ上に配置されており、ソースオーミック接触部１５Ａを挟んで相互に隣り合う２本のゲートフィンガ２０Ａの、ドレイン連結部１０Ｂ側の端部同士を接続する。ゲート先端連結部２０Ｃは、ドレインオーミック接触部１０Ａ及びドレイン連結部１０Ｂと重ならないように配置されている。
図２Ａ〜図２Ｃに、それぞれ図１の一点鎖線２Ａ−２Ａ、２Ｂ−２Ｂ、及び２Ｃ−２Ｃにおける断面図を示す。
図２Ａに示すように、ＳｉＣからなる下地基板３０の上に、アンドープのＧａＮからなるチャネル層３１、アンドープのＡｌＧａＮからなる中間層３２が形成されている。中間層３２の上に、ＡｌＧａＮからなる電子供給層３３が配置されている。活性領域３３Ａ内の電子供給層３３にはｎ型導電性が付与されている。
電子供給層３３の上に、ドレインオーミック接触部１０Ａ及びソースオーミック接触部１５Ａが、相互に間隔を隔てて配置されている。両者の間の電子供給層３３の表面が、ｎ型ＧａＮからなる表面層３４で覆われている。表面３４の上に、ドレインオーミック接触部１０Ａ及びソースオーミック接触部１５Ａのいずれからも間隔を隔てて、ゲートフィンガ２０Ａが形成されている。ドレインオーミック接触部１０Ａ及びソースオーミック接触部１５Ａは、Ｔａ膜とＡｌ膜とがこの順番に積層された２層構造を有する。ゲートフィンガ２０Ａは、Ｎｉ膜とＡｕ膜とがこの順番に積層された２層構造を有する。
ドレインオーミック接触部１０Ａ及びソースオーミック接触部１５Ａは、電子供給層３３及び中間層３２を介して、それらの直下のチャネル層３１にオーミック接続されている。ゲートフィンガ２０Ａは、表面層３４にショットキ接触し、その直下のチャネル層３１のポテンシャルを制御する。
ソースオーミック接触部１５Ａとゲートフィンガ２０Ａとの間、及びドレインオーミック接触部１０Ａとゲートフィンガ１５Ａとの間の表面層３４の上、ソースオーミック接触部１５Ａの上、及びドレインオーミック接触部１０Ａの上にＳｉＮからなる第１の保護膜３５が形成されている。第１の保護膜３５の上、及びゲートフィンガ２０Ａの表面上に、ＳｉＮからなる第２の保護膜３６が形成されている。第１の保護膜３５及び第２の保護膜３６に、ドレインオーミック接触部１０Ａ及びソースオーミック接触部１５Ａの上面を露出させる開口が形成されている。ドレインオーミック接触部１０Ａの上にドレイン配線１０Ｄが配置され、ソースオーミック接触部１５Ａの上にソース配線１５Ｄが配置されている。ドレイン配線１０Ｄ及びソース配線１５Ｄは、それぞれ第１の保護膜３５と第２の保護膜３６とに形成された開口を経由して、ドレインオーミック接触部１０Ａ及びソースオーミック接触部１５Ａにオーミックに接続されている。ドレイン配線１０Ｄ及びソース配線１５Ｄは、例えばＡｕで形成される。
図２Ｂに示すように、活性領域３３Ａを取り囲む領域の電子供給層３３は半絶縁性の素子分離領域３３Ｂとされている。電子供給層３３の上に、ドレイン連結部１０Ｂ、ソースオーミック接触部１５Ａ、及びソース連結部１５Ｂが配置されている。ドレイン連結部１０Ｂは、活性領域３３Ａの一方の側（図２Ｂにおいて右側）の素子分離領域３３Ｂ上に配置され、ソース連結部１５Ｂは、他方の側（図２Ｂにおいて左側）の素子分離領域３３Ｂ上に配置されている。ソースオーミック接触部１５Ａは、活性領域３３Ａの一方の縁から他方の縁まで延在する。
ドレイン連結部１０Ｂ、ソースオーミック接触部１５Ａ、及びソース連結部１５Ｂは、同一の導電膜をパターニングすることにより形成される。ソース連結部１５Ｂは、ソースオーミック接触部１５Ａから間隔を隔てて配置されている。ソース連結部１５Ｂとソースオーミック接触部１５Ａとの間の電子供給層３３の表面が、表面層３４で覆われている。この表面層３４の上に、ゲート給電配線２０Ｂが配置されている。
ソースオーミック接触部１５Ａとドレイン連結部１０Ｂとの間の電子供給層３３の表面が表面層３４で覆われている。この表面層３４の上に、ゲート先端連結部２０Ｃが配置されている。ゲート給電配線２０Ｂ及びゲート先端連結部２０Ｃは、ゲートフィンガ２０Ａと同時に形成される。
表面層３４の表面のうちゲート給電配線２０Ｂ及びゲート先端連結部２０Ｃが配置されていない領域が、第１の保護膜３５で覆われている。第１の保護膜３５は、表面層３４に隣接するドレイン連結部１０Ｂ、ソースオーミック接触部１５Ａ、及びソース連結部１５Ｂの上面の一部分まで延在する。ゲート給電配線２０Ｂ、ゲート先端連結部２０Ｃ、及び第１の保護膜３５の上に、第２の保護膜３６が形成されている。第１の保護膜３５及び第２の保護膜３６に、ドレイン連結部１０Ｂ、ソースオーミック接触部１５Ａ、及びソース連結部１５Ｂの上面を露出させる開口が形成されている。ドレイン連結部１０Ｂの上面を露出させる開口は、図２Ａに示したドレインオーミック接触部１０Ａの上に配置された開口に連続している。
ドレイン連結部１０Ｂの上に、ドレイン配線１０Ｄが形成されている。ドレイン配線１０Ｄは、図２Ａに示したドレインオーミック接触部１０Ａ上のドレイン配線１０Ｄに連続している。
ソースオーミック接触部１５Ａの上にソース配線１５Ｄが配置されている。このソース配線１５Ｄは、ゲート給電配線２０Ｂの上を通過して、ソース連結部１５Ｂの上まで延在し、ソースオーミック接触部１５Ａとソース連結部１５Ｂとを電気的に接続している。ソース配線１５Ｄとゲート給電配線２０Ｂとが交差する箇所において、両者は第２の保護膜３６により電気的に絶縁されている。
図２Ｃに示すように、電子供給層３３の素子分離領域３３Ｂ上に、相互にある間隔を隔てて２つのドレイン連結部１０Ｂが配置されている。なお、この２つのドレイン連結部１０Ｂは、図１に示したように、活性領域３３Ａからより離れた位置において相互に接続されている。ドレインオーミック接触部１０Ａの間の電子供給層３３の表面が、表面層３４で覆われている。表面層３４の上に、ゲート先端連結部２０Ｃが配置されている。表面層３４の表面のうちゲート先端連結部２０Ｃが配置されていない領域が、第１の保護膜３５で覆われている。第１の保護膜３５は、表面層３４に隣接するドレイン連結部１０Ｂの上面の一部分まで延在する。
ゲート先端連結部２０Ｃ及び第１の保護膜３５の上に、第２の保護膜３６が形成されている。第１の保護膜３５及び第２の保護膜３６に、ドレイン連結部１０Ｂの上面を露出させる開口が形成されている。ドレイン連結部１０Ｂの上に、ドレイン配線１０Ｄが配置されている。このドレイン配線１０Ｄは、図２Ａに示したドレインオーミック接触部１０Ａの上のドレイン配線１０Ｄに連続している。
次に、図３Ａ〜図３Ｉを参照して、第１の実施例による電界効果トランジスタの製造方法について説明する。図３Ａ〜図３Ｉは、図１の一点鎖線２Ｂ−２Ｂにおける断面に相当する。
図３Ａに示すように、ＳｉＣからなる基板３０の上に、アンドープのＧａＮからなる厚さ約３０００ｎｍのチャネル層３１、アンドープのＡｌＧａＮからなる厚さ約２ｎｍの中間層３２、ｎ型ＡｌＧａＮからなる厚さ約２５ｎｍの電子供給層３３、及びｎ型ＧａＮからなる厚さ約５ｎｍの表面層３４をこの順番に堆積させる。これらの層は、有機金属気相エピタキシ（ＭＯＶＰＥ）によりエピタキシャル成長させることにより形成される。
図３Ｂに示すように、素子分離領域３３Ｂ内の電子供給層３３及び表面層３４にＨｅ、Ｎ２、Ｃ、Ｚｎ等をドープする。これらの元素をドープすることにより、素子分離領域３３Ｂ内の電子供給層３３及び表面層３４が、半絶縁性状態になる。なお、半絶縁性状態にする代わりに、素子分離領域３３Ｂ内の中間層３２、電子供給層３３及び表面層３４をエッチングして、チャネル層３１の表面を露出させてもよい。中間層３２、電子供給層３３及び表面層３４のエッチングは、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４等の塩素系ガスを用いた反応性イオンエッチング（ＲＩＥ）により行うことができる。これにより、半絶縁性の素子分離領域３３Ｂに囲まれた活性領域３３Ａが画定される。
図３Ｃに示す構造に至るまでの工程について、以下に説明する。表面層３４の上にレジスト膜を形成する。このレジスト膜に、ドレインオーミック接触部１０Ａ（図２Ａ、図２Ｃ参照）、ドレイン連結部１０Ｂ、ソースオーミック接触部１５Ａ及びソース連結部１５Ｂに対応する開口を形成する。開口を形成したレジスト膜をマスクとして、表面層３４をエッチングする。ＧａＮからなる表面層３４のエッチングは、例えばＣｌ２を用いたＲＩＥにより行うことができる。
開口の底面に電子供給層３３が露出した状態で、Ｔａ膜とＡｌ膜とを順番に蒸着する。Ｔａ膜及びＡｌ膜の厚さは、例えば、それぞれ１０ｎｍ及び３００ｎｍである。レジスト膜を、その上に堆積しているＴａ膜及びＡｌ膜とともに除去する。これにより、Ｔａ膜とＡｌ膜との２層構造を有するドレインオーミック接触部１０Ａ、ドレイン連結部１０Ｂ、ソースオーミック接触部１５Ａ及びソース連結部１５Ｂが形成される。
温度６００℃で熱処理を行い、ドレインオーミック接触部１０Ａ及びソースオーミック接触部１５Ａを、電子供給層３３にオーミック接触させる。これにより、ドレインオーミック接触部１０Ａ及びソースオーミック接触部１５Ａが、その直下の中間層３２とオーミックに接続される。
図３Ｄに示す構造に至るまでの工程について、以下に説明する。基板全面に、ＳｉＮからなる厚さ１００ｎｍｍｐ第１の保護膜３５を形成する。第１の保護膜３５は、例えばプラズマ励起化学気相成長（ＰＥ−ＣＶＤ）により形成することができる。第１の保護膜３５の上にレジスト膜を形成する。このレジスト膜に、ゲートフィンガ２０Ａ（図１、図２Ａ参照）、ゲート給電配線２０Ｂ、及びゲート先端連結部２０Ｃに対応する開口を形成する。開口を形成したレジスト膜をマスクとして、第１の保護膜３５をエッチングする。ＳｉＮからなる第１の保護膜３５のエッチングは、例えばＳＧ６を用いたＲＩＥにより行う。これにより、表面層３４の表面が露出する。
開口の底面に露出した表面層３４の上に、Ｎｉ膜とＡｕ膜とを順番に蒸着する。Ｎｉ膜及びＡｕ膜の厚さは、例えばそれぞれ５０ｎｍ及び３００ｎｍとする。蒸着後、レジスト膜を、その上に堆積しているＮｉ膜及びＡｕ膜とともに除去する。これにより、ゲートフィンガ２０Ａ、ゲート給電配線２０Ｂ、及びゲート先端連結部２０Ｃからなるゲート２０が形成される。
図３Ｅに示すように、基板全面に、ＳｉＮからなる厚さ２００ｎｍの第２の保護膜３６を、ＰＥ−ＣＶＤにより形成する。
図３Ｆに示すように、第１の保護膜３５及び第２の保護膜３６に、ドレインオーミック接触部１０Ａ（図２Ａ、図２Ｃ参照）、ドレイン連結部１０Ｂ、ソースオーミック接触部１５Ａ、及びソース連結部１５Ｂの上面を露出させる開口を形成する。
図３Ｇに示すように、基板全面に、ＴｉＮからなる厚さ２００ｎｍのシード層２５を、スパッタリングにより形成する。
シード層２５の上に、レジスト膜を形成する。このレジスト膜に、ドレイン配線１０Ｄ及びソース配線１５Ｄに対応する開口を形成することにより、レジストパターン４３を残す。シード層２５を電極として、Ａｕを電解めっきすることにより、ドレイン配線１０Ｄ及びソース配線１５Ｄを形成する。
図３Ｈに示すように、レジストパターン４３を除去する。図３Ｉに示すように、レジストパターン４３の下に残っていたシード層２５をエッチング除去する。最後に、基板全面にＳｉＮからなる保護膜（図示せず）を形成し、この保護膜に、ドレイン配線１０Ｄ、ソース配線１５Ｄ、ゲート給電配線２０Ｂ等に設けられているパッド部分を露出させるための開口を形成する。
第１の実施例による電界効果トランジスタにおいては、ゲートフィンガ２０Ａが断線したとしても、そのゲートフィンガ２０Ａと、ソースオーミック接触部１５Ａを挟んで隣り合う他の１本のゲートフィンガ２０Ａ、及びゲート先端連結部２０Ｃを介して、断線箇所よりもドレイン連結部１０Ｂ側の部分にゲート電圧が供給される。このため、ゲートフィンガ断線に起因する歩留まりの低下を抑制することができる。
一例として、ゲートフィンガ長を０．４ｍｍ、ゲートフィンガ間隔を３０μｍとし、結晶欠陥が長さ０．６μｍの直線状であったとする。単純化のために、結晶欠陥が、ゲートフィンガに直交していると仮定する。この場合、結晶欠陥がゲートフィンガと交差する確率は１／５である。すなわち、約２０％の確率で、ゲートフィンガと結晶欠陥とが交差することによる断線に起因して素子不良が発生する。これに対し、第１の実施例の電界効果トランジスタでは、ゲートフィンガが一箇所で断線しても、素子不良が発生しない。
また、第１の実施例による電界効果トランジスタでは、ゲート先端連結部２０Ｃがドレイン１０と重ならないように配置されているため、ゲート−ドレイン間の寄生容量の増大を防止することができる。
図４に、第１の実施例による電界効果トランジスタの利得の周波数依存性の計算結果を示す。比較のために、図１０Ｃに示した参考例による電界効果トランジスタの利得の周波数依存性の計算結果も示す。第１の実施例による電界効果トランジスタのゲート先端連結部２０Ｃの長さを３０μｍ、幅を１０μｍ、ドレイン連結部１０Ｂの幅を２０μｍ、ゲート先端連結部２０Ｃとドレイン連結部１０Ｂとの間隔を５μｍと仮定した。この場合、第１の実施例の構造とすることにより、図１０Ｃに示したゲート先端連結部（第２のゲート給電線路）２０Ｙがドレインオーミック接触部１０Ａと交差する場合に比べて、ゲート−ドレイン間の寄生容量が約２０％低下する。
図４の実線ａ及びｂは、それぞれ比較例及び第１の実施例による電界効果トランジスタの高周波特性を示す。なお、周波数１０〜１１ＧＨｚの近傍における折れ曲がり部よりも低周波側は、最大安定利得（ＭＳＧ）を示し、高周波側は、最大有能利得（ＭＡＧ）を示す。第１の実施例の構造とすることにより、約１０ＧＨｚの周波数域において、利得が約２ｄＢ高くなることがわかる。このように、高周波特性が改善されることが確認された。
図５に、第２の実施例による電界効果トランジスタの平面図を示す。第１の実施例では、図１及び図２Ｃに示したように、ゲート先端連結部２０Ｃが、ゲートフィンガ２０Ａと同一の導電膜により形成されていたが、第２の実施例では、ゲート先端連結部２０Ｃが、ゲートフィンガ２０Ａよりも上に、絶縁膜を介して配置された導電膜で形成されている。この絶縁膜に、ゲート先端連結部２０Ｃとゲートフィンガ２０Ａとを接続するためのビアホール（開口）２７が形成されている。ビアホール２７の位置決めを容易にするために、ゲートフィンガ２０Ａの先端を太くしている。例えば、ゲートフィンガ２０Ａの先端に、一辺の長さが２μｍ程度の正方形のパターンが配置される。ビアホール２７の平面形状は、例えば、一辺の長さが１μｍの正方形である。
図６Ａ及び図６Ｃを参照して、第２の実施例による電界効果トランジスタの製造方法について説明する。図６Ａ及び図６Ｂは、図５の一点鎖線６Ａ−６Ａにおける断面に相当する。
図６Ａは、第１の実施例の図３Ｆに示した構造に至るまでの工程終了時の構造を示す。第１の実施例では、図２Ｃに示したように、ゲートフィンガ２０Ａと同一の導電膜により、ゲート先端連結部２０Ｃが形成されていた。第２の実施例では、ゲートフィンガ２０Ａは形成されているが、ゲート先端連結部は形成されていない。また、第１の実施例では、ゲート先端連結部２０Ｃの全面が、第２の保護膜３６で覆われていたが、第２の実施例では、第２の保護膜３６に、ゲートフィンガ２０Ａの先端の上面を露出させる開口２７が形成されている。
図６Ｂに示すように、ドレイン連結部１０Ｂの上に、ドレイン配線１０Ｄを形成するとともに、一対のゲートフィンガ２０Ａ及びその間の第２の保護膜３６の上に、ゲート先端連結部２０Ｃを形成する。ゲート先端連結部２０Ｃは、ドレイン配線１０Ｄと同一の導電膜をパターニングすることにより形成される。
第２の実施例による電界効果トランジスタでは、表面層３４とゲート先端連結部２０Ｃとの間に、誘電体材料からなる第１の保護膜３５及び第２の保護膜３６が配置されている。このため、ゲート先端連結部２０Ａとドレインとの間の寄生容量を低減させることができる。
図７に、第２の実施例による電界効果トランジスタの利得の周波数特性を実線ｃで示す。比較のために、第１の実施例による電界効果トランジスタの利得の周波数特性を実線ｂで示す。なお、第２の実施例による電界効果トランジスタのゲート先端連結部２０Ｃの下に配置されている第１及び第２の保護膜３４及び３５の合計の厚さを０．５μｍとした。
第１の実施例に比べて、第２の実施例による電界効果トランジスタの利得が、周波数１２ＧＨｚ域において約２ｄＢ向上していることがわかる。このように、ゲート先端連結部２０Ｃを、誘電体膜の上に配置することにより、高周波特性を改善することができる。
さらに、第２の実施例による構造を採用することにより、ゲートフィンガ等をリフトオフにより形成する際に、レジスト残渣が生じにくいという新たな効果が確認された。第１の実施例では、図１に示したように、リフトオフ後に残るゲートパターンが、ゲートフィンガ２０Ａ、ゲート給電配線２０Ｂ、及びゲート先端連結部２０Ｃで構成された閉じた図形となる。閉じた図形に囲まれた領域に、リフトオフ用の薬液が浸透しにくいため、レジスト残渣が生じやすかった。これに対し、第２の実施例では、ゲートパターンが閉じた図形にならないため、リフトオフ用の薬液が十分浸透し、レジスト残渣が生じにくい。
次に、図８Ａ〜図８Ｆを参照して、第３の実施例による電界効果トランジスタの製造方法について説明する。第３の実施例による電界効果トランジスタの平面図は、図５に示した第２の実施例のものと同一である。
図８Ａの第２の保護膜３６を形成する工程までは、図６Ａに示した第２の実施例の場合と同一である。相互に隣り合う２本のゲートフィンガ２０Ａの先端の間の第２の保護膜３６の上に、第１のレジストパターン５０を形成する。図８Ｂに示すように、基板全面に、シード層２５を形成する。
図８Ｃに示すように、シード層２５の上に第２のレジスト膜を形成した後、第２のレジスト膜に、ドレイン配線１０Ｄ、ソース配線１５Ｄ、及びゲート先端連結部２０Ｃに対応する開口を形成することにより、第２のレジストパターン５１を形成する。
図８Ｄに示すように、シード層２５を電極としてＡｕを電解めっきすることにより、ドレイン配線１０Ｄ、ソース配線１５Ｄ、及びゲート先端連結部２０Ｃを形成する。その後、第１のレジストパターン５０及び第２のレジストパターン５１を除去する。
図８Ｅに示すように、中空に支持されたゲート先端連結部２０Ｃが残る。図８Ｆに示すように、露出しているシード層２５をエッチングにより除去する。
第３の実施例では、ゲート先端連結部２０Ｃが中空に支持されているため、第２の実施例に比べて、ゲート−ドレイン間の寄生容量をより低減させることができる。
図９に、第３の実施例による電界効果トランジスタの利得の周波数特性を実線ｄで示す。比較のために、第１の実施例による電界効果トランジスタの利得の周波数特性を実線ｂで示す。なお、第１及び第２の保護膜３４及び３５の合計の厚さを０．５μｍとし、第２の保護膜３６の上面から、ゲート先端連結部２０Ｃの底面までの高さを２μｍとした。図９と図７とを比較すると、第３の実施例の高周波特性が、第２の実施例の高周波特性よりもさらに改善されていることがわかる。
上記実施例では、下地基板３０としてＳｉＣを用いたが、他の半導体基板を用いてもよい。特に、ゲートフィンガの断線を引き起こすような結晶欠陥が内在している下地基板を採用する場合に、上記実施例のゲート構造が有効である。また、上記実施例では、チャネル層３１にＧａＮを用い、電子供給層３３にＡｌＧａＮを用いたが、他の半導体材料を用いてもよい。電子供給層３３には、チャネル層３１よりもバンドギャップの広い材料が用いられる。なお、表面層３４の機能は、電子供給層３３に含まれるＡｌに起因する表面トラップの影響を軽減することであり、表面層３４を省略することも可能である。
さらに、上記実施例による電界効果トランジスタのゲート構造は、上記実施例に示した構造以外の平面形状が櫛型のゲートを持つトランジスタに適用することが可能である。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
第１の実施例による電界効果トランジスタの平面図である。 第１の実施例による電界効果トランジスタの断面図である。 第１の実施例による電界効果トランジスタの製造途中段階の断面図である。 第１の実施例による電界効果トランジスタの製造途中段階の断面図である。 第１の実施例による電界効果トランジスタの製造途中段階の断面図である。 第１の実施例による電界効果トランジスタの高周波特性を、従来のものと比較して示すグラフである。 第２の実施例による電界効果トランジスタの平面図である。 第２の実施例による電界効果トランジスタの製造途中段階の断面図である。 第２の実施例による電界効果トランジスタの高周波特性を、第１の実施例による電界効果トランジスタと比較して示すグラフである。 第３の実施例による電界効果トランジスタの製造途中段階の断面図である。 第３の実施例による電界効果トランジスタの製造途中段階の断面図である。 第３の実施例による電界効果トランジスタの製造途中段階の断面図である。 第３の実施例による電界効果トランジスタの高周波特性を、第１の実施例による電界効果トランジスタと比較して示すグラフである。 従来の電界効果トランジスタの平面図である。
符号の説明
１０ ドレイン
１０Ａ ドレインオーミック接触部
１０Ｂ ドレイン連結部
１０Ｄ ドレイン配線
１５ ソース
１５Ａ ソースオーミック接触部
１５Ｂ ソース連結部
１５Ｄ ソース配線
２０Ａ ゲートフィンガ
２０Ｂ ゲート給電配線
２０Ｃ ゲート先端連結部
２５ シード層
２７ ビアホール（開口）
３０ 下地基板
３１ チャネル層
３２ 中間層
３３ 電子供給層
３３Ａ 活性領域
３３Ｂ 素子分離領域
３４ 表面層
３５ 第１の保護膜
３６ 第２の保護膜
４３ レジストパターン
５０ 第１のレジストパターン
５１ 第２のレジストパターン

Claims (6)

  1. 表層部に、活性領域と、該活性領域を取り囲む素子分離領域とが画定された半導体基板と、
    前記半導体基板の上に、該活性領域と交差するように配置された少なくとも２つのドレインオーミック接触部と、
    相互に隣り合う２つのドレインオーミック接触部の間の前記半導体基板上に、前記活性領域と交差するように配置されたソースオーミック接触部と、
    前記半導体基板の前記素子分離領域上に配置され、前記ドレインオーミック接触部の同じ側の端部同士を接続するドレイン連結部と、
    前記ドレインオーミック接触部とソースオーミック接触部との間の各領域の前記半導体基板上に、前記活性領域と交差するように配置されたゲートフィンガと、
    前記半導体基板の素子分離領域上に配置され、前記ゲートフィンガ同士を、前記ドレイ連結部が配置された側とは反対側の端部において接続し、該ゲートフィンガにゲート電圧を供給するゲート給電配線と、
    前記ソースオーミック接触部を挟んで隣り合う２つのゲートフィンガ同士を、前記ドレイン連結部が配置された側の端部において接続するとともに、前記ドレイオーミック接触部及びドレイン連結部のいずれとも交差しないように配置されたゲート先端連結部と
    を有する電界効果トランジスタ。
  2. 前記半導体基板が、
    ＳｉＣからなる下地基板と、
    前記下地基板上に形成されたチャネル層と、
    前記チャネル層の上に形成され、該チャネル層に電子を供給する電子供給層と
    を有し、
    前記ソースオーミック接触部及びドレインオーミック接触部が、該ソースオーミック接触部及びドレインオーミック接触部の直下の前記チャネル層にオーミック接続され、
    前記ゲートフィンガは、該ゲートフィンガ直下の前記チャネル層のポテンシャルを変化させる請求項１に記載の電界効果トランジスタ。
  3. 前記ゲートフィンガ及び前記ゲート先端連結部は、同一の導電膜により一体的に形成されている請求項１または２に記載の電界効果トランジスタ。
  4. さらに、前記ゲート先端連結部と前記半導体基板の表面との間に配置された誘電体からなる絶縁膜を有し、ゲート先端連結部は、該絶縁膜に形成されたビアホールを経由して前記ゲートフィンガに接続されている請求項１または２に記載の電界効果トランジスタ。
  5. 前記ゲート先端連結部の一端が、一つの前記ゲートフィンガに接続され、他端が他のゲートフィンガに接続され、中央部が中空に支持されている請求項１または２に記載の電界効果トランジスタ。
  6. 前記ソースオーミック接触部が少なくとも２つ配置され、
    さらに、前記活性領域から、前記ゲート給電配線よりも遠い素子分離領域上に配置されたソース連結部と、
    前記ソースオーミック接触部の各々と前記ソース連結部とを接続するソース配線と
    を有し、該ソース配線は、前記ゲート給電配線と交差し、該交差箇所において両者が相互に絶縁されている請求項１乃至５のいずれか１項に記載の電界効果トランジスタ。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010182924A (ja) * 2009-02-06 2010-08-19 Furukawa Electric Co Ltd:The トランジスタおよびその製造方法
WO2010113779A1 (ja) * 2009-03-30 2010-10-07 日本電気株式会社 半導体装置
JP2010245352A (ja) * 2009-04-07 2010-10-28 Toshiba Corp 半導体装置およびその製造方法
JP2010245349A (ja) * 2009-04-07 2010-10-28 Toshiba Corp 半導体装置およびその製造方法
JP2011151155A (ja) * 2010-01-20 2011-08-04 Nec Corp 電界効果トランジスタ、電子装置、電界効果トランジスタの製造方法及び使用方法
WO2011121830A1 (ja) * 2010-03-29 2011-10-06 住友電気工業株式会社 電界効果トランジスタ
JP2013038239A (ja) * 2011-08-09 2013-02-21 Sanken Electric Co Ltd 窒化物半導体装置
WO2017098603A1 (ja) * 2015-12-09 2017-06-15 三菱電機株式会社 窒化物半導体装置
JP2018056271A (ja) * 2016-09-28 2018-04-05 日亜化学工業株式会社 電界効果トランジスタ
WO2021193535A1 (ja) * 2020-03-26 2021-09-30 住友電工デバイス・イノベーション株式会社 半導体装置
JP2021533556A (ja) * 2018-08-06 2021-12-02 メイコム テクノロジー ソリューションズ ホールディングス インコーポレイテッド 高電圧大電力アクティブデバイスの信頼性を向上させるための外部電界終端構造
US11276778B2 (en) 2019-12-03 2022-03-15 Kabushiki Kaisha Toshiba Semiconductor device
JP7509746B2 (ja) 2018-08-06 2024-07-02 メイコム テクノロジー ソリューションズ ホールディングス インコーポレイテッド 高電圧大電力アクティブデバイスの信頼性を向上させるための外部電界終端構造

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8735981B2 (en) * 2009-06-17 2014-05-27 Infineon Technologies Austria Ag Transistor component having an amorphous semi-isolating channel control layer
KR101632314B1 (ko) * 2009-09-11 2016-06-22 삼성전자주식회사 전계 효과형 반도체 소자 및 그 제조 방법
US9236378B2 (en) 2010-08-11 2016-01-12 Sarda Technologies, Inc. Integrated switch devices
US8519916B2 (en) * 2010-08-11 2013-08-27 Sarda Technologies, Inc. Low interconnect resistance integrated switches
US8653565B1 (en) * 2010-08-11 2014-02-18 Sarda Technologies, Inc. Mixed mode multiple switch integration of multiple compound semiconductor FET devices
US8896034B1 (en) 2010-08-11 2014-11-25 Sarda Technologies, Inc. Radio frequency and microwave devices and methods of use
JP5985282B2 (ja) * 2012-07-12 2016-09-06 ルネサスエレクトロニクス株式会社 半導体装置
US9774322B1 (en) 2016-06-22 2017-09-26 Sarda Technologies, Inc. Gate driver for depletion-mode transistors
US10545055B2 (en) 2017-06-13 2020-01-28 Semiconductor Components Industries, Llc Electronic device including a temperature sensor
CN113764509B (zh) * 2021-07-21 2023-08-25 中山市华南理工大学现代产业技术研究院 一种增强型电容耦合GaN毫米波开关器件及其制造方法
WO2024000451A1 (zh) * 2022-06-30 2024-01-04 京东方科技集团股份有限公司 薄膜晶体管、移位寄存器单元、栅极驱动电路和显示面板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02278820A (ja) * 1989-03-14 1990-11-15 Motorola Inc エアブリッジ金属相互接続の製造方法
JPH04115555A (ja) * 1990-09-05 1992-04-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH04302149A (ja) * 1991-03-29 1992-10-26 Matsushita Electric Ind Co Ltd 電界効果型トランジスタ
JP2001230407A (ja) * 1999-12-08 2001-08-24 Matsushita Electric Ind Co Ltd 半導体装置
JP2002299443A (ja) * 2001-03-30 2002-10-11 Fujitsu Quantum Devices Ltd 半導体装置及びその製造方法
JP2004103819A (ja) * 2002-09-10 2004-04-02 Toshiba Corp モノリシックマイクロ波集積回路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4549197A (en) * 1982-07-06 1985-10-22 Texas Instruments Incorporated Common-gate GaAs FET design for monolithic microwave integrated circuits
US5397911A (en) * 1991-04-02 1995-03-14 Honda Giken Kogyo Kabushiki Kaisha Semiconductor sensor with plural gate electrodes
JPH07142512A (ja) * 1993-11-12 1995-06-02 Hitachi Ltd 半導体装置
JP2629643B2 (ja) * 1995-03-31 1997-07-09 日本電気株式会社 電界効果トランジスタ
JP2996929B2 (ja) 1997-04-04 2000-01-11 株式会社東芝 マイクロ波スイッチ素子
JP3425100B2 (ja) * 1999-03-08 2003-07-07 松下電器産業株式会社 フィールドプログラマブルゲートアレイおよびその製造方法
JP2001015526A (ja) * 1999-06-28 2001-01-19 Nec Kansai Ltd 電界効果トランジスタ
US6639255B2 (en) 1999-12-08 2003-10-28 Matsushita Electric Industrial Co., Ltd. GaN-based HFET having a surface-leakage reducing cap layer
WO2003071607A1 (fr) * 2002-02-21 2003-08-28 The Furukawa Electric Co., Ltd. Transistor a effet de champ gan
US7250642B2 (en) * 2004-07-29 2007-07-31 Matsushita Electric Industrial Co., Ltd. Field-effect transistor
JP4695484B2 (ja) 2005-10-20 2011-06-08 富士通株式会社 半導体装置
JP4800084B2 (ja) * 2006-03-31 2011-10-26 住友電工デバイス・イノベーション株式会社 半導体装置およびその製造方法
WO2008105077A1 (ja) * 2007-02-27 2008-09-04 Fujitsu Limited 化合物半導体装置とその製造方法
JP4268647B2 (ja) * 2007-03-30 2009-05-27 Ｏｋｉセミコンダクタ株式会社 半導体素子およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02278820A (ja) * 1989-03-14 1990-11-15 Motorola Inc エアブリッジ金属相互接続の製造方法
JPH04115555A (ja) * 1990-09-05 1992-04-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH04302149A (ja) * 1991-03-29 1992-10-26 Matsushita Electric Ind Co Ltd 電界効果型トランジスタ
JP2001230407A (ja) * 1999-12-08 2001-08-24 Matsushita Electric Ind Co Ltd 半導体装置
JP2002299443A (ja) * 2001-03-30 2002-10-11 Fujitsu Quantum Devices Ltd 半導体装置及びその製造方法
JP2004103819A (ja) * 2002-09-10 2004-04-02 Toshiba Corp モノリシックマイクロ波集積回路

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010182924A (ja) * 2009-02-06 2010-08-19 Furukawa Electric Co Ltd:The トランジスタおよびその製造方法
WO2010113779A1 (ja) * 2009-03-30 2010-10-07 日本電気株式会社 半導体装置
JPWO2010113779A1 (ja) * 2009-03-30 2012-10-11 日本電気株式会社 半導体装置
JP2010245352A (ja) * 2009-04-07 2010-10-28 Toshiba Corp 半導体装置およびその製造方法
JP2010245349A (ja) * 2009-04-07 2010-10-28 Toshiba Corp 半導体装置およびその製造方法
JP2011151155A (ja) * 2010-01-20 2011-08-04 Nec Corp 電界効果トランジスタ、電子装置、電界効果トランジスタの製造方法及び使用方法
US8624303B2 (en) 2010-03-29 2014-01-07 Sumitomo Electric Industries, Ltd. Field effect transistor
WO2011121830A1 (ja) * 2010-03-29 2011-10-06 住友電気工業株式会社 電界効果トランジスタ
JP2011210834A (ja) * 2010-03-29 2011-10-20 Sumitomo Electric Ind Ltd 電界効果トランジスタ
JP2013038239A (ja) * 2011-08-09 2013-02-21 Sanken Electric Co Ltd 窒化物半導体装置
WO2017098603A1 (ja) * 2015-12-09 2017-06-15 三菱電機株式会社 窒化物半導体装置
JP2018056271A (ja) * 2016-09-28 2018-04-05 日亜化学工業株式会社 電界効果トランジスタ
JP2021533556A (ja) * 2018-08-06 2021-12-02 メイコム テクノロジー ソリューションズ ホールディングス インコーポレイテッド 高電圧大電力アクティブデバイスの信頼性を向上させるための外部電界終端構造
US11961888B2 (en) 2018-08-06 2024-04-16 Macom Technology Solutions Holdings, Inc. Extrinsic field termination structures for improving reliability of high-voltage, high-power active devices
JP7509746B2 (ja) 2018-08-06 2024-07-02 メイコム テクノロジー ソリューションズ ホールディングス インコーポレイテッド 高電圧大電力アクティブデバイスの信頼性を向上させるための外部電界終端構造
US11276778B2 (en) 2019-12-03 2022-03-15 Kabushiki Kaisha Toshiba Semiconductor device
WO2021193535A1 (ja) * 2020-03-26 2021-09-30 住友電工デバイス・イノベーション株式会社 半導体装置

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