JP4695484B2 - 半導体装置 - Google Patents

Description

本発明は、放熱用突起電極（バンプ）を備える半導体装置に関し、例えば消費電力が大きい高出力半導体回路を備えるものに用いて好適の半導体装置に関する。

近年、例えば高出力半導体回路を備える半導体チップの高出力化に伴い、パッケージ構造において十分な放熱性を確保することが必要になっている。
従来、例えば図８（Ａ），（Ｂ）に示すように、複数の櫛形ゲートトランジスタ２０［複数のゲートフィンガ２５を有する櫛形ゲート電極（ゲート端子）２１を備え、ゲートフィンガ２５を挟んで両側にそれぞれソース電極（ソース端子）２３及びドレイン電極（ドレイン端子）２２を有するもの］を含む高出力半導体回路を備える半導体チップ１２を、放熱板として機能しうるパッケージベース材１１上にフェイスアップ実装し、外部の整合回路基板１６とワイヤ２４によって接続することで、半導体チップ１２の裏面からパッケージベース材１１へ放熱させるようにしている。

また、さらに放熱性を向上させるために、例えば図９（Ａ），（Ｂ）に示すように、半導体チップ１２上に、放熱板１３（又はモジュール基板）を、バンプ１５０を介してフリップチップ実装し、さらに、外部の放熱板１４と接続して、半導体チップ１２の表面（上面）から放熱板１３，１４へも放熱させるようにしたものもある。なお、図９（Ａ），（Ｂ）では、図８（Ａ），（Ｂ）に示したものと同一のものには同一の符号を付している。

なお、先行技術調査を行なった結果、以下の特許文献１〜３が得られた。
特許文献１は、半導体チップ上の発熱部上に、パッシベーション膜を介して、信号電流の通らないバンプを熱伝導膜として形成し、半導体チップの上方に配置された放熱用ヒートシンクに接続することで、トランジスタなどの発熱部からの発熱を大気中へ効率良く放熱できるようにしたものが開示されている。

特許文献２は、回路基板上に配置され、ＦＥＴを備える半導体チップ上に、金属バンプを介してダイヤモンドチップを接続することで、ＦＥＴなどの能動領域で発生した熱を放熱させて、熱抵抗を低くし、ＦＥＴなどの能動部の温度を低下させたものが開示されている。
特許文献３は、半導体素子の熱発生部に局所的に接触し、半導体素子が発生する熱を放熱する放熱機構を設けることが開示されている。
特開平４−２１５４号公報 特開２００１−２４１１８号公報 特開平７−２４９７１５号公報

ところで、上述の特許文献１〜３に開示されたものは、いずれも、半導体素子からの放熱効率を向上させ、従来のものと比べて絶対温度を低下させて信頼性を確保しようとするものである。
しかしながら、上述の特許文献１〜３のいずれの場合も、複数のトランジスタを備える半導体チップ（トランジスタ集合体）の中央部は周辺部よりも高温になってしまい、半導体チップ内に温度分布が生じてしまうことになる。

この場合、トランジスタは温度によって電気特性が変化する（一般に高温になるほど特性は劣化する）ため、チップ中央部（高温部）とチップ周辺部（低温部）とでトランジスタの性能が異なってしまい、トランジスタ集合体としての半導体チップ内で各トランジスタの特性変化に起因した出力のアンバランス動作が生じ、回路全体の性能を劣化させてしまうことになる。

また、このような回路を高精度に設計する場合、チップ内の各トランジスタの温度特性を考慮したトランジスタモデルを作成し、回路設計に反映させなければならず、回路設計が複雑であった。さらに、たとえこのような設計手法を用いたとしても、設計精度は十分でなく、所望の性能を確保するための試作回数が増大していた。
本発明は、このような課題に鑑み創案されたもので、半導体チップ内の温度分布が均一になるようにして、各トランジスタの出力のアンバランス動作による性能劣化を抑制し、半導体回路の高性能化を実現できるようにした、半導体装置を提供することを目的とする。

このため、本発明の半導体装置は、ベース材と、ベース材上にフェイスアップ実装され、表面に電極を有する複数のトランジスタを備える半導体チップと、放熱板と、複数のトランジスタのそれぞれの電極と放熱板とを接続する複数のバンプとを備え、半導体チップの中央部に位置するトランジスタの電極と放熱板とを接続するバンプの面積が、半導体チップの周辺部に位置するトランジスタの電極と放熱板とを接続するバンプの面積よりも大きいことを特徴としている。

したがって、本発明の半導体装置によれば、各バンプの面積を調節することによって、半導体チップ内の温度分布（半導体チップ内の各トランジスタの温度）を均一にすることができるため、チップ内温度分布に起因する各トランジスタの出力のアンバランス動作による性能劣化を抑制することができるという利点がある。この結果、より高出力な半導体回路を実現できるなど、半導体回路の高性能化を実現できるようになる。また、単一温度のデバイスモデルによって、より高出力の半導体回路を高精度な設計が可能となり、回路設計も容易になる。さらに、高出力半導体回路の開発期間を大幅に短縮することができることになる。

以下、図面により、本発明の実施の形態にかかる半導体装置について説明する。
［第１実施形態］
まず、本発明の第１実施形態にかかる半導体装置について、図１〜図４を参照しながら説明する。
本実施形態にかかる半導体装置は、例えば図１に示すように、複数のトランジスタを有する高出力半導体回路を備える半導体装置であって、パッケージベース材１１と、表面に電極（端子）２１，２２，２３を有する複数のトランジスタを備える半導体チップ１２と、放熱板１３，１４とを備える。

ここでは、半導体チップ１２は、複数の櫛形ゲートトランジスタ２０を備える。これらの櫛形ゲートトランジスタ２０のそれぞれに複数のトランジスタが備えられており、これらのトランジスタが並列接続されている。
ここで、櫛形ゲートトランジスタ２０は、半導体上面に、複数のゲートフィンガ２５を有する櫛形ゲート電極（ゲート端子）２１を備え、ゲートフィンガ２５を挟んで両側にそれぞれソース電極（ソース端子）２３及びドレイン電極（ドレイン端子）２２を有するものとして構成される。

そして、半導体チップ１２が、例えばＣｕ等の金属導体からなるパッケージベース材１１上に、例えばＡｕＳｎを用いてフェイスアップ実装されている。
なお、パッケージベース材１１の熱膨張係数は、半導体チップ１２の熱膨張係数と同じか又は近くなるようにしている。また、パッケージベース材１１としてＳｉＣ基板を用いても良い。

また、チップ表面、即ち、半導体チップ１２の表面に形成された各トランジスタのソース電極２３のそれぞれの表面には、予め、例えばメッキ法を用いて、例えば高さ２０μｍの複数のバンプ（放熱用突起電極；放熱用バンプ；例えば金バンプ）１５が形成されている。
このように、本実施形態では、バンプ１５がメッキバンプであるため、バンプ１５の形状やバンプ１５の面積（配置密度）を各トランジスタからの放熱量に応じて変える場合の自由度が大きく、複数のトランジスタにおける温度分布を高精度に制御することができる。

また、本実施形態では、図１に示すように、複数のバンプ１５は、各トランジスタのソース電極２３上のそれぞれに、ゲートフィンガ２５に沿うように（ゲートフィンガ２５に平行な方向に）形成されている。このようにバンプ１５をソース電極２３上に形成しているのは、ソース電極２３は接地電極であるため、絶縁体基板だけでなく、導電性基板も用いることができ、放熱板１３の選択の幅が広がって設計が容易になるからである。

そして、これらのバンプ１５を介して、半導体チップ１２と放熱板１３とが接続されている。つまり、半導体チップ１２に備えられる複数のトランジスタのそれぞれのソース電極２３と放熱板１３とが接続されている。
ところで、本実施形態では、半導体チップ１２は、ＳｉＣ基板又はＳｉＣ基板上に形成されたエピタキシャル成長層を含む半導体基板上に作製されている。

また、放熱板１３は、例えばＡｕ配線が形成されているＳｉＣ基板を用いている。
このように、放熱板１３としてＳｉＣ基板を用いることにより、半導体チップ１２との熱膨張係数差を低減できるため、半導体チップ１２と放熱板１３との接続を、より信頼性の高いものとすることができる。これにより、例えば半導体チップ１２をＯＮ／ＯＦＦ動作させる場合に温度差が大きくなる高性能高出力増幅器においても、安定したバンプ接続を確保でき、また、ソース端子２３からの効率的な放熱効果によって長期信頼性を確保できるようになり、より高出力な半導体回路を実現できることになる。

なお、ここでは、放熱板１３としてＳｉＣ基板を用いているが、これに限られるものではなく、例えばＣｕ等の金属導体や絶縁体からなる基板を用いても良い。
また、放熱板１３は、半導体チップ１２上にフリップチップ実装されている。フリップチップ実装は、例えば温度３５０℃、加重６３Ｋｇ／ｍｍ²の条件で、例えば熱圧着工法で行なえば良い。

なお、ここでは、フリップチップ実装に熱圧着工法を用いるようにしているが、これに限られるものではなく、例えば超音波実装工法を用いても良いし、半導体チップ１２と放熱板１３との間に樹脂を充填した圧接工法を用いても良い。
さらに、放熱板（第１放熱板）１３は、図１に示すように、例えばアルミによって構成される外部の放熱板（第２放熱板）１４と例えばはんだ接続されている。

また、半導体チップ１２の表面上に形成されているゲート端子２１、ドレイン端子２２はワイヤ（例えば金ワイヤ）２４で外部基板（図示せず）と接続されている。さらに、ソース端子２３は例えばビアホール（図示せず）によってパッケージベース材１１と接続されている。
なお、ここでは、半導体チップ１２と外部基板（図示せず）とをワイヤ２４で接続しているが、これに限られるものではなく、例えば、ゲート電極２１やドレイン電極２２にバンプを形成し、放熱板１３上の配線と接続することで外部基板と接続しても良い。

ところで、本実施形態では、図１に示すように、複数のバンプ１５は、半導体チップ１２内の温度分布が均一になるように、半導体チップ１２上におけるソース電極２３の位置に応じて異なる面積を有するものとしている。
ここでは、放熱しにくく、高温になりやすいチップ中央部に設けられるバンプ１５の面積が、放熱しやすいチップ周辺部に設けられるバンプ１５の面積よりも大きくなるように、各バンプ１５相互間の面積を調節している。つまり、チップ中央部に設けられるトランジスタが発生する熱は放熱させにくく、チップ周辺部に設けられるトランジスタが発生する熱は放熱しやすいため、チップ中央部に設けられるトランジスタのソース電極２３上のバンプ１５の面積が、チップ周辺部に設けられるトランジスタのソース電極２３上のバンプ１５の面積よりも大きくなるように、各バンプ１５相互間の面積を調節している。

具体的には、図１に示すように、バンプ１５の形状を、トランジスタのソース電極２３に沿うように（即ち、ゲートフィンガ２５に沿うように）細長い形状とする。そして、チップ中央部に設けられるトランジスタのソース電極２３上のバンプ１５の幅（ゲートフィンガ２５に直交する方向の長さ；バンプ横方向の長さ）が、チップ周辺部に設けられるトランジスタのソース電極２３上のバンプ１５の幅よりも大きくなるように（即ち、バンプ１５の幅が異なるように）、各バンプ１５相互間の幅を調節することで、各バンプ１５相互間の面積を調節している。この場合、各バンプ１５は、半導体チップ１２上の位置（チップ横方向位置）に応じて異なる面積を有するものとなる。

なお、ここでは、各バンプ１５の幅を調節するようにしているが、これに限られるものではない。例えば、図２に示すように、各バンプ１５Ｄの幅は同じにし、長さ（ゲートフィンガ２５に沿う方向の長さ；バンプ縦方向の長さ）を調節することで、各バンプ１５Ｄの面積を調節するようにしても良い。つまり、チップ中央部に設けられるトランジスタのソース電極２３上のバンプ１５Ｄの長さが、チップ周辺部に設けられるトランジスタのソース電極２３上のバンプ１５Ｄの長さよりも長くなるように（即ち、バンプ１５Ｄの長さが異なるように）、各バンプ１５Ｄ相互間の長さを調節することで、各バンプ１５Ｄ相互間の面積を調節するようにしても良い。この場合、バンプ１５Ｄは、半導体チップ１２上の位置（チップ横方向位置）に応じて異なる面積を有するものとなる。

このように、各バンプ１５，１５Ｄの面積が、各トランジスタからの放熱量に応じて調節されているため、複数のトランジスタを備える半導体チップ１２内の温度分布（チップ面内温度分布；各トランジスタの温度）を均一にすることができる。
したがって、本実施形態にかかる半導体装置によれば、各バンプ１５，１５Ｄ間の面積を調節することによって、半導体チップ１２内の温度分布（半導体チップ１２内の複数のトランジスタ相互間の温度）を均一にすることができるため、チップ内温度分布に起因する各トランジスタの出力のアンバランス動作による性能劣化を抑制することができるという利点がある。この結果、より高出力な半導体回路を実現できるなど、半導体回路の高性能化を実現できるようになる。また、単一温度のデバイスモデルによって、より高出力の半導体回路を高精度な設計が可能となり、回路設計も容易になる。さらに、高出力半導体回路の開発期間を大幅に短縮することができることになる。

ここで、図３は、本発明の効果を説明するために、半導体装置（高出力半導体回路）の温度分布を熱解析シミュレータによって計算した断面温度プロファイルである。
まず、図３（Ａ）に示すように、パッケージベース材１１に半導体チップ１２をフェイスアップ実装した従来構造の半導体装置（図８参照）では、チップ内温度分布（チップ内熱分布）は７０℃程度である。

また、図３（Ｂ）に示すように、半導体チップ１２の上面にバンプ１５０を介して放熱板１３を接続した従来構造の半導体装置（図９参照）では、チップ内の絶対温度は下がるものの、チップ内温度分布は３０℃程度であり、依然として大きい。
一方、図３（Ｃ）に示すように、本発明を適用した半導体装置では、チップ中央部のバンプ１５の面積をチップ周辺部のバンプ１５の面積よりも大きくすることで、チップ内温度分布が１５℃以下になっており、チップ内温度分布を小さくできることがわかる。

また、図４は、半導体装置（高出力半導体回路）の利得シミュレーションの結果を示している。
なお、図４の横軸は周波数であり、縦軸はＭＳＧ（最大安定電力利得）／ＭＡＧ（最大有能電力利得）である。また、実線Ａは本発明を適用した半導体装置（高出力半導体回路）の利得シミュレーション結果を示しており、実線Ｂは、図８に示す従来構造の半導体装置（高出力半導体回路）の利得シミュレーション結果を示しており、実線Ｃは、図９に示す従来構造の半導体装置（高出力半導体回路）の利得シミュレーション結果を示している。

図４中、実線Ａ，Ｂで示すように、本発明を適用した半導体装置では、図９に示す従来構造の半導体装置と比較して、周波数２ＧＨｚにおいて１．５ｄＢの利得向上が見込めることがわかる。これは、半導体チップ１２内の各トランジスタにおける温度分布が小さくなり、各トランジスタからの出力のアンバランスが低減されたことによるものである。
［第２実施形態］
次に、本発明の第２実施形態にかかる半導体装置について、図５を参照しながら説明する。

本実施形態にかかる半導体装置は、上述の第１実施形態のものに対し、バンプの形状が異なる。
つまり、本半導体装置では、上述の第１実施形態のものと同様に、半導体チップ１２上におけるソース電極２３の位置（チップ横方向位置）に応じて異なる面積を有するものとし、さらに、図５に示すように、個々のバンプ（放熱用突起電極；放熱用バンプ；例えば金バンプ）１５Ａの形状を、ゲートフィンガ２５に平行な方向（ゲートフィンガ長手方向；チップ縦方向）で半導体チップ１２内の温度分布が均一になるように、ゲートフィンガ２５に平行な方向で面積（バンプ密度）が異なるようにしている。つまり、各バンプ１５Ａは、半導体チップ１２上の位置（チップ縦方向位置及びチップ横方向位置）に応じて異なる面積を有するものとして構成されている。なお、図５では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。

具体的には、図５に示すように、ゲートフィンガ２５に平行な方向においてバンプ１５Ａの幅（バンプ横方向の形状）を調節することで、ゲートフィンガ２５に平行な方向におけるバンプ１５Ａの面積を調節している。つまり、チップ中央部におけるバンプ１５Ａの幅が、チップ周辺部におけるバンプ１５Ａの幅よりも大きくなるように、個々のバンプ１５Ａの幅を調節することで、個々のバンプ１５Ａの面積を調節している。

このような形状のバンプ１５Ａは、例えばメッキ法によって、半導体チップ１２を構成する複数のトランジスタのソース電極２３上に、ウエハプロセスで作製することができる。
なお、その他の構成及び動作は、上述の第１実施形態のものと同じであるため、ここでは説明を省略する。

したがって、本実施形態にかかる半導体装置によれば、半導体チップ１２の長手方向（チップ横方向；ゲートフィンガ２５に直交する方向）に沿って並列接続された複数のトランジスタ相互間における温度分布だけでなく、チップ縦方向（ゲートフィンガ２５に平行な方向）のチップ内温度分布（トランジスタ内の温度分布）を均一にすることができるという利点がある。また、上述の第１実施形態の半導体装置による効果と同様の効果も奏する。

なお、本実施形態では、上述の第１実施形態のものと同様に、各バンプ１５Ａ相互間で、半導体チップ１２上におけるソース電極２３の位置に応じて面積が異なるようにしているが、これに限られるものではない。例えば、個々のバンプ１５Ａを、ゲートフィンガ２５に平行な方向（チップ縦方向）で異なる面積を有するようにするだけでも良い。つまり、複数のバンプ１５Ａの相互間では幅及び長さが同じになるようにし、個々のバンプ１５Ａはゲートフィンガ２５に平行な方向（チップ縦方向）で面積が異なるようにするだけでも良い。この場合、バンプ１５Ａは、半導体チップ１２上の位置（チップ縦方向位置）に応じて異なる面積を有するものとなる。これにより、少なくともチップ縦方向のチップ内温度分布を均一にすることができるという利点がある。
［第３実施形態］
次に、本発明の第３実施形態にかかる半導体装置について、図６を参照しながら説明する。

本実施形態にかかる半導体装置は、上述の第１実施形態のものに対し、バンプを設けるトランジスタの電極が異なる。つまり、本半導体装置では、図６に示すように、複数のバンプ（放熱用突起電極；放熱用バンプ；例えば金バンプ）１５Ｂを、例えばメッキ法を用いて、チップ表面、即ち、半導体チップ１２の表面に形成された各トランジスタのドレイン電極２２のそれぞれの表面に、ゲートフィンガ２５に沿うように（ゲートフィンガ２５に平行な方向に）形成している。なお、図６では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。

これは、トランジスタからの発熱はゲート電極２１とドレイン電極２２との間での発熱が主であるからである。
この場合、放熱板１３は、ドレイン電極２２から信号をとることができるように、半導体又は誘電体（絶縁体）からなり、配線パターンを形成したものとする必要がある。放熱板１３としては、絶縁体で放熱性の良いものを用いるのが好ましい。例えば、窒化アルミ基板、ＳｉＣ基板（シリコンカーバイト基板）を用いれば良い。なお、金属導体（メタル）からなる基板上に絶縁膜によって配線パターンを形成したものを用いることも考えられる。

なお、その他の構成及び動作は、上述の第１実施形態のものと同じであるため、ここでは説明を省略する。
したがって、本実施形態にかかる半導体装置によれば、上述の第１実施形態の半導体装置による効果に加え、ドレイン電極２２上にバンプ１５Ｂを配置するため、より発熱源（ゲート電極２１とドレイン電極２２との間の部分）に近い場所にバンプ１５Ｂが配置されることになり、より効率的に放熱させることができるようになる。この結果、より高性能な高出力半導体回路を実現できることになる。また、上述の第１実施形態の半導体装置による効果と同様の効果も奏する。
［第４実施形態］
次に、本発明の第４実施形態にかかる半導体装置について、図７を参照しながら説明する。

本実施形態にかかる半導体装置は、上述の第１実施形態のものに対し、バンプの形状が異なる。
つまり、本半導体装置では、図７に示すように、バンプとして、円筒形状のバンプ（スタッドバンプ；放熱用突起電極；放熱用バンプ）１５Ｃを用いている。なお、図７では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。

ここでは、例えば直径２０μｍの金ワイヤを用い、ボールボンダを用いることで、図７に示すように、例えば直径５０μｍのスタッドバンプ１５Ｃを半導体チップ１２内の各トランジスタのソース電極２３上に形成している。
また、ここでは、各トランジスタのソース電極２３上に設けられるスタッドバンプ１５Ｃの大きさを同じにし、チップ中央部に設けられるトランジスタのソース電極２３上のスタッドバンプ１５Ｃの数が、チップ周辺部に設けられるトランジスタのソース電極２３上のスタッドバンプ１５Ｃの数よりも多くなるように、各バンプ１５Ｃの数を調節することで、各ソース電極２３上に設けられるバンプ１５Ｃの面積を調節している。

なお、その他の構成及び動作は、上述の第２実施形態のものと同じであるため、ここでは説明を省略する。
したがって、本実施形態にかかる半導体装置によれば、バンプとしてスタッドバンプ１５Ｃを用いているため、例えばメッキバンプを用いる場合のようにウエハプロセス工程が増加せず、容易にバンプ１５Ｃを形成することができるという利点がある。また、ウエハプロセス工程の後で、バンプ面積に対する特性調査が可能であるため、開発期間の短縮が期待できる。さらに、上述の第１実施形態の半導体装置による効果と同様の効果も奏する。
［その他］
なお、上述の各実施形態のものを任意に組み合わせても良い。

例えば、上述の第１実施形態のものと上述の第３実施形態のものとを組み合わせても良い。つまり、バンプを、各トランジスタのソース電極２３上及びドレイン電極２２上に設けるようにしても良い。
また、例えば、上述の第２実施形態のものと上述の第３実施形態のものとを組み合わせても良い。

また、例えば、上述の第１実施形態のものと上述の第４実施形態のものとを組み合わせても良い。つまり、各トランジスタのソース電極２３上に設けられるスタッドバンプ１５Ｃの数を同じにし、チップ中央部に設けられるトランジスタのソース電極２３上のスタッドバンプ１５Ｃの大きさ（面積）が、チップ周辺部に設けられるトランジスタのソース電極２３上のスタッドバンプ１５Ｃの大きさ（面積）よりも大きくなるように、各ソース電極２３に設けられるスタッドバンプ１５Ｃの大きさを調節することで、各ソース電極２３に設けられるスタッドバンプ１５Ｃの面積を調節しても良い。

また、例えば、上述の第２実施形態のものと上述の第４実施形態のものとを組み合わせても良い。つまり、例えばゲートフィンガ２５に平行な方向で各スタッドバンプ１５Ｃの大きさ（面積）が異なるようにしても良い。
また、例えば、上述の第３実施形態のものと上述の第４実施形態のものとを組み合わせても良い。つまり、スタッドバンプ１５Ｃを半導体チップ１２内の各トランジスタのドレイン電極２２上に形成しても良いし、ソース電極２３上及びドレイン電極２２上に形成しても良い。

また、本発明は、上述した各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することができる。
（付記１）
ベース材と、
ベース材上にフェイスアップ実装され、表面に電極を有する複数のトランジスタを備える半導体チップと、
放熱板と、
前記複数のトランジスタのそれぞれの電極と前記放熱板とを接続する複数のバンプとを備え、
前記複数のバンプが、前記半導体チップ内の温度分布が均一になるように、前記半導体チップ上の位置に応じて異なる面積を有することを特徴とする、半導体装置。

（付記２）
前記複数のトランジスタを有するものとして、複数のゲートフィンガを有する櫛形ゲート電極を備え、前記ゲートフィンガを挟んで両側にそれぞれソース電極及びドレイン電極を有する櫛形ゲートトランジスタを備えることを特徴とする、付記１記載の半導体装置。
（付記３）
前記バンプが、前記ゲートフィンガに平行な方向で前記半導体チップ内の温度分布が均一になるように、前記ゲートフィンガに平行な方向で面積が異なるように構成されることを特徴とする、付記２記載の半導体装置。

（付記４）
前記バンプが、ドレイン電極上に形成されていることを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
（付記５）
前記バンプが、ソース電極上に形成されていることを特徴とする、付記１〜４のいずれか１項に記載の半導体装置。

（付記６）
前記バンプが、メッキバンプであることを特徴とする、付記１〜５のいずれか１項に記載の半導体装置。
（付記７）
前記半導体チップが、ＳｉＣ基板上、又は、ＳｉＣ基板上に形成されたエピタキシャル成長層を含む半導体基板上に作製されており、
前記放熱板が、ＳｉＣ基板であることを特徴とする、付記１〜６のいずれか１項に記載の半導体装置。

（付記８）
前記複数のバンプは、前記半導体チップの中央部における面積が前記半導体チップの周辺部における面積よりも大きくなるように形成されていることを特徴とする、付記１〜７のいずれか１項に記載の半導体装置。

（Ａ），（Ｂ）は本発明の第１実施形態にかかる半導体装置の構成を示す図であって、（Ａ）はその模式的断面図であり、（Ｂ）は半導体チップの模式的平面図である。 本発明の第１実施形態にかかる半導体装置のバンプの変形例を示す模式的平面図である。 （Ａ）〜（Ｃ）は本発明の第１実施形態にかかる半導体装置の効果を説明するための図である。 本発明の第１実施形態にかかる半導体装置の効果を説明するための図である。 本発明の第２実施形態にかかる半導体装置に備えられる半導体チップの構成を示す模式的平面図である。 本発明の第３実施形態にかかる半導体装置に備えられる半導体チップの構成を示す模式的平面図である。 本発明の第４実施形態にかかる半導体装置に備えられる半導体チップの構成を示す模式的平面図である。 （Ａ），（Ｂ）は従来の半導体装置（高出力半導体回路）の放熱機構を説明するための図であって、（Ａ）はその模式的断面図であり、（Ｂ）は半導体チップの模式的平面図である。 （Ａ），（Ｂ）は従来の半導体装置（高出力半導体回路）の放熱機構を説明するための図であって、（Ａ）はその模式的断面図であり、（Ｂ）は半導体チップの模式的平面図である。

符号の説明

１１ パッケージベース材
１２ 半導体チップ
１３，１４ 放熱板
１５，１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ バンプ
２０ 櫛形ゲートトランジスタ
２１ ゲート電極（ゲート端子）
２２ ドレイン電極（ドレイン端子）
２３ ソース電極（ソース端子）
２４ ワイヤ
２５ ゲートフィンガ

Claims (5)

1. ベース材と、
   ベース材上にフェイスアップ実装され、表面に電極を有する複数のトランジスタを備える半導体チップと、
   放熱板と、
   前記複数のトランジスタのそれぞれの電極と前記放熱板とを接続する複数のバンプとを備え、
   前記半導体チップの中央部に位置するトランジスタの電極と前記放熱板とを接続するバンプの面積が、前記半導体チップの周辺部に位置するトランジスタの電極と前記放熱板とを接続するバンプの面積よりも大きいことを特徴とする、半導体装置。
2. 前記複数のトランジスタを有するものとして、複数のゲートフィンガを有する櫛形ゲート電極を備え、前記ゲートフィンガを挟んで両側にそれぞれソース電極及びドレイン電極を有する櫛形ゲートトランジスタを備えることを特徴とする、請求項１記載の半導体装置。
3. 前記バンプが、前記ゲートフィンガに平行な方向で前記半導体チップ内の温度分布が均一になるように、前記ゲートフィンガに平行な方向で面積が異なるように構成されることを特徴とする、請求項２記載の半導体装置。
4. 前記バンプが、ドレイン電極上に形成されていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記半導体チップが、ＳｉＣ基板上、又は、ＳｉＣ基板上に形成されたエピタキシャル成長層を含む半導体基板上に作製されており、
   前記放熱板が、ＳｉＣ基板であることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。