JPH113916A - 高周波半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 低ソースインダクタンス、低寄生容量、及び
高放熱特性などの優れた動作特性を有し、良好な歩留ま
りで製造できる高周波半導体装置を提供する。 【解決手段】 高周波半導体装置が、実質的に平坦な主
面を有し、少なくとも入力配線と出力配線とグラウンド
電極とを含む所定の回路パターンが該主面の上に設けら
れている基板と、ドレイン電極、ソース電極、及びゲー
ト電極を有し、該基板にフリップチップ実装によって実
装されているトランジスタと、を備えており、該フリッ
プチップ実装では、該ソース電極と該グラウンド電極と
が第１のバンプによって接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果トランジ
スタ（Field Effect Transistor、本明細書では、「Ｆ
ＥＴ」とも記す）、特に半絶縁性ＧａＡｓ基板やＩｎＰ
基板の上に形成されたＦＥＴ、を使用して形成される高
周波半導体装置、並びにその製造方法に関する。なお、
本明細書では、この高周波半導体装置という用語は、電
力増幅器、ローノイズ増幅器、ミキサーなどの種々の高
周波デバイスを総称する用語として使用される。

【０００２】

【従来の技術】ガリウム砒素（ＧａＡｓ）ＦＥＴは、そ
の優れた高周波特性により、携帯電話をはじめとする移
動体通信機器用のデバイスとして、大幅にその需要が拡
大している。中でも、送信用増幅器等における電力増幅
器として用いられるＧａＡｓパワーＦＥＴは、低電圧動
作、低消費電力、及び低歪みなどの特徴を活かして、飛
躍的な成長を遂げてきている。また、近い将来にはマイ
クロ波帯に加えてミリ波帯を用いた無線システムが民生
用途に利用されようとしており、デバイスのさらなる高
周波化及び低コスト化という要求の両立が、求められて
いる。

【０００３】以下、従来技術による高周波半導体装置に
ついて説明する。

【０００４】図１７は、従来技術による高周波用ＧａＡ
ｓパワーＦＥＴチップ１４１０を模式的に示す平面図で
ある。

【０００５】このＦＥＴチップ１４１０では、そこに含
まれるＦＥＴのサイズを大きくするために、櫛形の電極
構成が用いられている。具体的には、ＦＥＴチップ１４
１０の点線で囲まれた領域１４００が単位ＦＥＴであ
り、これは、ソース電極１４０１、ゲート電極１４０
２、及びドレイン電極１４０３を含む。ＦＥＴチップ１
４１０は、このように形成された単位ＦＥＴを、例えば
６組備えている。

【０００６】ソース電極１４０１、ゲート電極１４０
２、及びドレイン電極１４０３は、ソース引き出し配線
１４０４、ゲート引き出し配線１４０５、ドレイン引き
出し配線１４０６により、それぞれソース電極パッド１
４０７、ゲート電極パッド１４０８、ドレイン電極パッ
ド１４０９に接続されている。ＦＥＴチップ１４１０を
パッケージに実装する際には、これらの電極パッド１４
０７〜１４０９とパッケージの電極とを、例えばボンデ
ィングワイヤにより接続する。

【０００７】一般に、ＦＥＴを高出力で動作させる場合
には、動作に伴って発生する熱を、チップの外部に効率
よく逃がす必要がある。また、ＦＥＴをマイクロ波帯や
ミリ波帯などの周波数で動作させるためには、ＦＥＴの
ソースインダクタンスを低減する必要がある。これらの
課題を克服する方法として、例えばD.Helmsらによる文
献「Ku-Band Power Amplifier using Pseudomorphic HE
MT Devices for Improved Efficiency」、1991 IEEE MT
T-S Digest、pp.819-821には、（１）半導体基板を薄く
削る、及び（２）ソース電極の直下にバイアホールを設
けてこのバイアホールに金属材料を埋め込む、ことによ
り、放熱性の向上とソースインダクタンスの低減とを、
共に実現できることが記載されている。

【０００８】しかし、上記の文献に開示されている方法
では、半導体基板（特にＧａＡｓ基板）を薄く削る加工
に加えてバイアホールを形成することにより、ウェハが
割れるなど、製造歩留りの低下が問題となる。

【０００９】上記のような問題点を生じさせない高周波
半導体装置の実装方法として、フリップチップ実装があ
る。例えば、特公昭第６２−５５７２１号公報には、フ
リップチップ実装を用いた従来技術による高周波トラン
ジスタに関する記載がある。

【００１０】図１８（ａ）〜（ｃ）は、上記公報に開示
されている従来技術によるフリップチップ実装を説明す
るための図である。具体的には、図１８（ａ）は、上記
公報に開示されている高周波用ＦＥＴの電極配置を示す
平面図であり、図１８（ｂ）は、上記ＦＥＴチップがフ
リップチップ実装されたパッケージの平面図であり、図
１８（ｃ）は、図１８（ａ）及び図１８（ｃ）に線１８
Ｃ−１８Ｃ’で示す断面における断面図である。

【００１１】図１８（ａ）において、高周波ＦＥＴチッ
プ１５１０のソース電極１５０１、ゲート電極パッド１
５０８、及びドレイン電極パッド１５０９の上には、２
０μｍ程度の厚さに金めっきされたバンプ１５１１〜１
５１３が、それぞれ形成されている。ゲート引き出し配
線１５０５は、ゲート電極１５０２をゲート電極パッド
１５０８に接続し、ドレインゲート引き出し配線１５０
６は、ドレイン電極１５０３をドレイン電極パッド１５
０９に接続する。

【００１２】図１８（ｂ）において、金属ベース１５１
５は、ＦＥＴチップ１５１０に対向する表面（主面）１
５１５ａに凸部１５１９（図１８（ｃ）参照）を有す
る。金属ベース１５１５の凸部１５１９の両側には、ア
ルミナ基板１５１６が配置され、各アルミナ基板１５１
６には、入力配線１５１７或いは出力配線１５１８が設
けられている。

【００１３】図１８（ｃ）において、ソース電極１５０
１の上のバンプ１５１１は、金属ベース１５１５の表面
に形成された凸部１５１９に接続されている。ゲート電
極パッド１５０８の上のバンプ１５１２は、アルミナ基
板１５１６の上に形成された入力配線１５１７に接続さ
れる。さらに、ドレイン電極パッド１５０９の上のバン
プ１５１３は、アルミナ基板１５１６の上に形成された
出力配線１５１８に接続される。

【００１４】特公昭第６２−５５７２１号公報には、上
記の構成によれば、ソース電極１５０１と金属ベース１
５１５とをバンプ１５１１を介して接続できるので、
（１）ソースインダクタンスの低減による高周波特性の
改善、及び（２）放熱特性の向上、の両方が期待できる
と述べられている。

【００１５】フリップチップ実装を用いた他の従来技術
として、例えば特開平第５−１９０５６３号公報には、
複数に分割された接合部をもつトランジスタ素子の真性
動作部の直上に１つのバンプを設ける構成が示されてい
る。

【００１６】さらに、フリップチップ実装を用いた準ミ
リ波からミリ波帯の周波数で動作する半導体装置に関連
して、H.Sakaiらによる文献「A Novel Millimeter-Wave
ICon Si Substrate using Flip-Chip Bonding Technol
ogy」、1994 IEEE MTT-S Digest、pp.1763-1766には、
ＭＦＩＣ（Millimeter-wave Flip-chip IC）と呼ばれる
技術が提案されている。この技術には、マイクロバンプ
ボンディング法（本明細書では、「ＭＢＢ法」とも略称
する）と呼ばれるフリップチップ実装技術が用いられて
いる。

【００１７】以下では、ＭＢＢ法を用いた半導体装置の
製造工程を、ＭＢＢ法の製造工程をその実行順に示す断
面図である図１９（ａ）〜（ｅ）を参照しながら、説明
する。

【００１８】まず、図１９（ａ）に示すように、伝送線
路１６２２が形成された基板１６２１の上に、光硬化性
絶縁樹脂１６２５を滴下する。次に、図１９（ｂ）に示
すように、半導体チップ１６２０の電極パッド１６２３
の上に形成されているバンプ１６２４と、基板１６２１
の上の伝送線路１６２２に設けられている電極パッド１
６２６とを、カメラ（不図示）などを用いて位置合わせ
する。次に、図１９（ｃ）に示すように、半導体チップ
１６２０を加圧治具１６２７で加圧する。この加圧によ
り、光硬化性絶縁樹脂１６２５がバンプ１６２４と電極
パッド１６２６との間から排出されるとともに、バンプ
１６２４は、圧縮されて変形し、電極パッド１６２６の
中にめりこむ。これにより、バンプ１６２４は、電極パ
ッド１６２６と電気的に接続される。次に、図１９
（ｄ）に示すように、紫外線１６２８を照射して光硬化
性絶縁樹脂１６２５を硬化させ、基板１６２１と半導体
チップ１６２０とを固着する。このとき、光硬化性絶縁
樹脂１６２５が収縮するので、電極パッド１６２３と電
極パッド１６２６との間の接続状態がより強固となる。
次に、図１９（ｅ）に示すように、硬化が終了してから
加圧治具１６２７を取り去って、半導体チップ１６２０
の基板１６２１への実装が完了する。

【００１９】このようなＭＢＢ法を用いることにより、
バンプ１６２４の厚さを数μｍ以下にすることができ
る。この結果、バンプ１６２４に起因する寄生インダク
タンスを極めて低いレベル（数ｐＨのオーダー）に抑え
ることができ、ミリ波帯の周波数にも十分に利用できる
半導体装置が提供される。

【００２０】

【発明が解決しようとする課題】しかし、上記のような
従来技術によってフリップチップ実装された高周波トラ
ンジスタは、それぞれ以下のような次の問題点を有して
いる。

【００２１】まず、図１８（ａ）〜（ｃ）を参照して説
明した特公昭第６２−５５７２１号公報に開示されてい
る従来技術による高周波トランジスタは、次の問題点を
有している。

【００２２】図１８（ｃ）において、安定且つ確実な実
装の実現のためには、金属ベース１５１５の凸部１５１
９の高さとアルミナ基板１５１６の上の配線１５１７及
び１５１８の高さとを、数μｍのオーダで等しくする必
要がある。しかし、実際にはそのような設定の実現は極
めて困難であり、結果として、安定した製造分留まりの
確保が難しい。

【００２３】また、ソースインダクタンスをさらに低減
するためには、バンプ１５１１に起因する寄生インダク
タンスを低減する必要がある。これを実現するには、バ
ンプ１５１１の高さを低くすることが考えられるが、そ
の場合には、今度は、ゲート・ソース間容量Ｃｇｓ及び
ドレイン・ソース間容量Ｃｄｓが増大する。すなわち、
上記の従来技術においては、ソースインダクタンスの低
減と寄生容量の低減とを両立することは難しく、そのた
めに高周波特性の改善に限界がある。

【００２４】さらに、ＦＥＴチップ１５１０のソース電
極１５０１が孤立して形成されているので、ＦＥＴのＤ
Ｃ（直流）検査をウェハ状態で行うことは、実用上は不
可能である。ここで、ＤＣ検査とは、ＦＥＴチップの動
作特性（例えば、飽和ドレイン電流やドレイン・ソース
間耐圧など）を調べる検査である。

【００２５】具体的には、ＦＥＴのＤＣ検査をウェハ状
態で行うためには、全てのソース電極１５０１にプロー
ブヘッドを接触させなければならないが、一般的に使用
されているＤＣ検査用のプローブヘッドの直径は、ソー
ス電極１５０１の幅（図１８（ａ）に示すＷ＝約１５μ
ｍ〜約３０μｍ）よりも大きい。従って、検査用のプロ
ーブヘッドを全ソース電極に接触させることができず、
ウェハ状態でのＤＣ検査が実施できない。この結果、上
記の従来技術によれば、ウェハ状態におけるＤＣ検査に
よるＦＥＴチップの選別ができないので、高周波半導体
装置の製造歩留りの向上が困難である。

【００２６】一方、特開平第５−１９０５６３号公報に
開示される構成では、エミッタ電極が層間絶縁膜を隔て
てベース電極上の広範囲に形成されるためにベース・エ
ミッタ間容量Ｃｂｅを低減することが難しく、結果とし
て高周波特性の改善に限界がある。また、この従来技術
ではＡｕの厚膜バンプを形成する必要があるが、そのた
めの形成工程は、比較的に長い時間を必要とする。さら
に、Ａｕの使用量が大きくなることもあって、製造コス
トが増加する。

【００２７】さらに、図１９（ａ）〜（ｅ）を参照して
上記で説明した従来のＭＢＢ法による実装を、例えば図
１７或いは図１８（ａ）〜（ｃ）に示した従来の高周波
半導体装置の構成に応用すると、得られる半導体装置に
おいて、ＧａＡｓチップのゲート電極やドレイン電極が
金属ベースに対向することになる。このため、ゲート・
ソース間容量Ｃｇｓやドレイン・ソース間容量Ｃｄｓに
おける寄生容量成分が大きくなり、高周波特性に悪影響
を及ぼす。また、実装時のばらつきによりＦＥＴチップ
と金属ベースとの間の距離が変化すると上記の容量Ｃｇ
ｓ及び容量Ｃｄｓの値が変化するため、インピーダンス
変化による高周波特性のばらつきが生じる。

【００２８】このように、従来技術のフリップチップ実
装（ＭＢＢ法も含む）では、十分に満足する高周波動作
特性を有する高周波半導体装置を、良好な歩留まりで製
造することが困難である。

【００２９】本発明は、上記の課題を解決するためにな
されたものであり、その目的は、（１）低ソースインダ
クタンス、低寄生容量、及び高放熱特性などの優れた動
作特性を有し、良好な歩留まりで製造できる高周波半導
体装置を提供すること、並びに（２）そのような特徴を
有する高周波半導体装置を形成することができる高周波
半導体装置の製造方法を提供すること、である。

【００３０】

【課題を解決するための手段】本発明の高周波半導体装
置は、実質的に平坦な主面を有し且つ少なくとも入力配
線と出力配線とグラウンド電極とを含む所定の回路パタ
ーンが該主面の上に設けられている基板と、ドレイン電
極、ソース電極、及びゲート電極を有し且つ該基板にフ
リップチップ実装によって実装されているトランジスタ
と、を備えており、該フリップチップ実装では、該ソー
ス電極と該グラウンド電極とが第１のバンプによって接
続されていて、そのことによって、上記の目的が達成さ
れる。

【００３１】ある実施形態では、前記トランジスタは、
さらに、前記ソース電極にソース引き出し配線によって
電気的に接続されているソース電極パッドと、前記ゲー
ト電極にゲート引き出し配線によって電気的に接続され
ているゲート電極パッドと、を備えており、該ソース引
き出し配線と該ゲート引き出し配線との交差箇所におけ
る該ソース引き出し配線の幅が、該ソース電極の幅より
小さい。

【００３２】好ましくは、前記ソース引き出し配線と前
記ゲート引き出し配線との前記交差箇所における該ソー
ス引き出し配線の幅の、前記ソース電極の幅に対する比
が、約０．５以下である。

【００３３】ある実施形態では、前記ドレイン電極及び
前記ゲート電極の各々は、前記グラウンド電極に対向す
る第１の領域と、該グラウンド電極に対向しない第２の
領域と、を有している。

【００３４】或いは、前記トランジスタは、前記グラウ
ンド電極に対向する第１の領域と該グラウンド電極に対
向しない第２の領域とを有しており、前記ドレイン電極
及び前記ゲート電極の少なくとも一方は、該第２の領域
のみに形成されている。また、前記ドレイン電極及び前
記ゲート電極の両方が、前記トランジスタの前記第２の
領域のみに形成されていてもよい。例えば、前記グラウ
ンド電極は、櫛形パターン或いは島状パターンを有し得
る。また、ある場合には、前記グラウンド電極の長さ
が、前記ソース電極の長さ以下である。

【００３５】ある実施形態では、前記グラウンド電極は
帯状に形成されており、前記トランジスタは、さらに、
前記ソース電極にソース引き出し配線によって電気的に
接続されているソース電極パッドと、前記ゲート電極に
ゲート引き出し配線によって電気的に接続されているゲ
ート電極パッドと、を備えており、該グラウンド電極の
幅が、該ドレイン引き出し配線と該ゲート引き出し配線
との間の間隔よりも短い。

【００３６】ある実施形態では、前記基板には、前記グ
ラウンド電極にグラウンド電位を供給するための導電パ
ターンをその内面に有する貫通穴が設けられていて、該
貫通穴は、金属を主成分とする導電性物質で充填されて
いる。

【００３７】前記グラウンド電極のうちで、前記ドレイ
ン電極或いは前記ソース電極に対向する箇所の少なくと
も一部に、該グラウンド電極にグラウンド電位を供給す
るための導電パターンをその内面に有する貫通穴が設け
られていてもよい。

【００３８】ある実施形態では、前記基板は（１００）
基板であり、前記トランジスタは、前記ゲート電極の長
手方向が該基板の［０１０］方向或いは［００１］方向
に実質的に平行であるように、該基板に実装されてい
る。

【００３９】ある実施形態では、前記第１のバンプは、
下部バンプ層と、該下部バンプ層の上に積層された上部
バンプ層と、を含む積層構造を有しており、該下部バン
プ層の硬度が該上部バンプ層の硬度とは異なる。

【００４０】好ましくは、前記下部バンプ層のビッカー
ス硬度の前記上部バンプ層のビッカース硬度に対する比
は、約３以上である。例えば、前記下部バンプ層は金を
主成分とし得て、前記上部バンプ層はインジウムを主成
分とし得る。

【００４１】前記第１のバンプは、実質的にｎ角形状
（ｎは４以上の整数）の断面形状を有し得る。

【００４２】ある実施形態では、前記第１のバンプは複
数個設けられていて、該複数の第１のバンプの各々は、
お互いに実質的に同じサイズを有し得る。

【００４３】前記ゲート電極及び前記ドレイン電極の少
なくとも一方を前記基板上の前記回路パターンに電気的
に接続する第２のバンプが、さらに設けられていてもよ
い。

【００４４】或いは、前記第１のバンプ及び前記第２の
バンプがそれぞれ複数個設けられ得て、該複数の第１の
バンプ及び該複数の第２のバンプの各々は、お互いに実
質的に同じサイズを有し得る。

【００４５】前記基板は、窒化アルミを主成分とする基
板であり得る。

【００４６】前記トランジスタは、複数個含まれていて
もよい。

【００４７】好ましくは、前記フリップチップ実装は、
マイクロバンプボンディング法によって行われている。

【００４８】ある実施形態では、前記ゲート電極から前
記第１のバンプまでの距離が約２５μｍ以下である。さ
らに、前記第１のバンプがマイクロバンプであり、前記
ゲート電極から該第１のバンプまでの距離が、約１０μ
ｍ以下であってもよい。

【００４９】本発明によって提供される高周波半導体装
置の製造方法は、基板の実質的に平坦な主面の上に、少
なくとも入力配線と出力配線とグラウンド電極とを含む
所定の回路パターンを設ける工程と、該回路パターンを
含む該基板の該主面の上に、所定のパターンのレジスト
を塗布する工程と、光硬化性絶縁樹脂を利用して、該基
板の該主面に半導体チップをフリップチップ実装する工
程と、該レジストを除去し、それによって、該光硬化性
絶縁樹脂のうちで該レジストの上に存在している部分を
除去する工程と、を包含し、そのことによって、前述の
目的が達成される。

【００５０】前記フリップチップ実装工程では、前記半
導体チップに含まれるソース電極を、バンプを介して前
記グラウンド電極に電気的に接続し得る。

【００５１】好ましくは、前記フリップチップ実装工程
では、マイクロバンプ法によって、前記ソース電極を前
記グラウンド電極に電気的に接続する。

【００５２】前記基板は、窒化アルミを主成分とする基
板であり得る。

【００５３】

【発明の実施の形態】以下、本発明による高周波半導体
装置の幾つかの実施形態を、添付の図面を参照しながら
説明する。なお、以下において、同じ構成要素には同じ
参照符号を付しており、重複する説明は省略することが
ある。

【００５４】また、本明細書において、各電極（ドレイ
ン電極、ソース電極、ゲート電極、及びグラウンド電
極）の「長さ」は、その電極の長手方向に平行な方向に
沿って測る。また、各電極の「幅」は、その電極の長手
方向に垂直な方向に沿って測る。さらに、各引き出し配
線の「幅」は、その配線の長手方向に垂直な方向に沿っ
て測る。

【００５５】さらに、本明細書における「ＦＥＴチッ
プ」とは、主としてギガヘルツ帯の近傍或いはそれ以上
の周波数帯における電力増幅に用いられるものを想定し
ているが、本発明を適用し得るＦＥＴチップの使用周波
数及び用途は、これには限られない。 （第１の実施形態）図１Ａは、本発明の第１の実施形態
による高周波半導体装置の平面図であり、図１Ｂは、図
１Ａの線１Ｂ−１Ｂ’における断面図である。また、図
１Ｃは、図１Ａの線１Ｃ−１Ｃ’に沿った断面のうちの
中央部付近を示す図である。

【００５６】高周波電力の増幅のために用いられるＧａ
ＡｓＦＥＴチップ１１０は、ＭＢＢ法を用いて、窒化ア
ルミを主成分とするフリップチップ実装用基板１５１
（以下では、単に「基板」とも称する）の上に実装され
る。

【００５７】図１Ｂにおいて、ＧａＡｓＦＥＴチップ１
１０の基板１５１に対向する面の上には、ソース電極１
０１、ゲート電極パッド１０８、及びドレイン電極パッ
ド１０９が描かれている。

【００５８】一方、基板１５１は、窒化アルミのプレー
ト１１９をその中心部材として有しており、本明細書で
は、このような構成の基板を「窒化アルミを主成分とす
る基板」とも称する。この基板１５１において、ＧａＡ
ｓＦＥＴチップ１１０と対向する面１１９ａ（「主面１
１９ａ」と称する）の上には、グラウンド電極１５２、
入力配線１１７、及び出力配線１１８が設けられてお
り、一方、主面１１９ａとは反対側の面（「裏面」と称
する）の上には、グラウンド端子１５４が設けられてい
る。基板１５１の主面１１９ａは、従来技術における図
１７のような凸部を有することはなく、実質的に平坦な
面である。

【００５９】光硬化性絶縁樹脂１２５が、ＧａＡｓＦＥ
Ｔチップ１１０及び基板１５１によって挟まれる空間及
びその近傍を満たしている。この光硬化性絶縁樹脂１２
５は、紫外線を受けることによって硬化し、ＧａＡｓＦ
ＥＴチップ１１０と基板１５１とを固着する。

【００６０】基板１５１には、その主面１１９ａから裏
面へ至る複数の貫通穴１５３が設けられている。これら
の貫通穴１５３は、その内面がメタライズ処理されてお
り、基板１５１の主面１１９ａに設けられた回路パター
ンと裏面に設けられた回路パターン（例えば、グラウン
ド電極１５２とグラウンド端子１５４）との間の電気的
接続の確保のために設けられている。さらに、バンプ１
１１、１１２、及び１１３が、それぞれ、ソース電極１
０１、ゲート電極パッド１０８、及びドレイン電極パッ
ド１０９を、グラウンド電極１５２、入力配線１１７、
及び出力配線１１８に電気的に接続する。

【００６１】基板１５１は、例えば以下のようにして製
造される。

【００６２】まず、窒化アルミのプレート１１９に貫通
穴１５３を形成した後に、これを高温で焼結する。次
に、基板１５１の表面及び貫通穴１５３の内面に、スパ
ッタリングなどにより金属薄膜（例えばＣｕ膜）を形成
する。次に、形成された金属薄膜の上に、厚さ約３μｍ
のＡｕ膜をめっきする。その後に、フォトリソグラフィ
ーにより基板１５１の表面に金属パターンを形成し、さ
らにその金属パターンの上に、金めっきを施す。最後
に、金属パターンの上の所定の場所に、高さ約１０μｍ
の金バンプ１１１を形成する。

【００６３】図２は、ＧａＡｓＦＥＴチップ１１０の構
成を示す概略図である。

【００６４】ＧａＡｓＦＥＴチップ１１０は、ソース電
極１０１、ゲート電極１０２、及びドレイン電極１０３
を備えるとともに、さらに、ウェハ状態におけるＤＣ検
査の実施を可能にするためのソース電極パッド１０７、
ゲート電極パッド１０８、及びドレイン電極パッド１０
９を備えている。このような構成には、先に図１７を参
照して説明した従来の構成と同様に、計６個の単位ＦＥ
Ｔが含まれる。

【００６５】ＧａＡｓＦＥＴチップ１１０のゲート電極
１０２のパラメータは、例えば、 フィンガー長＝約５０μｍ フィンガー数＝６本 総ゲート長＝約３００μｍ である。

【００６６】ソース引き出し配線１３０、ゲート引き出
し配線１０５、及びドレイン引き出し配線１０６は、そ
れぞれ、ソース電極１０１、ゲート電極１０２、及びド
レイン電極１０３を、ソース電極パッド１０７、ゲート
電極パッド１０８、及びドレイン電極パッド１０９に電
気的に接続する。ここで、ソース電極１０１は、ソース
引き出し配線１３０によって、自らよりも大きい面積を
有するソース電極パッド１０７に接続されている。これ
により、ウェハ状態でのＤＣ検査の実施が可能となる。

【００６７】すなわち、ＤＣ検査に用いられるプローブ
の直径は、一般に例えば約３０μｍのオーダであり、そ
の一方で、ソース電極１０１の幅ＬＳは一般には約１５
μｍ〜約３０μｍのオーダであり、両者は実質的に同程
度のオーダである。このために、ＤＣ検査用のプローブ
をソース電極１０１に直接に接触させることは困難であ
る。しかし、例えば約５０μｍ×約５０μｍのオーダの
上記のようなソース電極パッド１０７を設ければ、これ
にプローブを接触させることによって、ウェハ状態でＤ
Ｃ検査を実施することができる。

【００６８】このように、本発明によれば、実質的に平
坦な基板１５１の主面１１９ａの上に、ＦＥＴチップ１
１０が、そのソース電極１０１が基板１５１の上のグラ
ウンド電極１５２にバンプ１１１を介してマイクロバン
プボンディング（ＭＢＢ）法によって接続されるように
フリップチップ実装された、高周波半導体装置が得られ
る。ここで、ＭＢＢ法において使用されるバンプ１１１
（「マイクロバンプ」とも称される）とグラウンド電極
１５２とは、合金化などによって強固に接合されるわけ
ではなく、むしろ機械的に圧着されているような状態で
電気的に接続される。本願発明者らは、上記のようなＭ
ＢＢ法の特徴を活用すれば、実装（接続）後であって
も、バンプ（マイクロバンプ）１１１はグラウンド電極
１５２の表面を横方向に僅かに移動可能であることに着
目した。

【００６９】さらに、上記したような適切な大きさのソ
ース電極パッドの設置によって、ＦＥＴチップがウェハ
状態にある段階でのＤＣ検査の実施が、可能になる。こ
のような構成により、先に述べた従来技術によるフリッ
プチップ実装（ＭＢＢ法も含む）に関連する問題点が、
克服される。

【００７０】さらに、本実施形態においては、ソース引
き出し配線１３０の幅Ｌ１を、少なくともゲート引き出
し配線１０５との交差部分１３１において、ソース電極
１０１の幅ＬＳよりも小さくしている。この点で、本発
明によるＧａＡｓＦＥＴチップ１１０は、図１７に示し
た従来技術によるＦＥＴチップとは異なっている。具体
的には、本実施形態においては、ソース電極１０１の長
さＬＳに対する、交差部分１３１におけるソース引き出
し配線１３０の幅Ｌ１の比は、Ｌ１／ＬＳ＝約０．１
（＝約３．０μｍ／約３０μｍ）である。

【００７１】以下には、交差部分１３１に着目して、ソ
ース引き出し配線１３０の幅Ｌ１と、寄生容量であるゲ
ート・ソース間容量（寄生容量）Ｃｇｓ１との関係を、
考察する。

【００７２】ソース引き出し配線１３０は、層間絶縁膜
（不図示）を介してゲート引き出し配線１０５の上に形
成されており、配線の交差によって、両者の間に寄生容
量Ｃｇｓ１が生じる。ここで、図２の本実施形態の構成
が、 ソース引き出し配線１３０の幅Ｌ１＝約３．０μｍ ゲート引き出し配線１０５の幅Ｌ２＝約１０μｍ 層間絶縁膜の厚さｄ＝約０．４５μｍ 層間絶縁膜の比誘電率εｒ＝約８．０ 交差部分１３１の個数が２ というパラメータを有する場合、寄生容量Ｃｇｓ１＝約
０．０１ｐＦが得られる。一方、図１７に示す従来技術
のＦＥＴの場合、ソース引き出し配線１４０４の幅がソ
ース電極１４０１の幅に等しい（約３０μｍ）ので、そ
の他のパラメータが上記と同じであれば、寄生容量Ｃｇ
ｓ１＝約０．１０ｐＦとなる。すなわち、本実施形態の
構成では、寄生容量Ｃｇｓ１の値を、従来技術の場合の
１／１０にまで低く抑えることができる。

【００７３】外部に接続された回路からみたＧａＡｓＦ
ＥＴチップ１１０のゲート・ソース間容量Ｃｇｓは、Ｇ
ａＡｓＦＥＴチップ１１０のチャネル領域におけるゲー
ト・ソース間の容量Ｃｇｓ０と、上記のような寄生容量
Ｃｇｓ１との和として、 Ｃｇｓ＝Ｃｇｓ０＋Ｃｇｓ１ で与えられる。従って、Ｃｇｓ０＝約０．１５ｐＦとす
ると、ソース引き出し配線１４０４の幅がソース電極１
４０１の幅に等しい（約３０μｍ）従来技術による高周
波半導体装置では、 Ｃｇｓ＝Ｃｇｓ０＋Ｃｇｓ１＝約０．１５ｐＦ＋約０．１０ｐＦ ＝約０．２５ｐＦ となるのに対して、本実施形態によれば、 Ｃｇｓ＝Ｃｇｓ０＋Ｃｇｓ１＝約０．１５ｐＦ＋約０．０１ｐＦ ＝約０．１６ｐＦ となり、ゲート・ソース間の容量Ｃｇｓは、従来技術の
約６４％のレベルに低減される。

【００７４】一般に、ＦＥＴの最大カットオフ周波数Ｆ
ｔは、相互コンダクタンスｇｍ及びゲート・ソース間容
量Ｃｇｓを用いて簡易的に Ｆｔ＝ｇｍ・（２π）^-1・（Ｃｇｓ）^-1/2 で与えられる。従って、上記で説明したように、本実施
形態に従って、ソース引き出し配線１３０の幅を従来技
術における約３０μｍからＬ１＝約３．０μｍに減らす
ことによって、ゲート・ソース間容量Ｃｇｓが約６４％
のレベルに低減されると、最大カットオフ周波数Ｆｔ
は、従来技術における値の約１．２５倍のレベルに向上
する。

【００７５】ゲート引き出し配線１０５の幅を細くする
ことによっても、寄生容量Ｃｇｓ１を低減できる。しか
し、これでは、ゲート抵抗が増加して、得られるＦＥＴ
の高周波特性が劣化する。一方、本実施形態のようにソ
ース引き出し配線１３０の幅を細くしても、ソース電極
１０１がフリップチップボンディングにより対向する基
板のグラウンド端子に接続されていることから、ＦＥＴ
の高周波特性は悪化しない。従って、例えば本実施形態
のように、ソース引き出し配線１３０の幅Ｌ１＝約３．
０μｍに設定すれば、高周波特性に悪影響を及ぼすこと
なく、ＦＥＴのウェハ状態でのＤＣ検査を良好に実施す
ることができる。

【００７６】図１７のような従来技術によるボンディン
グワイヤを用いて実装される高周波ＦＥＴにおいては、
ソース電極１４０１の幅とソース引き出し配線１４０４
の幅とは、実質的に同等である。この理由は、ボンディ
ングワイヤを用いる従来技術においては、ソース引き出
し配線１４０４を細くすると、ソース抵抗の増加により
高周波特性が劣化するからである。さらに、従来技術で
は、ソース抵抗を増加することなく容量Ｃｇｓを低減す
るために、ソース引き出し配線としてエアーブリッジも
用いる場合もある。しかし、そのようなエアーブリッジ
を使う手法は、（１）製造工程数が多くなる、及び
（２）ＭＢＢ法で実装するときにＦＥＴチップと実装基
板との間の距離が数μｍ以下になってエアーブリッジが
破壊される、などの問題点がある。

【００７７】これに対して、本実施形態によれば、フリ
ップチップ実装を用いて作製された高周波半導体装置に
おいて、高周波ＦＥＴのソース電極とソース電極パッド
とを結ぶソース引き出し配線の幅を、ソース電極の幅よ
りも小さくする。これにより、高周波特性を犠牲にする
ことなく、ウェハ状態でのＦＥＴチップのＤＣ検査が可
能になる。

【００７８】但し、ソース引き出し配線１３０を細くし
すぎると、抵抗成分の増加によって、ＦＥＴの動作に悪
影響が生じる。本願発明者らの検討によれば、そのよう
な悪影響を避けるためには、ソース引き出し配線１３０
の幅は約１．０μｍ以上であることが望ましい。

【００７９】一方、ＦＥＴの最大カットオフ周波数Ｆｔ
の向上という効果を得るためには、ソース電極１０５の
幅ＬＳに対する交差部分１３１におけるソース引き出し
配線１３０の幅Ｌ１の比は、Ｌ１／ＬＳ＝約０．５以下
にすることが好ましい。例えば、前述のパラメータを有
する構成でＬ１／ＬＳ＝約０．５である場合、具体的に
は、Ｌ１＝約１５μｍとなる。このときのゲート・ソー
ス間容量Ｃｇｓは、約０．２０ｐＦ（チャネル領域にお
けるゲート・ソース間の容量Ｃｇｓ０＝約０．１５ｐＦ
は変わらないが、配線幅に比例する寄生容量Ｃｇｓ１が
約０．０５ｐＦとなる）となって、従来の値の約８０％
のレベルになる。この場合のＦＥＴの最大カットオフ周
波数Ｆｔは、従来のレベルの約１．１倍である。上記の
比Ｌ１／ＬＳが約０．５よりも大きくなると、ゲート・
ソース間寄生容量Ｃｇｓ１に大きな改善が見られなくな
り、結果として、得られるＦＥＴの最大カットオフ周波
数Ｆｔは従来のレベルの約１．１倍以下になって、実質
的なＦＥＴの最大カットオフ周波数Ｆｔの向上効果は認
められなくなる。

【００８０】以上より、ソース引き出し配線１３０の幅
Ｌ１は、ソース電極１０５の幅ＬＳに対する交差部分１
３１におけるソース引き出し配線１３０の幅Ｌ１の比が
約０．５以下であって、且つ絶対値として約１．０μｍ
以上であることが望ましい。

【００８１】なお、図２では、ソース引き出し配線１３
０の太さは均一であるが、これには限られない。例え
ば、ゲート引き出し配線１０５との交差部分１３１の近
傍だけが細くなっていても、上記と同様の効果を得るこ
とができる。むしろ、ゲート・ソース間の寄生容量Ｃｇ
ｓ１を小さくしつつ、ソース引き出し配線１３０の抵抗
値の増加を抑制する意味からは、そのような可変の幅を
有することが、より好ましい。

【００８２】ここで、再び図１Ｃを参照して、ゲート電
極１０２とバンプ１１１との間の距離の設定に関して、
以下に説明する。

【００８３】電力増幅用ＦＥＴチップのフリップチップ
実装においては、ＦＥＴチップからの放熱の確保が重要
な問題になる。一般に、ＦＥＴにおける発熱は、ゲート
電極１０２の直下の領域１５８（図１Ｃ参照）で発生す
る。本発明の構成では、この領域１５８で発生した熱
は、図１Ｃに示すパスＡを通じて基板１５１へ伝達され
る。従って、このパスＡに沿った熱抵抗を低減して良好
は放熱を確保するためには、ゲート電極１０２からバン
プ１１１までの距離ｄを短くする必要がある。

【００８４】図１Ｄは、上記のようなゲート電極１０２
からバンプ１１１までの距離ｄとゲート電極１０１の直
下の領域１５８の温度（チャネル温度）の上昇△Ｔとの
関係に関する計算結果を示すグラフである。ここで、領
域１５８では、ゲート電極１０１の長手方向の長さ１ｍ
ｍあたり１Ｗの発熱があると仮定している。

【００８５】図１Ｄより、距離ｄを約２５μｍ以下とす
ることによって、チャネル温度の上昇△Ｔを約３１℃以
下に抑えられる。これは、厚さ約１００μｍのＧａＡｓ
ＦＥＴチップのフェースアップ実装（チップの主面が上
を向くように実装すること）において、同じ発熱条件で
得られる温度上昇と同じレベルである。この厚さ約１０
０μｍのＧａＡｓＦＥＴチップのフェースアップ実装
は、電力用ＦＥＴの実装形態として一般に良く使用され
る形態である。従って、それと同等の発熱状態であると
いうことは、本発明の高周波半導体装置が、その構成に
おけるゲート電極１０２からバンプ１１１までの距離ｄ
を約２５μｍ以下に設定することによって、電力用途に
使用され得ることを意味している。

【００８６】さらに、図１Ｄのグラフより、上記の距離
ｄを約１０μｍ以下に設定すれば、チャネル温度の上昇
△Ｔを約１８℃以下に抑制できる。これは、その厚さが
約５０μｍになるまで薄く研磨したＧａＡｓＦＥＴチッ
プをフェースアップ実装した場合に、同じ発熱条件で得
られる温度上昇と同じレベルである。ＧａＡｓＦＥＴチ
ップを上記のように厚さ約５０μｍまで研磨すること
は、数１０Ｗを越える高出力電力増幅器を実現する際に
必要とされるが、一般には、ハンドリングが難しく製造
歩留まりが低下するなど、その実現は困難である。それ
に対して本発明によれば、その構成におけるゲート電極
１０２からバンプ１１１までの距離ｄを約１０μｍ以下
に設定することによって、上記のような研磨工程を実施
することなく、数１０Ｗを越える高出力電力増幅器を実
現することが可能になる。

【００８７】ここで、上記の距離ｄが短い場合には、Ｇ
ａＡｓＦＥＴチップ１１０と基板１５１との間の熱膨張
係数の違いによって発生し得るストレスの影響を考慮し
なければならない。

【００８８】もし、従来技術によるＡｕ−Ｓｎ接合など
でバンプ１１１とグラウンド電極１５２とが強固に接合
されている場合には、上記の理由で発生するストレス
は、バンプ１１１に接近して設けられているゲート電極
１０２の近傍に印加される。その結果、ＦＥＴ（高周波
電力増幅装置）の電気的特性や信頼性が阻害される。

【００８９】これに対して、本発明で使用されるように
ＭＢＢ実装によってバンプ１１１とグラウンド電極１５
２とを接続すれば、両者の間の電気的接続を確実に確保
したままで、バンプ１１１がグラウンド電極１５２の上
を水平方向に僅かに移動可能である。従って、ＧａＡｓ
ＦＥＴチップ１１０と基板１５１とが異なるレベルの熱
膨張を起こしても、それに伴うストレスはバンプ（マイ
クロバンプ）１１１の位置ずれによって吸収されること
になり、ＧａＡｓＦＥＴチップ１１０と基板１５１との
熱膨張係数の相違によるストレスの悪影響は発生しな
い。

【００９０】従って、ＭＢＢ実装を使用することによっ
て、ゲート電極１０２からバンプ１１１までの距離ｄを
約１０μｍ以下に設定しても、それに伴う高周波電力増
幅器（ＦＥＴ）の電気的動作特性や信頼性への悪影響が
生じない。

【００９１】さらに、一般にフェースアップ実装では、
ＧａＡｓＦＥＴチップの厚さを約５０μｍ以下のレベル
までさらに薄くすることは困難であり、その結果として
熱抵抗の低減に限界がある。それに対して本発明によれ
ば、上記のようにゲート電極１０２からバンプ１１１ま
での距離ｄを約１０μｍ以下に設定することによって、
従来技術では得られないレベルの熱抵抗の低減が実現さ
れる。

【００９２】以上に説明したように、本発明の高周波半
導体装置は、ゲート電極１０２からバンプ１１１までの
距離ｄを約２５μｍ以下にすることによって、電力増幅
器などとして電力用途で使用され得る。さらに、ＭＢＢ
実装を利用して上記の距離ｄを約１０μｍ以下にすれ
ば、数１０Ｗを越えるレベルの電力を取り扱える高出力
電力増幅器が実現される。 （第２の実施形態）図３（ａ）は、本発明の第２の実施
形態による高周波半導体装置に含まれるフリップチップ
実装用基板１５１の平面図であり、図３（ｂ）及び図３
（ｃ）は、それぞれ図３（ａ）に示す線３Ｂ−３Ｂ’及
び線３Ｃ−３Ｃ’における断面図である。

【００９３】窒化アルミを主成分とする基板１５１は、
実質的に平坦な面であるその主面１１９ａに、グラウン
ド電極１５２、入力配線１１７、及び出力配線１１８を
備えている。グラウンド電極１５２には、複数の貫通穴
１５３が設けられている。貫通穴１５３の側面はメタラ
イズ処理が施されていて、主面１１９ａの上に設けられ
たグラウンド電極１５２を、基板１５１の裏面に設けら
れたグラウンド端子１５４に電気的に接続する。なお、
図３（ｃ）では、便宜上、貫通穴１５３にメタライズ処
理によって設けられた導電膜とグラウンド電極１５２及
びグラウンド端子１５４は、連続的に描かれている。こ
の点は、本願明細書における他の類似した図面でも、同
様である。

【００９４】グラウンド電極１５２、入力配線１１７及
び出力配線１１８の上には、それぞれバンプ１１１、１
１２、及び１１３が形成されている。これらのバンプ１
１１、１１２、及び１１３は、フリップチップ実装時に
は、先に参照した図１Ｂに示されるように、ＦＥＴチッ
プ１１０のソース電極１０１、ゲート電極パッド１０
８、及びドレイン電極パッド１０９を、グラウンド電極
１５２、入力配線１１７、及び出力配線１１８にそれぞ
れ接続する。

【００９５】本実施形態においても、フリップチップ実
装されるＧａＡｓＦＥＴチップとして、図２に示すＧａ
ＡｓＦＥＴチップ１１０が用いられる。但し、本実施形
態では、第１の実施形態で説明した「ソース引き出し配
線の幅がソース電極の幅よりも小さい」という特徴は、
必ずしも満たされなくてもよい。

【００９６】図４は、本実施形態におけるソース電極１
０１とグラウンド電極１５２との位置関係を示す平面図
であり、図５は、本実施形態におけるゲート電極１０２
及びドレイン電極１０３とグラウンド電極１５２との位
置関係を示す平面図である。

【００９７】本実施形態における基板１５１では、グラ
ウンド電極１５２が櫛形に形成されている。具体的に
は、グラウンド電極１５２が、フリップチップ実装され
るＧａＡｓＦＥＴチップ１１０のソース電極１０１に対
向する領域には存在するが（図４参照）、ゲート電極１
０２及びドレイン電極１０３に対向する領域には存在し
ないように（図５参照）、そのパターンが設定されてい
る。換言すれば、ゲート電極１０２及びドレイン電極１
０３は、グラウンド電極１５２に対向して部分を、実質
的に有していない。

【００９８】このような本実施形態の基板１５１を用い
れば、ＧａＡｓＦＥＴチップ１１０と基板１５１との間
の寄生容量（すなわちゲート・ソース間容量Ｃｇｓ２及
びドレイン・ソース間容量Ｃｄｓ２）を無視できる程度
に小さくして、その結果として、得られる高周波半導体
装置の動作特性を改善することができる。また、基板１
５１の主成分として熱伝導率の高い窒化アルミを用いる
ことによって、ＧａＡｓＦＥＴチップ１１０が発する熱
を、グラウンド端子１５４に接続されるヒートシンク
（不図示）に効率よく逃がすことができる。

【００９９】なお、ゲート電極１０２及びドレイン電極
１０３の一部がグラウンド電極１５２に対向していて
も、或いは、ゲート電極１０２及びドレイン電極１０３
の一部のみがグラウンド電極１５２に対向しない場合で
も、上記と同様の効果を、ある程度まで得ることができ
る。しかし、よりよい効果を得るためには、ゲート電極
１０２及びドレイン電極１０３が、グラウンド電極１５
２に対向して形成されている部分を実質的に有さない構
造とすることが、より好ましい。

【０１００】以下では、これまでに説明した高周波半導
体装置のゲート・ソース間寄生容量Ｃｇｓ２及びドレイ
ン・ソース間寄生容量Ｃｄｓ２の値を計算する。具体的
には、計算時のパラメータとして、 ＧａＡｓＦＥＴチップ１１０と基板１５１との間の距離
＝約２．０μｍ 光硬化性絶縁樹脂１２５の比誘電率＝約１０．０ ゲート電極１０２の長さ＝約１００μｍ ゲート電極１０２の幅＝約１．０μｍ ドレイン電極１０３の長さ＝約１００μｍ ドレイン電極１０３の幅＝約２０μｍ ゲート電極１０２の本数＝６本 ドレイン電極１０３の本数＝３本 とする。

【０１０１】ここで比較のために、従来技術のようにゲ
ート電極１０２及びドレイン電極１０３と対向する領域
にもグラウンド電極１５２が形成されているとすれば、
上記のパラメータに対して、ゲート・ソース間寄生容量
Ｃｇｓ２＝約０．０２７ｐＦ及びドレイン・ソース間寄
生容量Ｃｄｓ２＝約０．０１３５ｐＦと計算される。こ
れに対して、本実施形態の基板１５１では、上記の寄生
容量Ｃｇｓ２及びＣｄｓ２は、何れも無視できる程度に
小さい値となる。

【０１０２】このように寄生容量Ｃｇｓ２及びＣｄｓ２
が極めて小さいことにより、本実施形態の高周波半導体
装置は、以下の様な効果を奏する。すなわち、寄生容量
Ｃｇｓ２の低減により、最大カットオフ周波数が向上
し、一方、寄生容量Ｃｄｓ２の低減により、ドレイン効
率が向上するのに加えて歪み特性が改善される。さら
に、各寄生容量の大きさが実装後のバンプの高さに影響
されないので、高周波特性のばらつきが低減され、その
結果として製造歩留まりが安定する。また、ソースイン
ダクタンスが低減されるために、バンプ１１１の高さを
低くしても寄生容量が変化せず、インダクタンスの低減
と寄生容量の低減とが同時に達成される。

【０１０３】以上のように、本実施形態においては、基
板１５１の上のグラウンド電極１５２をＧａＡｓＦＥＴ
チップ１１０の電極構成に合わせて櫛形に形成し、ゲー
ト電極１０２及びドレイン電極１０３と対向する部分に
は、グラウンド電極１５２が形成されていない。これに
より、ＧａＡｓＦＥＴチップ１１０と基板１５１との間
の寄生容量を、無視できる程度に小さくすることができ
る。その結果、高周波半導体装置の改善された動作特性
が安定して得られるとともに、装置の製造歩留りが改善
される。 （第３の実施形態）図６（ａ）は、本発明の第３の実施
形態における高周波半導体装置に含まれるフリップチッ
プ実装用基板１６１の平面図であり、図６（ｂ）は、図
６（ａ）の線６Ｂ−６Ｂ’における断面図である。ま
た、図７は、本実施形態の高周波半導体装置におけるソ
ース電極１０１とグラウンド電極１６２との位置関係を
示す図である。

【０１０４】本実施形態の高周波半導体装置は、図６
（ａ）のフリップチップ実装用基板１６１及び図２のＧ
ａＡｓＦＥＴチップ１１０を含む。但し、図３〜図５を
参照して説明した第２の実施形態とは異なって、本実施
形態の装置では、基板１６１の実質的に平坦な主面１１
９ａの上に設けられるグラウンド電極１６２が、櫛形で
はなく、島状に孤立した状態で形成されている。

【０１０５】各グラウンド電極１６２には、バンプ１１
１及び貫通穴１５３が形成されている。また、入力配線
１１７及び出力配線１１８の上には、それぞれバンプ１
１２及び１１３が形成されている。貫通穴１５３の側面
はメタライズ処理が施されていて、貫通穴１５３を介し
てグラウンド電極１６２とグラウンド端子１５４とが電
気的に接続されている。

【０１０６】グラウンド電極１６２とグラウンド端子１
５４との間のインダクタンスを低減するためには、貫通
穴１５３の数の増加、及び貫通穴１５３の径の拡大が、
効果的である。その一方で、一般に、窒化アルミを主成
分とする基板１６１のヒートサイクル履歴による割れの
発生を防止し、且つ生産コストの低減を実現するために
は、基板１６１に設けるべき貫通穴１５３の個数を、で
きるだけ少なくする必要がある。しかし、貫通穴１５３
の個数を少なくすると、グラウンド電極１６２とグラウ
ンド端子１５４との間のインダクタンスが増加して、そ
の結果として高周波特性が劣化する恐れがある。

【０１０７】そこで、本実施形態では、貫通穴１５３を
バンプ１１１に近接して形成する。これにより、グラウ
ンド端子１５４とバンプ１１１との間に存在するインダ
クタンスが、効果的に低減される。さらに、グラウンド
電極１６２を、ＧａＡｓＦＥＴチップ１１０のゲート電
極１０２及びドレイン電極１０３に加えてゲート引き出
し配線１０５とも対向しないように形成することによっ
て、ＧａＡｓＦＥＴチップ１１０と基板１６１との間の
ゲート・ソース間容量Ｃｇｓ２が、さらに低減される。
これにより、図６（ａ）及び（ｂ）に示す構造を有する
本実施形態の高周波半導体装置では、第２の実施形態に
比べて、貫通穴１５３の数を増やすことなく良好な高周
波特性が実現される。

【０１０８】このように、本実施形態においては、基板
１６１の上のグラウンド電極１６２を島状に形成すると
ともに、グラウンド電極１６２にバンプ１１１及び貫通
穴１５３を近接させて形成する。その結果、少ない数の
貫通穴を用いて、グラウンド端子とバンプとの間のイン
ダクタンスを効果的に低減することができる。これによ
り、高周波半導体装置の動作特性を犠牲にすることな
く、窒化アルミを主成分とする基板のヒートサイクル履
歴に対する信頼性を高めることができる。 （第４の実施形態）図８は、本発明の第４の実施形態に
おける高周波半導体装置に含まれるフリップチップ実装
用基板１９１の平面図であり、図９は、本実施形態の高
周波半導体装置におけるソース電極１０１とグラウンド
電極１９２との位置関係を示す図である。

【０１０９】基板１９１の主面は実質的に平坦な面であ
って、帯状のグラウンド電極１９２が設けられている。
また、主面と反対の裏面には、図６と同様にグラウンド
端子（不図示）が設けられている。グラウンド電極１９
２は、貫通穴１５３によって、グラウンド端子に電気的
に接続されている。

【０１１０】グラウンド電極１９２は、ゲート引き出し
配線及びドレイン引き出し配線に対向する部分には形成
されていない。すなわち、ゲート引き出し配線及びドレ
イン引き出し配線は、グラウンド電極１９２に対向する
部分を実質的に有しておらず、これらの間に寄生容量は
生じない。

【０１１１】具体的には、グラウンド電極１９２の幅Ｌ
３の値を、図２に示すＦＥＴのゲート引き出し配線１０
５とドレイン引き出し配線１０６との間隔Ｌ４の値より
も、小さく設定する。但し、この幅Ｌ３が細すぎるとイ
ンダクタンス成分が無視できなくなるので、幅Ｌ３は、
図２に示すソース電極１０１の長手方向の長さＬ５と、
ほぼ同程度の値に設定することが好ましい。

【０１１２】以上のような回路パターンを有する基板１
９１は、第２或いは第３の実施形態における基板に比べ
て、そのグラウンド電極１９２のパターンがより単純で
あり、容易に作製することができる。

【０１１３】また、上記の基板１９１を用いれば、ゲー
ト引き出し配線とグラウンド電極１５２との間の寄生容
量、及びドレイン引き出し配線とグラウンド電極１５２
との間の寄生容量を無くすことができて、単純なパター
ンを有するグラウンド電極１９２を使用して高周波半導
体装置の動作特性を改善することができる。 （第５の実施形態）図１０は、本発明の第５の実施形態
における高周波半導体装置に含まれるフリップチップ実
装用基板１７１の平面図であり、図１１は、本実施形態
の高周波半導体装置におけるソース電極１０１とグラウ
ンド電極１７２との位置関係を示す図である。

【０１１４】基板１７１の主面は、実質的に平坦な面で
あって、帯状のグラウンド電極１７２が設けられてい
る。また、主面と反対の裏面には、図６と同様にグラウ
ンド端子（不図示）が設けられている。第４の実施形態
の場合とやや異なる点は、グラウンド電極１７２の内側
に、近接して設けられた２つのバンプ１１１及び近接し
て設けられた２つの貫通穴１５３が交互に形成されてい
る点である。バンプ１１１及び貫通穴１５３をこのよう
に近接して形成することにより、グラウンド電極１７２
とバンプ１１１との間のインダクタンスが、効果的に低
減される。また、貫通穴１５３をＧａＡｓＦＥＴチップ
１１０のゲート電極及びドレイン電極と対向する部分に
形成することにより、ＧａＡｓＦＥＴチップ１１０と基
板１７１との間に生じる寄生容量Ｃｇｓ２及びＣｄｓ２
が低減される。

【０１１５】以上に説明したように、基板の上にグラウ
ンド電極１７２を帯状に形成し、その内側にバンプ１１
１と貫通穴１５３とを交互に近接して形成することによ
り、グラウンド端子とバンプ１１１の間のインダクタン
スを、効果的に低減できる。また、ＦＥＴ１１０のゲー
ト電極及びドレイン電極と対向する場所に貫通穴１５３
を形成することにより、ＦＥＴチップ１１０と基板１７
１との間に存在する寄生容量が低減される。

【０１１６】ここで、以上に説明した第２〜第５の実施
形態における高周波半導体装置の特性を、特にインダク
タンス及び寄生容量に着目して比較すると、以下の表１
のようにまとめられる。

【０１１７】 （表１） 第２の実施形態： インダクタンス＝○、寄生容量＝○、パターンの容易さ＝○ 第３の実施形態： インダクタンス＝△、寄生容量＝◎、パターンの容易さ＝△ 第４の実施形態： インダクタンス＝○、寄生容量＝△、パターンの容易さ＝◎ 第５の実施形態： インダクタンス＝◎、寄生容量＝△、パターンの容易さ＝○ 但し、上記のマーク◎、○、及び△は、何れも従来技術
における特性に対する相対的な改善の度合いを示し、◎
が特に大きく改善されることを示している。また、○と
△では、○の方が改善の度合いが大きい。

【０１１８】これより、第２の実施形態による高周波半
導体装置では、各特性が何れも改善される。一方、第３
〜第５の実施形態における高周波半導体装置では、何れ
かの特性が特に効果的に改善される。すなわち、第３の
実施形態による高周波半導体装置では、寄生容量が特に
低減され、第４の実施形態による高周波半導体装置で
は、パターン形成が特に容易に行われ、第５の実施形態
による高周波半導体装置では、インダクタンスが特に低
減される。 （第６の実施形態）第２〜第５の実施形態では、バンプ
が基板に形成されているが、本実施形態では、ＧａＡｓ
ＦＥＴチップにバンプを形成する。

【０１１９】図１２は、本発明の第６の実施形態におけ
る高周波半導体装置に含まれるＧａＡｓＦＥＴチップ１
２０を示す平面図である。基本的な構成は、先に図２と
して示したＧａＡｓＦＥＴチップ１１０と同様である
が、上記のように、図１２のＧａＡｓＦＥＴチップ１２
０は、チップの電極上に形成されたバンプ１９３及び１
９４を有している。具体的には、バンプ１９３はソース
電極１０１の上に形成され、一方、バンプ１９４は、ゲ
ート電極パッド１０８及びドレイン電極パッド１０９の
上に形成される。この場合、このＧａＡｓＦＥＴチップ
１２０が搭載される基板（不図示）には、バンプは形成
しない。

【０１２０】ゲート電極パッド１０８及びドレイン電極
パッド１０９とソース電極１０１とでは、その大きさ及
び形状が異なっている。そのような場合に、ゲート電極
パッド１０８、ドレイン電極パッド１０９、及びソース
電極１０１の上にそれぞれの電極或いはパッドの形状に
合わせたバンプを１つのみ形成しようとすると、ゲート
電極パッド１０８及びドレイン電極パッド１０９の上の
バンプとソース電極１０１の上のバンプでは、その大き
さが異なったものになる。そのようにバンプの大きさが
異なっていると、ＭＢＢ実装時に、面積の大きなバンプ
に応力が集中して応力の不均衡が発生し、電気的接合が
十分に形成できない場合がある。

【０１２１】そこで、図１２の構成では、ソース電極１
０１の上には、電極の長手方向に３つに分割したバンプ
１９３を形成し、一方、ゲート電極パッド１０８及びド
レイン電極パッド１０９の上には、４つの分割したバン
プ１９４を形成している。これらの各バンプ１９３及び
１９４の大きさをお互いにほぼ同等にすることによっ
て、ＭＢＢ実装時には、各バンプ１９３及び１９４に均
等に応力が印加され、それぞれが同程度につぶれること
により、良好な電気的接合が達成される。

【０１２２】このように、本実施形態では、ソース電極
１０１の上のバンプ１９３とゲート電極パッド１０８及
びドレイン電極パッド１０９の上のバンプ１９４とをそ
れぞれ分割して形成し、各バンプ１９３及び１９４の大
きさをお互いにほぼ同等にすることによって、ＭＢＢ実
装時による基板とＦＥＴチップ１２０との間に良好な電
気的接合が達成される。 （第７の実施形態）本願発明者らによる検討によって、
以上の実施形態で説明した高周波半導体装置において、
基板上にＧａＡｓＦＥＴチップをＭＢＢ実装する際に、
基板に設けられている貫通穴から固着用の光硬化性樹脂
が漏れることがあることが明らかになった。このような
樹脂の漏れが発生すると、ＧａＡｓＦＥＴチップと基板
との間に所定量の光硬化性樹脂が残存しなくなり、結果
として、十分な固着強度が確保できなくなる。

【０１２３】この問題を解決するためには、貫通穴をＧ
ａＡｓＦＥＴの実装領域の外に形成することも考えられ
るが、その場合には、貫通穴からソース電極までの距離
が長くなって、インダクタンスが増加する。これは、例
えば高周波半導体装置が電力増幅器である場合に、利得
の低下をもたらす。

【０１２４】そこで、本発明の第７の実施形態では、貫
通穴をあらかじめ樹脂などで充填して、例えばＧａＡｓ
ＦＥＴの直下に貫通穴が存在しても、ＭＢＢ実装時に樹
脂の漏れが発生しないようにしている。このような構成
により、貫通穴をＧａＡｓＦＥＴチップの近傍或いは直
下に形成することが可能になり、好ましくないインダク
タンスがむしろ低減される。その結果、例えば高周波半
導体装置が電力増幅器である場合に、利得の向上が実現
される。

【０１２５】貫通穴を充填する樹脂としては、電気的導
通の確保の役割を兼ねるために、導電ペースト（例えば
金属ペースト）の使用が好ましい。また、樹脂の上面が
基板の表面から盛り上がっていると、ＧａＡｓＦＥＴチ
ップのＭＢＢ実装の妨げとなり得るので、樹脂の上面
は、基板の表面と同一レベル、或いは、むしろそれより
も低いレベルに位置することが好ましい。

【０１２６】このように本実施形態では、貫通穴の充填
処理によって、光硬化性樹脂の実装時の漏れを抑制する
と共に、貫通穴のインダクタンスを低減する。これによ
って、例えば電力増幅器を構成する場合に、その利得を
向上することができる。 （第８の実施形態）図１３は、本発明の第８の実施形態
による高周波半導体装置に含まれるフリップチップ実装
用基板１５１の断面図である。

【０１２７】本実施形態の基板１５１は、基本的に、図
３（ａ）を参照して説明した第２の実施形態の基板と同
様の構成を有する。但し、第２の実施形態では、バンプ
１１１〜１１３が、実質的に単一の金属（Ａｕ）からな
っているが、本実施形態では、お互いに異なる硬度を有
する材料からなる２層構造を有するバンプ１６５を形成
する。具体的には、バンプ１６５の下層部１６６を、上
層部１６７より大きい硬度を有する材料で形成する。好
ましくは、上層部１６７のビッカース硬度に対する下層
部１６６のビッカース硬度の比を、約３以上とする。例
えば、下層部１６６は金（Ａｕ）を主成分とし、上層部
１６７はインジウム（Ｉｎ）を主成分とする。

【０１２８】ＭＢＢ法を用いて高周波半導体装置を作製
すると、ＧａＡｓＦＥＴチップのＭＢＢ実装の前後で、
ＦＥＴの閾値電圧が変化する場合がある。従来は、この
減少のメカニズムは知られていなかったが、本願発明者
らによる検討の結果、以下のようなものであることが判
明した。

【０１２９】すなわち、上記の閾値電圧の変化は、Ｇａ
ＡｓＦＥＴのチャネルに加わる微妙な応力による。具体
的には、図１９を参照して説明したように、ＦＥＴチッ
プのソース電極を基板のグラウンド電極にＭＢＢ法を用
いて接続する工程において、バンプは、圧縮されて変形
し、ＦＥＴのソース電極にめり込む。ＦＥＴチップは、
この状態で、光硬化性絶縁樹脂の硬化によって基板に固
着されるが、ＦＥＴチップのソース電極はチャネル領域
の近傍に形成されているので、結果的に、チャネルにも
微妙な応力が加わる。この応力が、ゲートを構成する金
属の近傍にピエゾ電荷を発生し、それによってＦＥＴの
閾値が変化する。

【０１３０】ＦＥＴの閾値電圧が変化すると、バイアス
ポイントが変化するために所定の高周波特性が得られな
くなる。特に、２次元電子ガスを利用したＨＥＭＴ(Hig
h Electron Mobility Transistor)は、この影響を受け
易く、問題となり得る。

【０１３１】そこで、本実施形態では、図１３に示すよ
うに、高周波基板１５１の入力配線１１７及びグラウン
ド電極１５２の上に、下層部１６６及び上層部１６７の
２層構造を有するバンプ１６５が形成されている。下層
部１６６の厚さＨＬは、典型的には例えば８μｍであ
り、上層部１６７の厚さＨＵは、典型的には例えば２μ
ｍである。実質的にインジウムからなる上層部１６７
は、実質的に金からなる下層部１６６と同様に、めっき
法を用いて形成できる。

【０１３２】極めて柔らかい金属であるインジウムをバ
ンプの上層部１６７に用いることにより、バンプ１６５
が圧縮されるときに生じる応力を緩和することができ
る。このため、本実施形態によれば、金バンプだけを用
いたフリップチップ実装用基板と比較して、ＭＢＢ法に
よる実装の後における閾値電圧の変動を、大幅に抑制で
きる。

【０１３３】なお、バンプの上層部１６７に用いられ得
る金属は、純粋なインジウムに限られず、インジウムを
含む柔らかい合金など前述の硬度に関する条件を満たす
他の材料であっても、同様の効果が得られる。 （第９の実施形態）図１４は、本発明による高周波半導
体装置を形成するために用いられるＧａＡｓウェハ１５
６において、その上に形成されるＦＥＴが有し得る種々
のゲート電極１５７の方位（ゲート方位）を示す概略図
である。ＧａＡｓウェハ１５６の主面の方位は（１０
０）であり、オリフラの方位は（０、／１、／１）であ
る。但し、図１４に描かれている「￣（バー）」を、本
明細書中では「／（スラッシュ）」で表す。具体的に
は、ウェハ１５６の上に、ゲート金属１５７の方位がそ
れぞれ[０１１]、[０１／１]、[０１０]、及び[００１]
であるＦＥＴが、それぞれ模式的に示されている。

【０１３４】これらのゲート方位を有する各ＦＥＴを実
際に作製して、ＭＢＢ実装前後における閾値の安定性を
評価したところ、[０１０]及び[００１]のゲート方位を
有するＦＥＴが、安定した特性を示した。この理由は、
[０１０]及び[００１]のゲート方位を有するＦＥＴで
は、ＦＥＴのソース電極に加わる応力に起因するピエゾ
電荷の発生が抑制され得るからと考えられる。

【０１３５】本願発明者らによって得られた上記の新た
な知見に基づいて、本発明によれば、[０１０]及び[０
０１]のゲート方位を有するＦＥＴをウェハ上に形成す
ることによって、ＦＥＴチップのＭＢＢ実装前後での閾
値電圧の変動が、大幅に抑制される。 （第１０の実施形態）図１５は、本発明の第１０の実施
形態による高周波半導体装置にて使用されるバンプを、
模式的に示す図である。

【０１３６】本実施形態の基板は、基本的に、図３を参
照して説明した第２の実施形態の基板と同様の構成を有
する。但し、第２の実施形態では、断面形状が円形であ
るバンプが形成されるが、本実施形態では、グラウンド
電極１５２及び入力線路１１７の上に断面形状が８角形
状である（すなわち、８角柱状の）バンプ１６８が形成
される。

【０１３７】先に説明したように、ＦＥＴチップのソー
ス電極を基板のグラウンド電極にＭＢＢ法を用いて接続
する工程において、バンプは、圧縮されて変形し、ＦＥ
Ｔのソース電極にめり込む。このとき、バンプの高さ
は、本来の約１０μｍという値から約２μｍにまで圧縮
され、それに伴ってその底面積は約２．２倍に増大す
る。一方、ＦＥＴチップのソース電極は長方形に形成さ
れているので、バンプとソース電極との接触面積をでき
るだけ大きくするためには、圧縮されたバンプの底面の
形状が多角形であることが好ましい。

【０１３８】以上の点を考慮に基づく本願発明者らの検
討の結果、多角形状の断面形状を有するバンプ１６８を
用いることによって、バンプとソース電極との接触面積
を大きくできることを確認した。特に、四角形以上の多
角形とすることによって、接触時にバンプの底面が不規
則に変形して突起を生じ、この突起とＦＥＴのゲート電
極或いはドレイン電極との間に表面保護膜を介して寄生
容量が発生することもなく、安定した高周波特性が実現
される。 （第１１の実施形態）図１６は、本発明の第１１の実施
形態による高周波半導体装置に含まれるフリップチップ
実装用基板の平面図である。

【０１３９】本実施形態の基板は、基本的に、図３を参
照して説明した第２の実施形態の基板と同様の構成を有
する。但し、本実施形態では、ＭＢＢ実装によりＦＥＴ
チップの周辺に広がった光硬化性絶縁樹脂の除去工程に
使用する目的で、所定の場所にレジスト１８３が塗布さ
れている。

【０１４０】ミリ波帯などの高周波数では、波長が極め
て短いために、ＦＥＴチップの極めて近傍で、インピー
ダンスの調整を行う必要がある。図１６において、入力
配線１１７及び出力配線１１８にはオープンスタブ１８
１が接続されており、その先端の近傍には、インピーダ
ンス調整用パターン１８２が形成されている。ＦＥＴチ
ップを基板にＭＢＢ実装した後にインピーダンスの調整
が必要な場合には、一般に、オープンスタブ１８１とイ
ンピーダンス調整用パターン１８２とをボンディングワ
イヤにより接続する。しかし、光硬化性絶縁樹脂１２５
がこれらの領域にまで広がると、このインピーダンス調
整を行うことができない。

【０１４１】そこで、本実施形態では、オープンスタブ
１８１及びインピーダンス調整用パターン１８２の上に
あらかじめレジスト１８３を塗布し、仮に光硬化性絶縁
樹脂１２５がはみだすとしても、塗布されたレジスト１
８３の上に光硬化性絶縁樹脂１２５がはみだすようにす
る。これにより、はみだした光硬化性絶縁樹脂１２５
を、レジスト１８３と共に容易に除去することができ
る。従って、ＦＥＴチップの極めて近傍でインピーダン
スの調整を行うことが可能となり、より高い周波数領域
まで対応できる高周波半導体装置を、ＭＢＢ実装を用い
て形成することが可能になる。

【０１４２】また、光硬化性絶縁樹脂１２５がインピー
ダンス調整パターン１８２の上にはみ出した場合であっ
ても、レジスト１８３とその上にはみ出した光硬化性絶
縁樹脂１２５を除去することによって、インピーダンス
調整パターン１８２それ自身に損傷を与えることなく、
インピーダンスの調整を行うことができる。この結果、
高周波半導体装置の製造歩留りが向上する。

【０１４３】以上では、様々な特徴を有する本発明の各
実施形態を個別に説明しているが、これらのうちの２つ
或いはそれ以上の実施形態の内容を適切に組み合わせ
て、高周波半導体装置を構成することも、もちろん可能
である。

【０１４４】また、以上の説明では、基板上には単一の
ＦＥＴチップが実装されているのみであるが、複数のＦ
ＥＴチップが基板上に実装されて、例えばＭＭＩＣ構成
が形成されているような場合に対しても、本発明はもち
ろん適用可能である。また、個々のＦＥＴチップに含ま
れる単位ＦＥＴの数も、第１の実施形態に関連して言及
した６個に限られるわけではなく、単数或いは他の数の
複数の単位ＦＥＴが含まれていてもよい。

【０１４５】

【発明の効果】以上に説明したように、本発明によれ
ば、基板にＦＥＴチップがフリップチップ実装（ＭＢＢ
実装）された高周波半導体装置において、少なくとも以
下の効果が得られる。

【０１４６】（１） 高周波特性を犠牲にすることな
く、ウェハ状態でのＦＥＴチップのＤＣ検査が可能とな
り、高周波半導体装置の歩留りが飛躍的に向上する。

【０１４７】（２） ＦＥＴチップと基板との間の寄生
容量を無視できる程度に小さくできるので、高周波半導
体装置の周波数特性が向上するとともに、特性のばらつ
きが低減される。

【０１４８】（３） 少ない数の貫通穴でグラウンド端
子とバンプとの間のインダクタンスを低減できるので、
高周波半導体装置の特性を犠牲にすることなく、基板
（例えば窒化アルミを主成分とする基板）のヒートサイ
クル履歴に対する信頼性を高めることができる。

【０１４９】（４） バンプが圧縮されるときに加わる
応力を緩和することができるので、ＭＢＢ実装前後での
ＦＥＴチップの閾値電圧の変動を抑制することができ
る。

【０１５０】（５） 寄生容量の増大を抑制しながらバ
ンプとソース電極との間の接触面積を大きくできるの
で、高周波半導体装置の高周波特性及び放熱性が向上す
る。

【０１５１】（６） 所定のレジストパターンをあらか
じめ形成しておくことにより、ＦＥＴチップと基板とを
固着させるために使用される光硬化性絶縁樹脂がはみだ
しても、レジストとともに除去することによって、実装
されたＦＥＴチップの極めて近傍でインピーダンスの調
整を行うことが可能となる。これによって、ＭＢＢ実装
を用いて、より高い周波数帯域にまで対応できる高周波
半導体装置を形成できる。

【０１５２】さらに、上記の光硬化性樹脂がインピーダ
ンス調整パターンの上にはみ出した場合にも、レジスト
とその上にはみ出した光硬化性絶縁樹脂を除去すること
によって、調整パターンそれ自身に損傷を与えることな
く、インピーダンスの調整を行うことができる。この結
果、高周波半導体装置の製造歩留りが向上する。

【図面の簡単な説明】

【図１Ａ】本発明の第１の実施形態による高周波半導体
装置の平面図である。

【図１Ｂ】図１Ａの線１Ｂ−１Ｂ’における断面図であ
る。

【図１Ｃ】図１Ａの線１Ｃ−１Ｃ’における断面図であ
る。

【図１Ｄ】ゲート電極からバンプまでの距離ｄとゲート
電極の直下の領域の温度（チャネル温度）の上昇△Ｔと
の関係に関する計算結果を示すグラフである。

【図２】本発明の高周波半導体装置に含まれ得るＦＥＴ
チップの構成を示す概略図である。

【図３】（ａ）は、本発明の第２の実施形態による高周
波半導体装置に含まれるフリップチップ実装用基板の平
面図であり、（ｂ）及び（ｃ）は、それぞれ（ａ）の線
３Ｂ−３Ｂ’及び線３Ｃ−３Ｃ’における断面図であ
る。

【図４】本発明の第２の実施形態による高周波半導体装
置におけるソース電極とグラウンド電極との位置関係を
示す平面図である。

【図５】本発明の第２の実施形態による高周波半導体装
置におけるゲート電極及びドレイン電極とグラウンド電
極との位置関係を示す平面図である。

【図６】（ａ）は、本発明の第３の本実施形態による高
周波半導体装置に含まれるフリップチップ実装用基板の
平面図であり、（ｂ）は、（ａ）の線６Ｂ−６Ｂ’にお
ける断面図である。

【図７】本発明の第３の実施形態による高周波半導体装
置におけるソース電極とグラウンド電極との位置関係を
示す平面図である。

【図８】本発明の第４の実施形態による高周波半導体装
置に含まれるフリップチップ実装用基板の平面図であ
る。

【図９】本発明の第４の実施形態による高周波半導体装
置におけるソース電極とグラウンド電極との位置関係を
示す平面図である。

【図１０】本発明の第５の実施形態による高周波半導体
装置に含まれるフリップチップ実装用基板の平面図であ
る。

【図１１】本発明の第５の実施形態による高周波半導体
装置におけるソース電極とグラウンド電極との位置関係
を示す平面図である。

【図１２】本発明の第６の実施形態による高周波半導体
装置に含まれるＦＥＴチップの平面図である。

【図１３】本発明の第８の実施形態による高周波半導体
装置に含まれるフリップチップ実装用基板の平面図であ
る。

【図１４】本発明による高周波半導体装置を形成するた
めに用いられるＧａＡｓウェハにおいて、その上に形成
されるＦＥＴが有し得る種々のゲート方位を示す概略図
である。

【図１５】本発明の第１０の実施形態による高周波半導
体装置にて使用されるバンプを模式的に示す図である。

【図１６】本発明の第１１の実施形態による高周波半導
体装置に含まれるフリップチップ実装用基板の平面図で
ある。

【図１７】従来技術による高周波用パワーＦＥＴチップ
を模式的に示す平面図である。

【図１８】（ａ）は、従来技術による他の高周波用ＦＥ
Ｔチップの電極配置を示す平面図であり、（ｂ）は、
（ａ）のＦＥＴチップがフリップチップ実装されたパッ
ケージの平面図であり、（ｃ）は、（ａ）及び（ｂ）に
線１８Ｃ−１８Ｃ’で示す断面における断面図である。

【図１９】（ａ）〜（ｅ）は、従来技術によるＭＢＢ法
を用いた半導体装置の製造工程をその実行順に示す断面
図である。

【符号の説明】

１０１ ソース電極 １０２ ゲート電極 １０３ ドレイン電極 １０５ ゲート引き出し配線 １０６ ドレイン引き出し配線 １０７ ソース電極パッド １０８ ゲート電極パッド １０９ ドレイン電極パッド １１０、１２０ ＦＥＴチップ １１１、１１２、１１３ バンプ １１７ 入力配線 １１８ 出力配線 １１９ 窒化アルミ製のプレート １２５ 光硬化性樹脂 １３０ ソース引き出し配線 １５１、１６１、１７１、１９１ 基板 １５２、１６２、１９２、１７２ グラウンド電極 １５３ 貫通穴 １５４ グラウンド端子 １６５、１６８、１９３、１９４ バンプ １８３ レジスト

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 正純 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (28)

【特許請求の範囲】
1. 【請求項１】 実質的に平坦な主面を有し、少なくとも
   入力配線と出力配線とグラウンド電極とを含む所定の回
   路パターンが該主面の上に設けられている、基板と、 ドレイン電極、ソース電極、及びゲート電極を有し、該
   基板にフリップチップ実装によって実装されているトラ
   ンジスタと、を備えており、 該フリップチップ実装では、該ソース電極と該グラウン
   ド電極とが第１のバンプによって接続されている、高周
   波半導体装置。
2. 【請求項２】 前記トランジスタは、さらに、 前記ソース電極にソース引き出し配線によって電気的に
   接続されているソース電極パッドと、 前記ゲート電極にゲート引き出し配線によって電気的に
   接続されているゲート電極パッドと、を備えており、 該ソース引き出し配線と該ゲート引き出し配線との交差
   箇所における該ソース引き出し配線の幅が、該ソース電
   極の幅より小さい、請求項１に記載の高周波半導体装
   置。
3. 【請求項３】 前記ソース引き出し配線と前記ゲート引
   き出し配線との前記交差箇所における該ソース引き出し
   配線の幅の、前記ソース電極の幅に対する比が、約０．
   ５以下である、請求項２に記載の高周波半導体装置。
4. 【請求項４】 前記ドレイン電極及び前記ゲート電極の
   各々は、前記グラウンド電極に対向する第１の領域と、
   該グラウンド電極に対向しない第２の領域と、を有して
   いる、請求項１に記載の高周波半導体装置。
5. 【請求項５】 前記トランジスタは、前記グラウンド電
   極に対向する第１の領域と該グラウンド電極に対向しな
   い第２の領域とを有しており、前記ドレイン電極及び前
   記ゲート電極の少なくとも一方は、該第２の領域のみに
   形成されている、請求項１に記載の高周波半導体装置。
6. 【請求項６】 前記ドレイン電極及び前記ゲート電極の
   両方が、前記トランジスタの前記第２の領域のみに形成
   されている、請求項５に記載の高周波半導体装置。
7. 【請求項７】 前記グラウンド電極は、櫛形パターン或
   いは島状パターンを有している、請求項５に記載の高周
   波半導体装置。
8. 【請求項８】 前記グラウンド電極の長さが、前記ソー
   ス電極の長さ以下である、請求項７に記載の高周波半導
   体装置。
9. 【請求項９】 前記グラウンド電極は帯状に形成されて
   おり、 前記トランジスタは、さらに、前記ソース電極にソース
   引き出し配線によって電気的に接続されているソース電
   極パッドと、前記ゲート電極にゲート引き出し配線によ
   って電気的に接続されているゲート電極パッドと、を備
   えており、 該グラウンド電極の幅が、該ドレイン引き出し配線と該
   ゲート引き出し配線との間の間隔よりも短い、請求項１
   に記載の高周波半導体装置。
10. 【請求項１０】 前記基板には、前記グラウンド電極に
    グラウンド電位を供給するための導電パターンをその内
    面に有する貫通穴が設けられていて、 該貫通穴は、金属を主成分とする導電性物質で充填され
    ている、請求項１に記載の高周波半導体装置。
11. 【請求項１１】 前記グラウンド電極のうちで、前記ド
    レイン電極或いは前記ソース電極に対向する箇所の少な
    くとも一部に、該グラウンド電極にグラウンド電位を供
    給するための導電パターンをその内面に有する貫通穴が
    設けられている、請求項１に記載の高周波半導体装置。
12. 【請求項１２】 前記基板は（１００）基板であり、 前記トランジスタは、前記ゲート電極の長手方向が該基
    板の［０１０］方向或いは［００１］方向に実質的に平
    行であるように、該基板に実装されている、請求項１に
    記載の高周波半導体装置。
13. 【請求項１３】 前記第１のバンプは、下部バンプ層
    と、該下部バンプ層の上に積層された上部バンプ層と、
    を含む積層構造を有しており、該下部バンプ層の硬度が
    該上部バンプ層の硬度とは異なる、請求項１に記載の高
    周波半導体装置。
14. 【請求項１４】 前記下部バンプ層のビッカース硬度の
    前記上部バンプ層のビッカース硬度に対する比は、約３
    以上である、請求項１３に記載の高周波半導体装置。
15. 【請求項１５】 前記下部バンプ層は金を主成分とし、
    前記上部バンプ層はインジウムを主成分とする、請求項
    １４に記載の高周波半導体装置。
16. 【請求項１６】 前記第１のバンプは、実質的にｎ角形
    状（ｎは４以上の整数）の断面形状を有している、請求
    項１に記載の高周波半導体装置。
17. 【請求項１７】 前記第１のバンプが複数個設けられて
    いて、該複数の第１のバンプの各々は、お互いに実質的
    に同じサイズを有している、請求項１に記載の高周波半
    導体装置。
18. 【請求項１８】 前記ゲート電極及び前記ドレイン電極
    の少なくとも一方を前記基板上の前記回路パターンに電
    気的に接続する第２のバンプが、さらに設けられてい
    る、請求項１に記載の高周波半導体装置。
19. 【請求項１９】 前記第１のバンプ及び前記第２のバン
    プがそれぞれ複数個設けられていて、該複数の第１のバ
    ンプ及び該複数の第２のバンプの各々は、お互いに実質
    的に同じサイズを有している、請求項１８に記載の高周
    波半導体装置。
20. 【請求項２０】 前記基板は、窒化アルミを主成分とす
    る基板である、請求項１に記載の高周波半導体装置。
21. 【請求項２１】 前記トランジスタを複数個含む、請求
    項１に記載の高周波半導体装置。
22. 【請求項２２】 前記フリップチップ実装は、マイクロ
    バンプボンディング法によって行われている、請求項１
    に記載の高周波半導体装置。
23. 【請求項２３】 前記ゲート電極から前記第１のバンプ
    までの距離が、約２５μｍ以下である、請求項１に記載
    の高周波半導体装置。
24. 【請求項２４】 前記第１のバンプがマイクロバンプで
    あり、前記ゲート電極から該第１のバンプまでの距離
    が、約１０μｍ以下である、請求項２３に記載の高周波
    半導体装置。
25. 【請求項２５】 基板の実質的に平坦な主面の上に、少
    なくとも入力配線と出力配線とグラウンド電極とを含む
    所定の回路パターンを設ける工程と、 該回路パターンを含む該基板の該主面の上に、所定のパ
    ターンのレジストを塗布する工程と、 光硬化性絶縁樹脂を利用して、該基板の該主面に半導体
    チップをフリップチップ実装する工程と、 該レジストを除去し、それによって、該光硬化性絶縁樹
    脂のうちで該レジストの上に存在している部分を除去す
    る工程と、を包含する、高周波半導体装置の製造方法。
26. 【請求項２６】 前記フリップチップ実装工程では、前
    記半導体チップに含まれるソース電極を、バンプを介し
    て前記グラウンド電極に電気的に接続する、請求項２５
    に記載の高周波半導体装置の製造方法。
27. 【請求項２７】 前記フリップチップ実装工程では、マ
    イクロバンプ法によって、前記ソース電極を前記グラウ
    ンド電極に電気的に接続する、請求項２６に記載の高周
    波半導体装置の製造方法。
28. 【請求項２８】 前記基板は、窒化アルミを主成分とす
    る基板である、請求項２５に記載の高周波半導体装置の
    製造方法。