JP2012231129A - Ｉｉｉ−ｖ族トランジスタとｉｖ族ダイオードを含む積層複合デバイス - Google Patents
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Abstract
【課題】III−Ｖ族トランジスタとIV族ダイオードからなる積層複合デバイスを提供する。
【解決手段】積層複合デバイスはIV族ダイオードと該IV族ダイオードの上に積層されたIII−Ｖ族トランジスタとを備える。IV族ダイオードのカソードがIII−Ｖ族トランジスタのソースと接触され、IV族ダイオードのアノードがIII−Ｖ族トランジスタのゲートに結合されて前記複合デバイスパッケージの底面上の複合アノードを与え、III−Ｖ族トランジスタのドレインが複合デバイスパッケージの底面に対向する上面上の複合カソードを与える。
【選択図】図１
【解決手段】積層複合デバイスはIV族ダイオードと該IV族ダイオードの上に積層されたIII−Ｖ族トランジスタとを備える。IV族ダイオードのカソードがIII−Ｖ族トランジスタのソースと接触され、IV族ダイオードのアノードがIII−Ｖ族トランジスタのゲートに結合されて前記複合デバイスパッケージの底面上の複合アノードを与え、III−Ｖ族トランジスタのドレインが複合デバイスパッケージの底面に対向する上面上の複合カソードを与える。
【選択図】図１
Description
本出願は、「Group III-Nitride and Group IV Composite Devices」の名称で２０１１年４月１１日に出願された同時継続仮出願第６１／４７３，９０７号の優先権の利益を主張する。この同時継続仮出願の開示内容は参照することにより本出願に全て組み込まれる。
定義
本明細書で使用される、用語「III−Ｖ族」は少なくとも一つのIII族元素と少なくとも一つのＶ族元素を含む化合物半導体を言う。例えば、III−V族半導体は、III−窒化物半導体の形を取り得る。「III−窒化物」又は「III−Ｎ」は窒素とアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）及びボロン（Ｂ）などの少なくとも一つのIII族元素を含む化合物半導体を言い、これらに限定されないが、例えば窒化アルミニウムガリウム（ＡｌｘＧａ(1-x)Ｎ、窒化インジウムガリウムＩｎｙＧａ(1-y)Ｎ、窒化アルミニウムインジウムガリウムＡｌxＩｎｙＧａ(1-x-y)Ｎ、窒化ガリウム砒化リン化窒化物（ＧａＡｓａＰｂＮ(1-a-b)）、砒化リン化窒化アルミニウムインジウムガリウム（ＡｌｘＩｎｙＧａ(1-x-y)ＡｓａＰｂＮ(1-a-b)）などの合金を含む。また、III―窒化物は一般に、これらに限定されないが、Ｇａポーラ、Ｎポーラ、セミポーラ又はノンポーラ結晶方位を含む任意の極性に関連して言及される。また、III−窒化物材料はウルツ鉱、閃亜鉛鉱又は混晶ポリタイプも含み、単結晶、単結晶構造、多結晶構造又は非晶質構造を含み得る。
本明細書で使用される、用語「III−Ｖ族」は少なくとも一つのIII族元素と少なくとも一つのＶ族元素を含む化合物半導体を言う。例えば、III−V族半導体は、III−窒化物半導体の形を取り得る。「III−窒化物」又は「III−Ｎ」は窒素とアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）及びボロン（Ｂ）などの少なくとも一つのIII族元素を含む化合物半導体を言い、これらに限定されないが、例えば窒化アルミニウムガリウム（ＡｌｘＧａ(1-x)Ｎ、窒化インジウムガリウムＩｎｙＧａ(1-y)Ｎ、窒化アルミニウムインジウムガリウムＡｌxＩｎｙＧａ(1-x-y)Ｎ、窒化ガリウム砒化リン化窒化物（ＧａＡｓａＰｂＮ(1-a-b)）、砒化リン化窒化アルミニウムインジウムガリウム（ＡｌｘＩｎｙＧａ(1-x-y)ＡｓａＰｂＮ(1-a-b)）などの合金を含む。また、III―窒化物は一般に、これらに限定されないが、Ｇａポーラ、Ｎポーラ、セミポーラ又はノンポーラ結晶方位を含む任意の極性に関連して言及される。また、III−窒化物材料はウルツ鉱、閃亜鉛鉱又は混晶ポリタイプも含み、単結晶、単結晶構造、多結晶構造又は非晶質構造を含み得る。
また、本明細書で使用される、用語「IV族」はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び炭素（Ｃ）を含む少なくとも一つのIV族の元素を含み、例えばシリコンゲルマニウム（ＳｉＧｅ）及び炭化シリコン（ＳｉＣ）などの化合物半導体も含む。また、IV族は歪化されたIV族材料を生成するためにIV族元素の２つ以上の層又はIV族元素のドーピングを含む半導体材料も指し、例えばシリコンオンインシュレータ（ＳＯＩ）、酸素注入分離基板（ＳＩＭＯＸ）及びシリコンオンサファイヤ（ＳＯＳ）などの複合基板も含み得る。
発明の背景
高電力及び高性能回路の用途には、多くの場合、砒化ガリウム（ＧａＮ）電界効果トランジスタ（ＦＥＴ）及び高移動度電子トランジスタ（ＨＥＭＴ）などのIII−窒化物トランジスタが高い効率及び高電圧動作のために望ましい。更に、高性能の複合スイッチングデバイスを生成するために、多くの場合、このようなIII−窒化物トランジスタは低電圧（ＬＶ）のシリコンダイオードなどの他の半導体デバイスと組み合わせるのが望ましい。
高電力及び高性能回路の用途には、多くの場合、砒化ガリウム（ＧａＮ）電界効果トランジスタ（ＦＥＴ）及び高移動度電子トランジスタ（ＨＥＭＴ）などのIII−窒化物トランジスタが高い効率及び高電圧動作のために望ましい。更に、高性能の複合スイッチングデバイスを生成するために、多くの場合、このようなIII−窒化物トランジスタは低電圧（ＬＶ）のシリコンダイオードなどの他の半導体デバイスと組み合わせるのが望ましい。
ノーマリオフ特性のパワーデバイスが望ましい消費電力管理用途においては、デプリーションモード（ノーマリオン）のIII−窒化物トランジスタをＬＶのIV族ダイオード（例えばシリコンダイオード）に結合してエンハンスメントモード（ノーマリオフ）複合パワーデバイスを生成することができる。しかし、III−窒化物トランジスタをシリコンデバイスと結合する従来のパッケージング技術は多くの場合III−窒化物デバイスにより与えられる効果を相殺する。例えば、従来のパッケージ設計は、ダイレクトボンド銅（ＤＢＣ）基板又はリードフレーム上のセラミック基板などのセラミックベース基板を用いて実現される共通の支持表面上に個別のコンポーネントを並置することができる。このような並置構成は複合パワーデバイスの電流通路の寄生のインダクタンス及び抵抗を不所望に増大し、パッケージの放熱要件も増大する。更に、共通基板上におけるデバイスの並置はパッケージのフォームファクタ並びに製造コストを不所望に増大する。
本発明は、少なくとも一つの図に示され且つ又少なくとも一つの図と関連して十分に説明され且つ特許請求の範囲に完全に記載されているような、III−Ｖ族トランジスタ及びIV族ダイオードを含む積層複合デバイスを目的とするものである。
以下の説明には本発明の実施形態に関連する具体的な情報が含まれる。当業者に明らかなように、本発明は本明細書に具体的に記載される態様と異なる態様で実施することができる。本願の添付図面及びそれらの詳細説明は模範的な実施形態を対象にしているにすぎない。特に断らない限り、図中の同等もしくは対応する構成要素は同等もしくは対応する参照番号で示されている。更に、本願の図面及び説明図は一般に正しい寸法比で示されておらず、実際の相対寸法に対応するものではない。
III−窒化物材料は、例えば砒化ガリウム（ＧａＮ）及びその合金、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）を含む。これらの材料は、比較的広い直接バンドギャップ及び強い圧電分極を有する半導体化合物であり、高い降伏電界、高い飽和速度及び２次元電子ガス（２ＤＥＧ）の生成を生じ得る。その結果、ＧａＮなどのIII−窒化物材料が、例えばデプリーションモード（例えばノーマリオン）及びエンハンスメントモード（例えばノーマリオフ）のパワー電界効果トランジスタ（ＦＥＴ）及び高電子移動度トランジスタ（ＨＲＭＴ）として多くのマイクロエレクトロニクス応用に使用されている。
ノーマリオフ特性のパワーデバイスを必要とするパワーマネジメント用途においては、デプリーションモードのIII−窒化物又は他のIII−Ｖ族デバイスを低電圧（ＬＶ）のIV族半導体デバイス、例えば電圧定格が５０Ｖ以下のＬＶのシリコンダイオードなど、と結合してエンハンスメントモード複合デバイスを生成することができる。しかし、III−窒化物トランジスタをシリコン又は他のIV族デバイスと結合する従来のパッケージング技術は多くの場合III−窒化物デバイスにより与えられる利点を相殺し得るので、このような複合デバイスの有用性及び信頼性は従来のパッケージング技術により損なわれ得る。例えば、上述したように、従来のパッケージ設計は、ダイレクトボンド銅（ＤＢＣ）基板又はリードフレーム上のセラミック基板などのセラミックベース基板を用いて実現される共通の支持表面上に個別のコンポーネントを並置することができる。このような並置構成は複合パワーデバイスの電流通路の寄生のインダクタンス及び抵抗を不所望に増大し、パッケージの放熱要件も増大する。更に、共通基板上におけるデバイスの並置はパッケージのフォームファクタのみならず製造コストも不所望に増大する。その結果、III−窒化物又は他のIII−Ｖ族トランジスタをIV族ダイオードと一体化するコンパクトでコストエフェクティブなパッケージング解決が必要とされている。
必要とされるパッケージングソリューションをもたらす一つの手法は、2011年3月22日に「III-Nitride Transistor Stacked with Diode in a Package」の名称で出願された米国特許出願番号第13/053,646号及び同様に2011年3月22日に「III-Nitride Transistor Stacked with FET in a Package」の名称で出願された米国特許出願番号第13/053,556号に記載されているように、III−窒化物又は他のIII−Ｖ族アクティブダイの上面にシリコン又は他のIV族アクティブダイを垂直に積層することによって実施され、これらの出願は両方とも参照することによりそっくりそのままここに組み込まれる。
本発明は、内部にダイオードが形成されたシリコン又はIV族アクティブダイの上面にIII−Ｖ族アクティブダイが積層された積層複合デバイスを目的とする。本発明の手法の動機の一つは、通常より大きなダイサイズが底部ダイに必要とされるということにある。つまり、複合デバイスの底部（大きな）アクティブダイをシリコンなどの安価なIV俗材料を用いて実現し、ＧａＮなどのより高価なIII−Ｖ族材料からなる小さなアクティブダイを大きなIV族アクティブダイの上に積層することによって、III−Ｖ族トランジスタによって可能になる性能有利性を発揮するコストエフェクティブなパッケージングソリューションが本願明細書に開示される。
本発明の一実施形態によれば、積層複合デバイスはＬＶのIV族ダイオードと組み合わされたIII−窒化物パワートランジスタを含むことができる。ノーマリオンとし得るIII−窒化物パワートランジスタと例えばＬＶのIV族ダイオードの組み合わせを実現することによってノーマリオフの複合パワーデバイスを生成することができる。更に、本願により開示される複合デバイスの構成は寄生インダクタンス及び抵抗を十分に低減するとともに、重利アプリケーションの集積パッケージング方法に比べて複合デバイスパッケージによる放熱を高めるように設計されている。
図１につき説明すると、図１は複合デバイスの一つの模範的な実施形態を示す。図１に示すように、複合デバイス１０１はIV族ダイオード１２０と結合されたIII−Ｖ族トランジスタ１１０を含む。図１には、さらに、複合デバイス１０１の複合アノード１０２及び複合カソード１０３、III−Ｖ族トランジスタ１１０のソース１１２、ドレイン１１４及びゲート１１６、及びIV族ダイオード１２０のアノード１２２及びカソード１２４が示されている。
III−Ｖ族トランジスタ１１０はIII−窒化物パワートランジスタとすることができ、例えば絶縁ゲートＦＥＴ（ＩＧＦＥＴ）として又はヘテロ構造ＦＥＴ（ＨＦＥＴ）として実装することができる。一実施形態では、III−Ｖ族トランジスタ１１０は金属−酸化物−半導体ＦＥＴ（ＭＯＳＦＥＴ）などの金属−絶縁体−半導体ＦＥＴ（ＭＩＳＦＥＴ）の形態とし得る。或いは、ＨＦＥＴとして実装するときは、III−Ｖ族トランジスタ１１０は２ＤＥＧを発生するように構成されたＨＥＭＴとすることができる。一実施形態では、例えば、III−Ｖ族トランジスタ１１０は約６００Ｖのドレイン電圧を維持するように構成された、約４０Ｖのゲート定格電圧を有する高電圧（ＨＶ）デバイスとすることができる。いくつかの実施形態では、複合デバイス１０１はパワートランジスタとして、III−Ｖ族ＦＥＴ又はＨＥＭＴの代わりに絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を使用することができる点に留意されたい。更に、複合デバイス１０１は、III−Ｖ族トランジスタ１１０として、III−Ｎ ＦＥＴ又はＨＥＭＴ以外のIII−Ｖ族ＦＥＴ又はＨＥＭＴ、例えばIII−Ａｓ、III−Ｐ又はIII−ＡｓａＰｂＮ(1-a-b)ＦＥＴ又はＨＥＭＴなどを使用することもできる点に留意されたい。
図１に示す実施形態によれば、IV族ダイオード１２０はＬＶのIV族ダイオード、例えば約５０Ｖ未満の降伏電圧を有するシリコンダイオードとすることができる。しかし、他の実施形態では、IV族ダイオード１２０は任意の適切なIV族材料を含むものとし得る。図１に示すように、III−Ｖ族トランジスタ１１０は複合デバイス１０１を生成するためにIV族ダイオード１２０と結合される。つまり、IV族ダイオード１２０のカソード１２４はIII−Ｖ族トランジスタ１１０のソース１１２に結合され、IV族ダイオード１２０のアノード１２２は複合デバイス１０１の複合１０２を提供し、III−Ｖ族トランジスタ１１０のドレインは複合デバイス１０１のカソード１０４を提供し、III−Ｖ族トランジスタ１１０のゲート１１６はIV族ダイオード１２０のアノード１２０に結合される。
III−Ｖ族トランジスタ１１０及びIV族ダイオード１２０の組み合わせは複合デバイス１０１を形成し、この複合デバイスは、図１に示す実施形態によれば、IV族ダイオード１２０により与えられる複合アノード１０２及びIII−Ｖ族トランジスタ１１０により与えられる複合カソード１０４を有するダイオードとして事実上機能する複合２端子デバイスをもたらす。更に、以下に詳細に説明するように、複合デバイス１０１は、寄生インダクタンス及び抵抗が低減され放熱性が向上するように構成されたＨＶ複合デバイスとして実装することができる。
続いて図２Ａ及び図２Ｂにつき説明すると、図２Ａは本発明による積層複合デバイス用に適した模範的なIII−Ｖ族トランジスタ２１０の前面２１３を示す斜視図を提示し、図２ＢはIII−Ｖ族トランジスタ２１０の背面２１５を示す斜視図を提示する。図２Ａに示されるように、III−Ｖ族トランジスタ２１０は側面積２１７を有するアクティブダイ２１１を含み、アクティブダイ２１１はその前面上に形成されたドレイン電極２１４、ゲート電極２１６及びソースパッド２１９を含む。アクティブダイ２１１は例えばIII−窒化物材料で形成し、ＨＥＭＴパワーデバイスとして実装することができる。更に図２Ｂに示されるように、ソース電極２１２がアクティブダイ２１１の背面２１５上に形成される。更に、シリコン貫通ビア（ＴＳＶ）のような基板貫通ビア２０８ａ、２０８ｂ、２１８のそれぞれの上端及び下端も図２Ａ及び２Ｂに示されている。基板貫通ビア２０８ａ及び２０８ｂはアクティブダイ２１１の背面からIII−Ｖ族トランジスタ２１０の前面２１３上のゲート電極２１６への電気的結合をなし、基板貫通ビア２１８は前面２１３上のソースパッド２１９を背面２１５上のソース電極２１２に電気的に結合する。
基板貫通ビア２１８の前面側端は概念を明瞭にするためにソースパッド２１９を「貫通して見える」ように示されているが、実際には基板貫通ビア２１８の前面側端はソースパッド２１９の存在によって覆い隠されるので、図２Ａに示す斜視図からは目に見えない点に注意されたい。同様に、基板貫通ビア２０８ａ及び２０８ｂの前面側端はゲート電極２１６を「貫通して見える」ように示されているが、実際にはそれらの前面側端はゲート電極２１６の存在によって覆い隠されるので、図２Ａに示す斜視図からは目に見えない。更に、アクティブダイ２１２の背面２１５上のソース電極２１２を「貫通」して見えるように示されている基板貫通ビア２１８の背面側端は、ソース電極２１２の存在によって覆い隠されるので、図２Ｂに示す斜視図からは目に見えない。基板貫通ビア２１８の上端と接触するソースパッド２１９、ソース電極２１２、ドレイン電極２１４及び基板貫通ビア２０８ａ及び２０８ｂの上端と接触するゲート電極２１６を有するIII−Ｖ族トランジスタ２１０は、図１のソース１１２、ドレイン１１４及びゲート１１６を有するIII−Ｖ族トランジスタ１１０に対応し、上記の対応するデバイスに予め帰属する如何なる特性も共有することができる。
図３Ａに移り説明すると、図３Ａは本発明による積層複合デバイス用に適した模範的なIV族ダイオード３２０の上面３２３を示す斜視図を提示する。図３Ａに示されるように、IV族ダイオード３２０は任意の適切なIV族半導体からなるアクティブダイ３２１を含み、カソード３２４と、アクティブダイ３２１の上面３２３からIV族ダイオード３２０の底面３２５上のアノードに電気的に結合する基板貫通ビア３０８ａ及び３０８ｂの上面側端とを含み（アノードは図３Ａの斜視図からは見えない）、これらのビアも例えばシリコン貫通ビア（ＴＳＶ）とすることができる。更に、図３Ａはアクティブダイ３２１の側面積３２７を示す。IV族ダイオード３２０は本実施形態によれば縦型ダイオードとして実装される点に注意されたい。更に、アクティブダイ３２１の側面積３２７は図２Ａ及び２Ｂのアクティブダイ２１１の側面積２１７より大きい点に注意されたい。
続いて図３Ｂにつき説明すると、図３Ｂは図３Ａにより示される実施形態と一致する模範的なIV族ダイオード３２０の底面３２５を示す斜視図を提示する。図３Ｂに示されるように、IV族ダイオード３２０のアノード３２２はアクティブダイ３２１の底面３２５上に形成される。図３Ａに示される上面側端にそれぞれ対応する基板貫通ビア３０８ａ及び３０８ｂの底面側端も図３Ｂに示されている。基板貫通ビア３０８ａ及び３０８ｂの底面側端は概念を明瞭にするためにアノード３２２を「貫通して見える」ように示されているが、実際には基板貫通ビア３０８ａ及び３０８ｂの底面側端はアノード３２２の存在によって覆い隠されるので、図３Ｂに示す斜視図からは目に見えない点に注意されたい。
次に図４につき説明すると、図４は本発明による模範的な積層複合デバイスを含むパッケージングソリューションの上面を示す斜視図を提示する。図４に示されるように、複合デバイスパッケージ４００はIV族ダイオード４２０の上にIII−Ｖ族トランジスタ４１０を積層してなる積層複合デバイス４０１を含む。積層複合デバイス４０１は図１の複合デバイス１０１に対応する。更に、背面４１５と、ドレイン電極４１４、基板貫通ビア４０８ａ及び４０８ｂの上端と接触するゲート電極４１６、基板貫通ビア４１８の上端と接触するソースパッド４１９を含む前面４１３とを有するIII−Ｖ族デバイス４１０は図２Ａ及び２ＢのIII−Ｖ族トランジスタ２１０に対応する。よって、ソースパッド４１９を「貫通して見える」ように示されている基板貫通ビア４１８の前面側端及びゲート電極４１６を「貫通して見える」ように示されている基板貫通ビア４０８ａ及び４０８ｂの前面側端は実際には図４の斜視図からは見えない。
上面４２３上にカソード４２４を及び底面４２５上にアノード（図４の斜視図からは見えない）を有するIV族ダイオード４２０は図３Ａ及び３ＢのIV族ダイオード３２０に対応する。図４の斜視図からは見えないが、IV族ダイオード４２０はアクティブダイ４２１の上面４２３及び底面４２５に上面側端及び底面側端をそれぞれ有する基板通過ビア３０８ａ及び３０８ｂに対応する基板通過ビア及び底面４２５上のアノード３２２に対応するアノードを含む点に留意されたい。更に、同様に図４からは見えないが、III−Ｖ族トランジスタ４１０は基板貫通ビア４１８によりアクティブダイ４１１の前面４１３上のソースパッド４１９に電気的に結合されるアクティブダイ４１１の背面４１５上のソース電極を含む点に留意されたい。更に、III−Ｖ族トランジスタ４１０がIII−Ｖ族トランジスタ２１０に対応し、IV族ダイオード４２０がIV族ダイオード３２０に対応する限り、IV族ダイオード４２０のアクティブダイ４２１は、図４に示されるように、III−Ｖ族トランジスタ４１０のアクティブダイ４１１の側面積より大きい側面積を有する。
積層複合デバイス４０１は、図１の複合デバイス１０１の複合アノード１０２及び複合カソード１０４にそれぞれ対応する複合アノード（図４の斜視図からは見えない）及び複合カソード４０４を含む。図４に示されるように、積層複合デバイス４０１はIV族ダイオード４２０とこのIV族ダイオード４２０上に積層されたIII−Ｖ族トランジスタ４１０を含む。図４に示す実施形態によれば、IV族ダイオード４２０のカソード４２４がIII−Ｖ族トランジスタ４１０の背面４１５上のソース（図２Ｂのソース電極２１２に対応する）及び基板貫通ビア４１８を経てソースパッド４１９に電気的に結合される。更に、IV族ダイオード４２０の底面４２５上のアノード（図３Ｂのアノード３２２に対応する）が、積層複合デバイス４０１の底面４０５上の複合アノード（図３Ｂのアノード３２２によって与えられる）を与えるために、（例えば基板貫通ビア４０８ａ及び４０８ｂ及び図３Ａ及び３Ｂの基板貫通ビア３０８ａ及び３０８ｂを経て）III−Ｖ族トランジスタ４１０の前面上のゲート電極４１６に結合される。更に、III−Ｖ族トランジスタ４１０のドレイン電極４１４が積層複合デバイス４０１の背面４０５に対向する上面４０３上の複合カソード４０４を与える。
図４において、積層複合デバイス４０１は、例えばIII−Ｖ族トランジスタ４１０の背面４１５をIV族ダイオード４２０のカソード４２４の上に直接積層することによって形成できる。この実施形態においては、ソース電極２１２に対応するIII−Ｖ族トランジスタ４１０のソース電極がIV族ダイオード４２０のカソード４２４と直接接触するように、且つIII−Ｖ族トランジスタ４１０のゲート電極４１６が基板貫通ビア４０８ａ及び４０８ｂ及びアクティブダイ４１１に形成される基板貫通ビ３０８ａ及び３０８ｂに対応する基板貫通ビアによりアノード３２２に対応するIV族ダイオード４２０のアノードに結合されるように、アクティブダイ４１１をアライメントさせることができる。更に、積層複合デバイス４０１の底面４０５上の複合アノード（図３Ｂのアノード３２２に対応する）は複合デバイスパッケージ４００のパドル（パドルは図４に示されていない）に直接結合することができる。
IV族ダイオード４２０の上面へのIII−Ｖ族トランジスタ４１０の積層は、IV族ダイオード４２０とIII−Ｖ族トランジスタ４１０との間に直接的な機械的接触をもたらす、例えばはんだ、導電性接着剤、導電性テープ、シンタリング又は他の取り付け方法を用いて達成することができる。IV族ダイオード４２０とIII−Ｖ族トランジスタ４１０のこのような直接装着は寄生インダクタンス及び抵抗を有利に低減し、放熱性を向上し、従来のパッケージングソリューションに比較してフォームファクタを及び製造コストを低減する。放熱性を更に向上させるために、III−Ｖ族トランジスタ４１０のアクティブダイ４１１及び／又はIV族ダイオード４２０のアクティブダイ４２１をダイの厚さが約３０ミクロンから約６０ミクロンの範囲になるように薄層化して熱伝導率を高めることができる。
図４に示す模範的な積層複合デバイスの実装に関して、特定の例によって代表される特徴及び特性が概念的理解の助けとして詳しく記述されているが、限定として解釈すべきでないことを強調したい。例えば、寸法、デバイスレイアウトなどの実装上の細部は使用する個々のデバイス及び積層複合デバイスの特定の設計目的に大きく依存する。従って、図４に示す特定の例により説明される本発明の原理はここに開示される発明の思想の範囲から逸脱することなく多くの実装上の変更を可能にする。
続いて図５Ａ及び図５Ｂにつき説明すると、図５Ａは本発明による積層複合デバイス用に適した模範的なIII−Ｖ族トランジスタ５１０の前面５１３を示す斜視図を提示し、図５ＢはIII−Ｖ族トランジスタ５１０の背面５１５を示す斜視図を提示する。図５Ａに示されるように、III−Ｖ族トランジスタ５１０は側面積５１７を有するアクティブダイ５１１を含み、アクティブダイ２１１はその前面５１３上に形成されたドレイン電極５１４、ゲート電極５１６及びソースパッド５１９を有する。更に図５Ｂに示されるように、III−Ｖ族トランジスタ５１０のソース電極５１２がアクティブダイ５１１の背面５１５上に形成される。更に、アクティブダイ５１１の前面５１３上のソースパッド５１９を背面５１５上のソース電極５１２に電気的に結合する基板貫通ビア５１８の前面側端及び背面側端も示されている。ソース電極５１２、ソースパッド５１９、ドレイン電極５１４及びゲートで５１６を有するIII−Ｖ族トランジスタ５１０は、ソース１１２、ドレイン１１４及びゲート１１６を有する図１のIII−Ｖ族トランジスタ１１０に対応し、前記の対応デバイスに予め帰属する如何なる特性も共有することができる。
図６に移り説明すると、図６は本発明の一実施形態による積層複合デバイス用に適した模範的なIV族ダイオード６２０の上面６２３を示す斜視図を提示する。図６に示されるように、IV族ダイオード６２０は側面積６２７を有するアクティブダイ６２１及びアクティブダイ６２１の上面６２３上に形成されたカソード６２４を含む。IV族ダイオード６２０は、例えばＬＶシリコンダイオードなどのＬＶダイオードとして実装することができる。図６には、IV族ダイオード６２０の上面６２３に対向する底面６２５上のアノードに結合された導電性タブ６２８も示されている（アノードは図６の斜視図からは見えない）。IV族ダイオード６２０は本例では縦型ダイオードとして実装される点に留意されたい。更に、アクティブダイ６２１の側面積６２７は図６Ａ及び６Ｂのアクティブダイ６１１の側面積６１７より大きい点に留意されたい。
次に図７につき説明すると、図７は本発明の一実施形態による模範的な積層複合デバイスを含むパッケージングソリューションの上面を示す斜視図を提示する。図７に示されるように、複合デバイスパッケージ７００はIV族ダイオード７２０の上にIII−Ｖ族トランジスタ７１０を積層してなる積層複合デバイス７０１を含む。積層複合デバイス７０１は図１の複合デバイス１０１に対応する。更に、背面７１５と、ドレイン電極７１４、ゲート電極７１６及び基板貫通ビア７１８の上端と接触するソースパッド７１９を含む前面７１３とを有するIII−Ｖ族デバイス７１０は図５Ａ及び５ＢのIII−Ｖ族トランジスタ５１０に対応する。よって、ソースパッド７１９を「貫通して見える」ように示されている基板貫通ビア７１８の前面側端は実際にはソースパッド７１９により覆い隠されるために図７の斜視図からは見えない。
上面７２３上にカソード７２４を及び底面７２５上にアノード（図７の斜視図からは見えない）を有するIV族ダイオード７２０は図６のIV族ダイオード６２０に対応する。図４に示す実装形態と異なり、図７の実施形態では、ゲート電極７１６は一つ以上のボンドワイヤ７０８及び導電性タブ７１８によってIV族ダイオード７２０の底面７２５上のアノードに電気的に結合される点に留意されたい。更に、III−Ｖ族トランジスタ７１０がIII−Ｖ族トランジスタ５１０に対応し、IV族ダイオード７２０がIV族ダイオード６２０に対応する限り、IV族ダイオード７２０のアクティブダイ７２１は、図７に示されるように、III−Ｖ族トランジスタ７１０のアクティブダイ７１１の側面積より大きい側面積を有する。
積層複合デバイス７０１は、図１の複合デバイス１０１の複合アノード１０２及び複合カソード１０４にそれぞれ対応する複合アノード（図７の斜視図からは見えない）及び複合カソード７０４を含む。図７に示されるように、積層複合デバイス７０１はIV族ダイオード７２０とこのIV族ダイオード７２０上に積層されたIII−Ｖ族トランジスタ７１０を含む。図７に示す実施形態によれば、IV族ダイオード７２０のカソード７２４がIII−Ｖ族トランジスタ７１０の背面７１５上のソース電極（図５Ｂのソース電極５１２に対応する）及び基板貫通ビア７１８を経てソースパッド７１９に電気的に結合される。更に、IV族ダイオード７２０の底面７２５上のアノード（図３Ｂのアノード３２２に概略対応し、基板貫通ビアの底面側端は存在しない）が、積層複合デバイスパッケージ７００の底面７０５上の複合アノードを与えるために、III−Ｖ族トランジスタ７１０の前面７１３上のゲート電極７１６に結合される。更に、III−Ｖ族トランジスタ７１０のドレイン電極７１４が積層複合デバイスパッケージ７００の背面７０５に対向する上面７０３上の複合カソード７０４を与える。
図７において、積層複合デバイス７０１は、例えばIII−Ｖ族トランジスタ７１０の背面７１５をIV族ダイオード７２０のカソード７２４の上面に直接積層することによって形成できる。この実施形態においては、アクティブダイ７１１を、ソース電極５１２に対応するIII−Ｖ族トランジスタ７１０のソース電極がIV族ダイオード７２０のカソード７２４と直接接触するように位置合わせすることができる。更に、この実施形態においては、III−Ｖ族トランジスタ７１０のゲート電極７１６は一以上のボンドワイヤ７０８及び導電性タブ７２８によって複合デバイスパッケージ７００の底面７０５にあるIV族ダイオード７２０のアノードに結合される。
IV族ダイオード７２０の上面へのIII−Ｖ族トランジスタ７１０の積層は、図４に示す実施形態について説明したように、IV族ダイオード７２０とIII−Ｖ族トランジスタ７１０との間に機械的な直接接触を形成する、例えばはんだ、導電性接着剤、導電性テープ、シンタリング又は他の装着方法を用いて達成することができる。IV族ダイオード７２０とIII−Ｖ族トランジスタ７１０のこのような直接装着は寄生インダクタンス及び抵抗を有利に低減し、放熱性を向上し、従来のパッケージングソリューションに比較してフォームファクタ及び製造コストを低減する。放熱性を更に向上させるために、III−Ｖ族トランジスタ７１０のアクティブダイ７１１及び／又はIV族ダイオード７２０のアクティブダイ７２１をダイの厚さが約３０ミクロンから約６０ミクロンの範囲になるように薄層化して熱伝導率を高めることができる。更に、本実施形態においては、ゲート電極７１６は例えば金（Ａｕ）又は（Ｃｕ）ボンドワイヤなどの銅一以上のボンドワイヤ７０８によってIV族ダイオード７２０の底面７２５上のアノードに結合されるが、他の実施形態では一以上のボンドワイヤ７０８の代わりにＡｌ，Ａｕ，Ｃｕ及び／又は他の金属又は複合材料などの導電性材料からなる導電性リボン、導電性金属クリップ、又は他のコネクタを用いることができる。図７に示す特定の実施形態により代表される特徴及び特性が概念的理解の助けとして詳しく記述されているが、これらの特徴及び特性は限定として解釈すべきでないことを再度表明しておきたい。
このように、大きな側面積を有するIV族ダイオードの上にIII−Ｖ族トランジスタを積層して積層複合デバイスを形成することによって、本願に開示される実施形態はフォームファクタ及びコストが低減されるパッケージングソリューションをもたらす。更に、IV族横型トランジスタの上にIII−Ｖ族トランジスタを積層すると、寄生インダクタンス及び抵抗が有利に低減され、放熱性が向上して積層複合デバイスの性能を向上させることができる。
以上の説明から明らかなように、本願に記載の発明の概念は本発明の概念の範囲を逸脱することなく種々の技術を用いて実施することができる。更に、特に幾つかの実施形態について本発明の概念を説明したが、当業者であれば、それらの形態及び細部に本発明の概念の精神及び範囲を逸脱することなく種々な変更を加えることができることは理解されよう。従って、上述した実施形態はあらゆる点において例示的なものであり、限定的なものではないと考慮されたい。更に、本発明は上述した特定の実施形態に限定されず、本発明の範囲から逸脱することなしに、本発明に多くの再配置、変形及び置換を行い得ることを理解されたい。
Claims (20)
- 複合アノード及び複合カソードを有する積層複合デバイスであって、前記積層複合デバイスは、
IV族ダイオードと、
前記IV族ダイオードの上に積層されたIII−Ｖ族トランジスタを備え、
前記IV族ダイオードのカソードが前記III−Ｖ族トランジスタのソースと接触され、
前記IV族ダイオードのアノードが前記積層複合デバイスの底面の前記複合アノードを与えるために前記III−Ｖ族トランジスタのゲートに結合され、
前記III−Ｖ族トランジスタのドレインが前記積層複合デバイスの前記底面と対向する上面の前記複合カソードを与える、
積層複合デバイス。 - 前記IV族ダイオードの前記アノードが少なくとも一つのシリコン貫通ビア（ＴＳＶ）を経て前記III−Ｖ族トランジスタの前記ゲートに結合されている、請求項１記載の積層複合デバイス。
- 前記IV族ダイオードの前記アノードが少なくとも一つのボンドワイヤにより前記III−Ｖ族トランジスタの前記ゲートに結合されている、請求項１記載の積層複合デバイス。
- 前記III−Ｖ族トランジスタがノーマリオンデバイスであり、前記積層複合デバイスがノーマリオフデバイスである、請求項１記載の積層複合デバイス。
- 前記III−Ｖ族トランジスタが高電圧トランジスタであり、前記IV族ダイオードが低電圧ダイオードである、請求項１記載の積層複合デバイス。
- 前記IV族ダイオードのダイ及び前記III−Ｖ族トランジスタのダイの少なくとも一つが約６０μｍ未満の厚さを有する、請求項１記載の積層複合デバイス。
- 前記IV族ダイオードがシリコンよりなる、請求項１記載の積層複合デバイス。
- 複合デバイスパッケージであって、前記複合デバイスパッケージは
IV族ダイオードを第１のアクティブダイ内に備え、
前記IV族ダイオードの上に積層されたIII−Ｖ族トランジスタを第２のアクティブダイ内に備え、前記第１のアクティブダイの側面積が前記第２のアクティブダイの側面積より大きく、
前記IV族ダイオードのカソードが前記III−Ｖ族トランジスタのソースと接触され、
前記IV族ダイオードのアノードが前記複合デバイスパッケージの底面の複合アノードを与えるために前記III−Ｖ族トランジスタのゲートに結合され、
前記III−Ｖ族トランジスタのドレインが前記複合デバイスパッケージの前記底面に対向する上面の複合カソードを与える、
複合デバイスパッケージ。 - 前記IV族ダイオードの前記アノードが少なくとも一つのシリコン貫通ビア（ＴＳＶ）を経て前記III−Ｖ族トランジスタの前記ゲートに結合されている、請求項８記載の複合デバイスパッケージ。
- 前記IV族ダイオードの前記アノードが少なくとも一つのボンドワイヤにより前記III−Ｖ族トランジスタの前記ゲートに結合されている、請求項８記載の複合デバイスパッケージ。
- 前記III−Ｖ族トランジスタがノーマリオンデバイスであり、前記III−Ｖ族トランジスタ及び前記IV族ダイオードからなる複合デバイスがノーマリオフデバイスである、請求項８記載の積層複合デバイス。
- 前記III−Ｖ族トランジスタが高電圧トランジスタであり、前記IV族ダイオードが低電圧ダイオードである、請求項８記載の積層複合デバイス。
- 前記第１のアクティブダイ及び前記第２のアクティブダイの少なくとも一つが約６０μｍ未満の厚さを有する、請求項８記載の積層複合デバイス。
- 前記IV族ダイオードがシリコンよりなる、請求項８記載の複合デバイスパッケージ。
- 複合アノード及び複合カソードを有する積層複合デバイスであって、前記積層複合デバイスは、
シリコンダイオードと、
前記シリコンダイオードの上に積層されたIII−窒化物トランジスタを備え、
前記シリコンダイオードのカソードが前記III−窒化物トランジスタのソースと接触され、
前記シリコンダイオードのアノードが前記積層複合デバイスの底面の前記複合アノードを与えるために前記III−窒化物トランジスタのゲートに結合され、
前記III−窒化物トランジスタのドレインが前記積層複合デバイスの前記底面と対向する上面の前記複合カソードを与える、
積層複合デバイス。 - 前記シリコンダイオードの前記アノードが少なくとも一つのシリコン貫通ビア（ＴＳＶ）を経て前記III−窒化物トランジスタの前記ゲートに結合されている、請求項１５記載の積層複合デバイス。
- 前記シリコンダイオードの前記アノードが少なくとも一つのボンドワイヤにより前記III−窒化物トランジスタの前記ゲートに結合されている、請求項１５記載の積層複合デバイス。
- 前記III−Ｖ族トランジスタがノーマリオンデバイスであり、前記積層複合デバイスがノーマリオフデバイスである、請求項１５記載の積層複合デバイス。
- 前記III−窒化物トランジスタが高電圧トランジスタであり、前記シリコンダイオードが低電圧ダイオードである、請求項１５記載の積層複合デバイス。
- 前記III−窒化物トランジスタが窒化ガリウム（ＧａＮ）からなる、請求項１５記載の積層複合デバイス。
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Cited By (2)
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Families Citing this family (6)
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| US8981380B2 (en) * | 2010-03-01 | 2015-03-17 | International Rectifier Corporation | Monolithic integration of silicon and group III-V devices |
| US9219058B2 (en) * | 2010-03-01 | 2015-12-22 | Infineon Technologies Americas Corp. | Efficient high voltage switching circuits and monolithic integration of same |
| US9343440B2 (en) | 2011-04-11 | 2016-05-17 | Infineon Technologies Americas Corp. | Stacked composite device including a group III-V transistor and a group IV vertical transistor |
| US8987833B2 (en) | 2011-04-11 | 2015-03-24 | International Rectifier Corporation | Stacked composite device including a group III-V transistor and a group IV lateral transistor |
| US9362267B2 (en) * | 2012-03-15 | 2016-06-07 | Infineon Technologies Americas Corp. | Group III-V and group IV composite switch |
| WO2020191357A1 (en) | 2019-03-21 | 2020-09-24 | Transphorm Technology, Inc. | Integrated design for iii-nitride devices |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6252954A (ja) * | 1985-09-02 | 1987-03-07 | Toshiba Corp | 半導体装置 |
| JPH09135155A (ja) * | 1995-11-07 | 1997-05-20 | Hitachi Ltd | 半導体装置 |
| JPH113916A (ja) * | 1997-04-16 | 1999-01-06 | Matsushita Electric Ind Co Ltd | 高周波半導体装置及びその製造方法 |
| JP2006351691A (ja) * | 2005-06-14 | 2006-12-28 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2008198735A (ja) * | 2007-02-09 | 2008-08-28 | Sanken Electric Co Ltd | 整流素子を含む複合半導体装置 |
| JP2009009993A (ja) * | 2007-06-26 | 2009-01-15 | Toshiba Corp | 半導体装置 |
| JP2009182107A (ja) * | 2008-01-30 | 2009-08-13 | Furukawa Electric Co Ltd:The | 半導体装置 |
| JP2010283346A (ja) * | 2009-05-28 | 2010-12-16 | Internatl Rectifier Corp | モノリシック垂直集積複合ｉｉｉ−ｖ族及びｉｖ族半導体デバイス |
| WO2011011107A2 (en) * | 2009-07-21 | 2011-01-27 | Cree, Inc. | High speed rectifier circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3648131A (en) * | 1969-11-07 | 1972-03-07 | Ibm | Hourglass-shaped conductive connection through semiconductor structures |
| US7569920B2 (en) * | 2006-05-10 | 2009-08-04 | Infineon Technologies Ag | Electronic component having at least one vertical semiconductor power transistor |
| US7972902B2 (en) * | 2007-07-23 | 2011-07-05 | Samsung Electronics Co., Ltd. | Method of manufacturing a wafer including providing electrical conductors isolated from circuitry |
| US8513119B2 (en) * | 2008-12-10 | 2013-08-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming bump structure having tapered sidewalls for stacked dies |
| TWI471977B (zh) * | 2009-05-15 | 2015-02-01 | Xintec Inc | 功率金氧半場效電晶體封裝體 |
| US8264065B2 (en) * | 2009-10-23 | 2012-09-11 | Synopsys, Inc. | ESD/antenna diodes for through-silicon vias |
| TW201145493A (en) * | 2010-06-01 | 2011-12-16 | Chipmos Technologies Inc | Silicon wafer structure and multi-chip stack structure |
| US20120193785A1 (en) * | 2011-02-01 | 2012-08-02 | Megica Corporation | Multichip Packages |
-
2012
- 2012-03-29 US US13/434,524 patent/US20120256190A1/en not_active Abandoned
- 2012-04-04 EP EP12163107A patent/EP2511954A1/en not_active Withdrawn
- 2012-04-06 JP JP2012087836A patent/JP5643783B2/ja not_active Expired - Fee Related
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6252954A (ja) * | 1985-09-02 | 1987-03-07 | Toshiba Corp | 半導体装置 |
| JPH09135155A (ja) * | 1995-11-07 | 1997-05-20 | Hitachi Ltd | 半導体装置 |
| JPH113916A (ja) * | 1997-04-16 | 1999-01-06 | Matsushita Electric Ind Co Ltd | 高周波半導体装置及びその製造方法 |
| JP2006351691A (ja) * | 2005-06-14 | 2006-12-28 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2008198735A (ja) * | 2007-02-09 | 2008-08-28 | Sanken Electric Co Ltd | 整流素子を含む複合半導体装置 |
| JP2009009993A (ja) * | 2007-06-26 | 2009-01-15 | Toshiba Corp | 半導体装置 |
| JP2009182107A (ja) * | 2008-01-30 | 2009-08-13 | Furukawa Electric Co Ltd:The | 半導体装置 |
| JP2010283346A (ja) * | 2009-05-28 | 2010-12-16 | Internatl Rectifier Corp | モノリシック垂直集積複合ｉｉｉ−ｖ族及びｉｖ族半導体デバイス |
| WO2011011107A2 (en) * | 2009-07-21 | 2011-01-27 | Cree, Inc. | High speed rectifier circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160047573A (ko) * | 2013-08-30 | 2016-05-02 | 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코 | InGaAlN계 반도체 소자 |
| JPWO2015029435A1 (ja) * | 2013-08-30 | 2017-03-02 | 国立研究開発法人科学技術振興機構 | ＩｎＧａＡｌＮ系半導体素子 |
| KR102309747B1 (ko) * | 2013-08-30 | 2021-10-08 | 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코 | InGaAlN계 반도체 소자 |
| JPWO2019116868A1 (ja) * | 2017-12-11 | 2020-12-24 | ローム株式会社 | 半導体整流器 |
| JP7509543B2 (ja) | 2017-12-11 | 2024-07-02 | ローム株式会社 | 半導体整流器 |
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