JPWO2019116868A1 - 半導体整流器 - Google Patents

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敦司 山口
淳一 柏木
淳一 柏木
洋平 森山
洋平 森山
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Abstract

本開示の一側面によって提供される半導体整流器は、トランジスタおよびダイオードを備える。前記トランジスタは、ソース電極、ドレイン電極およびゲート電極を有する。前記ダイオードは、アノード電極およびカソード電極を有する。前記アノード電極は前記ゲート電極に導通し、前記カソード電極は前記ソース電極に導通する。

Description

本開示は、半導体整流器に関する。
半導体整流器の一形態であるショットキーバリアダイオードは、Ｓｉ半導体層と、ショットキー電極およびオーミック電極を有する。
本開示の一側面によって提供される半導体整流器は、トランジスタおよびダイオードを備える。前記トランジスタは、ソース電極、ドレイン電極およびゲート電極を有する。前記ダイオードは、アノード電極およびカソード電極を有する。前記アノード電極は前記ゲート電極に導通し、前記カソード電極は前記ソース電極に導通する。
本開示の第１実施形態に係る半導体整流器を示す平面図である。 図１のＩＩ−ＩＩ線に沿う断面図である。 図１のＩＩＩ−ＩＩＩ線に沿う断面図である。 本開示の第１実施形態に係る半導体整流器を示す回路図である。 本開示の第１実施形態に係る半導体整流器の電圧電流特性を示すグラフである。 本開示の第１実施形態に係る半導体整流器の逆回復特性を示すグラフである。 本開示の第１実施形態に係る半導体整流器の第１変形例を示す平面図である。 本開示の第１実施形態に係る半導体整流器の第２変形例を示す平面図である。 図８のＩＸ−ＩＸ線に沿う断面図である。 本開示の第１実施形態に係る半導体整流器の第３変形例を示す平面図である。 本開示の第２実施形態に係る半導体整流器を示す平面図である。 本開示の第２実施形態に係る半導体整流器を示す回路図である。 本開示の第３実施形態に係る半導体整流器を示す平面図である。 本開示の第３実施形態に係る半導体整流器を示す回路図である。 本開示の第３実施形態に係る半導体整流器の第１変形例を示す平面図である。 本開示の第３実施形態に係る半導体整流器の第１変形例を示す回路図である。 本開示の第１実施形態に係る半導体整流器の逆回復特性を示すグラフである。 本開示の第１実施形態に係る半導体整流器のダイオード電圧を示すグラフである。 本開示の第３実施形態に係る半導体整流器の逆回復特性を示すグラフである。 本開示の第３実施形態に係る半導体整流器のダイオード電圧を示すグラフである。 本開示の第４実施形態に係る半導体整流器を示す平面図である。 図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。 本開示の第４実施形態に係る半導体整流器の第１変形例を示す平面図である。 本開示の第４実施形態に係る半導体整流器の第２変形例を示す平面図である。 図２４のＸＸＶ−ＸＸＶ線に沿う断面図である。 本開示の第５実施形態に係る半導体整流器を示す平面図である。 本開示の第５実施形態に係る半導体整流器を示す回路図である。 本開示の第６実施形態に係る半導体整流器を示す平面図である。 図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面図である。 本開示の第７実施形態に係る半導体整流器を示す平面図である。 図３０のＸＸＸＩ−ＸＸＸＩ線に沿う断面図である。
以下、本開示の好ましい実施の形態につき、図面を参照して具体的に説明する。
＜第１実施形態＞
図１〜図４は、本開示の第１実施形態に係る半導体整流器を示している。本実施形態の半導体整流器Ａ１は、トランジスタ１、ダイオード２、リードフレーム３および封止樹脂６を備えている。
図１は、半導体整流器Ａ１を示す平面図である。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。図４は、半導体整流器Ａ１を示す回路図である。
トランジスタ１は、たとえばノーマリーオン型（デプレッション型）のトランジスタであり、素子本体１０、ソース電極１１Ｓ、ドレイン電極１１Ｄ及びゲート電極１１Ｇを有する。
素子本体１０は、半導体層を含むものであり、本実施形態においては、ＧａＮ半導体層を含む。この場合、トランジスタ１は、たとえばＧａＮ−ＭＯＳＦＥＴやＧａＮ−ＨＥＭＴ等である。ソース電極１１Ｓ、ドレイン電極１１Ｄ及びゲート電極１１Ｇは、素子本体１０の上面に設けられており、すべてが素子本体１０の同じ側に位置する。
ソース電極１１Ｓ、ドレイン電極１１Ｄ及びゲート電極１１Ｇは、金属からなり、たとえばめっきによって形成される。ワイヤのボンディングやはんだ接合を好適に行う観点から、ソース電極１１Ｓ、ドレイン電極１１Ｄおよびゲート電極１１Ｇの表層は、Ａｕによって構成されていることが好ましい。また、ソース電極１１Ｓ、ドレイン電極１１Ｄおよびゲート電極１１Ｇのうち表層に覆われる部分は、たとえばＣｕ、Ｎｉ等の金属からなる。
ダイオード２は、素子本体２０、アノード電極２１Ａ及びカソード電極２１Ｃを有する。ダイオード２は、たとえば素子本体２０がＳｉ半導体層を含む、Ｓｉショットキーバリアダイオードである。ダイオード２の閾値電圧は、好ましくは、０．８Ｖ以下である。
リードフレーム３は、トランジスタ１およびダイオード２を支持しており、トランジスタ１およびダイオード２への導通経路を構成している。本実施形態においては、リードフレーム３は、アイランド部３０、アノード端子３１Ａおよびカソード端子３１Ｃを有している。また、リードフレーム３には、金属層３２および絶縁層３３が設けられている。
リードフレーム３の材質は特に限定されず、たとえば、Ｃｕ，Ｎｉ等の金属からなる金属板材料を用いて打ち抜き加工や折り曲げ加工等を施すことによって形成される。
アイランド部３０は、トランジスタ１およびダイオード２を支持する部分である。図示された例においては、アイランド部３０は、ｘ方向およびｙ方向に沿う四辺を有する平面視矩形状であるが、アイランド部３０の形状は特に限定されない。
また、本実施形態においては、アイランド部３０に金属層３２が設けられている。金属層３２は、たとえばＡｌ，Ｃｕ，Ｎｉ等から適宜選択される金属または合金からなる層である。図示された例においては、金属層３２は、絶縁層３３を介してアイランド部３０に固定されている。絶縁層３３は、絶縁材料からなり、たとえば樹脂やセラミックスが適宜採用される。また、金属層３２のｚ方向視寸法は、アイランド部３０のｚ方向視寸法よりも小さい。金属層３２の形成手法は特に限定されず、メッキ等による手法によって絶縁層３３上に形成してもよいし、予め形成しておいた金属層３２を絶縁層３３によってアイランド部３０に接合してもよい。
図示された例においては、トランジスタ１が、接合層１９によって金属層３２に接合されている。また、ダイオード２のカソード電極２１Ｃが、接合層２９によって金属層３２に接合されている。本例の場合、接合層１９は、絶縁性であってもよいし、導電性であってもよい。接合層２９は、導電性材料からなり、たとえばはんだである。これにより、ダイオード２のカソード電極２１Ｃは、金属層３２に導通している。
アノード端子３１Ａは、半導体整流器Ａ１の端子となるものであり、アノード接続される端子である。アノード端子３１Ａは、アイランド部３０から離間している。
カソード端子３１Ｃは、半導体整流器Ａ１の端子となるものであり、カソード接続される端子である。本例においては、カソード端子３１Ｃは、アイランド部３０に繋がっている。
図示された例においては、半導体整流器Ａ１は、複数のアノードワイヤ４Ａ、ゲートワイヤ４Ｇ、複数のソースワイヤ４Ｓ及び複数のドレインワイヤ４Ｄを有する。複数のアノードワイヤ４Ａは、アノード端子３１Ａとダイオード２のアノード電極２１Ａとに接続されている。ゲートワイヤ４Ｇは、ダイオード２のアノード電極２１Ａとトランジスタ１のゲート電極１１Ｇとに接続されている。複数のソースワイヤ４Ｓは、金属層３２とトランジスタ１のソース電極１１Ｓとに接続されている。複数のドレインワイヤ４Ｄは、トランジスタ１のドレイン電極１１Ｄとアイランド部３０とに接続されている。
複数のアノードワイヤ４Ａ、ゲートワイヤ４Ｇ、複数のソースワイヤ４Ｓ及び複数のドレインワイヤ４Ｄは、たとえばＡｕ、アルミ、Ｃｕ等の金属からなる。以下においては、複数のアノードワイヤ４Ａ、ゲートワイヤ４Ｇ、複数のソースワイヤ４Ｓ及び複数のドレインワイヤ４Ｄが、Ａｕからなる場合を例に説明するが、それぞれの本数はそれぞれの材質によって増減しうる。
以上に述べた構成により、半導体整流器Ａ１は、図４に示す回路を構成している。ダイオード２のアノード電極２１Ａは、ゲートワイヤ４Ｇを介してゲート電極１１Ｇに導通している。ダイオード２のカソード電極２１Ｃは、金属層３２および複数のソースワイヤ４Ｓを介してソース電極１１Ｓに導通している。
封止樹脂６は、トランジスタ１、ダイオード２、リードフレーム３の一部、複数のアノードワイヤ４Ａ、ゲートワイヤ４Ｇ、複数のソースワイヤ４Ｓ及び複数のドレインワイヤ４Ｄを保護するためのものであり、たとえばエポキシ樹脂等の絶縁樹脂からなる。図示された例においては、封止樹脂６は、アイランド部３０の裏面を露出させている。また、アノード端子３１Ａおよびカソード端子３１Ｃは、封止樹脂６の側面から同じ方向に突出している。
次に、半導体整流器Ａ１の作用について説明する。
本実施形態によれば、トランジスタ１を用いることにより、たとえば単体のダイオードからなる半導体整流器と比較して耐圧を向上させることが可能である。また、図５は、アノード端子３１Ａおよびカソード端子３１Ｃ間に印加される電圧と電流の関係を示しており、半導体整流器Ａ１との比較例として、Ｓｉ−ＦＲＤ（ファストリカバリダイオード）単体からなる半導体整流器とＳｉＣ−ＳＢＤ（ショットキーバリアキーダイオード）単体からなる半導体整流器との電圧および電流の関係を示している。同図に示すように、半導体整流器Ａ１に所定の電流が流れ始める閾値電圧は、Ｓｉ−ＦＲＤ単体からなる半導体整流器およびＳｉＣ−ＳＢＤ単体からなる半導体整流器のいずれの閾値電圧よりも低い値となっている。また、図６は、半導体整流器Ａ１と、比較例としてのＳｉ−ＦＲＤ単体からなる半導体整流器およびＳｉＣ−ＳＢＤ単体からなる半導体整流器との、逆回復特性を示している。オン状態からオフ状態に切り替えられた際に、逆方向に電流が流れる時間である逆回復時間に着目すると、半導体整流器Ａ１の逆回復時間は、ＳｉＣ−ＳＢＤ単体からなる半導体整流器の逆回復時間と同程度であり、Ｓｉ−ＦＲＤ単体からなる半導体整流器の逆回復時間よりも顕著に短い。以上より、半導体整流器Ａ１によれば、耐圧の向上、閾値電圧の低減及び逆回復時間の短縮を図ることができる。
図７〜図３１は、本開示の変形例および他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。
＜第１実施形態 第１変形例＞
図７は、半導体整流器Ａ１の第１変形例を示している。本変形例の半導体整流器Ａ１１は、リードフレーム３の構成が、上述した半導体整流器Ａ１と異なっている。本変形例においては、アイランド部３０には、上述した金属層３２および絶縁層３３は、形成されていない。トランジスタ１の素子本体１０が接合層１９によってアイランド部３０に接合されており、ダイオード２のカソード電極２１Ｃが接合層２９によってアイランド部３０に接合されている。これにより、アイランド部３０は、カソード電極２１Ｃと同電位となる。これに対応して、カソード端子３１Ｃは、アイランド部３０から離間している。複数のドレインワイヤ４Ｄは、トランジスタ１のドレイン電極１１Ｄとカソード端子３１Ｃとに接続されている。アイランド部３０は、封止樹脂６から一部が露出していてもよいし、封止樹脂６によって全てが覆われていてもよい。
このような変形例によっても、耐圧の向上、閾値電圧の低減及び逆回復時間の短縮を図ることができる。また、金属層３２および絶縁層３３が不要であることにより、コスト低減を図ることができる。
＜第１実施形態 第２変形例＞
図８および図９は、半導体整流器Ａ１の第２変形例を示している。本変形例の半導体整流器Ａ１２は、ダイオード２の実装構造が、上述した例と異なっている。本変形例においては、ダイオード２のカソード電極２１Ｃが、接合層２９によってトランジスタ１のソース電極１１Ｓに接合されている。これにより、トランジスタ１とダイオード２とが積層された実装構造となっている。
このような変形例によっても、耐圧の向上、閾値電圧の低減及び逆回復時間の短縮を図ることができる。また、ダイオード２のカソード電極２１Ｃとトランジスタ１のソース電極１１Ｓとの導通経路が、接合層２９のみによって構成され、上述した例におけるソースワイヤ４Ｓを含まない。これにより、ソース電極１１Ｓに至る導通経路の低抵抗化を図ることができる。また、ｚ方向視における半導体整流器Ａ１２の小型化に有利である。
＜第１実施形態 第３変形例＞
図１０は、半導体整流器Ａ１の第３変形例を示している。本変形例の半導体整流器Ａ１３は、トランジスタ１およびダイオード２の実装構造が、半導体整流器Ａ１２と類似しており、リードフレーム３の構成が半導体整流器Ａ１２と異なっている。本変形例においては、アイランド部３０とカソード端子３１Ｃとが一体的に形成されている。複数のドレインワイヤ４Ｄは、ドレイン電極１１Ｄとアイランド部３０とに接続されている。
このような変形例によっても、耐圧の向上、閾値電圧の低減及び逆回復時間の短縮を図ることができる。また、複数のドレインワイヤ４Ｄの長さを、半導体整流器Ａ１２における複数のドレインワイヤ４Ｄの長さよりも短くすることが可能である。これにより、ドレイン電極１１Ｄとカソード端子３１Ｃとの導通経路の低抵抗化を図ることができる。
＜第２実施形態＞
図１１および図１２は、本開示の第２実施形態に係る半導体整流器を示している。本実施形態の半導体整流器Ａ２は、トランジスタ１およびダイオード２に加えて、第１抵抗器５１を備えている。第１抵抗器５１は、アノード端子３１Ａとトランジスタ１のゲート電極１１Ｇとの導通経路に介在している。なお、第１抵抗器５１は、トランジスタ１およびダイオード２のいずれかと一体的に形成されていてもよい。
図示された例においては、金属層３２が、第１領域３２１、第２領域３２２および第３領域３２３の３つの領域に分割されている。第１領域３２１には、トランジスタ１およびダイオード２が接合されている。第２領域３２２および第３領域３２３には、第１抵抗器５１の電極がそれぞれ接合されている。また、ダイオード２のアノード電極２１Ａと第２領域３２２には、ワイヤ４１が接続されている。ゲートワイヤ４Ｇは、第３領域３２３とゲート電極１１Ｇとに接続されている。
このような実施形態によっても、耐圧の向上、閾値電圧の低減及び逆回復時間の短縮を図ることができる。また、第１抵抗器５１を備えることにより、第１抵抗器５１の抵抗値を種々に設定すれば、半導体整流器Ａ２の動作特性を様々に設定することができる。
＜第３実施形態＞
図１３および図１４は、本開示の第３実施形態に係る半導体整流器を示している。本実施形態の半導体整流器Ａ３は、トランジスタ１およびダイオード２に加えて、コンデンサ５５を備えている。コンデンサ５５は、ダイオード２に対して並列に接続されている。なおコンデンサ５５は、トランジスタ１およびダイオード２のいずれかと一体的に形成されていてもよい。
図示された例においては、金属層３２が、第１領域３２１および第２領域３２２を有する。第１領域３２１には、トランジスタ１、ダイオード２およびコンデンサ５５の一方の電極が接合されている。第２領域３２２には、コンデンサ５５の他方の電極が接合されている。アノード端子３１Ａと第２領域３２２には、複数のワイヤ４１が接続されている。
このような実施形態によっても、耐圧の向上、閾値電圧の低減及び逆回復時間の短縮を図ることができる。また、後述するように、コンデンサ５５を備えることにより、半導体整流器Ａ３の特性を高めることができる。
＜第３実施形態 第１変形例＞
図１５および図１６は、本開示の第３実施形態に係る半導体整流器の第１変形例を示している。本変形例の半導体整流器Ａ３１は、第２抵抗器５２を備えている。第２抵抗器５２は、コンデンサ５５に対して直列に接続されており、コンデンサ５５とソース電極１１Ｓとの導通経路に含まれている。なお、第２抵抗器５２は、トランジスタ１およびダイオード２のいずれかと一体的に形成されていてもよい。
図示された例においては、金属層３２は、第１領域３２１、第２領域３２２、第３領域３２３および第４領域３２４を有する。第１領域３２１には、トランジスタ１およびダイオード２が接合されている。第２領域３２２には、コンデンサ５５の一方の電極が接合されている。第３領域３２３には、コンデンサ５５の他方の電極と第２抵抗器５２の一方の電極が接合されている。第４領域３２４には、第２抵抗器５２の他方の電極が接合されている。
アノード端子３１Ａと第２領域３２２には、複数のワイヤ４１が接続されている。また、第４領域３２４と第１領域３２１には、複数のワイヤ４２が接続されている。
このような実施形態によっても、耐圧の向上、閾値電圧の低減及び逆回復時間の短縮を図ることができる。
半導体整流器Ａ３および半導体整流器Ａ３１の特性を説明するに先立ち、上述した半導体整流器Ａ１の特性について、図１７および図１８を参照して説明する。ダイオード２には、素子本体２０、アノード電極２１Ａおよびカソード電極２１Ｃの材質やこれらの接合形態に応じて、静電容量が内在する。このダイオード２の静電容量Ｃｄｉを、３００ｐＦ、８４０ｐＦ、１２００ｐＦと設定した場合の、逆回復特性を示すグラフが図１７であり、ダイオード２の内部における電圧を示すグラフが図１８である。図１７および図１８は、シミュレーション結果である。図１７に示すように、静電容量Ｃｄｉが小さいほど、逆回復時間を短縮することができる。一方、図１８に示すように、静電容量Ｃｄｉが小さいほど、ダイオード２の電圧が大きいという背反事項がある。ダイオード２に使用されるダイオードは、耐圧が低いほど立ち上がり電圧が小さい傾向がある。この立ち上がり電圧が、半導体整流器Ａ１の立ち上がり電圧を決定する主な要因である。このため、半導体整流器Ａ１において立ち上がり電圧を低く抑えながら高耐圧を実現するには、ダイオード２に発生する電圧を低く抑えつつ、トランジスタ１の分圧を高めることが必要である。トランジスタ１の分圧を高めるためには、トランジスタ１のドレイン電極１１Ｄおよびソース電極１１Ｓ間の静電容量Ｃｄｓ、ゲート電極１１Ｇおよびソース電極１１Ｓ間の静電容量Ｃｇｓおよびダイオード２の静電容量Ｃｄｉが、２Ｃｄｓ≦Ｃｄｉ＋Ｃｇｓの関係を満たすことが好ましい。
次に、図１９および図２０を参照して、半導体整流器Ａ１、半導体整流器Ａ３および半導体整流器Ａ３１の特性について説明する。図１９は、逆回復特性を示し、図２０は、ダイオード２の電圧を示す。これらの図に示すグラフは、半導体整流器Ａ１、半導体整流器Ａ３および半導体整流器Ａ３１それぞれの静電容量Ｃｄｉが３００ｐＦであり、半導体整流器Ａ３および半導体整流器Ａ３１のコンデンサ５５の静電容量Ｃｘｄが４７０ｐＦ、半導体整流器Ａ３１の第２抵抗器５２の抵抗値Ｒ２が１００Ωである条件でのシミュレーション結果である。
図１９に示すように、半導体整流器Ａ３の逆回復時間は、半導体整流器Ａ１の逆回復時間よりも明らかに長い。これは、コンデンサ５５のみを付加すると、逆回復時間の延長を生じることを意味する。一方、半導体整流器Ａ３１の逆回復時間は、半導体整流器Ａ１の逆回復時間とほぼ同等であり、半導体整流器Ａ３の逆回復時間よりも明らかに短い。これは、コンデンサ５５のみではなく、コンデンサ５５と直列に接続される第２抵抗器５２をさらに付加することによって、逆回復時間の短縮を図ることができることを意味する。
また、図２０に示すように、半導体整流器Ａ１のダイオード２の電圧が時間とともに顕著に増加するのに対し、半導体整流器Ａ３の電圧は、明らかに低い。また、半導体整流器Ａ３１の電圧は、半導体整流器Ａ３の電圧よりもさらに低い。これは、コンデンサ５５を付加することにより、ダイオード２の分圧を効果的に低減させることができることを意味する。このような観点から、トランジスタ１のドレイン電極１１Ｄおよびソース電極１１Ｓ間の静電容量Ｃｄｓ、ゲート電極１１Ｇおよびソース電極１１Ｓ間の静電容量Ｃｇｓ、ダイオード２の静電容量Ｃｄｉおよびコンデンサ５５の静電容量Ｃｘｄが、２Ｃｄｓ≦Ｃｄｉ＋Ｃｇｓ＋Ｃｘｄの関係を満たすことが好ましい。
＜第４実施形態＞
図２１および図２２は、本開示の第４実施形態に係る半導体整流器を示している。本実施形態の半導体整流器Ａ４は、トランジスタ１の構成が、上述した実施形態と異なっている。本実施形態のトランジスタ１は、素子本体１０がＳｉＣ半導体層を含んでおり、いわゆる縦型のトランジスタである。ソース電極１１Ｓおよびゲート電極１１Ｇは、素子本体１０の上面に位置しており、ドレイン電極１１Ｄは、ソース電極１１Ｓおよびゲート電極１１Ｇとは反対側の下面に位置している。トランジスタ１の１Ｄは、接合層１９によって金属層３２に接合されている。接合層１９は、導電性の材料からなり、たとえばはんだである。
アイランド部３０とカソード端子３１Ｃとは、一体的に形成されている。複数のワイヤ４１は、金属層３２とアイランド部３０とに接続されている。これにより、トランジスタ１のドレイン電極１１Ｄとカソード端子３１Ｃとは、接合層１９、金属層３２、複数のワイヤ４１およびアイランド部３０を介して導通している。
このような実施形態によっても、耐圧の向上、閾値電圧の低減及び逆回復時間の短縮を図ることができる。また、半導体整流器Ａ４は、ｚ方向視における小型化を図るのに適している。
＜第４実施形態 第１変形例＞
図２３は、半導体整流器Ａ４の第１変形例を示している。本変形例の半導体整流器Ａ４１においては、金属層３２および絶縁層３３の構成が、上述した半導体整流器Ａ４と異なっている。本変形例においては、金属層３２および絶縁層３３は、ｚ方向視においてダイオード２と重なっており、且つトランジスタ１とは重なっていない。
ダイオード２のカソード電極２１Ｃは、接合層２９によって金属層３２に導通接合されている。複数のソースワイヤ４Ｓは、金属層３２とトランジスタ１のソース電極１１Ｓとに接続されている。トランジスタ１のドレイン電極１１Ｄは、接合層１９によってアイランド部３０に導通接合されている。
このような実施形態によっても、耐圧の向上、閾値電圧の低減及び逆回復時間の短縮を図ることができる。また、ドレイン電極１１Ｄとカソード端子３１Ｃとは、接合層１９およびアイランド部３０のみを介して導通している。これにより、ドレイン電極１１Ｄとカソード端子３１Ｃとの導通経路の低抵抗化を図ることができる。
＜第４実施形態 第２変形例＞
図２４および図２５は、半導体整流器Ａ４の第２変形例を示している。本変形例の半導体整流器Ａ４２は、トランジスタ１とダイオード２とが積層された実装構造となっている。すなわち、ダイオード２のカソード電極２１Ｃが、接合層２９によってトランジスタ１のソース電極１１Ｓに導通接合されている。また、トランジスタ１のドレイン電極１１Ｄは、接合層１９によってアイランド部３０に導通接合されている。
このような実施形態によっても、耐圧の向上、閾値電圧の低減及び逆回復時間の短縮を図ることができる。また、カソード電極２１Ｃとソース電極１１Ｓとの間の導通経路の低抵抗化、およびドレイン電極１１Ｄとカソード端子３１Ｃとの間の導通経路の低抵抗化、を図ることができる。
＜第５実施形態＞
図２６および図２７は、本開示の第５実施形態に係る半導体整流器を示している。本実施形態の半導体整流器Ａ５は、トランジスタ１およびダイオード２を２つずつ備えている。
２つのトランジスタ１は、いずれも接合層１９によってアイランド部３０に接合されている。各ダイオード２のカソード電極２１Ｃは、接合層２９によって各トランジスタ１のソース電極１１Ｓに導通接合されている。
リードフレーム３は、カソード端子３１Ｃと２つのアノード端子３１Ａとを有している。カソード端子３１Ｃは、アイランド部３０を兼ねている。２つのアノード端子３１Ａは、カソード端子３１Ｃ（アイランド部３０）に対してｙ方向に離間している。各アノード端子３１Ａと各ダイオード２のアノード電極２１Ａとには、複数のアノードワイヤ４Ａがそれぞれ接続されている。各トランジスタ１のドレイン電極１１Ｄとアイランド部３０とには、複数のドレインワイヤ４Ｄがそれぞれ接続されている。すなわち、２つのトランジスタ１のドレイン電極１１Ｄ同士は、互いに導通している。
また、図示された例においては、トランジスタ１、ダイオード２、アノード端子３１Ａ、複数のアノードワイヤ４Ａ、ゲートワイヤ４Ｇおよび複数のドレインワイヤ４Ｄの配置が、半導体整流器Ａ５のｘ方向中心を挟んで線対称の配置とされている。
本実施形態によっても、耐圧の向上、閾値電圧の低減及び逆回復時間の短縮を図ることができる。また、一方のアノード端子３１Ａおよびカソード端子３１Ｃのみを使用する形態と、両方のアノード端子３１Ａおよびカソード端子３１Ｃを使用する形態とを、使い分けることが可能である。これにより、回路に流すべき電流の大きさによる使い分けや、異なる系統の電流を制御する等の用途に、半導体整流器Ａ５を用いることができる。
＜第６実施形態＞
図２８は、本開示の第６実施形態に基づく半導体整流器を示している。本実施形態の半導体整流器Ａ６は、いわゆる面実装型の半導体整流器として構成されている。
本実施形態においては、リードフレーム３は、アイランド部３０を兼ねるカソード端子３１Ｃとアノード端子３１Ａとを有している。アノード端子３１Ａおよびカソード端子３１Ｃは、いずれもｚ方向視矩形状であり、ｙ方向に互いに離間している。
トランジスタ１は、アイランド部３０（カソード端子３１Ｃ）に実装されている。ダイオード２は、トランジスタ１に積層して実装されており、カソード電極２１Ｃが接合層２９によってソース電極１１Ｓに導通接合されている。複数のドレインワイヤ４Ｄは、ドレイン電極１１Ｄとカソード端子３１Ｃとに接続されている。複数のアノードワイヤ４Ａは、アノード端子３１Ａとアノード電極２１Ａとに接続されている。
本実施形態によっても、耐圧の向上、閾値電圧の低減及び逆回復時間の短縮を図ることができる。また、半導体整流器Ａ６は、たとえばリフロー炉を用いた実装手法によって回路基板等（図示略）に実装することができる。
＜第７実施形態＞
図３０および図３１は、本開示の第７実施形態に係る半導体整流器を示している。本実施形態の半導体整流器Ａ７は、トランジスタ１とダイオード２とが、いわゆるモノリシック構造によって互いに一体的に形成されており、同一の半導体基板１５を共有しているいる。半導体基板１５は、たとえばＳｉからなる。半導体基板１５の両側には、ダイオード２のアノード電極２１Ａおよびカソード電極２１Ｃが形成されている。素子本体１０は、半導体基板１５上に積層されている。トランジスタ１、ダイオード２およびリードフレーム３の導通形態は、半導体整流器Ａ１と同様である。
本実施形態によっても、耐圧の向上、閾値電圧の低減及び逆回復時間の短縮を図ることができる。また、半導体整流器Ａ１は、小型化に適している。
本開示に係る半導体整流器は、上述した実施形態に限定されるものではない。本開示に係る半導体整流器の各部の具体的な構成は、種々に設計変更自在である。
本開示は、以下の付記にかかる実施形態を含む。
［付記１］
ソース電極、ドレイン電極およびゲート電極を有するトランジスタと、
アノード電極およびカソード電極を有するダイオードであって、前記アノード電極は前記ゲート電極に導通し、前記カソード電極は前記ソース電極に導通するダイオードと、を備える、半導体整流器。
［付記２］
前記トランジスタは、ノーマーリーオン型である、付記１に記載の半導体整流器。
［付記３］
前記アノード電極と前記ゲート電極との導通経路に介在する第１抵抗器を備える、付記１または２に記載の半導体整流器。
［付記４］
前記第１抵抗器は、前記トランジスタおよび前記ダイオードの少なくともいずれかと一体的に形成されている、付記３に記載の半導体整流器。
［付記５］
前記ダイオードに対して並列に接続されたコンデンサを備える、付記１ないし４のいずれかに記載の半導体整流器。
［付記６］
前記コンデンサに対して直列に接続された第２抵抗器を備える、付記５に記載の半導体整流器。
［付記７］
前記第２抵抗器は、前記トランジスタおよび前記ダイオードの少なくともいずれかと一体的に形成されている、付記６に記載の半導体整流器。
［付記８］
前記トランジスタは、ＧａＮ半導体層またはＳｉＣ半導体層を有する、付記１ないし７のいずれかに記載の半導体整流器。
［付記９］
前記ダイオードは、Ｓｉショットキーバリアダイオードである、付記１ないし８のいずれかに記載の半導体整流器。
［付記１０］
前記トランジスタの耐圧は、前記ダイオードの耐圧よりも高い、付記１ないし９のいずれかに記載の半導体整流器。
［付記１１］
前記トランジスタと前記ダイオードとが、同一の半導体基板を共有している、付記１ないし１０のいずれかに記載の半導体整流器。
［付記１２］
前記ダイオードの閾値電圧が、０．８Ｖ以下である、付記１ないし１１のいずれかに記載の半導体整流器。
［付記１３］
前記トランジスタの前記ドレイン電極および前記ソース電極間の静電容量Ｃｄｓ、前記ゲート電極および前記ソース電極間の静電容量Ｃｇｓおよび前記ダイオードの静電容量Ｃｄｉが、
２Ｃｄｓ≦Ｃｄｉ＋Ｃｇｓ
の関係を満たす、付記１ないし１２のいずれかに記載の半導体整流器。
［付記１４］
前記トランジスタの前記ドレイン電極および前記ソース電極間の静電容量Ｃｄｓ、前記ゲート電極および前記ソース電極間の静電容量Ｃｇｓ、前記ダイオードの静電容量Ｃｄｉおよび前記コンデンサの静電容量Ｃｘｄが、
２Ｃｄｓ≦Ｃｄｉ＋Ｃｇｓ＋Ｃｘｄ
の関係を満たす、付記５ないし７のいずれかに記載の半導体整流器。
［付記１５］
前記トランジスタは、ＧａＮ半導体層を有し、且つ前記ソース電極、前記ドレイン電極および前記ゲート電極が、同じ側に位置する、付記１ないし１４のいずれかに記載の半導体整流器。
［付記１６］
前記トランジスタは、ＳｉＣ半導体層を有し、且つ前記ソース電極および前記ゲート電極と前記ドレイン電極とが、互いに反対側に位置する、付記１ないし１４のいずれかに記載の半導体整流器。
［付記１７］
前記トランジスタの前記ソース電極に、前記トランジスタの前記カソード電極が導通接合されている、付記１ないし１６のいずれかに記載の半導体整流器。

Claims (17)

  1. ソース電極、ドレイン電極およびゲート電極を有するトランジスタと、
    アノード電極およびカソード電極を有するダイオードであって、前記アノード電極は前記ゲート電極に導通し、前記カソード電極は前記ソース電極に導通するダイオードと、を備える、半導体整流器。
  2. 前記トランジスタは、ノーマーリーオン型である、請求項１に記載の半導体整流器。
  3. 前記アノード電極と前記ゲート電極との導通経路に介在する第１抵抗器を備える、請求項１または２に記載の半導体整流器。
  4. 前記第１抵抗器は、前記トランジスタおよび前記ダイオードの少なくともいずれかと一体的に形成されている、請求項３に記載の半導体整流器。
  5. 前記ダイオードに対して並列に接続されたコンデンサを備える、請求項１ないし４のいずれかに記載の半導体整流器。
  6. 前記コンデンサに対して直列に接続された第２抵抗器を備える、請求項５に記載の半導体整流器。
  7. 前記第２抵抗器は、前記トランジスタおよび前記ダイオードの少なくともいずれかと一体的に形成されている、請求項６に記載の半導体整流器。
  8. 前記トランジスタは、ＧａＮ半導体層またはＳｉＣ半導体層を有する、請求項１ないし７のいずれかに記載の半導体整流器。
  9. 前記ダイオードは、Ｓｉショットキーバリアダイオードである、請求項１ないし８のいずれかに記載の半導体整流器。
  10. 前記トランジスタの耐圧は、前記ダイオードの耐圧よりも高い、請求項１ないし９のいずれかに記載の半導体整流器。
  11. 前記トランジスタと前記ダイオードとが、同一の半導体基板を共有している、請求項１ないし１０のいずれかに記載の半導体整流器。
  12. 前記ダイオードの閾値電圧が、０．８Ｖ以下である、請求項１ないし１１のいずれかに記載の半導体整流器。
  13. 前記トランジスタの前記ドレイン電極および前記ソース電極間の静電容量Ｃｄｓ、前記ゲート電極および前記ソース電極間の静電容量Ｃｇｓおよび前記ダイオードの静電容量Ｃｄｉが、
    ２Ｃｄｓ≦Ｃｄｉ＋Ｃｇｓ
    の関係を満たす、請求項１ないし１２のいずれかに記載の半導体整流器。
  14. 前記トランジスタの前記ドレイン電極および前記ソース電極間の静電容量Ｃｄｓ、前記ゲート電極および前記ソース電極間の静電容量Ｃｇｓ、前記ダイオードの静電容量Ｃｄｉおよび前記コンデンサの静電容量Ｃｘｄが、
    ２Ｃｄｓ≦Ｃｄｉ＋Ｃｇｓ＋Ｃｘｄ
    の関係を満たす、請求項５ないし７のいずれかに記載の半導体整流器。
  15. 前記トランジスタは、ＧａＮ半導体層を有し、且つ前記ソース電極、前記ドレイン電極および前記ゲート電極が、同じ側に位置する、請求項１ないし１４のいずれかに記載の半導体整流器。
  16. 前記トランジスタは、ＳｉＣ半導体層を有し、且つ前記ソース電極および前記ゲート電極と前記ドレイン電極とが、互いに反対側に位置する、請求項１ないし１４のいずれかに記載の半導体整流器。
  17. 前記トランジスタの前記ソース電極に、前記トランジスタの前記カソード電極が導通接合されている、請求項１ないし１６のいずれかに記載の半導体整流器。
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