JP2000269384A - マイクロ波・ミリ波回路装置及びその製造方法 - Google Patents
マイクロ波・ミリ波回路装置及びその製造方法Info
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- JP2000269384A JP2000269384A JP11067549A JP6754999A JP2000269384A JP 2000269384 A JP2000269384 A JP 2000269384A JP 11067549 A JP11067549 A JP 11067549A JP 6754999 A JP6754999 A JP 6754999A JP 2000269384 A JP2000269384 A JP 2000269384A
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Abstract
(57)【要約】
【課題】 高性能で，高信頼，低コストのパッケージン
グあるいはモジュール化されたマイクロ波・ミリ波装置
を提供する。 【解決手段】 母体基板１にＭＭＩＣチップ４を対向配
置し，フリップチップ実装したマイクロ波・ミリ波回路
装置において、ＭＭＩＣチップ４の内側の回路５を囲む
絶縁体壁１１を設け、その外側にアンダーフィル７を施
す。
グあるいはモジュール化されたマイクロ波・ミリ波装置
を提供する。 【解決手段】 母体基板１にＭＭＩＣチップ４を対向配
置し，フリップチップ実装したマイクロ波・ミリ波回路
装置において、ＭＭＩＣチップ４の内側の回路５を囲む
絶縁体壁１１を設け、その外側にアンダーフィル７を施
す。
Description
【０００１】
【発明の属する技術分野】この発明は、通信装置等に用
いられる高周波モジュール等のマイクロ波・ミリ波回路
装置及びその製造方法に関するものである。
いられる高周波モジュール等のマイクロ波・ミリ波回路
装置及びその製造方法に関するものである。
【０００２】
【従来の技術】マイクロ波・ミリ波ＭＭＩＣチップの実
装として、フリップチップ実装は、モジュールの母体基
板の線路にＡｕ等のバンプを用いてＭＭＩＣチップの回
路を最短で接続できるので、ＭＭＩＣチップの性能をほ
ぼ維持できる再現性の良い方法として注目されている。
この一例を図７によって説明すると、モジュールの母体
基板１として例えばセラミック基板を用い、その入出力
端子２、３に増幅器等のＭＭＩＣチップ４の回路５をバ
ンプ６によって接続する。さらに、接続の補強やＭＭＩ
Ｃチップ４のシールのために、樹脂が母体基板１とＭＭ
ＩＣチップ４との間にアンダーフィル７として充填され
ている。
装として、フリップチップ実装は、モジュールの母体基
板の線路にＡｕ等のバンプを用いてＭＭＩＣチップの回
路を最短で接続できるので、ＭＭＩＣチップの性能をほ
ぼ維持できる再現性の良い方法として注目されている。
この一例を図７によって説明すると、モジュールの母体
基板１として例えばセラミック基板を用い、その入出力
端子２、３に増幅器等のＭＭＩＣチップ４の回路５をバ
ンプ６によって接続する。さらに、接続の補強やＭＭＩ
Ｃチップ４のシールのために、樹脂が母体基板１とＭＭ
ＩＣチップ４との間にアンダーフィル７として充填され
ている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
たアンダーフィル７を行うと、寄生容量が増大する等の
ために、ＭＭＩＣチップ４の特性が低周波側にずれると
共に利得が下がるなどの不都合がある。また、ミリ波帯
用のＭＭＩＣチップ４などサイズの小さいトランジスタ
を用いる場合、放熱のためにトランジスタの電極自体を
バンプ接続することは困難であるという問題がある。そ
こで、この発明は、性能劣化を起こさず高性能で、信頼
性が高く、低コストでパッケージングあるいはモジュー
ル化でき、量産可能なマイクロ波・ミリ波回路装置及び
その製造方法を提供するものである。
たアンダーフィル７を行うと、寄生容量が増大する等の
ために、ＭＭＩＣチップ４の特性が低周波側にずれると
共に利得が下がるなどの不都合がある。また、ミリ波帯
用のＭＭＩＣチップ４などサイズの小さいトランジスタ
を用いる場合、放熱のためにトランジスタの電極自体を
バンプ接続することは困難であるという問題がある。そ
こで、この発明は、性能劣化を起こさず高性能で、信頼
性が高く、低コストでパッケージングあるいはモジュー
ル化でき、量産可能なマイクロ波・ミリ波回路装置及び
その製造方法を提供するものである。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載した発明は、母体基板にＭＭＩＣチ
ップあるいはトランジスタチップを対向配置し、フリッ
プチップ実装したマイクロ波・ミリ波回路装置におい
て、前記ＭＭＩＣチップあるいは前記トランジスタチッ
プの内側の回路を囲む絶縁体壁を設け、その外側にアン
ダーフィルを設けたことを特徴とする。
に、請求項１に記載した発明は、母体基板にＭＭＩＣチ
ップあるいはトランジスタチップを対向配置し、フリッ
プチップ実装したマイクロ波・ミリ波回路装置におい
て、前記ＭＭＩＣチップあるいは前記トランジスタチッ
プの内側の回路を囲む絶縁体壁を設け、その外側にアン
ダーフィルを設けたことを特徴とする。
【０００５】請求項２に記載した発明は、母体基板にＭ
ＭＩＣチップあるいはトランジスタチップを対向配置
し、フリップチップ実装したマイクロ波・ミリ波回路装
置において、前記ＭＭＩＣチップあるいは前記トランジ
スタチップの内側の回路を囲む部分のうち信号及びバイ
アス線路が通る部分を除いて導体の壁を設け、その外側
にアンダーフィルを設けたことを特徴とする。
ＭＩＣチップあるいはトランジスタチップを対向配置
し、フリップチップ実装したマイクロ波・ミリ波回路装
置において、前記ＭＭＩＣチップあるいは前記トランジ
スタチップの内側の回路を囲む部分のうち信号及びバイ
アス線路が通る部分を除いて導体の壁を設け、その外側
にアンダーフィルを設けたことを特徴とする。
【０００６】請求項３に記載した発明は、請求項１また
は２記載のマイクロ波・ミリ波回路装置において、前記
トランジスタチップあるいは前記ＭＭＩＣチップを構成
するトランジスタの放熱パッドを設け、それを母体基板
に接触させることを特徴とする。請求項４に記載した発
明は、請求項１から３のいずれかに記載のマイクロ波・
ミリ波回路装置において、前記母体基板がセラミック基
板、あるいは、半導体基板であることを特徴とする。請
求項５に記載した発明は、請求項１から４のいずれかに
記載のマイクロ波・ミリ波回路装置において、前記母体
基板にバイアス回路が形成されていることを特徴とす
る。
は２記載のマイクロ波・ミリ波回路装置において、前記
トランジスタチップあるいは前記ＭＭＩＣチップを構成
するトランジスタの放熱パッドを設け、それを母体基板
に接触させることを特徴とする。請求項４に記載した発
明は、請求項１から３のいずれかに記載のマイクロ波・
ミリ波回路装置において、前記母体基板がセラミック基
板、あるいは、半導体基板であることを特徴とする。請
求項５に記載した発明は、請求項１から４のいずれかに
記載のマイクロ波・ミリ波回路装置において、前記母体
基板にバイアス回路が形成されていることを特徴とす
る。
【０００７】請求項６に記載した発明は、母体基板にＭ
ＭＩＣチップあるいはトランジスタチップを対向配置
し、フリップチップ実装したマイクロ波・ミリ波回路装
置の製造方法において、半導体ウェハー表面に前記トラ
ンジスタチップあるいは前記ＭＭＩＣチップを形成する
工程と、前記トランジスタチップあるいは前記ＭＭＩＣ
チップの回路を囲む壁を形成する工程と、前記トランジ
スタチップあるいは前記ＭＭＩＣチップを分離する工程
と、前記母体基板に前記トランジスタチップあるいは前
記ＭＭＩＣチップを対向配置し、フリップチップ接続す
る工程と、前記壁の外側にアンダーフィルを施す工程と
を有していることを特徴とする。
ＭＩＣチップあるいはトランジスタチップを対向配置
し、フリップチップ実装したマイクロ波・ミリ波回路装
置の製造方法において、半導体ウェハー表面に前記トラ
ンジスタチップあるいは前記ＭＭＩＣチップを形成する
工程と、前記トランジスタチップあるいは前記ＭＭＩＣ
チップの回路を囲む壁を形成する工程と、前記トランジ
スタチップあるいは前記ＭＭＩＣチップを分離する工程
と、前記母体基板に前記トランジスタチップあるいは前
記ＭＭＩＣチップを対向配置し、フリップチップ接続す
る工程と、前記壁の外側にアンダーフィルを施す工程と
を有していることを特徴とする。
【０００８】請求項７に記載した発明は、母体基板にＭ
ＭＩＣチップあるいはトランジスタチップを対向配置
し、フリップチップ実装したマイクロ波・ミリ波回路装
置の製造方法において、母体基板表面に入出力端子とそ
の内側に壁を形成する工程と、前記母体基板に前記トラ
ンジスタチップあるいは前記ＭＭＩＣチップを対向配置
し、フリップチップ接続する工程と、前記壁の外側にア
ンダーフィルを施す工程とを有していることを特徴とす
る。
ＭＩＣチップあるいはトランジスタチップを対向配置
し、フリップチップ実装したマイクロ波・ミリ波回路装
置の製造方法において、母体基板表面に入出力端子とそ
の内側に壁を形成する工程と、前記母体基板に前記トラ
ンジスタチップあるいは前記ＭＭＩＣチップを対向配置
し、フリップチップ接続する工程と、前記壁の外側にア
ンダーフィルを施す工程とを有していることを特徴とす
る。
【０００９】請求項８に記載した発明は、請求項６また
は７記載のマイクロ波・ミリ波回路装置の製造方法にお
いて、前記トランジスタチップあるいは前記ＭＭＩＣチ
ップを構成するトランジスタの放熱パッドを設け、それ
を母体基板に接触させることを特徴とする。請求項９に
記載した発明は、請求項６から８のいずれかに記載のマ
イクロ波・ミリ波回路装置の製造方法において、前記ト
ランジスタチップあるいは前記ＭＭＩＣチップの回路を
囲む壁を前記トランジスタチップあるいは前記ＭＭＩＣ
チップを構成するトランジスタの放熱パッドと同じ高さ
かやや低く形成することを特徴とする。
は７記載のマイクロ波・ミリ波回路装置の製造方法にお
いて、前記トランジスタチップあるいは前記ＭＭＩＣチ
ップを構成するトランジスタの放熱パッドを設け、それ
を母体基板に接触させることを特徴とする。請求項９に
記載した発明は、請求項６から８のいずれかに記載のマ
イクロ波・ミリ波回路装置の製造方法において、前記ト
ランジスタチップあるいは前記ＭＭＩＣチップの回路を
囲む壁を前記トランジスタチップあるいは前記ＭＭＩＣ
チップを構成するトランジスタの放熱パッドと同じ高さ
かやや低く形成することを特徴とする。
【００１０】
【発明の実施の形態】以下、この発明の実施形態を図面
と共に前記従来の構成と同一部分に同一符号を付して説
明する。図１はこの発明の第１実施形態を示すもので、
例えば増幅器モジュールの入出力に沿った断面図であ
る。モジュールの母体基板１の入出力端子２、３にＭＭ
ＩＣチップ４の増幅用の回路５がバンプ６によって接続
されているが、その内側の回路主部（入出力端子及びバ
イアス端子の内側）を囲んで絶縁体壁１１が設けられて
いる。さらに該絶縁体壁１１の外側のバンプ６を含む部
分にアンダーフィル７が設けられている。
と共に前記従来の構成と同一部分に同一符号を付して説
明する。図１はこの発明の第１実施形態を示すもので、
例えば増幅器モジュールの入出力に沿った断面図であ
る。モジュールの母体基板１の入出力端子２、３にＭＭ
ＩＣチップ４の増幅用の回路５がバンプ６によって接続
されているが、その内側の回路主部（入出力端子及びバ
イアス端子の内側）を囲んで絶縁体壁１１が設けられて
いる。さらに該絶縁体壁１１の外側のバンプ６を含む部
分にアンダーフィル７が設けられている。
【００１１】この実施形態においては、例えばＭＭＩＣ
チップ４としてＧａＡｓ基板を用い、０．１５μｍゲー
トＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ接合ＦＥＴを能動
素子として用い、コプレーナ線路型の低雑音増幅回路を
用いる。回路５の入出力端子及びバイアス端子の内側の
回路主部を囲んで高さ５０μｍ非晶質弗化炭素の絶縁体
壁１１を設ける。モジュールの母体基板１として、コプ
レーナ線路型の入出力端子及びバイアス端子を形成した
アルミナ基板を用いる。ＭＭＩＣチップ４と母体基板１
が直径６０μｍ、高さ２０μｍのＡｕのバンプ６によ
り、フリップチップ接続され、ＢＣＢ（ベンゾシクロブ
テン）によりアンダーフィル７が施される。
チップ４としてＧａＡｓ基板を用い、０．１５μｍゲー
トＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ接合ＦＥＴを能動
素子として用い、コプレーナ線路型の低雑音増幅回路を
用いる。回路５の入出力端子及びバイアス端子の内側の
回路主部を囲んで高さ５０μｍ非晶質弗化炭素の絶縁体
壁１１を設ける。モジュールの母体基板１として、コプ
レーナ線路型の入出力端子及びバイアス端子を形成した
アルミナ基板を用いる。ＭＭＩＣチップ４と母体基板１
が直径６０μｍ、高さ２０μｍのＡｕのバンプ６によ
り、フリップチップ接続され、ＢＣＢ（ベンゾシクロブ
テン）によりアンダーフィル７が施される。
【００１２】この実施形態によれば、回路主部を囲んで
絶縁体壁１１が形成されているので、アンダーフィル７
を施しても樹脂が回路５の下に入らないので、回路の特
性が劣化したり変化することがほとんどない。また絶縁
体壁１１とアンダーフィル７とによってＭＭＩＣチップ
４がチップレベルでシールやパッケージングされた状態
が実現される。
絶縁体壁１１が形成されているので、アンダーフィル７
を施しても樹脂が回路５の下に入らないので、回路の特
性が劣化したり変化することがほとんどない。また絶縁
体壁１１とアンダーフィル７とによってＭＭＩＣチップ
４がチップレベルでシールやパッケージングされた状態
が実現される。
【００１３】図２はこの発明の第２実施形態を示す断面
図である。図１の第１実施形態においては、ＭＭＩＣチ
ップ４の回路５のトランジスタ等能動素子の放熱は、Ｍ
ＭＩＣチップ４の周囲のバンプ６を通して、及び、放射
による等極めて効率の悪いものである。これを改善する
ためにこの実施形態では、例えばトランジスタの接地電
極（例えばＦＥＴのソース電極）に絶縁体壁１１の囲い
とほぼ同じ高さの例えばＡｕメッキによる放熱パッド２
１を設け、これを母体基板１に接触するようにしてい
る。このとき母体基板１の熱伝導が悪い場合には、さら
に母体基板１にサーマルビア２２及び接地・放熱金属層
２３を設ければ良い。この場合、母体基板１として低温
焼成のガラスセラミック基板を用いれば、Ａｕペースト
等の埋め込み焼成によりサーマルビア２２を容易に形成
できる。
図である。図１の第１実施形態においては、ＭＭＩＣチ
ップ４の回路５のトランジスタ等能動素子の放熱は、Ｍ
ＭＩＣチップ４の周囲のバンプ６を通して、及び、放射
による等極めて効率の悪いものである。これを改善する
ためにこの実施形態では、例えばトランジスタの接地電
極（例えばＦＥＴのソース電極）に絶縁体壁１１の囲い
とほぼ同じ高さの例えばＡｕメッキによる放熱パッド２
１を設け、これを母体基板１に接触するようにしてい
る。このとき母体基板１の熱伝導が悪い場合には、さら
に母体基板１にサーマルビア２２及び接地・放熱金属層
２３を設ければ良い。この場合、母体基板１として低温
焼成のガラスセラミック基板を用いれば、Ａｕペースト
等の埋め込み焼成によりサーマルビア２２を容易に形成
できる。
【００１４】図３はこの発明の第３実施形態を示し、母
体基板１上にＭＭＩＣチップ４を実装した状態を上から
見た平面図である。この実施形態では、例えば母体基板
１としてガラスセラミック基板を用い、母体基板１側に
抵抗３１、キャパシタ３２等で成る安定化バイアス回路
３３を設けたものである。なお３４はバイアス端子であ
る。ここでは、ＭＭＩＣチップ４として低雑音増幅器と
ミキサとから成る受信回路の例を示しており、３５はＩ
Ｆ出力端子、３６は局発信号入力端子である。これによ
り、ＭＭＩＣチップ４側のバイアス回路３３を簡単化
し、チップサイズの縮小と低コスト化が図れるととも
に、大きなキャパシタを用いることができる等バイアス
回路３３の性能を向上できる。
体基板１上にＭＭＩＣチップ４を実装した状態を上から
見た平面図である。この実施形態では、例えば母体基板
１としてガラスセラミック基板を用い、母体基板１側に
抵抗３１、キャパシタ３２等で成る安定化バイアス回路
３３を設けたものである。なお３４はバイアス端子であ
る。ここでは、ＭＭＩＣチップ４として低雑音増幅器と
ミキサとから成る受信回路の例を示しており、３５はＩ
Ｆ出力端子、３６は局発信号入力端子である。これによ
り、ＭＭＩＣチップ４側のバイアス回路３３を簡単化
し、チップサイズの縮小と低コスト化が図れるととも
に、大きなキャパシタを用いることができる等バイアス
回路３３の性能を向上できる。
【００１５】図４はこの発明の第４実施形態を示すもの
で、図１の右側面、すなわち出力側から見た図である。
ここでは便宜上ＭＭＩＣチップ４の回路の主体を囲む壁
の手前に施されたアンダーフィル７は図示していない。
この実施形態では、囲い壁の大部分を金属等の導体壁４
１、例えば高さ２０μｍのＡｕメッキ層で形成し、信号
線やバイアス線の部分を絶縁体４２で形成している。こ
こではＭＭＩＣチップ４及び母体基板１の線路をコプレ
ーナ型で形成しているので、これらの接地電極４３、４
４を金属等の導体壁４１で有効に接続できる。尚、この
実施形態の変形として、囲い壁の信号線やバイアス線の
部分には絶縁体４２を設けない形態もある。この場合は
粘性の高い樹脂を用いれば、この開口から内部には樹脂
を侵入させずにアンダーフィル７を施すことができる。
で、図１の右側面、すなわち出力側から見た図である。
ここでは便宜上ＭＭＩＣチップ４の回路の主体を囲む壁
の手前に施されたアンダーフィル７は図示していない。
この実施形態では、囲い壁の大部分を金属等の導体壁４
１、例えば高さ２０μｍのＡｕメッキ層で形成し、信号
線やバイアス線の部分を絶縁体４２で形成している。こ
こではＭＭＩＣチップ４及び母体基板１の線路をコプレ
ーナ型で形成しているので、これらの接地電極４３、４
４を金属等の導体壁４１で有効に接続できる。尚、この
実施形態の変形として、囲い壁の信号線やバイアス線の
部分には絶縁体４２を設けない形態もある。この場合は
粘性の高い樹脂を用いれば、この開口から内部には樹脂
を侵入させずにアンダーフィル７を施すことができる。
【００１６】図５はこの発明の第５実施形態の製造方法
を示す工程図であり、上記第２の実施形態に対応してい
る。以下、製造方法を工程順に説明する。 （１）半導体ウェハー５１の表面にＭＭＩＣチップ４の
増幅用の回路５及び放熱パッド２１を多数形成する（図
５（ａ）参照）。 （２）半導体ウェハー５１の表面全面に絶縁膜５２を平
坦に形成する（図５（ｂ）参照）。 （３）全面ドライエッチングにより、絶縁膜５２を薄化
し、放熱パッド２１の上面を露出し、絶縁膜５２の高さ
を放熱パッド２１と同じかやや低くする（図５（ｃ）参
照）。
を示す工程図であり、上記第２の実施形態に対応してい
る。以下、製造方法を工程順に説明する。 （１）半導体ウェハー５１の表面にＭＭＩＣチップ４の
増幅用の回路５及び放熱パッド２１を多数形成する（図
５（ａ）参照）。 （２）半導体ウェハー５１の表面全面に絶縁膜５２を平
坦に形成する（図５（ｂ）参照）。 （３）全面ドライエッチングにより、絶縁膜５２を薄化
し、放熱パッド２１の上面を露出し、絶縁膜５２の高さ
を放熱パッド２１と同じかやや低くする（図５（ｃ）参
照）。
【００１７】（４）ＭＭＩＣチップ４の回路主体を囲む
絶縁体壁１１をドライエッチング等で形成する（図５
（ｄ））。 （５）ＭＭＩＣチップ４を分離する（図５（ｅ）参
照）。 （６）サーマルビア２２、裏面接地・放熱用金属２３、
入出力端子２、３及びそれにＡｕのバンプ６を形成した
モジュール母体基板１に対して、ＭＭＩＣチップ４を対
向位置合わせする（図５（ｆ））。 （７）ＭＭＩＣチップ４を母体基板１にフリップチップ
接続する（図５（ｇ））。ここでは例えば熱圧着法を用
いることができる。 （８）アンダーフィル７を施す（図５（ｈ））。
絶縁体壁１１をドライエッチング等で形成する（図５
（ｄ））。 （５）ＭＭＩＣチップ４を分離する（図５（ｅ）参
照）。 （６）サーマルビア２２、裏面接地・放熱用金属２３、
入出力端子２、３及びそれにＡｕのバンプ６を形成した
モジュール母体基板１に対して、ＭＭＩＣチップ４を対
向位置合わせする（図５（ｆ））。 （７）ＭＭＩＣチップ４を母体基板１にフリップチップ
接続する（図５（ｇ））。ここでは例えば熱圧着法を用
いることができる。 （８）アンダーフィル７を施す（図５（ｈ））。
【００１８】以上の実施形態によれば、半導体ウェハー
プロセスを用いて、ＭＭＩＣチップ４の増幅用の回路５
の主体を囲む絶縁体壁１１を放熱パッド２１と同じ高さ
かやや低くして簡単に形成できるため、量産化、低コス
ト化が可能である。またＭＭＩＣチップ４を母体基板１
にフリップチップ実装するとき、絶縁体壁１１の囲いが
ストッパーとなるため、放熱パッド２１がつぶれること
なく母体基板１に接触するようにできるため、トランジ
スタに大きなストレスを与えることもない。尚、上記工
程（２）の絶縁膜５２を平坦に形成する方法としては、
例えばＢＣＢ溶液の塗布、ベーキングによる形成や、非
晶質弗化炭素のＣＶＤ、平坦化研磨等種々の態様が採用
可能である。ここで、後者では、同時に（３）のプロセ
スを行うことができる。
プロセスを用いて、ＭＭＩＣチップ４の増幅用の回路５
の主体を囲む絶縁体壁１１を放熱パッド２１と同じ高さ
かやや低くして簡単に形成できるため、量産化、低コス
ト化が可能である。またＭＭＩＣチップ４を母体基板１
にフリップチップ実装するとき、絶縁体壁１１の囲いが
ストッパーとなるため、放熱パッド２１がつぶれること
なく母体基板１に接触するようにできるため、トランジ
スタに大きなストレスを与えることもない。尚、上記工
程（２）の絶縁膜５２を平坦に形成する方法としては、
例えばＢＣＢ溶液の塗布、ベーキングによる形成や、非
晶質弗化炭素のＣＶＤ、平坦化研磨等種々の態様が採用
可能である。ここで、後者では、同時に（３）のプロセ
スを行うことができる。
【００１９】図６はこの発明の第６実施形態として、他
の製造方法を示す工程図であり、母体基板１に半導体プ
ロセスを用いて、絶縁体壁１１の囲い及びバンプ６を形
成することを特徴としている。以下、製造方法を工程順
に説明する。 （１）母体基板１となる半導体ウェハー（例えばＳｉ）
６１上に、接地金属膜６２、例えばポリイミドの誘電体
膜６３、入出力端子２、３を形成する（図６（ａ）参
照）。ここで接地金属膜６２、誘電体膜６３により、基
板Ｓｉが導電性であっても母体基板１として用いること
ができる。 （２）その上に例えば非晶質弗化炭素の絶縁膜５２を形
成する（図６（ｂ）参照）。 （３）該絶縁膜５２にバンプ６を形成するための開口を
形成し、メッキにより入出力端子２、３上にバンプ６を
形成する。このときバンプ６の上端が絶縁膜５２よりや
や高くすると都合が良い（図６（ｃ）参照）。
の製造方法を示す工程図であり、母体基板１に半導体プ
ロセスを用いて、絶縁体壁１１の囲い及びバンプ６を形
成することを特徴としている。以下、製造方法を工程順
に説明する。 （１）母体基板１となる半導体ウェハー（例えばＳｉ）
６１上に、接地金属膜６２、例えばポリイミドの誘電体
膜６３、入出力端子２、３を形成する（図６（ａ）参
照）。ここで接地金属膜６２、誘電体膜６３により、基
板Ｓｉが導電性であっても母体基板１として用いること
ができる。 （２）その上に例えば非晶質弗化炭素の絶縁膜５２を形
成する（図６（ｂ）参照）。 （３）該絶縁膜５２にバンプ６を形成するための開口を
形成し、メッキにより入出力端子２、３上にバンプ６を
形成する。このときバンプ６の上端が絶縁膜５２よりや
や高くすると都合が良い（図６（ｃ）参照）。
【００２０】（４）絶縁体壁１１の囲いを残すようにマ
スクを施し、絶縁膜５２をドライエッチングして、絶縁
体壁１１を形成する（図６（ｄ）参照）。 （５）基板Ｓｉ（半導体）ウェハー６１をカッティング
して、モジュール母体基板１を形成する（図６（ｅ）参
照）。 （６）モジュール母体基板１に対して、別途作成してお
いたＭＭＩＣチップ４を対向位置合わせする（図６
（ｆ）参照）。 （７）ＭＭＩＣチップ４を母体基板１にフリップチップ
接続する（図６（ｇ））。 （８）アンダーフィル７を施す（図６（ｈ）参照）。
スクを施し、絶縁膜５２をドライエッチングして、絶縁
体壁１１を形成する（図６（ｄ）参照）。 （５）基板Ｓｉ（半導体）ウェハー６１をカッティング
して、モジュール母体基板１を形成する（図６（ｅ）参
照）。 （６）モジュール母体基板１に対して、別途作成してお
いたＭＭＩＣチップ４を対向位置合わせする（図６
（ｆ）参照）。 （７）ＭＭＩＣチップ４を母体基板１にフリップチップ
接続する（図６（ｇ））。 （８）アンダーフィル７を施す（図６（ｈ）参照）。
【００２１】尚、この製造方法において、バンプ６の形
成は（５）のモジュール母体基板１の完成後に行っても
良いし、（５）のＳｉウェハーのカッティングを行わず
に先に多数のＭＭＩＣチップ４のフリップチップ接続、
アンダーフィル７を行った後、基板ウェハーのカッティ
ングを行っても良い。
成は（５）のモジュール母体基板１の完成後に行っても
良いし、（５）のＳｉウェハーのカッティングを行わず
に先に多数のＭＭＩＣチップ４のフリップチップ接続、
アンダーフィル７を行った後、基板ウェハーのカッティ
ングを行っても良い。
【００２２】また、ここでは母体基板１用として半導体
ウェハーを用いた製造方法について説明したが、４イン
チ以上等大面積セラミック基板の場合にも適用できるこ
とは当然である。このときは（１）の接地金属膜６２、
誘電体膜６３の形成は行わなくて良い。そして、以上Ｍ
ＭＩＣチップ４を実装する場合について説明したが、個
別トランジスタを実装する場合でも上述のこの発明の作
用効果は同様に期待できるので、個別トランジスタへ適
用も当然可能である。
ウェハーを用いた製造方法について説明したが、４イン
チ以上等大面積セラミック基板の場合にも適用できるこ
とは当然である。このときは（１）の接地金属膜６２、
誘電体膜６３の形成は行わなくて良い。そして、以上Ｍ
ＭＩＣチップ４を実装する場合について説明したが、個
別トランジスタを実装する場合でも上述のこの発明の作
用効果は同様に期待できるので、個別トランジスタへ適
用も当然可能である。
【００２３】更に、母体基板としても、セラミック基板
だけでなく、第６の実施形態のように半導体基板等も用
いることができる。またこれらの基板上にポリイミド、
ＢＣＢ等の有機絶縁膜が形成されたものも用いることが
できる。さらにまたテフロン基板等有機絶縁体の基板も
用いることができる。そして、平板の基板だけでなく、
凹部のあるいわゆるパッケージへの実装にも適用できる
ことは当然である。従って、上述した実施形態によれば
半導体チップにおいて回路主部あるいは能動素子の外側
でフリップチップ実装、アンダーフィルを施すことがで
きるため、性能劣化を起こさず高性能で、高信頼、低コ
ストのパッケージングあるいはモジュール化されたマイ
クロ波・ミリ波装置が量産でき、通信やレーダ装置の量
産化、低コスト化に寄与すること極めて大である。
だけでなく、第６の実施形態のように半導体基板等も用
いることができる。またこれらの基板上にポリイミド、
ＢＣＢ等の有機絶縁膜が形成されたものも用いることが
できる。さらにまたテフロン基板等有機絶縁体の基板も
用いることができる。そして、平板の基板だけでなく、
凹部のあるいわゆるパッケージへの実装にも適用できる
ことは当然である。従って、上述した実施形態によれば
半導体チップにおいて回路主部あるいは能動素子の外側
でフリップチップ実装、アンダーフィルを施すことがで
きるため、性能劣化を起こさず高性能で、高信頼、低コ
ストのパッケージングあるいはモジュール化されたマイ
クロ波・ミリ波装置が量産でき、通信やレーダ装置の量
産化、低コスト化に寄与すること極めて大である。
【００２４】
【発明の効果】以上説明してきたように、請求項１に記
載した発明によれば、絶縁体壁によって樹脂が回路の下
に入るのを防止できるため、回路の特性が劣化したり変
化することがなくなるという効果がある。請求項２に記
載した発明によれば、例えば母体基板とＭＭＩＣチップ
とに接地電極を設けた場合に、導体の壁によって両者を
有効に接続できる効果がある。請求項３に記載した発明
によれば、放熱パッドにより放熱を効率よく行うことが
できるため、回路のトランジスタ等の放熱を効率よく行
いトランジスタ等の性能劣化等を防止することができ
る。
載した発明によれば、絶縁体壁によって樹脂が回路の下
に入るのを防止できるため、回路の特性が劣化したり変
化することがなくなるという効果がある。請求項２に記
載した発明によれば、例えば母体基板とＭＭＩＣチップ
とに接地電極を設けた場合に、導体の壁によって両者を
有効に接続できる効果がある。請求項３に記載した発明
によれば、放熱パッドにより放熱を効率よく行うことが
できるため、回路のトランジスタ等の放熱を効率よく行
いトランジスタ等の性能劣化等を防止することができ
る。
【００２５】請求項４に記載した発明によれば、母体基
板としてセラミック基板や、半導体基板を用いることが
できるため、適用範囲が広いという効果がある。請求項
５に記載した発明によれば、例えば、ＭＭＩＣチップ側
のバイアス回路を簡素化することができ、チップサイズ
の縮小と大きなキャパシタを用いることができる効果が
ある。請求項６に記載した発明によれば、トランジスタ
チップ、あるいは、ＭＭＩＣチップを囲む壁を簡単に形
成できるため、量産化、低コスト化が可能となる効果が
ある。
板としてセラミック基板や、半導体基板を用いることが
できるため、適用範囲が広いという効果がある。請求項
５に記載した発明によれば、例えば、ＭＭＩＣチップ側
のバイアス回路を簡素化することができ、チップサイズ
の縮小と大きなキャパシタを用いることができる効果が
ある。請求項６に記載した発明によれば、トランジスタ
チップ、あるいは、ＭＭＩＣチップを囲む壁を簡単に形
成できるため、量産化、低コスト化が可能となる効果が
ある。
【００２６】請求項７に記載した発明においても、トラ
ンジスタチップ、あるいは、ＭＭＩＣチップを囲む壁を
簡単に形成できるため、量産化、低コスト化が可能とな
る効果がある。請求項８に記載した発明によれば、放熱
パッドもよりトランジスタの放熱を良くすることができ
る効果がある。請求項９に記載した発明によれば、ＭＭ
ＩＣチップの回路を囲む壁をストッパーとして機能させ
ることができるため、放熱パッドがつぶれることなく母
体基板に接触させることができる効果がある。
ンジスタチップ、あるいは、ＭＭＩＣチップを囲む壁を
簡単に形成できるため、量産化、低コスト化が可能とな
る効果がある。請求項８に記載した発明によれば、放熱
パッドもよりトランジスタの放熱を良くすることができ
る効果がある。請求項９に記載した発明によれば、ＭＭ
ＩＣチップの回路を囲む壁をストッパーとして機能させ
ることができるため、放熱パッドがつぶれることなく母
体基板に接触させることができる効果がある。
【図１】 この発明の第１実施形態を示す正面図であ
る。
る。
【図２】 この発明の第２実施形態を示す正面図であ
る。
る。
【図３】 この発明の第３実施形態を示す平面図であ
る。
る。
【図４】 この発明の第４実施形態を示す右側面図であ
る。
る。
【図５】 この発明の第５実施形態を示す工程説明図で
ある。
ある。
【図６】 この発明の第６実施形態を示す工程説明図で
ある。
ある。
【図７】 従来技術の正面図である。
１ 母体基板 ２，３ 入出力端子 ４ ＭＭＩＣチップ ５ 回路 ７ アンダーフィル １１ 絶縁体壁 ２１ 放熱パッド ３３ バイアス回路 ４１ 導体壁（導体の壁）
Claims (9)
- 【請求項１】 母体基板にＭＭＩＣチップあるいはトラ
ンジスタチップを対向配置し、フリップチップ実装した
マイクロ波・ミリ波回路装置において、前記ＭＭＩＣチ
ップあるいは前記トランジスタチップの内側の回路を囲
む絶縁体壁を設け、その外側にアンダーフィルを設けた
ことを特徴とするマイクロ波・ミリ波回路装置。 - 【請求項２】 母体基板にＭＭＩＣチップあるいはトラ
ンジスタチップを対向配置し、フリップチップ実装した
マイクロ波・ミリ波回路装置において、前記ＭＭＩＣチ
ップあるいは前記トランジスタチップの内側の回路を囲
む部分のうち信号及びバイアス線路が通る部分を除いて
導体の壁を設け、その外側にアンダーフィルを設けたこ
とを特徴とするマイクロ波・ミリ波回路装置。 - 【請求項３】 請求項１または２記載のマイクロ波・ミ
リ波回路装置において、前記トランジスタチップあるい
は前記ＭＭＩＣチップを構成するトランジスタの放熱パ
ッドを設け、それを母体基板に接触させることを特徴と
するマイクロ波・ミリ波回路装置。 - 【請求項４】 請求項１から３のいずれかに記載のマイ
クロ波・ミリ波回路装置において、前記母体基板がセラ
ミック基板、あるいは、半導体基板であることを特徴と
するマイクロ波・ミリ波回路装置。 - 【請求項５】 請求項１から４のいずれかに記載のマイ
クロ波・ミリ波回路装置において、前記母体基板にバイ
アス回路が形成されていることを特徴とするマイクロ波
・ミリ波回路装置。 - 【請求項６】 母体基板にＭＭＩＣチップあるいはトラ
ンジスタチップを対向配置し、フリップチップ実装した
マイクロ波・ミリ波回路装置の製造方法において、半導
体ウェハー表面に前記トランジスタチップあるいは前記
ＭＭＩＣチップを形成する工程と、前記トランジスタチ
ップあるいは前記ＭＭＩＣチップの回路を囲む壁を形成
する工程と、前記トランジスタチップあるいは前記ＭＭ
ＩＣチップを分離する工程と、前記母体基板に前記トラ
ンジスタチップあるいは前記ＭＭＩＣチップを対向配置
し、フリップチップ接続する工程と、前記壁の外側にア
ンダーフィルを施す工程とを有していることを特徴とす
るマイクロ波・ミリ波回路装置の製造方法。 - 【請求項７】 母体基板にＭＭＩＣチップあるいはトラ
ンジスタチップを対向配置し、フリップチップ実装した
マイクロ波・ミリ波回路装置の製造方法において、母体
基板表面に入出力端子とその内側に壁を形成する工程
と、前記母体基板に前記トランジスタチップあるいは前
記ＭＭＩＣチップを対向配置し、フリップチップ接続す
る工程と、前記壁の外側にアンダーフィルを施す工程と
を有していることを特徴とするマイクロ波・ミリ波回路
装置の製造方法。 - 【請求項８】 請求項６または７記載のマイクロ波・ミ
リ波回路装置の製造方法において、前記トランジスタチ
ップあるいは前記ＭＭＩＣチップを構成するトランジス
タの放熱パッドを設け、それを母体基板に接触させるこ
とを特徴とするマイクロ波・ミリ波回路装置の製造方
法。 - 【請求項９】 請求項６から８のいずれかに記載のマイ
クロ波・ミリ波回路装置の製造方法において、前記トラ
ンジスタチップあるいは前記ＭＭＩＣチップの回路を囲
む壁を前記トランジスタチップあるいは前記ＭＭＩＣチ
ップを構成するトランジスタの放熱パッドと同じ高さか
やや低く形成することを特徴とするマイクロ波・ミリ波
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11067549A JP2000269384A (ja) | 1999-03-12 | 1999-03-12 | マイクロ波・ミリ波回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11067549A JP2000269384A (ja) | 1999-03-12 | 1999-03-12 | マイクロ波・ミリ波回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269384A true JP2000269384A (ja) | 2000-09-29 |
Family
ID=13348168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11067549A Pending JP2000269384A (ja) | 1999-03-12 | 1999-03-12 | マイクロ波・ミリ波回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269384A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003258160A (ja) * | 2002-03-04 | 2003-09-12 | Hitachi Metals Ltd | セラミック積層基板およびこれを用いたセラミック積層電子部品 |
| JP2005158957A (ja) * | 2003-11-25 | 2005-06-16 | Matsushita Electric Works Ltd | 発光装置 |
| US9431357B2 (en) | 2011-08-23 | 2016-08-30 | Panasonic Corporation | Wiring board and high frequency module using same |
| WO2019193986A1 (ja) * | 2018-04-03 | 2019-10-10 | 株式会社デンソー | 半導体装置 |
| US11495589B2 (en) | 2019-03-05 | 2022-11-08 | Fujitsu Optical Components Limited | Optical module and manufacturing method of optical module |
-
1999
- 1999-03-12 JP JP11067549A patent/JP2000269384A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003258160A (ja) * | 2002-03-04 | 2003-09-12 | Hitachi Metals Ltd | セラミック積層基板およびこれを用いたセラミック積層電子部品 |
| JP2005158957A (ja) * | 2003-11-25 | 2005-06-16 | Matsushita Electric Works Ltd | 発光装置 |
| US9431357B2 (en) | 2011-08-23 | 2016-08-30 | Panasonic Corporation | Wiring board and high frequency module using same |
| WO2019193986A1 (ja) * | 2018-04-03 | 2019-10-10 | 株式会社デンソー | 半導体装置 |
| JP2019186281A (ja) * | 2018-04-03 | 2019-10-24 | 株式会社デンソー | 半導体装置 |
| JP7010116B2 (ja) | 2018-04-03 | 2022-01-26 | 株式会社デンソー | 半導体装置 |
| US11495589B2 (en) | 2019-03-05 | 2022-11-08 | Fujitsu Optical Components Limited | Optical module and manufacturing method of optical module |
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|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011225 |