JP2002305263A - 半導体素子実装用パッケージおよび半導体素子実装方法 - Google Patents
半導体素子実装用パッケージおよび半導体素子実装方法Info
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- JP2002305263A JP2002305263A JP2001109425A JP2001109425A JP2002305263A JP 2002305263 A JP2002305263 A JP 2002305263A JP 2001109425 A JP2001109425 A JP 2001109425A JP 2001109425 A JP2001109425 A JP 2001109425A JP 2002305263 A JP2002305263 A JP 2002305263A
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Abstract
(57)【要約】
【課題】半導体素子と配線基板間のインピーダンス整合
を図り、両者の接続点での信号損失を低減させ得る半導
体素子実装用パッケージおよび半導体素子実装方法を提
供する。 【解決手段】開口部１１と中空部１２と同軸端子である
ガラス同軸ビーズ５を有するフレーム１と、中空部１２
内に収納し、同軸ビーズ５と電気的に接続した第１配線
基板３と、中空部１２内に収納した半導体素子２と、開
口部１１、１４を覆うキャップ４、４０と、中空部１２
内に収納し、半導体素子２と第１の配線基板３とを電気
的に接続する第２配線基板６とを備え、半導体素子２お
よび第１配線基板３と、第２配線基板６とをバンプボン
ディングにより接続した。
を図り、両者の接続点での信号損失を低減させ得る半導
体素子実装用パッケージおよび半導体素子実装方法を提
供する。 【解決手段】開口部１１と中空部１２と同軸端子である
ガラス同軸ビーズ５を有するフレーム１と、中空部１２
内に収納し、同軸ビーズ５と電気的に接続した第１配線
基板３と、中空部１２内に収納した半導体素子２と、開
口部１１、１４を覆うキャップ４、４０と、中空部１２
内に収納し、半導体素子２と第１の配線基板３とを電気
的に接続する第２配線基板６とを備え、半導体素子２お
よび第１配線基板３と、第２配線基板６とをバンプボン
ディングにより接続した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子実装用
パッケージおよび半導体素子実装方法に関する。
パッケージおよび半導体素子実装方法に関する。
【０００２】
【従来の技術】図５は半導体素子実装用パッケージの従
来例の構造を示す断面図である。
来例の構造を示す断面図である。
【０００３】１はフレーム、１１はフレーム１の上部の
開口部、１２はフレーム１の中空部、１３はフレーム１
の貫通孔、２は半導体素子、２１は半導体素子２上の配
線、３は配線基板、３１は配線基板３上の平面導波路配
線、３２は配線基板３の中央に設けたキャビティ
（穴）、４はシールキャップ、５は高周波ガラス同軸ビ
ーズ、５１はガラス同軸ビーズ５の中心導体、５２はガ
ラス同軸ビーズ５の誘電体、１０はボンディングワイヤ
である。
開口部、１２はフレーム１の中空部、１３はフレーム１
の貫通孔、２は半導体素子、２１は半導体素子２上の配
線、３は配線基板、３１は配線基板３上の平面導波路配
線、３２は配線基板３の中央に設けたキャビティ
（穴）、４はシールキャップ、５は高周波ガラス同軸ビ
ーズ、５１はガラス同軸ビーズ５の中心導体、５２はガ
ラス同軸ビーズ５の誘電体、１０はボンディングワイヤ
である。
【０００４】この従来技術による半導体素子実装用パッ
ケージでは、フレーム１として金属筐体を用いている。
また、この金属フレーム１の側壁には、高周波同軸コネ
クタの構成部品である同軸端子、すなわち、ガラス同軸
ビーズ５が設けられている。半導体素子２の実装後に、
シールキャップ４をシーム溶接、ろう付け、あるいは接
着等の手段によってフレーム１の上面に接続することで
気密性を確保する。フレーム１内部には、半導体素子２
を搭載するためのキャビティ３２を中央に設けた配線基
板３が配置され、配線基板３上には、マイクロストリッ
プ、グランデッドコプレーナ等の平面導波路配線３１が
配置されている。配線基板３上の平面導波路配線３１
と、同軸ビーズ５の中心導体５１とは、はんだ、あるい
は銀ペースト等によって、電気的・機械的に接続されて
いる。
ケージでは、フレーム１として金属筐体を用いている。
また、この金属フレーム１の側壁には、高周波同軸コネ
クタの構成部品である同軸端子、すなわち、ガラス同軸
ビーズ５が設けられている。半導体素子２の実装後に、
シールキャップ４をシーム溶接、ろう付け、あるいは接
着等の手段によってフレーム１の上面に接続することで
気密性を確保する。フレーム１内部には、半導体素子２
を搭載するためのキャビティ３２を中央に設けた配線基
板３が配置され、配線基板３上には、マイクロストリッ
プ、グランデッドコプレーナ等の平面導波路配線３１が
配置されている。配線基板３上の平面導波路配線３１
と、同軸ビーズ５の中心導体５１とは、はんだ、あるい
は銀ペースト等によって、電気的・機械的に接続されて
いる。
【０００５】
【発明が解決しようとする課題】この半導体素子実装用
パッケージでは、半導体素子２上の配線２１と、配線基
板３上の平面導波路配線３１との接続には、ボンディン
グワイヤ１０またはボンディングリボンが用いられてい
た。このため、これらのボンディングワイヤ１０または
ボンディングリボンのボンディング部において、インピ
ーダンス不整合が生じ、ボンディング部での信号の反射
損失および挿入損失が大きかった。したがって、準ミリ
波帯以上の高周波半導体素子を実装するためには、この
信号の反射損失や挿入損失を極力抑えるために、半導体
素子２と配線基板３との段差を数十μｍ以内に抑えた
り、ボンディングワイヤ１０またはボンディングリボン
の長さを数百μｍに抑えるなどの多大な労力が必要であ
った。
パッケージでは、半導体素子２上の配線２１と、配線基
板３上の平面導波路配線３１との接続には、ボンディン
グワイヤ１０またはボンディングリボンが用いられてい
た。このため、これらのボンディングワイヤ１０または
ボンディングリボンのボンディング部において、インピ
ーダンス不整合が生じ、ボンディング部での信号の反射
損失および挿入損失が大きかった。したがって、準ミリ
波帯以上の高周波半導体素子を実装するためには、この
信号の反射損失や挿入損失を極力抑えるために、半導体
素子２と配線基板３との段差を数十μｍ以内に抑えた
り、ボンディングワイヤ１０またはボンディングリボン
の長さを数百μｍに抑えるなどの多大な労力が必要であ
った。
【０００６】このように従来技術においては、半導体素
子２上の配線２１と配線基板３上の平面導波路配線３１
との接続に、ボンディングワイヤ１０またはボンディン
グリボンが用いられていたために、信号の反射損失や挿
入損失が通常大きく、使用周波数帯が準ミリ波帯以下に
限られ、それ以上の高周波性能を有する半導体素子２を
実装した場合には、ボンディングワイヤ１０またはボン
ディングリボンのボンディング部のインピーダンス不整
合のために、十分にその性能が引き出せないという課題
があった。
子２上の配線２１と配線基板３上の平面導波路配線３１
との接続に、ボンディングワイヤ１０またはボンディン
グリボンが用いられていたために、信号の反射損失や挿
入損失が通常大きく、使用周波数帯が準ミリ波帯以下に
限られ、それ以上の高周波性能を有する半導体素子２を
実装した場合には、ボンディングワイヤ１０またはボン
ディングリボンのボンディング部のインピーダンス不整
合のために、十分にその性能が引き出せないという課題
があった。
【０００７】本発明の目的は、上記課題を解決し、半導
体素子と配線基板間のインピーダンス整合を図り、両者
の接続点での信号損失を低減させ得る半導体素子実装用
パッケージおよび半導体素子実装方法を提供することに
ある。
体素子と配線基板間のインピーダンス整合を図り、両者
の接続点での信号損失を低減させ得る半導体素子実装用
パッケージおよび半導体素子実装方法を提供することに
ある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、半導体素子および配線基板の上部に、
半導体素子と配線基板との電気接続を行うための電極端
子が設けられた第２配線基板を設け、半導体素子および
配線基板と第２配線基板との接続にバンプボンディング
を用いることを要旨とする。
に、本発明では、半導体素子および配線基板の上部に、
半導体素子と配線基板との電気接続を行うための電極端
子が設けられた第２配線基板を設け、半導体素子および
配線基板と第２配線基板との接続にバンプボンディング
を用いることを要旨とする。
【０００９】すなわち、本発明の半導体素子実装用パッ
ケージは、開口部と中空部と同軸端子を有するフレーム
と、前記中空部内に収納し、前記同軸端子と電気的に接
続した第１配線基板と、前記中空部内に収納した半導体
素子と、前記開口部を覆うキャップと、前記中空部内に
収納し、前記半導体素子と前記第１の配線基板とを電気
的に接続する第２配線基板とを備え、前記半導体素子お
よび前記第１配線基板と、前記第２配線基板とをバンプ
ボンディングにより接続したことを特徴とする。
ケージは、開口部と中空部と同軸端子を有するフレーム
と、前記中空部内に収納し、前記同軸端子と電気的に接
続した第１配線基板と、前記中空部内に収納した半導体
素子と、前記開口部を覆うキャップと、前記中空部内に
収納し、前記半導体素子と前記第１の配線基板とを電気
的に接続する第２配線基板とを備え、前記半導体素子お
よび前記第１配線基板と、前記第２配線基板とをバンプ
ボンディングにより接続したことを特徴とする。
【００１０】また、本発明の半導体素子実装用パッケー
ジは、上部と下部に開口部を有し、中空部を有し、側壁
に少なくとも１個の同軸端子を有するフレームと、前記
中空部内に収納し、キャビティを有し、前記同軸端子と
電気的に接続する配線を有する第１配線基板と、前記キ
ャビティ内に収納した半導体素子と、前記半導体素子の
下に位置し、前記半導体素子を載置する半導体素子支持
部材と、上部と下部の前記開口部を覆うキャップと、前
記半導体素子および前記第１配線基板の上に位置し、前
記半導体素子上の配線と前記第１の配線基板上の配線と
を電気的に接続する電極端子を有する第２配線基板とを
備え、前記半導体素子上の配線および前記第１配線基板
上の配線と、前記第２配線基板の前記電極端子とをバン
プボンディングにより接続したことを特徴とする。
ジは、上部と下部に開口部を有し、中空部を有し、側壁
に少なくとも１個の同軸端子を有するフレームと、前記
中空部内に収納し、キャビティを有し、前記同軸端子と
電気的に接続する配線を有する第１配線基板と、前記キ
ャビティ内に収納した半導体素子と、前記半導体素子の
下に位置し、前記半導体素子を載置する半導体素子支持
部材と、上部と下部の前記開口部を覆うキャップと、前
記半導体素子および前記第１配線基板の上に位置し、前
記半導体素子上の配線と前記第１の配線基板上の配線と
を電気的に接続する電極端子を有する第２配線基板とを
備え、前記半導体素子上の配線および前記第１配線基板
上の配線と、前記第２配線基板の前記電極端子とをバン
プボンディングにより接続したことを特徴とする。
【００１１】また、本発明の半導体素子実装用パッケー
ジは、前記第２配線基板が、半導体、セラミック、ガラ
ス、ガラスセラミック、テフロン、もしくは絶縁性樹脂
からなることを特徴とする。
ジは、前記第２配線基板が、半導体、セラミック、ガラ
ス、ガラスセラミック、テフロン、もしくは絶縁性樹脂
からなることを特徴とする。
【００１２】また、本発明の半導体素子実装用パッケー
ジは、前記第２配線基板が、テープ素材からなることを
特徴とする。
ジは、前記第２配線基板が、テープ素材からなることを
特徴とする。
【００１３】また、本発明の半導体素子実装用パッケー
ジは、前記半導体素子支持部材と、下部の前記キャップ
との間に、弾性を有する緩衝層を有することを特徴とす
る。
ジは、前記半導体素子支持部材と、下部の前記キャップ
との間に、弾性を有する緩衝層を有することを特徴とす
る。
【００１４】また、本発明の半導体素子実装方法は、上
部と下部に開口部を有し、中空部を有し、側壁に少なく
とも１個の同軸端子を有するフレームに、キャビティを
有する第１配線基板を前記フレーム内に挿入し、該第１
配線基板の配線を前記同軸端子と電気的に接続する第１
工程と、前記半導体素子および前記第１配線基板と電気
的接続を行う電極端子を有する第２配線基板を、前記第
１配線基板にバンプボンディングにより電気的・機械的
に接続する第２工程と、前記第２配線基板に前記半導体
素子を、前記バンプボンディングのバンプよりも低い温
度で溶融するバンプを用いてバンプボンディングにより
電気的・機械的に接続する第３工程と、前記フレームの
下方から、前記半導体素子を載置する半導体素子支持部
材を挿入し、該半導体素子支持部材と前記半導体素子と
を接続する第４工程と、上部と下部の前記開口部をキャ
ップで覆う第５の工程とを含むことを特徴とする。
部と下部に開口部を有し、中空部を有し、側壁に少なく
とも１個の同軸端子を有するフレームに、キャビティを
有する第１配線基板を前記フレーム内に挿入し、該第１
配線基板の配線を前記同軸端子と電気的に接続する第１
工程と、前記半導体素子および前記第１配線基板と電気
的接続を行う電極端子を有する第２配線基板を、前記第
１配線基板にバンプボンディングにより電気的・機械的
に接続する第２工程と、前記第２配線基板に前記半導体
素子を、前記バンプボンディングのバンプよりも低い温
度で溶融するバンプを用いてバンプボンディングにより
電気的・機械的に接続する第３工程と、前記フレームの
下方から、前記半導体素子を載置する半導体素子支持部
材を挿入し、該半導体素子支持部材と前記半導体素子と
を接続する第４工程と、上部と下部の前記開口部をキャ
ップで覆う第５の工程とを含むことを特徴とする。
【００１５】本発明では、配線基板上に形成されたマイ
クロストリップ、グランデッドコプレーナ等の平面導波
路配線と、パッケージフレームに設けられた同軸端子の
中心導体とは、はんだ、あるいは銀ペ一スト等によって
電気的に接続され、インピーダンス不整合が十分に抑え
られている。また、半導体素子と配線基板とは、平面導
波路配線が形成された第２配線基板を介してバンプボン
ディングにより電気的に接続されるため、インピーダン
ス整合が図られている。したがって、準ミリ波帯・ミリ
波帯およびそれ以上の高周波特性を有する半導体素子を
実装した場合でも、半導体素子と配線基板間の接続点で
の信号の反射損失および挿入損失を低減させ、十分にそ
の性能を引き出すことができる。また、高周波入出力端
子が多い半導体素子でも、少ない労力で実装することが
可能である。
クロストリップ、グランデッドコプレーナ等の平面導波
路配線と、パッケージフレームに設けられた同軸端子の
中心導体とは、はんだ、あるいは銀ペ一スト等によって
電気的に接続され、インピーダンス不整合が十分に抑え
られている。また、半導体素子と配線基板とは、平面導
波路配線が形成された第２配線基板を介してバンプボン
ディングにより電気的に接続されるため、インピーダン
ス整合が図られている。したがって、準ミリ波帯・ミリ
波帯およびそれ以上の高周波特性を有する半導体素子を
実装した場合でも、半導体素子と配線基板間の接続点で
の信号の反射損失および挿入損失を低減させ、十分にそ
の性能を引き出すことができる。また、高周波入出力端
子が多い半導体素子でも、少ない労力で実装することが
可能である。
【００１６】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について詳細に説明する。なお、以下で説明する
図面で、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
の形態について詳細に説明する。なお、以下で説明する
図面で、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００１７】実施の形態１ 図１は本発明の実施の形態１の半導体素子実装用パッケ
ージの構造を示す断面図である。
ージの構造を示す断面図である。
【００１８】１はフレーム、１１、１４はフレーム１の
上部および下部の開口部、１２はフレーム１の中空部、
１３はフレーム１の貫通孔、２は半導体素子、２１は半
導体素子２上の配線、３は第１配線基板、３１は第１配
線基板３上の平面導波路配線、３２は第１配線基板３の
中央に設けたキャビティ（穴）、４、４０はシールキャ
ップ、５は高周波ガラス同軸ビーズ、５１はガラス同軸
ビーズ５の中心導体、５２はガラス同軸ビーズ５の誘電
体、６は第２配線基板、６１は第２配線基板６の平面導
波路配線、７は半導体素子支持部材（リッド）、２６、
３６はバンプである。
上部および下部の開口部、１２はフレーム１の中空部、
１３はフレーム１の貫通孔、２は半導体素子、２１は半
導体素子２上の配線、３は第１配線基板、３１は第１配
線基板３上の平面導波路配線、３２は第１配線基板３の
中央に設けたキャビティ（穴）、４、４０はシールキャ
ップ、５は高周波ガラス同軸ビーズ、５１はガラス同軸
ビーズ５の中心導体、５２はガラス同軸ビーズ５の誘電
体、６は第２配線基板、６１は第２配線基板６の平面導
波路配線、７は半導体素子支持部材（リッド）、２６、
３６はバンプである。
【００１９】フレーム１は、例えば、銅、銅タングステ
ン、アルミニウム、ステンレス鋼、コバール、チタン、
モリブデン、インバーなどの金属筐体からなる。この金
属フレーム１の側壁には、高周波同軸コネクタの構成部
品である同軸端子、すなわち、ガラス同軸ビーズ５が設
けられている。フレーム１の内部には、第１配線基板３
が配置されている。第１配線基板３は、例えば、シリコ
ン、炭化珪素、砒化ガリウム、窒化ガリウムなどの半導
体、またはアルミナ、窒化アルミニウム、酸化ベリリウ
ム、炭化珪素、ガラスセラミックなどのセラミックから
なる。また、第１配線基板３の中央には、半導体素子２
を搭載するためのキャビティが設けられている。また、
第１配線基板３上には、銅、金、タングステン、または
これらの合金などの薄膜を用いて、マイクロストリッ
プ、グランデッドコプレーナ等の平面導波路配線３１が
形成されている。この第１配線基板３上の平面導波路配
線３１と、フレーム１の側壁に配置された同軸ビーズ５
の中心導体５１とは、はんだ、あるいは銀ペ一スト等に
よって電気的・機械的に接続されている。
ン、アルミニウム、ステンレス鋼、コバール、チタン、
モリブデン、インバーなどの金属筐体からなる。この金
属フレーム１の側壁には、高周波同軸コネクタの構成部
品である同軸端子、すなわち、ガラス同軸ビーズ５が設
けられている。フレーム１の内部には、第１配線基板３
が配置されている。第１配線基板３は、例えば、シリコ
ン、炭化珪素、砒化ガリウム、窒化ガリウムなどの半導
体、またはアルミナ、窒化アルミニウム、酸化ベリリウ
ム、炭化珪素、ガラスセラミックなどのセラミックから
なる。また、第１配線基板３の中央には、半導体素子２
を搭載するためのキャビティが設けられている。また、
第１配線基板３上には、銅、金、タングステン、または
これらの合金などの薄膜を用いて、マイクロストリッ
プ、グランデッドコプレーナ等の平面導波路配線３１が
形成されている。この第１配線基板３上の平面導波路配
線３１と、フレーム１の側壁に配置された同軸ビーズ５
の中心導体５１とは、はんだ、あるいは銀ペ一スト等に
よって電気的・機械的に接続されている。
【００２０】第２配線基板６は、シリコン、炭化珪素、
砒化ガリウム、窒化ガリウムなどの半導体、あるいはア
ルミナ、窒化アルミニウム、酸化ベリリウム、炭化珪
素、ガラスセラミックなどのセラミック、あるいはガラ
ス、テフロン、絶縁性樹脂等からなる。第２配線基板６
は、第１配線基板３と同様に、マイクロストリップ、グ
ランデッドコプレーナ等の平面導波路配線６１が形成さ
れている。第２配線基板６には、第１配線基板３および
半導体素子２とバンプボンディングするための電極（図
示省略）が形成されている。また、第１配線基板３およ
び半導体素子２上にも、同様に電極（図示省略）が形成
されており、第２配線基板６とバンプ３６、２６を介し
てバンプボンディングされる。
砒化ガリウム、窒化ガリウムなどの半導体、あるいはア
ルミナ、窒化アルミニウム、酸化ベリリウム、炭化珪
素、ガラスセラミックなどのセラミック、あるいはガラ
ス、テフロン、絶縁性樹脂等からなる。第２配線基板６
は、第１配線基板３と同様に、マイクロストリップ、グ
ランデッドコプレーナ等の平面導波路配線６１が形成さ
れている。第２配線基板６には、第１配線基板３および
半導体素子２とバンプボンディングするための電極（図
示省略）が形成されている。また、第１配線基板３およ
び半導体素子２上にも、同様に電極（図示省略）が形成
されており、第２配線基板６とバンプ３６、２６を介し
てバンプボンディングされる。
【００２１】半導体素子２の下部には、フレーム１と同
様に金属からなる半導体素子支持部材７が配置されてい
る。半導体素子支持部材７は、フレーム１の下方の開口
部１４から挿入され、はんだ、銀ペースト、あるいはグ
リース等によって、半導体素子２と機械的に接続され
る。この半導体素子実装パッケージでは、シールキャッ
プ４およびシールキャップ４０をシーム溶接、ろう付
け、あるいは接着等の手段によってフレーム１の上面お
よび下面に接続することで気密性を確保する。
様に金属からなる半導体素子支持部材７が配置されてい
る。半導体素子支持部材７は、フレーム１の下方の開口
部１４から挿入され、はんだ、銀ペースト、あるいはグ
リース等によって、半導体素子２と機械的に接続され
る。この半導体素子実装パッケージでは、シールキャッ
プ４およびシールキャップ４０をシーム溶接、ろう付
け、あるいは接着等の手段によってフレーム１の上面お
よび下面に接続することで気密性を確保する。
【００２２】このように、本実施の形態１の半導体素子
実装用パッケージは、開口部１１と中空部１２と同軸端
子であるガラス同軸ビーズ５を有するフレーム１と、中
空部１２内に収納し、同軸ビーズ５と電気的に接続した
第１配線基板３と、中空部１２内に収納した半導体素子
２と、開口部１１、１４を覆うキャップ４、４０と、中
空部１２内に収納し、半導体素子２と第１の配線基板３
とを電気的に接続する第２配線基板６とを備え、半導体
素子２および第１配線基板３と、第２配線基板６とをバ
ンプボンディングにより接続した。
実装用パッケージは、開口部１１と中空部１２と同軸端
子であるガラス同軸ビーズ５を有するフレーム１と、中
空部１２内に収納し、同軸ビーズ５と電気的に接続した
第１配線基板３と、中空部１２内に収納した半導体素子
２と、開口部１１、１４を覆うキャップ４、４０と、中
空部１２内に収納し、半導体素子２と第１の配線基板３
とを電気的に接続する第２配線基板６とを備え、半導体
素子２および第１配線基板３と、第２配線基板６とをバ
ンプボンディングにより接続した。
【００２３】さらに詳しくは、上部と下部に開口部１
１、１４を有し、中空部１２を有し、側壁に少なくとも
１個の同軸端子である同軸ビーズ５を有するフレーム１
と、中空部１２内に収納し、キャビティ３２を有し、同
軸ビーズ５と電気的に接続する配線３１を有する第１配
線基板３と、キャビティ１２内に収納した半導体素子２
と、半導体素子２の下に位置し、半導体素子２を載置す
る半導体素子支持部材７と、上部と下部の開口部１１、
１４を覆うキャップ４、４０と、半導体素子２および第
１配線基板３の上に位置し、半導体素子２上の配線２１
と第１の配線基板３上の配線３１とを電気的に接続する
電極端子（図示省略）を有する第２配線基板６とを備
え、半導体素子２上の配線２１および第１配線基板３上
の配線３１と、第２配線基板６の前記電極端子とをバン
プボンディングにより接続したものである。
１、１４を有し、中空部１２を有し、側壁に少なくとも
１個の同軸端子である同軸ビーズ５を有するフレーム１
と、中空部１２内に収納し、キャビティ３２を有し、同
軸ビーズ５と電気的に接続する配線３１を有する第１配
線基板３と、キャビティ１２内に収納した半導体素子２
と、半導体素子２の下に位置し、半導体素子２を載置す
る半導体素子支持部材７と、上部と下部の開口部１１、
１４を覆うキャップ４、４０と、半導体素子２および第
１配線基板３の上に位置し、半導体素子２上の配線２１
と第１の配線基板３上の配線３１とを電気的に接続する
電極端子（図示省略）を有する第２配線基板６とを備
え、半導体素子２上の配線２１および第１配線基板３上
の配線３１と、第２配線基板６の前記電極端子とをバン
プボンディングにより接続したものである。
【００２４】本実施の形態１の半導体実装用パッケージ
では、高周波同軸コネクタから入出力する高周波信号
は、従来のワイヤボンディング、リボンボンディングな
どによるボンディングのように大きなインピーダンス不
整合を介することなく、半導体素子２に接続されている
ので、反射損失および挿入損失が低減し、ミリ波帯以上
の高周波半導体素子の性能を十分に引き出すことが可能
である。
では、高周波同軸コネクタから入出力する高周波信号
は、従来のワイヤボンディング、リボンボンディングな
どによるボンディングのように大きなインピーダンス不
整合を介することなく、半導体素子２に接続されている
ので、反射損失および挿入損失が低減し、ミリ波帯以上
の高周波半導体素子の性能を十分に引き出すことが可能
である。
【００２５】実施の形態２ 図２は本発明の実施の形態２の半導体素子実装用パッケ
ージの構造を示す断面図である。
ージの構造を示す断面図である。
【００２６】６０は第２配線基板である。
【００２７】本実施の形態２では、第２配線基板６０と
して、例えばポリイミド、液晶ポリマーなどを基板素材
とする１０〜３００μｍ厚さのテープ状の基板を用いた
ものである。第２配線基板６０上（図２では、第２配線
基板の下面）には、銅、金などの金属薄膜でマイクロス
トリップ、グランデッドコプレーナ等の平面導波路配線
６１が形成されている。また、第２配線基板６０上（図
２では、第２配線基板の下面）には、第１配線基板３お
よび半導体素子２とバンプボンディングするための電極
（図示省略）が形成されている。
して、例えばポリイミド、液晶ポリマーなどを基板素材
とする１０〜３００μｍ厚さのテープ状の基板を用いた
ものである。第２配線基板６０上（図２では、第２配線
基板の下面）には、銅、金などの金属薄膜でマイクロス
トリップ、グランデッドコプレーナ等の平面導波路配線
６１が形成されている。また、第２配線基板６０上（図
２では、第２配線基板の下面）には、第１配線基板３お
よび半導体素子２とバンプボンディングするための電極
（図示省略）が形成されている。
【００２８】本実施の形態２のように、第２配線基板６
０として、テープ状の基板を用いることで、バンプボン
ディング部への応力集中を緩和することが可能となり、
信頼性を高めることができる。
０として、テープ状の基板を用いることで、バンプボン
ディング部への応力集中を緩和することが可能となり、
信頼性を高めることができる。
【００２９】実施の形態３ 図３は本発明の実施の形態３の半導体素子実装用パッケ
ージの構造を示す断面図である。
ージの構造を示す断面図である。
【００３０】８は緩衝層である。
【００３１】本実施の形態３では、半導体素子支持部材
７と下部シールキャップ４０との間に、例えば１０〜５
００μｍ厚さのゴム状フィルム、樹脂、ぺ一スト材など
の弾性を有する緩衝層８を挿入したものである。
７と下部シールキャップ４０との間に、例えば１０〜５
００μｍ厚さのゴム状フィルム、樹脂、ぺ一スト材など
の弾性を有する緩衝層８を挿入したものである。
【００３２】本実施の形態３のように、このような緩衝
層８を挿入することで、バンプボンディング部への応力
集中を緩和することが可能となり、信頼性を高めること
ができる。
層８を挿入することで、バンプボンディング部への応力
集中を緩和することが可能となり、信頼性を高めること
ができる。
【００３３】実施の形態４ 図４（ａ）〜（ｄ）は本発明の実施の形態４の半導体素
子実装方法を示す工程断面図である。本実施の形態４
は、上記実施の形態１の半導体素子実装用パッケージを
用いた実装方法である。
子実装方法を示す工程断面図である。本実施の形態４
は、上記実施の形態１の半導体素子実装用パッケージを
用いた実装方法である。
【００３４】まず、図４（ａ）に示すように、所定の金
属加工プロセスを用いて作製され、側壁には高周波同軸
コネクタの構成部品である同軸ビーズ５が設けられてい
るフレーム１の内部に、半導体またはセラミックなどで
作製され、半導体素子２を搭載するためのキャビティ３
２が設けられた第１配線基板３を配置する。第１配線基
板３は、はんだ、あるいは銀ペースト等によってフレー
ム１に接着されると共に、第１配線基板３上の平面導波
路配線３１と、同軸ビーズ５の中心導体５１とを、はん
だ、あるいは銀ペ一スト等によって、電気的・機械的に
接続する。
属加工プロセスを用いて作製され、側壁には高周波同軸
コネクタの構成部品である同軸ビーズ５が設けられてい
るフレーム１の内部に、半導体またはセラミックなどで
作製され、半導体素子２を搭載するためのキャビティ３
２が設けられた第１配線基板３を配置する。第１配線基
板３は、はんだ、あるいは銀ペースト等によってフレー
ム１に接着されると共に、第１配線基板３上の平面導波
路配線３１と、同軸ビーズ５の中心導体５１とを、はん
だ、あるいは銀ペ一スト等によって、電気的・機械的に
接続する。
【００３５】なお、図４（ｂ）に示すように、第２配線
基板６上には、マイクロストリップ、グランデッドコプ
レーナ等の平面導波路配線６１と共に、第１配線基板３
および半導体素子２とバンプボンディングするための電
極（図示省略）が形成されている。ＩｎＳｎ、ＳｎＢ
ｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕ、およびこれらの共
晶などの金属を、蒸着法、金属薄膜のパンチングなどに
より電極部へ配置し、またはボール形状金属塊などを電
極部へ配置して、第２配線基板６の電極上にバンプ３６
を形成し、第１配線基板３に接続する。
基板６上には、マイクロストリップ、グランデッドコプ
レーナ等の平面導波路配線６１と共に、第１配線基板３
および半導体素子２とバンプボンディングするための電
極（図示省略）が形成されている。ＩｎＳｎ、ＳｎＢ
ｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕ、およびこれらの共
晶などの金属を、蒸着法、金属薄膜のパンチングなどに
より電極部へ配置し、またはボール形状金属塊などを電
極部へ配置して、第２配線基板６の電極上にバンプ３６
を形成し、第１配線基板３に接続する。
【００３６】第２配線基板６と第１配線基板３とを接続
した後、図４（ｃ）に示すように、上記バンプの作製と
同様に、ＩｎＳｎ（共晶温度１１７℃）、ＳｎＢｉ（同
１３９℃）、ＳｎＺｎ（同１９８℃）、ＳｎＡｕ（同２
８０℃）、ＳｎＣｕ（同２２７℃）などや、これらの共
晶などの金属を、蒸着法、金属薄膜のパンチングなどに
より電極部へ配置し、またはボール形状金属塊などを電
極部へ配置して、半導体素子２上の電極上にバンプ２６
を形成し、半導体素子２に接続する。ここで、バンプ２
６は、パンブ３６よりも共晶温度の低い材料を選択す
る。これは、バンプ２６はバンプ３６より後に形成する
ため、バンプ２６による第２配線基板６と半導体素子２
との接続中に、先に作製したバンプ３６が溶融してしま
うのを避けるためである。例えば、バンプ３６にＳｎＡ
ｕ（Ａｕ７０％、共晶温度２８０℃）を用い、バンプ２
６にＳｎＡｕ（Ａｕ５％、共晶温度２１７℃）を用いる
（参考文献：特願２０００−２２１９８０）。
した後、図４（ｃ）に示すように、上記バンプの作製と
同様に、ＩｎＳｎ（共晶温度１１７℃）、ＳｎＢｉ（同
１３９℃）、ＳｎＺｎ（同１９８℃）、ＳｎＡｕ（同２
８０℃）、ＳｎＣｕ（同２２７℃）などや、これらの共
晶などの金属を、蒸着法、金属薄膜のパンチングなどに
より電極部へ配置し、またはボール形状金属塊などを電
極部へ配置して、半導体素子２上の電極上にバンプ２６
を形成し、半導体素子２に接続する。ここで、バンプ２
６は、パンブ３６よりも共晶温度の低い材料を選択す
る。これは、バンプ２６はバンプ３６より後に形成する
ため、バンプ２６による第２配線基板６と半導体素子２
との接続中に、先に作製したバンプ３６が溶融してしま
うのを避けるためである。例えば、バンプ３６にＳｎＡ
ｕ（Ａｕ７０％、共晶温度２８０℃）を用い、バンプ２
６にＳｎＡｕ（Ａｕ５％、共晶温度２１７℃）を用いる
（参考文献：特願２０００−２２１９８０）。
【００３７】次に、図４（ｄ）に示すように、半導体素
子２の搭載後、フレーム１の下方から半導体素子支持部
材７を挿入し、半導体素子支持部材７の上部と半導体素
子２の下部とを、はんだ、銀ペースト、あるいはシリコ
ン系ペースト材等によって接着する。
子２の搭載後、フレーム１の下方から半導体素子支持部
材７を挿入し、半導体素子支持部材７の上部と半導体素
子２の下部とを、はんだ、銀ペースト、あるいはシリコ
ン系ペースト材等によって接着する。
【００３８】最後に、フレーム１の上部および下部に、
シーム溶接、ろう付け、あるいは接着等の手段によっ
て、シールキャップ４、４０を接続することで気密性を
保持して、半導体素子実装が完了する。
シーム溶接、ろう付け、あるいは接着等の手段によっ
て、シールキャップ４、４０を接続することで気密性を
保持して、半導体素子実装が完了する。
【００３９】このように、本実施の形態４の半導体素子
実装方法は、上部と下部に開口部１１、１４を有し、中
空部１２を有し、側壁に少なくとも１個の同軸端子であ
る同軸ビーズ５を有するフレーム１に、キャビティ３２
を有する第１配線基板３をフレーム１内に挿入し、該第
１配線基板３の配線３１を同軸ビーズ５と電気的に接続
する第１工程と、半導体素子２および第１配線基板３と
電気的接続を行う電極端子（図示省略）を有する第２配
線基板６を、第１配線基板３にバンプボンディングによ
り電気的・機械的に接続する第２工程と、第２配線基板
６に半導体素子２を、前記バンプボンディングのバンプ
よりも低い温度で溶融するバンプを用いてバンプボンデ
ィングにより電気的・機械的に接続する第３工程と、フ
レーム１の下方から、半導体素子２を載置する半導体素
子支持部材７を挿入し、該半導体素子支持部材７と半導
体素子２とを機械的に接続する第４工程と、上部と下部
の開口部１１、１４をキャップ４、４０で覆う第５の工
程とを含む。なお、上部のキャップ４は、第２配線基板
６を第１配線基板３に接続した後、すぐに（すなわち、
第２工程と第３工程との間で）接続することも可能であ
る。
実装方法は、上部と下部に開口部１１、１４を有し、中
空部１２を有し、側壁に少なくとも１個の同軸端子であ
る同軸ビーズ５を有するフレーム１に、キャビティ３２
を有する第１配線基板３をフレーム１内に挿入し、該第
１配線基板３の配線３１を同軸ビーズ５と電気的に接続
する第１工程と、半導体素子２および第１配線基板３と
電気的接続を行う電極端子（図示省略）を有する第２配
線基板６を、第１配線基板３にバンプボンディングによ
り電気的・機械的に接続する第２工程と、第２配線基板
６に半導体素子２を、前記バンプボンディングのバンプ
よりも低い温度で溶融するバンプを用いてバンプボンデ
ィングにより電気的・機械的に接続する第３工程と、フ
レーム１の下方から、半導体素子２を載置する半導体素
子支持部材７を挿入し、該半導体素子支持部材７と半導
体素子２とを機械的に接続する第４工程と、上部と下部
の開口部１１、１４をキャップ４、４０で覆う第５の工
程とを含む。なお、上部のキャップ４は、第２配線基板
６を第１配線基板３に接続した後、すぐに（すなわち、
第２工程と第３工程との間で）接続することも可能であ
る。
【００４０】これにより、半導体素子２と配線基板３間
のインピーダンス整合を図り、両者の接続点での信号損
失を低減させ得る半導体素子実装用パッケージを作製す
ることができる。また、高周波入出力端子が多い半導体
素子２でも、少ない労力で実装することが可能となる。
のインピーダンス整合を図り、両者の接続点での信号損
失を低減させ得る半導体素子実装用パッケージを作製す
ることができる。また、高周波入出力端子が多い半導体
素子２でも、少ない労力で実装することが可能となる。
【００４１】以上本発明を実施の形態に基づいて具体的
に説明したが、本発明は上記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることは勿論である。例えば、図１〜図４の
半導体素子実装用パッケージおよび実装方法において、
半導体素子支持部材７と下部のキャップ４０を設けない
で、半導体素子２をフレーム１上に機械的に接続するこ
とも可能である。図４の実施の形態４では、第１配線基
板３、第２配線基板６、半導体素子２の順で実装した
が、この場合は、第１配線基板３、半導体素子２、第２
配線基板６の順で実装することになる。しかし、半導体
素子支持部材７と下部のキャップ４０を設ける方が、バ
ンプ２６、３６の接続を確実にする上で望ましい。
に説明したが、本発明は上記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることは勿論である。例えば、図１〜図４の
半導体素子実装用パッケージおよび実装方法において、
半導体素子支持部材７と下部のキャップ４０を設けない
で、半導体素子２をフレーム１上に機械的に接続するこ
とも可能である。図４の実施の形態４では、第１配線基
板３、第２配線基板６、半導体素子２の順で実装した
が、この場合は、第１配線基板３、半導体素子２、第２
配線基板６の順で実装することになる。しかし、半導体
素子支持部材７と下部のキャップ４０を設ける方が、バ
ンプ２６、３６の接続を確実にする上で望ましい。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
半導体素子および配線基板の上部に、半導体素子および
配線基板と電気接続を行うための電極端子が設けられた
第２配線基板を設け、半導体素子および配線基板と第２
配線との接続にバンプボンディングを用いることで、超
高周波半導体素子の特性を十分に引き出すことが可能と
なる。
半導体素子および配線基板の上部に、半導体素子および
配線基板と電気接続を行うための電極端子が設けられた
第２配線基板を設け、半導体素子および配線基板と第２
配線との接続にバンプボンディングを用いることで、超
高周波半導体素子の特性を十分に引き出すことが可能と
なる。
【図１】本発明の実施の形態１の半導体素子実装用パッ
ケージの構造を示す断面図である。
ケージの構造を示す断面図である。
【図２】本発明の実施の形態２の半導体素子実装用パッ
ケージの構造を示す断面図である。
ケージの構造を示す断面図である。
【図３】本発明の実施の形態３の半導体素子実装用パッ
ケージの構造を示す断面図である。
ケージの構造を示す断面図である。
【図４】（ａ）〜（ｄ）は本発明の実施の形態４の半導
体素子実装方法を示す工程断面図である。
体素子実装方法を示す工程断面図である。
【図５】従来の半導体素子実装用パッケージの構造を示
す断面図である。
す断面図である。
１…フレーム、２…半導体素子、３…第１配線基板、
４、４０…シールキャップ、５…ガラス同軸ビーズ、６
…第２配線基板、７…半導体素子支持部材、８…緩衝
層、１１、１４…フレームの開口部、１２…フレームの
中空部、１３…フレームの貫通孔、２１…半導体素子上
の配線、２６、３６…バンプ、３１…配線基板上の平面
導波路配線、３２…配線基板のキャビティ、５１…ガラ
ス同軸ビーズの中心導体、５２…ガラス同軸ビーズの誘
電体、６０…第２配線基板、６１…第２配線基板の平面
導波路配線。
４、４０…シールキャップ、５…ガラス同軸ビーズ、６
…第２配線基板、７…半導体素子支持部材、８…緩衝
層、１１、１４…フレームの開口部、１２…フレームの
中空部、１３…フレームの貫通孔、２１…半導体素子上
の配線、２６、３６…バンプ、３１…配線基板上の平面
導波路配線、３２…配線基板のキャビティ、５１…ガラ
ス同軸ビーズの中心導体、５２…ガラス同軸ビーズの誘
電体、６０…第２配線基板、６１…第２配線基板の平面
導波路配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 隆生 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 青山 眞二 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 Ｆターム(参考） 5F044 KK02 KK03 KK04 KK05 QQ02 RR17 RR18 RR19
Claims (6)
- 【請求項１】開口部と中空部と同軸端子を有するフレー
ムと、 前記中空部内に収納し、前記同軸端子と電気的に接続し
た第１配線基板と、 前記中空部内に収納した半導体素子と、 前記開口部を覆うキャップと、 前記中空部内に収納し、前記半導体素子と前記第１の配
線基板とを電気的に接続する第２配線基板とを備え、 前記半導体素子および前記第１配線基板と、前記第２配
線基板とをバンプボンディングにより接続したことを特
徴とする半導体素子実装用パッケージ。 - 【請求項２】上部と下部に開口部を有し、中空部を有
し、側壁に少なくとも１個の同軸端子を有するフレーム
と、 前記中空部内に収納し、キャビティを有し、前記同軸端
子と電気的に接続する配線を有する第１配線基板と、 前記キャビティ内に収納した半導体素子と、 前記半導体素子の下に位置し、前記半導体素子を載置す
る半導体素子支持部材と、 上部と下部の前記開口部を覆うキャップと、 前記半導体素子および前記第１配線基板の上に位置し、
前記半導体素子上の配線と前記第１の配線基板上の配線
とを電気的に接続する電極端子を有する第２配線基板と
を備え、 前記半導体素子上の配線および前記第１配線基板上の配
線と、前記第２配線基板の前記電極端子とをバンプボン
ディングにより接続したことを特徴とする半導体素子実
装用パッケージ。 - 【請求項３】前記第２配線基板が、半導体、セラミッ
ク、ガラス、ガラスセラミック、テフロン（登録商
標）、もしくは絶縁性樹脂からなることを特徴とする請
求項１または２記載の半導体素子実装用パッケージ。 - 【請求項４】前記第２配線基板が、テープ素材からなる
ことを特徴とする請求項１または２記載の半導体素子実
装用パッケージ。 - 【請求項５】前記半導体素子支持部材と、下部の前記キ
ャップとの間に、弾性を有する緩衝層を有することを特
徴とする請求項２記載の半導体素子実装用パッケージ。 - 【請求項６】上部と下部に開口部を有し、中空部を有
し、側壁に少なくとも１個の同軸端子を有するフレーム
に、 キャビティを有する第１配線基板を前記フレーム内に挿
入し、該第１配線基板の配線を前記同軸端子と電気的に
接続する第１工程と、 前記半導体素子および前記第１配線基板と電気的接続を
行う電極端子を有する第２配線基板を、前記第１配線基
板にバンプボンディングにより電気的・機械的に接続す
る第２工程と、 前記第２配線基板に前記半導体素子を、前記バンプボン
ディングのバンプよりも低い温度で溶融するバンプを用
いてバンプボンディングにより電気的・機械的に接続す
る第３工程と、 前記フレームの下方から、前記半導体素子を載置する半
導体素子支持部材を挿入し、該半導体素子支持部材と前
記半導体素子とを接続する第４工程と、 上部と下部の前記開口部をキャップで覆う第５の工程と
を含むことを特徴とする半導体素子実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001109425A JP3773803B2 (ja) | 2001-04-09 | 2001-04-09 | 半導体素子実装用パッケージおよび半導体素子実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001109425A JP3773803B2 (ja) | 2001-04-09 | 2001-04-09 | 半導体素子実装用パッケージおよび半導体素子実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002305263A true JP2002305263A (ja) | 2002-10-18 |
| JP3773803B2 JP3773803B2 (ja) | 2006-05-10 |
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ID=18961369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001109425A Expired - Fee Related JP3773803B2 (ja) | 2001-04-09 | 2001-04-09 | 半導体素子実装用パッケージおよび半導体素子実装方法 |
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| JP2009177041A (ja) * | 2008-01-28 | 2009-08-06 | Kyocera Corp | 接続基板および電子装置 |
| JP2011139321A (ja) * | 2009-12-28 | 2011-07-14 | Sony Corp | チューナモジュールおよび受信装置 |
| JP2013077765A (ja) * | 2011-09-30 | 2013-04-25 | Sumitomo Electric Device Innovations Inc | 半導体装置 |
| KR20230167248A (ko) * | 2022-05-31 | 2023-12-08 | 한국전자기술연구원 | 세라믹 메탈 반도체 패키지 및 그 제조방법 |
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2001
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