JPH0997818A - フリップチップ構造及びその実装方法 - Google Patents

Abstract

(57)【要約】 【課題】フリップチップ実装における素子特性の低下を
防止すること。 【解決手段】回路チップ102 の表面102a上にAuやそれを
含む多層膜等から成る配線106、107、108 がメタルリフト
オフやメッキ等の方法により形成されている。基板101
の表面101a上には外周回路を構成するAuやそれを含む多
層膜等から成る配線103、104、105、109、110、111 がメタル
リフトオフ等の方法により形成されている((a)図参照)
。配線107 は回路チップ102 に形成されたスルーホー
ル112、113 内の導体を介して裏面102b上に形成されたバ
ンプ用電極116、117 に電気的に接続されている。バンプ
用電極116、117 はAu-Sn はんだ等のバンプ114、115 を介
して配線104、110 に電気的に接続されている((b)図参
照) 。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＭＩＣ（モノリ
シックマイクロ波ＩＣ）をはじめとする高周波回路チッ
プのフリップチップ構造及びフリップチップ実装方法に
関するもので、高周波回路チップをバンプを用いて外周
回路を構成する誘電体基板上へ実装するフリップチップ
実装等に用いられる。

【０００２】

【従来の技術】近年、ＭＭＩＣ等の高周波回路チップを
外周回路を構成する誘電体基板上へ実装する方法として
フリップチップ実装が注目されている。このフリップチ
ップ実装はワイヤボンディング実装に比べて、寄生リア
クタンス成分と、そのバラツキを低減できる。また、バ
ンプの微細化によりワイヤボンディングに比べて実装面
積を低減することができるため、より高密度実装が可能
となる。このような状況においてフリップチップ実装の
従来技術として、バンプの小型化により半導体チップと
セラミック基板の間隔を小さくすることにより、バンプ
部分での信号波の反射による損失を低減できることが報
告されている（「フリップチップ実装による移動通信用
超小型ＨＩＣ」信学技報,MW93-158,pp75-80,(1994-02)
）。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
フリップチップ実装において実装による損失の増加を低
減するために、バンプを微細化すると、高周波回路チッ
プ表面に形成された素子や伝送線路と、高周波回路チッ
プを搭載する誘電体基板の距離が小さくなり、浮遊容量
が形成され、高周波回路チップ上の素子特性に影響を与
えてしまう。そのため対向する誘電体基板の影響を考慮
した高周波回路のデザインが必要になるが、周波数がミ
リ波の領域にさしかかると、精密な回路設計が要求さ
れ、設計のズレが、高周波特性の低下を招いてしまう。
従って、本発明の目的は、上記課題に鑑み、高周波回路
チップと誘電体基板との距離が小さくなった時に形成さ
れる浮遊容量による素子特性の影響がなく、また設計ズ
レによる高周波特性が低下しないチップの実装方法を提
供することである。

【０００４】

【課題を解決するための手段】上記の課題を解決するた
めに請求項１に記載の手段を採用することができる。こ
の手段によると高周波回路チップの一方の面である第一
の面上に形成された第一の配線と、他方の面である第二
の面上に形成された第二の配線とを、第一の面と第二の
面とを貫いて形成された第一のスルーホール内の導体を
介して電気的に接続する。そして回路チップの第二の面
と誘電体から成る基板の一方の面である第三の面とを対
向させ、回路チップの第二の配線上に形成された第一の
バンプと、基板の第三の面上に形成された第三の配線と
を電気的に接続する。これにより第一の配線が回路チッ
プの基板と対向しない第一の面側に配されるために、第
一のバンプの微細化によって回路チップと基板との距離
が微小になっても浮遊容量などによる素子特性への影響
がない。また第一の配線が基板と対向する側に配された
場合に、基板による影響を回避するために従来実施して
いた精密な回路設計を行う必要がないため、設計ずれに
よる素子特性の低下を防止することができる。

【０００５】また請求項２に記載の手段を採用すること
で、基板を複数個積層でき、多層フリップチップ構造を
実現できる。請求項３に記載の手段を採用することで、
回路チップを基板の相異なる側に配すれば、回路チップ
を積層することができる。請求項４の手段を採用するこ
とで、素子のマウントが容易なコプレーナ線路を実現で
き、請求項５の手段を採用することで、マイクロストリ
ップ線路を実現できる。請求項６の手段を採用すること
で、ウェットエッチング等の等方性エッチングにより第
一または第二のスルーホールを容易に形成できる。請求
項７、請求項８の手段を採用することで、より低コスト
なフリップチップ構造とすることができる。

【０００６】高周波回路チップと誘電体から成る基板と
のフリップチップ実装方法では請求項９に記載の手段を
用いることができる。この手段によると回路チップの一
方の面である第一の面と他方の面である第二の面とを貫
いて第一のスルーホールを形成してその内部に導体を形
成し、該導体と電気的に接続するように第一の面上に第
一の配線を形成し、同様に導体と電気的に接続するよう
に第二の面上に第二の配線を形成し、第二の配線上に第
一のバンプを形成し、基板の一方の面である第三の面上
に第三の配線を形成し、回路チップの第二の面と基板の
第三の面とを対向させ、第一のバンプと第三の配線とを
電気的に接続する。これにより、第一の配線を基板と対
向しない第一の面側に配したフリップチップ実装を実現
できる。

【０００７】また請求項１０の手段を採用することで、
基板を複数個積層させた多層フリップチップ実装を実現
でき、請求項１１の手段を採用することで、回路チップ
を基板の相異なる面上に配すれば、回路チップを複数個
積層したフリップチップ実装とすることができる。請求
項１２の手段を採用することで、ウェットエッチング等
により容易に第一または第二のスルーホールを形成でき
る。請求項１３の手段を採用することで、同時に二つの
工程を行うことができるため、効率のよい実装方法とす
ることができる。

【０００８】

【発明の実施の形態】

（第一実施例）以下、本発明を具体的な実施例に基づい
て説明する。図１は、本発明に係わる第一実施例の構成
を示したものであり、図１（ａ）は伝送線路にコプレー
ナ線路を用いたＧａＡｓやＩｎＰ等から成る高周波回路
チップ１０２を、アルミナ等から成る誘電体基板１０１
（基板に相当）上に実装した場合の模式的平面図を示
し、図１（ｂ）は図１（ａ）のＡ−Ａ’断面模式図を示
す。図１において回路チップ１０２の表面１０２ａ（第
一の面に相当）上には、Ａｕやそれを含む多層膜等で構
成される配線１０６、１０７、１０８（以上第一の配線
に相当）がメタルリフトオフやメッキ等の方法により形
成されている。コプレーナ線路の場合、配線１０７が信
号用の配線となり、配線１０６、１０８がグランド用の
配線となる。また、基板１０１の表面１０１ａ（第三の
面に相当）上には、外周回路を構成するＡｕやそれを含
む多層膜等で構成される配線１０３、１０４、１０５、
１０９、１１０、１１１（以上第三の配線に相当）がメ
タルリフトオフ等の方法により形成されている。

【０００９】この回路チップ１０２上の配線１０６、１
０７、１０８と、基板１０１上の配線１０３、１０４、
１０５、１０９、１１０、１１１との接続方法を図１
（ｂ）を用いて以下に説明する。図１（ｂ）において回
路チップ１０２上の配線１０７は、回路チップ１０２に
形成されたスルーホール１１２、１１３（第一のスルー
ホールに相当）を介して、回路チップ１０２の裏面１０
２ｂ（第二の面に相当）上に形成されたバンプ用電極１
１６、１１７（第二の配線に相当）に接続されている。
ここで、スルーホール１１２、１１３は回路チップ１０
２に反応性イオンエッチング等のドライエッチングまた
はエッチング液によるウェットエッチングや、放電加工
やレーザ加工等の機械加工等の方法により穴アケ加工し
た後に、スパッタリングや真空蒸着及びメッキ等の方法
により、Ａｕ等の電極材料でスルーホール１１２、１１
３内部を埋め込むか、またはスルーホール１１２、１１
３の側壁に被着して形成する。回路チップ１０２のバン
プ用電極１１６、１１７はＡｕ−Ｓｎはんだ等のバンプ
１１４、１１５（第一のバンプに相当）を介して基板１
０１上の配線１０４、１１０に接続されている。

【００１０】本構造によると、回路チップ１０２上に形
成される配線１０６、１０７、１０８を含む伝送線路や
素子が、バンプ１１４、１１５を介して接続される基板
１０１と対向しない表面１０２ａ上に形成されるため、
バンプ１１４、１１５の微細化や動作周波数の増加によ
っても、回路チップ１０２上の配線１０６、１０７、１
０８や素子が基板１０１の影響を受けることなく、基板
１０１の影響による設計のずれが高周波特性の低下を招
くことを防止することができる。

【００１１】本実施例では図１に示されるように基板１
０１上に回路チップ１０２を１個形成した構成を示した
が、基板上に複数の回路チップを配する構成としてもよ
い。この場合の断面構成を図５に示す。図５に示される
ように基板５０１の表面５０１ａ上に配線５０４、５１
０及び配線５１２、５１３が形成されている。この配線
５０４、５１０及び配線５１２、５１３はバンプ１１
４、１１５を介して回路チップ１０２とそれぞれ電気的
に接続されている。このように、基板５０１上に複数の
回路チップ１０２を配する構成としてもよい。

【００１２】（第二実施例）次に、本発明に係わる第二
実施例を図２を用いて以下に説明する。図２は第二実施
例の構成を示した模式的断面図である。ＩｎＰやＧａＡ
ｓ等から成る高周波回路チップ２０２の表面２０２ａ上
に、Ａｕやそれを含む多層膜等で構成される配線２０７
がメタルリフトオフやメッキ等の方法により形成されて
いる。また回路チップ２０２には表面２０２ａ側より裏
面２０２ｂ側の内径が大きくなるようにウェットエッチ
ング等によりスルーホール２１２、２１３が形成されて
いる。配線２０７は、スルーホール２１２、２１３を介
して、メタルリフトオフやメッキ等の方法により回路チ
ップ２０２の裏面２０２ｂ上に形成されたＡｕやそれを
含む多層膜により構成されるバンプ用電極２１６、２１
７に接続されている。バンプ用電極２１６、２１７は、
バンプ２１４、２１５を介してアルミナ等の誘電体基板
２０１の表面２０１ａ上に形成された配線２０４、２１
０に電気的に接続されている。この配線２０４、２１０
はＡｕやそれを含む多層膜等で構成され、メタルリフト
オフやメッキ等の方法により基板２０１上に形成され
る。本実施例の特徴は、バンプ用電極２１６、２１７で
スルーホール２１２、２１３中の配線も兼ねたことであ
り、電極材料によるスルーホール２１２、２１３の埋め
込み、またはスルーホール２１２、２１３の側壁に電極
材料を被着する工程と、バンプ用電極２１６、２１７の
形成工程とを同時にできるために、製造工程の短縮を実
現できる。

【００１３】本実施例では、スルーホール２１２、２１
３内に形成される電極材料と、回路チップ２０２の裏面
２０２ｂ上に形成されるバンプ用電極２１６、２１７と
を同時に一体形成する構成としたが、スルーホール２１
２、２１３内に形成される電極材料と、回路チップ２０
２の表面２０２ａ上に形成される配線２０７とを同時に
一体形成する構成としてもよい。この場合にはスルーホ
ール２１２、２１３の内径を表面２０２ｂ側の方を裏面
２０２ａ側より大きく形成することが望ましい。

【００１４】（第三実施例）続いて本発明に係わる第三
実施例を図３を用いて以下に説明する。図３（ａ）は伝
送線路にマイクロストリップ線路を用いたＧａＡｓやＩ
ｎＰ等から成る高周波回路チップ３０２を、アルミナ等
から成る誘電体基板３０１上に実装した場合の模式的平
面図を示し、図３（ｂ）は図３（ａ）のＢ−Ｂ’断面模
式図を示す。図３において回路チップ３０２の表面３０
２ａ上に、Ａｕやそれを含む多層膜等で構成される配線
３０７、３１８、３１９、３２０、３２１がメタルリフ
トオフやメッキ等の方法により形成されている。回路チ
ップ３０２の裏面３０２ｂには、裏面電極３０６（第五
の配線に相当）が形成されている。ここで、回路チップ
３０２に形成された伝送線路はマイクロストリップ線路
なので、裏面電極３０６が信号用の配線である配線３０
７のグランド電極となる。また、表面３０２ａに形成さ
れた配線３１８、３１９、３２０、３２１は、裏面電極
３０６にスルーホールを介して接続され、グランド用の
配線となる。基板３０１の表面３０１ａ上には、外周回
路を構成するＡｕやそれを含む多層膜等で構成される配
線３０３、３０４、３０５、３０９、３１０、３１１が
メタルリフトオフやメッキ等の方法により形成されてい
る。

【００１５】回路チップ３０２の表面３０２ａ上に形成
された配線３０７、３１８、３１９、３２０、３２１
と、基板３０１上の配線３０３、３０４、３０５、３０
９、３１０、３１１の接続方法を図３（ｂ）を用いて以
下に説明する。図３（ｂ）において回路チップ３０２の
表面３０２ａ上に形成された配線３０７は、スルーホー
ル３１２，３１３を介して裏面３０２ｂ上に形成された
バンプ用電極３１４、３１５に接続されている。ここ
で、スルーホール３１２、３１３は、回路チップ３０２
に反応性イオンエッチング等のドライエッチングまたは
エッチング液によるウェットエッチングや、放電加工や
レーザ加工等の機械加工などの方法により、穴アケした
後、スパッタリングや真空蒸着及びメッキ等の方法によ
り、Ａｕ等の電極材料でスルーホール３１２、３１３内
部を埋め込むか、またはその電極材料をスルーホール３
１２、３１３の側壁に被着して形成される。

【００１６】回路チップ３０２の表面３０２ａ上に形成
された配線３０７は、スルーホール３１２、３１３を介
して裏面３０２ｂ上に形成されたバンプ用電極３１４、
３１５に接続されている。このバンプ用電極３１４、３
１５は、Ａｕやそれを含む多層膜で構成され、メタルリ
フトオフやメッキ等により形成されている。さらにバン
プ用電極３１４、３１５は、Ａｕ−Ｓｎはんだ等のバン
プ３１６、３１７を介して基板３０１上に形成された配
線３０４、３１０に接続されている。配線３０７がマイ
クロストリップ線路であるため、回路チップ３０２の裏
面３０２ｂ上にはグランドとなる裏面電極３０６が形成
されている。

【００１７】本構造によると、回路チップ３０２上に形
成される配線３０７、３１８、３１９、３２０、３２１
を含む伝送線路や素子が、バンプを介して基板３０１と
対向しない表面３０２ａ上に形成されるため、バンプの
微細化や動作周波数の増加によっても、表面３０２ａ上
の配線３０７、３１８、３１９、３２０、３２１や素子
が基板３０１の影響を受けることなく、高周波特性の低
下を防止することができる。

【００１８】（第四実施例）本発明に係わる第四実施例
を図４を用いて以下に説明する。本実施例の特徴は、誘
電体基板を２層構造とし、それら基板及び高周波回路チ
ップ上に形成されたバンプと配線とを、第一実施例と第
二実施例とを組み合わせた構造にて接続している点であ
る。図４は第四実施例の構成を示した模式的断面図であ
る。図４においてＩｎＰやＧａＡｓ等から成る高周波回
路チップ４０３の表面４０３ａ（誘電体基板４０２に対
向しない側）上に配線４２０が形成されている。配線４
２０はスルーホール４１８、４１９を介して回路チップ
４０３の裏面４０３ｂ（基板４０２に対向する側）上に
形成されたバンプ用電極４１６、４１７に接続されてい
る。ここで、スルーホール４１８、４１９内に形成され
た電極材料と、バンプ用電極４１６、４１７とは一体形
成されている。

【００１９】バンプ用電極４１６、４１７は、バンプ４
１４、４１５によりアルミナ等から成る基板４０２の表
面４０２ａ（誘電体基板４０１に対向しない側：第三の
面に相当）上に形成された配線４１２、４１３に接続さ
れている。さらに配線４１２、４１３は基板４０２に形
成されたスルーホール４１０、４１１（第二のスルーホ
ールに相当）を介して基板４０２の裏面４０２ｂ（基板
４０１と対向する側：第四の面に相当）上に形成された
バンプ用電極４０８、４０９（第四の配線に相当）と接
続されている。このバンプ用電極４０８、４０９は、バ
ンプ４０６、４０７（第二のバンプに相当）により基板
４０１の表面４０１ａ上の配線４０４、４０５に接続さ
れている。以上の配線や電極は、Ａｕやそれを含む多層
膜等で構成され、メタルリフトオフやメッキ等の方法に
より形成される。

【００２０】本実施例においては回路チップ４０３の表
面４０３ａ上の配線４２０が基板４０２の影響を受ける
ことがなく、また基板４０２の表面４０２ａ上の配線４
１２、４１３も基板４０１の影響を受けることがないた
め、それら対向する基板４０１、４０２の影響や設計の
ずれによる高周波特性の低下を防止できる。また本実施
例においては回路チップ４０３と基板４０１、４０２を
含めて３段の構成としたが、本発明を用いることにより
さらに段数の多いフリップチップ実装も可能である。さ
らに本実施例においては第一実施例と同様に配線４１
８、４１２、４１３をコプレーナ配線としたが、回路チ
ップ４０３の裏面４０３ｂまたは基板４０２の裏面４０
２ｂ上にグランドとなる裏面電極を形成することによ
り、マイクロストリップ線路とすることも可能である。
複数の高周波回路チップと誘電体基板とを積層する際に
は、コプレーナ線路とマイクロストリップ線路の組合せ
を自由に選択することが可能である。

【００２１】本実施例では、回路チップ４０３の裏面４
０３ｂ側に配されるバンプ用電極４１６、４１７と、ス
ルーホール４１８、４１９内に配される電極材料とを一
体形成する構成としたが、基板４０２に形成されたスル
ーホール４１０、４１１内に配される電極材料と、基板
４０２の表面４０２ａ上に配される配線４１２、４１３
または裏面４０２ｂ上に形成されるバンプ用電極４０
８，４０９とを一体形成する構成としてもよい。

【００２２】（第五実施例）本発明に係わる第五実施例
を図６を用いて以下に説明する。本実施例の特徴は、複
数個の基板の同じ側の面上に複数個の回路チップを配し
た点である。図６はその構成を示した断面図である。図
６に示されるように基板６０１の表面６０１ａ上には、
回路チップ６０３及び基板４０２が配されている。この
基板４０２上に回路チップ４０３が配されており、基板
４０２と回路チップ４０３の構成は図４と同様である。
回路チップ６０３はバンプ６１４、６１５を介して基板
６０１の表面６０１ａ上に形成された配線６１２、６１
３と電気的に接続されている。このバンプ６１４、６１
５はバンプ用電極６１６、６１７、スルーホール６１
８、６１９を介して回路チップ６０３の表面６０３ａ上
に形成された配線６２０と電気的に接続されている。ま
た基板４０２はバンプ４０６、４０７を介して基板６０
１の表面６０１ａ上に形成された配線６０４、６０５と
電気的に接続されている。上記構成とすることにより、
積層された基板のそれぞれの同じ側の面上に複数の回路
チップを形成することにより多層フリップチップ構造を
実現できる。

【００２３】（第六実施例）本発明に係わる第６実施例
を図７を用いて以下に説明する。本実施例の特徴は、基
板の相異なる側の面上に複数の回路チップを積層形成し
た点である。図７はその構成を示した断面図である。図
７に示されるように基板４０２の表面４０２ａ上には回
路チップ４０３が配されている。回路チップ４０３の構
成は図４と同様であり、基板４０２はバンプ用電極の代
わりに裏面４０２ｂ上に配線７１２、７１３が形成され
ている点以外は図４と同様である。基板４０２の裏面４
０２ｂ上にはスルーホール４１０、４１１と電気的に接
続された配線７１２、７１３が形成されている。回路チ
ップ７０３はバンプ７１４、７１５を介して配線７１
２、７１３と電気的に接続されている。このバンプ７１
４、７１５は回路チップ７０３の表面７０３ａ上に形成
されたバンプ用電極７１６、７１７と、表面７３０ａと
裏面７０３ｂとを貫いて形成されたスルーホール７１
８、７１９とを介して、裏面７０３ｂ上に形成された配
線７２０と電気的に接続されている。図７に示されるよ
うに基板の相異なる側の面上に回路チップを形成するこ
とによっても多層フリップチップ構造を実現できる。

【図面の簡単な説明】

【図１】本発明に係わる第一実施例の構成を示した平面
図（ａ）及びＡ−Ａ’断面図（ｂ）。

【図２】本発明に係わる第二実施例の構成を示した断面
図。

【図３】本発明に係わる第三実施例の構成を示した平面
図（ａ）及びＢ−Ｂ’断面図（ｂ）。

【図４】本発明に係わる第四実施例の構成を示した断面
図。

【図５】同一基板の同一面上に複数の回路チップを配し
た構成を示した断面図。

【図６】本発明に係わる第五実施例の構成を示した断面
図。

【図７】本発明に係わる第六実施例の構成を示した断面
図。

【符号の説明】

１０１ 誘電体基板 １０２ 高周波回路チップ １０３〜１１１ 配線 １１２、１１３ スルーホール １１４、１１５ バンプ １１６、１１７ バンプ用電極

Claims (13)

【特許請求の範囲】
1. 【請求項１】一方の面である第一の面上に形成された第
   一の配線と、他方の面である第二の面上に形成された第
   二の配線と、該第二の配線上に形成された第一のバンプ
   と、前記第一の面と前記第二の面との間を貫いて前記第
   一の配線と前記第二の配線とを電気的に接続するように
   その内部に導体が形成された第一のスルーホールとを有
   した高周波回路チップと、 一方の面である第三の面上に第三の配線が形成された誘
   電体から成る基板とを有し、 前記回路チップの前記第二の面と前記基板の前記第三の
   面とを対向させ、前記第一のバンプと前記第三の配線と
   が電気的に接続されていることを特徴とするフリップチ
   ップ構造。
2. 【請求項２】前記基板は、その他方の面である第四の面
   上に形成された第四の配線と、該第四の配線上に形成さ
   れた第二のバンプと、前記第三の面と前記第四の面との
   間を貫いて前記第三の配線と前記第四の配線とを電気的
   に接続するようにその内部に導体が形成された第二のス
   ルーホールとを有し、 前記第二のバンプを介して前記基板が複数個積層された
   ことを特徴とする請求項１に記載のフリップチップ構
   造。
3. 【請求項３】前記回路チップは、前記第一のバンプを介
   して前記基板の相異なる側の面上にまたは同じ側の面上
   に複数個形成されたことを特徴とする請求項１または請
   求項２に記載のフリップチップ構造。
4. 【請求項４】前記第一の配線または前記第三の配線は、
   信号用の配線とその両側に形成された接地用の配線とか
   ら成るコプレーナ線路であることを特徴とする請求項１
   に記載のフリップチップ構造。
5. 【請求項５】前記回路チップまたは前記基板上に形成さ
   れた前記配線の中で、信号用の配線を含む前記配線が形
   成された前記面と異なる側の前記面上に接地用の第五の
   配線を有し、 前記回路チップまたは前記基板に形成された前記スルー
   ホール内の前記導体を介して前記信号用の配線を含む前
   記配線と、前記第五の配線とが電気的に接続されたマイ
   クロストリップ線路であることを特徴とする請求項２に
   記載のフリップチップ構造。
6. 【請求項６】前記第一のスルーホールは前記第一の面側
   から前記第二の面側にかけてその内径が変化するテーパ
   形状であること、 または、前記第二のスルーホールは前記第三の面側から
   前記第四の面側にかけてその内径が変化するテーパ形状
   であることを特徴とする請求項２に記載のフリップチッ
   プ構造。
7. 【請求項７】前記第一のスルーホールの内部に形成され
   た前記導体と、前記第一の配線または前記第二の配線と
   が一体的に形成されたこと、 または、前記第二のスルーホールの内部に形成された前
   記導体と、前記第三の配線または前記第四の配線とが一
   体的に形成されたことを特徴とする請求項２に記載のフ
   リップチップ構造。
8. 【請求項８】前記テーパ形状に形成された前記第一のス
   ルーホールの内部に形成された前記導体と、前記第一の
   スルーホールの内径の大きい側に形成された前記第一の
   配線または前記第二の配線とが一体的に形成されたこ
   と、 または、前記第二のスルーホールの内部に形成された前
   記導体と、前記第二のスルーホールの内径の大きい側に
   形成された前記第三の配線または前記第四の配線とが一
   体的に形成されたことを特徴とする請求項６に記載のフ
   リップチップ構造。
9. 【請求項９】高周波回路チップと誘電体から成る基板と
   をフリップチップ実装にて電気的に接続する方法であっ
   て、 前記回路チップの一方の面である第一の面と他方の面で
   ある第二の面との間を貫いて第一のスルーホールを形成
   する工程と、 前記第一のスルーホールの内部に導体を形成する工程
   と、 前記回路チップの前記第一の面上に前記導体と電気的に
   接続するように第一の配線を形成する工程と、 前記回路チップの前記第二の面上に前記導体と電気的に
   接続するように第二の配線を形成する工程と、 前記第二の配線上に第一のバンプを形成する工程と、 前記基板の一方の面である第三の面上に第三の配線を形
   成する工程と、 前記回路チップの前記第二の面と前記基板の前記第三の
   面とを対向させ、前記第一のバンプと前記第三の配線と
   を電気的に接続する工程とを備えたことを特徴とするフ
   リップチップ実装方法。
10. 【請求項１０】さらに、前記基板の前記第三の面と他方
    の面である第四の面との間を貫いて第二のスルーホール
    を形成する工程と、 前記第二のスルーホールの内部に導体を形成する工程
    と、 前記基板の前記第四の面上に前記導体と電気的に接続す
    るように第四の配線を形成する工程と、 前記第四の配線上に第二のバンプを形成する工程とを備
    え、 前記第三の配線を形成する前記工程は、前記導体と電気
    的に接続するように前記第三の配線を形成し、前記第二
    のバンプを介して前記基板を複数個積層することを特徴
    とする請求項９に記載のフリップチップ実装方法。
11. 【請求項１１】前記回路チップを、前記第一のバンプを
    介して前記基板の相異なる側の面上にまたは同じ側の面
    上に複数個形成することを特徴とする請求項９または請
    求項１０に記載のフリップチップ実装方法。
12. 【請求項１２】前記第一のスルーホールを形成する前記
    工程は、前記第一の面側から前記第二の面側にかけてそ
    の内径が変化するテーパ形状に形成すること、 または、前記第二のスルーホールを形成する前記工程
    は、前記第三の面側から前記第四の面側にかけてその内
    径が変化するテーパ形状に形成することを特徴とする請
    求項１０に記載のフリップチップ実装方法。
13. 【請求項１３】前記第一のスルーホールの内部に前記導
    体を形成する前記工程と、前記第一のスルーホールの内
    径の大きい側に配される前記第一の配線または前記第二
    の配線を形成する前記工程とを同時に行うこと、 または、前記第二のスルーホール内部に前記導体を形成
    する前記工程と、前記第二のスルーホールの内径の大き
    い側に配される前記第三の配線または前記第四の配線を
    形成する前記工程とを同時に行うことを特徴とする請求
    項１２に記載のフリップチップ実装方法。