JP2002261188A - 電子部品のパッケージ構造 - Google Patents
電子部品のパッケージ構造Info
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- JP2002261188A JP2002261188A JP2001059656A JP2001059656A JP2002261188A JP 2002261188 A JP2002261188 A JP 2002261188A JP 2001059656 A JP2001059656 A JP 2001059656A JP 2001059656 A JP2001059656 A JP 2001059656A JP 2002261188 A JP2002261188 A JP 2002261188A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85909—Post-treatment of the connector or wire bonding area
- H01L2224/8592—Applying permanent coating, e.g. protective coating
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 電子部品の信号ライン上の接合部分における
インピーダンス不整合の発生を抑制することができるの
パッケージ構造を提供すること 【解決手段】 配線パターン１３ａとそれに続く電極パ
ッド１３が形成されたガラス基板１１と、ガラス基板上
に設置されるとともに、配線パターンに導通される半導
体素子１２と、その半導体素子を覆うようにしてガラス
基板上に設置されるガラスキャップ２０を備える。ガラ
スキャップは、厚さ方向に貫通する貫通孔２１を有し、
その貫通孔の内周面から中心に向かって同心状に、金属
層２２，絶縁層２３，信号層２４を形成し、同軸構造を
とる。これにより、信号層と、電極パッドを導通させ、
インピーダンス整合をとるように構成した。
インピーダンス不整合の発生を抑制することができるの
パッケージ構造を提供すること 【解決手段】 配線パターン１３ａとそれに続く電極パ
ッド１３が形成されたガラス基板１１と、ガラス基板上
に設置されるとともに、配線パターンに導通される半導
体素子１２と、その半導体素子を覆うようにしてガラス
基板上に設置されるガラスキャップ２０を備える。ガラ
スキャップは、厚さ方向に貫通する貫通孔２１を有し、
その貫通孔の内周面から中心に向かって同心状に、金属
層２２，絶縁層２３，信号層２４を形成し、同軸構造を
とる。これにより、信号層と、電極パッドを導通させ、
インピーダンス整合をとるように構成した。
Description
【０００１】
【発明の属する技術分野】この発明は、リレーその他の
マイクロマシンなどに用いられる電子部品のパッケージ
構造に関するものである。
マイクロマシンなどに用いられる電子部品のパッケージ
構造に関するものである。
【０００２】
【従来の技術】良く知られているように、高周波帯域に
おいては、配線間の電気的結合やインピーダンスの不整
合により信号損失が発生する。また、コンデンサ，リレ
ーなどにおいては、信号の漏洩が発生し、回路全体の誤
動作につながる可能性がある。従って、係る障害の発生
を未然に防止するためには、素子構造のみならず実装構
造にも係る障害発生抑制用の対策を施す必要がある。
おいては、配線間の電気的結合やインピーダンスの不整
合により信号損失が発生する。また、コンデンサ，リレ
ーなどにおいては、信号の漏洩が発生し、回路全体の誤
動作につながる可能性がある。従って、係る障害の発生
を未然に防止するためには、素子構造のみならず実装構
造にも係る障害発生抑制用の対策を施す必要がある。
【０００３】ところで、図１に示すように、素子１をパ
ッケージ２に実装する場合に、細いワイヤ３を用いて両
者を電気的に接続するワイヤボンディング技術が良く行
われる。もちろん、図１では最終製品の単体の状態で示
しているが、実際の半導体プロセスにおいては、１枚の
ガラスウエハに対して複数の素子を作成し、最終段階で
個々の素子に分割する。しかし、ワイヤボンディング技
術は、ワイヤ３の部分でインピーダンス不整合が発生
し、信号の伝送送信の原因となっている。
ッケージ２に実装する場合に、細いワイヤ３を用いて両
者を電気的に接続するワイヤボンディング技術が良く行
われる。もちろん、図１では最終製品の単体の状態で示
しているが、実際の半導体プロセスにおいては、１枚の
ガラスウエハに対して複数の素子を作成し、最終段階で
個々の素子に分割する。しかし、ワイヤボンディング技
術は、ワイヤ３の部分でインピーダンス不整合が発生
し、信号の伝送送信の原因となっている。
【０００４】また、フリップチップ実装することによ
り、インピーダンス不整合の原因ともなる配線長を短く
することができ、高周波特性の改善が図れる。しかし、
中継基板を必要とする場合が多く、部品点数の増大並び
に装置の大型化を招き、コスト高となる問題がある。
り、インピーダンス不整合の原因ともなる配線長を短く
することができ、高周波特性の改善が図れる。しかし、
中継基板を必要とする場合が多く、部品点数の増大並び
に装置の大型化を招き、コスト高となる問題がある。
【０００５】この発明は、電子部品の信号ライン上の接
合部分におけるインピーダンス不整合の発生を抑制する
ことができ、高周波特性、特にインサーションロスを必
要とする半導体素子に適した電子部品のパッケージ構造
を提供することを目的とする。
合部分におけるインピーダンス不整合の発生を抑制する
ことができ、高周波特性、特にインサーションロスを必
要とする半導体素子に適した電子部品のパッケージ構造
を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明による電子部品
のパッケージ構造では、配線パターンとそれに続く電極
パッドが形成されたベース基板と、前記ベース基板上に
設置されるとともに、前記配線パターンに導通される電
子部品と、前記電子部品を覆うようにして前記ベース基
板上に設置される誘電体基板からなるキャップとを備
え、前記キャップには、厚さ方向に貫通する貫通孔を有
し、その貫通孔の内周面から中心に向かって同心状に、
金属層，絶縁層，信号層を形成し、前記信号層と、前記
電極パッドを導通させ、インピーダンス整合をとるよう
に構成している。
のパッケージ構造では、配線パターンとそれに続く電極
パッドが形成されたベース基板と、前記ベース基板上に
設置されるとともに、前記配線パターンに導通される電
子部品と、前記電子部品を覆うようにして前記ベース基
板上に設置される誘電体基板からなるキャップとを備
え、前記キャップには、厚さ方向に貫通する貫通孔を有
し、その貫通孔の内周面から中心に向かって同心状に、
金属層，絶縁層，信号層を形成し、前記信号層と、前記
電極パッドを導通させ、インピーダンス整合をとるよう
に構成している。
【０００７】ここで、「ベース基板」は実施の形態では
「ガラス基板１１」に対応し、「電子部品」は実施の形
態では「半導体素子１２」に対応する。なお、「電極パ
ッド」は、新合繊との導通をとる部分としての意味であ
り、その寸法形状は問わない。つまり、実施の形態で
は、配線パターンの先端に、面積の大きい領域を設定し
ているが、配線パターンと同幅のままでも良く、必ずし
も先端に設ける必要もない。また、電極パッドの部分を
配線パターンと異なる材質で形成しても良いし、同一材
料で同時に形成するものでも良く、各種の構造を採れ
る。
「ガラス基板１１」に対応し、「電子部品」は実施の形
態では「半導体素子１２」に対応する。なお、「電極パ
ッド」は、新合繊との導通をとる部分としての意味であ
り、その寸法形状は問わない。つまり、実施の形態で
は、配線パターンの先端に、面積の大きい領域を設定し
ているが、配線パターンと同幅のままでも良く、必ずし
も先端に設ける必要もない。また、電極パッドの部分を
配線パターンと異なる材質で形成しても良いし、同一材
料で同時に形成するものでも良く、各種の構造を採れ
る。
【０００８】なお、電子部品に接続される配線パターン
は、信号用，グランド用その他各種のものがあるが、
「金属層，絶縁層，信号層」からなる同軸構造は、少な
くとも信号用の配線に接続される部分に設ければよい。
もちろん、他のものに設置しても良い。
は、信号用，グランド用その他各種のものがあるが、
「金属層，絶縁層，信号層」からなる同軸構造は、少な
くとも信号用の配線に接続される部分に設ければよい。
もちろん、他のものに設置しても良い。
【０００９】この発明によれば、貫通孔部分が同軸構造
となり、インピーダンス整合が採れるように設定され
る。よって、電子部品が半導体その他の高周波用のもの
であっても、良好な高周波特性が得られる。
となり、インピーダンス整合が採れるように設定され
る。よって、電子部品が半導体その他の高周波用のもの
であっても、良好な高周波特性が得られる。
【００１０】信号層と、電極パッドとの電気的接続をと
るに際し、両者を直接接続するようにしてもよいし、前
記電極パッド上に金属突起を設け、その金属突起の上方
部位が前記貫通孔内に挿入されるとともに、その貫通孔
内にて前記信号層と導通するように構成しても良い。特
に、金属突起を設け、その一部を貫通孔内に挿入するこ
とにより、金属突起の露出部分を可及的に抑制でき、イ
ンピーダンス不整合が生じにくくなる。
るに際し、両者を直接接続するようにしてもよいし、前
記電極パッド上に金属突起を設け、その金属突起の上方
部位が前記貫通孔内に挿入されるとともに、その貫通孔
内にて前記信号層と導通するように構成しても良い。特
に、金属突起を設け、その一部を貫通孔内に挿入するこ
とにより、金属突起の露出部分を可及的に抑制でき、イ
ンピーダンス不整合が生じにくくなる。
【００１１】更に、上記した同軸構造は、キャップをベ
ース基板に接続した後で形成しても良いが、前記キャッ
プの前記貫通孔内に前記金属層，前記絶縁層，前記信号
層を形成されたものを用意し、そのキャップを前記ベー
ス基板に接合して前記電子部品を封止するとともに、前
記信号層と前記電極パッドとの導通を図るようにするこ
ともできる。これは、第３の実施の形態で実現されてい
る。
ース基板に接続した後で形成しても良いが、前記キャッ
プの前記貫通孔内に前記金属層，前記絶縁層，前記信号
層を形成されたものを用意し、そのキャップを前記ベー
ス基板に接合して前記電子部品を封止するとともに、前
記信号層と前記電極パッドとの導通を図るようにするこ
ともできる。これは、第３の実施の形態で実現されてい
る。
【００１２】さらに、前記ベース基板を誘電体から構成
され、前記ベース基板並びに前記キャップの全面にグラ
ンド層が形成されるようにしてもよい。係る構成をとる
と、ベース基板上に形成された配線パターンなどは、ス
トリップラインを形成することになり、高周波対応とな
る。
され、前記ベース基板並びに前記キャップの全面にグラ
ンド層が形成されるようにしてもよい。係る構成をとる
と、ベース基板上に形成された配線パターンなどは、ス
トリップラインを形成することになり、高周波対応とな
る。
【００１３】
【発明の実施の形態】図２は、本発明の好適な一実施の
形態を示している。同図に示すように、ガラス基板１１
の上面に、高周波対応の半導体素子１２を実装し、更に
その半導体素子１２を覆うようにしてガラスキャップ２
０が装着されている。
形態を示している。同図に示すように、ガラス基板１１
の上面に、高周波対応の半導体素子１２を実装し、更に
その半導体素子１２を覆うようにしてガラスキャップ２
０が装着されている。
【００１４】図３に示すように、半導体素子１２の表面
（上面）には、２本の信号用配線パターン１３ａ並びに
素子駆動用配線パターン１４ａが形成され、各配線パタ
ーン１３ａ，１４ａの一端は、ガラス基板１１の上面中
央位置に配置された半導体素子１２と接合され、電気的
に導通されている。また、信号用配線パターン１３ａの
他端は、半導体素子１２の外部に露出され、信号用電極
パッド１３を構成している。同様に、素子駆動用配線パ
ターン１４ａの他端は、半導体素子１２の外部に露出さ
れ、素子駆動用電極パッド１４を構成している。
（上面）には、２本の信号用配線パターン１３ａ並びに
素子駆動用配線パターン１４ａが形成され、各配線パタ
ーン１３ａ，１４ａの一端は、ガラス基板１１の上面中
央位置に配置された半導体素子１２と接合され、電気的
に導通されている。また、信号用配線パターン１３ａの
他端は、半導体素子１２の外部に露出され、信号用電極
パッド１３を構成している。同様に、素子駆動用配線パ
ターン１４ａの他端は、半導体素子１２の外部に露出さ
れ、素子駆動用電極パッド１４を構成している。
【００１５】さらに、ガラス基板１１の表面には、グラ
ンド用電極パッド１５が形成されている。そして、信号
用配線パターン１３ａは、グランド配線に挟まれるコプ
レーナ配線になっており、配線間のインピーダンスは５
０オームになるように設計されている。更にまた、ガラ
ス基板１１の裏面は、全面がグランドとなっているの
で、誘電体中の電場の乱れを防止する。
ンド用電極パッド１５が形成されている。そして、信号
用配線パターン１３ａは、グランド配線に挟まれるコプ
レーナ配線になっており、配線間のインピーダンスは５
０オームになるように設計されている。更にまた、ガラ
ス基板１１の裏面は、全面がグランドとなっているの
で、誘電体中の電場の乱れを防止する。
【００１６】ガラスキャップ２０は、ガラス基板１１と
略同一の平面形状を有し、その上面を覆う構造となる。
そして、ガラスキャップ２０とガラス基板１１は、低融
点鉛ガラスを用いた通常の封止プロセスにより封止され
ている。これにより、半導体素子１２が内部に封印さ
れ、外部からの汚染，衝撃から守られている。
略同一の平面形状を有し、その上面を覆う構造となる。
そして、ガラスキャップ２０とガラス基板１１は、低融
点鉛ガラスを用いた通常の封止プロセスにより封止され
ている。これにより、半導体素子１２が内部に封印さ
れ、外部からの汚染，衝撃から守られている。
【００１７】図４に示すように、ガラスキャップ２０
は、上下に貫通する貫通孔２１が形成されている。この
貫通孔２１は、各電極パッド１３〜１５の形成位置に合
わせている。つまり、この貫通孔２１を介して、各電極
パッド１３〜１５を外部に露出可能とし、各電極パッド
１３〜１５と外部回路との導通をとるための経路に用い
るようにしている。つまり、この貫通孔２１は、電極取
り出し用のスルーホールを構成することになる。
は、上下に貫通する貫通孔２１が形成されている。この
貫通孔２１は、各電極パッド１３〜１５の形成位置に合
わせている。つまり、この貫通孔２１を介して、各電極
パッド１３〜１５を外部に露出可能とし、各電極パッド
１３〜１５と外部回路との導通をとるための経路に用い
るようにしている。つまり、この貫通孔２１は、電極取
り出し用のスルーホールを構成することになる。
【００１８】このように、ガラスキャップ２０に貫通孔
２１を設け、その貫通孔２１の部分を介して電極パッド
１３〜１５と外部回路とを導通させる構造とするのが、
本発明の要部構成である。以下、製造工程順に説明す
る。
２１を設け、その貫通孔２１の部分を介して電極パッド
１３〜１５と外部回路とを導通させる構造とするのが、
本発明の要部構成である。以下、製造工程順に説明す
る。
【００１９】ここで本発明では、図５に示すように、貫
通孔２１が形成されたガラスキャップ２０の全面に金属
層２２を成膜する。この金属層２２はグランドを構成す
るもので、ここで使用する金属としては、例えば、Ｃ
ｒ，Ｗ等がラスト密着性が採れる金属であれば何でも良
い。そして、成膜するには、スパッタリングや蒸着など
の堆積方法を用いて行える。これにより、図示するよう
に、貫通孔２１の内周面にも金属層２２が形成される。
次いで、その金属層２２の表面に絶縁層２３を成膜す
る。この絶縁層２３は、酸化膜や窒化膜などを用い、通
常の半導体の製造プロセスにより簡単に製造できる。そ
して、貫通孔２１の内周面に形成される金属層２２並び
に絶縁層２３は、同心の円筒状となり、図示するように
中心には上下に貫通する貫通孔２１が確保されている。
通孔２１が形成されたガラスキャップ２０の全面に金属
層２２を成膜する。この金属層２２はグランドを構成す
るもので、ここで使用する金属としては、例えば、Ｃ
ｒ，Ｗ等がラスト密着性が採れる金属であれば何でも良
い。そして、成膜するには、スパッタリングや蒸着など
の堆積方法を用いて行える。これにより、図示するよう
に、貫通孔２１の内周面にも金属層２２が形成される。
次いで、その金属層２２の表面に絶縁層２３を成膜す
る。この絶縁層２３は、酸化膜や窒化膜などを用い、通
常の半導体の製造プロセスにより簡単に製造できる。そ
して、貫通孔２１の内周面に形成される金属層２２並び
に絶縁層２３は、同心の円筒状となり、図示するように
中心には上下に貫通する貫通孔２１が確保されている。
【００２０】なお、上記並びに以下に示す各図では、１
つの製品の状態を示しているが、実際には、ウエハ上に
多数の製品を同時に作成し、最終的に所定位置を切断し
て個々の製品に分離する。従って、ガラスキャップ２０
も、処理中はガラスウエハである。
つの製品の状態を示しているが、実際には、ウエハ上に
多数の製品を同時に作成し、最終的に所定位置を切断し
て個々の製品に分離する。従って、ガラスキャップ２０
も、処理中はガラスウエハである。
【００２１】さらに、インピーダンス整合を図るため
に、金属層２２，絶縁層２３の膜厚を以下に示すように
して設定する。すなわち、一般にスルーホールの断面に
おける特性インピーダンスＺ０は、次式で得られる。
に、金属層２２，絶縁層２３の膜厚を以下に示すように
して設定する。すなわち、一般にスルーホールの断面に
おける特性インピーダンスＺ０は、次式で得られる。
【００２２】
【数１】
【００２３】ここで、ε：誘電率 Ｄ１：導電層の外径 Ｄ２：グランド層の内径
【００２４】通常、インピーダンスは５０オームになる
ように調整され、絶縁層の誘電率は３程度であるので、
Ｄ１／Ｄ２は４．１程度になる。そして、スルーホール
の内径が５００μｍ程度とすると、Ｄ２は１２０μｍ程
度となる。従って、スルーホール（貫通孔２１）内部で
の絶縁膜の厚さは１９０μｍ程度になる。
ように調整され、絶縁層の誘電率は３程度であるので、
Ｄ１／Ｄ２は４．１程度になる。そして、スルーホール
の内径が５００μｍ程度とすると、Ｄ２は１２０μｍ程
度となる。従って、スルーホール（貫通孔２１）内部で
の絶縁膜の厚さは１９０μｍ程度になる。
【００２５】ところで、１９０μｍの厚さの絶縁層をス
パッタリングで積層するのは非常に非効率的である。そ
こで、スパッタリングして第１絶縁層２３ａを形成後
（図６（ａ）参照）、貫通孔２１内を絶縁性の樹脂２３
ｂ′を充填する（図６（ｂ）参照）。次いで、樹脂２３
ｂ′の中心にレーザー加工によって所望の径の貫通孔を
形成することにより、貫通孔２１内に円筒状の第２絶縁
層２３ｂを形成する。この第１，第２絶縁層２３ａ，２
３ｂにより、所望の寸法精度からなる絶縁層２３が形成
される。
パッタリングで積層するのは非常に非効率的である。そ
こで、スパッタリングして第１絶縁層２３ａを形成後
（図６（ａ）参照）、貫通孔２１内を絶縁性の樹脂２３
ｂ′を充填する（図６（ｂ）参照）。次いで、樹脂２３
ｂ′の中心にレーザー加工によって所望の径の貫通孔を
形成することにより、貫通孔２１内に円筒状の第２絶縁
層２３ｂを形成する。この第１，第２絶縁層２３ａ，２
３ｂにより、所望の寸法精度からなる絶縁層２３が形成
される。
【００２６】一方、図７に示すように、ガラス基板１１
の信号用電極パッド１３やその他の電極パッド１４，１
５の上面には、円柱状の金属突起１６が形成している。
この金属突起１６の外径（１００μｍ程度）と、絶縁層
２３の内径とをほぼ一致している。これにより、図示す
るように、ガラスキャップ２０をガラス基板１１の上に
設置すると、金属突起１６が、スムーズに貫通孔２１内
に挿入される。
の信号用電極パッド１３やその他の電極パッド１４，１
５の上面には、円柱状の金属突起１６が形成している。
この金属突起１６の外径（１００μｍ程度）と、絶縁層
２３の内径とをほぼ一致している。これにより、図示す
るように、ガラスキャップ２０をガラス基板１１の上に
設置すると、金属突起１６が、スムーズに貫通孔２１内
に挿入される。
【００２７】また、このようにガラスキャップ２０をガ
ラス基板１１に位置合わせをしつつ実装する際に、低融
点ガラス１７を用いて接合する。この低融点ガラス１７
は、半導体素子の外周囲を囲むようにして無端状に形成
する。これにより、半導体素子が密閉される。また、接
合されたガラス基板１１とガラスキャップ２０とのギャ
ップは、数μｍ程度に抑えられる。
ラス基板１１に位置合わせをしつつ実装する際に、低融
点ガラス１７を用いて接合する。この低融点ガラス１７
は、半導体素子の外周囲を囲むようにして無端状に形成
する。これにより、半導体素子が密閉される。また、接
合されたガラス基板１１とガラスキャップ２０とのギャ
ップは、数μｍ程度に抑えられる。
【００２８】更に、ガラスキャップ２０の接合面側中央
には、凹所（キャビティ）２４が形成されており、ガラ
スキャップ２０をガラス基板１１に接合した際に、半導
体素子１２が上記凹所２４内に干渉されることなく配置
される。よって、破損しない。
には、凹所（キャビティ）２４が形成されており、ガラ
スキャップ２０をガラス基板１１に接合した際に、半導
体素子１２が上記凹所２４内に干渉されることなく配置
される。よって、破損しない。
【００２９】そして、図８に示すように、貫通孔２１の
空間内に導電性樹脂を充填し、信号層２５を形成する。
その信号層２５の上端部を覆うようにしてガラスキャッ
プ２０の上面に電極パッド２６を形成する。これによ
り、電極パッド２６は、信号−層２５→金属突起１６→
信号用電極パッド１３→信号用配線パターン１３ａを経
由して半導体素子１２と導通する。
空間内に導電性樹脂を充填し、信号層２５を形成する。
その信号層２５の上端部を覆うようにしてガラスキャッ
プ２０の上面に電極パッド２６を形成する。これによ
り、電極パッド２６は、信号−層２５→金属突起１６→
信号用電極パッド１３→信号用配線パターン１３ａを経
由して半導体素子１２と導通する。
【００３０】そして、インピーダンス不整合が生じやす
い接合部分は、金属突起１６が貫通孔２１（ガラスキャ
ップ２０）内に挿入され、露出する部分が少ない（数μ
ｍ程度のギャップ部分）ので、フリップチップ接合に比
べてもインピーダンス不整合が生じにくい。
い接合部分は、金属突起１６が貫通孔２１（ガラスキャ
ップ２０）内に挿入され、露出する部分が少ない（数μ
ｍ程度のギャップ部分）ので、フリップチップ接合に比
べてもインピーダンス不整合が生じにくい。
【００３１】また、貫通孔２１の部分がビアホールとな
るので、ワイヤボンディングに必要なスペースが省略で
き、パッケージ（製品）の小型化が図れる。さらに、こ
のビアホールの部分が同軸構造となっているので、その
点でもインピーダンス不整合が生じにくい。しかも、金
属層２２がグランドとなるので、電場の乱れを抑えやす
くなり、その結果、アイソレーションが良くなる。な
お、アイソレーションＳ ２１は、導通していない端子間
において、 Ｓ２１＝−２０ｌｏｇ（Ｖｉｎ／Ｖｏｕｔ） で定義される量である。なお、Ｖｉｎは入力電圧であ
り、Ｖｏｕｔは出力電圧である。
るので、ワイヤボンディングに必要なスペースが省略で
き、パッケージ（製品）の小型化が図れる。さらに、こ
のビアホールの部分が同軸構造となっているので、その
点でもインピーダンス不整合が生じにくい。しかも、金
属層２２がグランドとなるので、電場の乱れを抑えやす
くなり、その結果、アイソレーションが良くなる。な
お、アイソレーションＳ ２１は、導通していない端子間
において、 Ｓ２１＝−２０ｌｏｇ（Ｖｉｎ／Ｖｏｕｔ） で定義される量である。なお、Ｖｉｎは入力電圧であ
り、Ｖｏｕｔは出力電圧である。
【００３２】なお、上記した同軸構造を形成するのは、
少なくとも信号用電極パッド１３に対して行えばよい。
但し、素子駆動用パッド１４やグランド用パッド１５に
対しても同軸構造での接続をとるようにしてももちろん
良い。
少なくとも信号用電極パッド１３に対して行えばよい。
但し、素子駆動用パッド１４やグランド用パッド１５に
対しても同軸構造での接続をとるようにしてももちろん
良い。
【００３３】なおまた、貫通孔２１内に信号層２５を充
填してビアホールを形成するタイプにおいて、上記した
ように金属突起１６を設けると、信号層２５が貫通孔２
１の下方から流出することが無いので好ましい。但し、
本発明は金属突起１６は必ずしも無くても良い。すなわ
ち、例えば、ガラス基板１１の信号用電極パッド１３の
外周囲を囲むような凸部（できれば無端状）を形成して
おく。すると、貫通孔２１内に充填した導電性樹脂が貫
通孔の下方から流出したとしても、上記した突部により
それ以上のガラス基板１１上での拡散が抑制され電極パ
ッド１３の上に密着することにより対処できる。
填してビアホールを形成するタイプにおいて、上記した
ように金属突起１６を設けると、信号層２５が貫通孔２
１の下方から流出することが無いので好ましい。但し、
本発明は金属突起１６は必ずしも無くても良い。すなわ
ち、例えば、ガラス基板１１の信号用電極パッド１３の
外周囲を囲むような凸部（できれば無端状）を形成して
おく。すると、貫通孔２１内に充填した導電性樹脂が貫
通孔の下方から流出したとしても、上記した突部により
それ以上のガラス基板１１上での拡散が抑制され電極パ
ッド１３の上に密着することにより対処できる。
【００３４】図９〜図１１は、本発明の第２の実施を示
している。本実施の形態では、同軸構造を構成する中央
の導体部分（第１の実施の形態では「導電性樹脂からな
る信号層」）や、絶縁層の製造プロセスが異なる。
している。本実施の形態では、同軸構造を構成する中央
の導体部分（第１の実施の形態では「導電性樹脂からな
る信号層」）や、絶縁層の製造プロセスが異なる。
【００３５】すなわち、本実施の形態も、製造工程順に
説明する。まず、本実施の形態では、ガラスキャップ２
０に形成する貫通孔２１の径を大きくする。そして、こ
のガラスキャップ２０の表面に、金属層２２，絶縁層２
３の順に堆積して形成する。このとき形成する絶縁層２
３は、第１の実施の形態と相違し、貫通孔２１内に絶縁
性樹脂を充填することなく、全面に均一な膜厚としてい
る。そして、絶縁層２３の内径は、ワイヤボンディング
技術におけるキャピラリ３０が挿入可能な寸法としてい
る。
説明する。まず、本実施の形態では、ガラスキャップ２
０に形成する貫通孔２１の径を大きくする。そして、こ
のガラスキャップ２０の表面に、金属層２２，絶縁層２
３の順に堆積して形成する。このとき形成する絶縁層２
３は、第１の実施の形態と相違し、貫通孔２１内に絶縁
性樹脂を充填することなく、全面に均一な膜厚としてい
る。そして、絶縁層２３の内径は、ワイヤボンディング
技術におけるキャピラリ３０が挿入可能な寸法としてい
る。
【００３６】これにより、信号用電極パッド１３の上面
に、Ａｕボール３１を融着させ、次いで、図１０に示す
ようにキャピラリ３０を上昇させ、ガラスキャップ２０
より上方に位置させることにより、貫通孔２１内を上下
に貫通するようにして信号層を構成するワイヤ３２を位
置させる。このワイヤの下端はもちろんＡｕボール３１
と導通している。露出する部分はＡｕボール３１とな
り、少ないので、インピーダンス不整合が生じにくい。
に、Ａｕボール３１を融着させ、次いで、図１０に示す
ようにキャピラリ３０を上昇させ、ガラスキャップ２０
より上方に位置させることにより、貫通孔２１内を上下
に貫通するようにして信号層を構成するワイヤ３２を位
置させる。このワイヤの下端はもちろんＡｕボール３１
と導通している。露出する部分はＡｕボール３１とな
り、少ないので、インピーダンス不整合が生じにくい。
【００３７】この状態で、貫通孔２１内に溶融ガラスを
流し込むことにより、絶縁層２７を形成する。これによ
り、第１の実施の形態と同様に、貫通孔２１内には、同
軸構造のビアホールが形成される。
流し込むことにより、絶縁層２７を形成する。これによ
り、第１の実施の形態と同様に、貫通孔２１内には、同
軸構造のビアホールが形成される。
【００３８】次いで、ガラスキャップ２０の上方に突出
したワイヤを切断するとともに、スパーク放電させるこ
とにより、ガラスキャップ２０の表面側にＡｕボール３
２（図１１参照）を形成する。係る処理を全ての貫通孔
に対して行う。このようにＡｕボール３３を形成するこ
とにより、図１１に示すようにその状態で実装基板３５
に実装できる。なお、その他の構成並びに作用効果は、
上記した第１の実施の形態のものと同様であるので、対
応する部材に同一符号を付し、その詳細な説明を省略す
る。
したワイヤを切断するとともに、スパーク放電させるこ
とにより、ガラスキャップ２０の表面側にＡｕボール３
２（図１１参照）を形成する。係る処理を全ての貫通孔
に対して行う。このようにＡｕボール３３を形成するこ
とにより、図１１に示すようにその状態で実装基板３５
に実装できる。なお、その他の構成並びに作用効果は、
上記した第１の実施の形態のものと同様であるので、対
応する部材に同一符号を付し、その詳細な説明を省略す
る。
【００３９】図１２は、本発明第３の実施の形態を示し
ている。本実施の形態では、同軸構造をガラスキャップ
２０側に予め作成しておく。すなわち、貫通孔２１内
に、外周から順にグランドを構成する金属層２２，絶縁
層２３並びに導電材料から構成される信号層２８を同心
状に形成している。
ている。本実施の形態では、同軸構造をガラスキャップ
２０側に予め作成しておく。すなわち、貫通孔２１内
に、外周から順にグランドを構成する金属層２２，絶縁
層２３並びに導電材料から構成される信号層２８を同心
状に形成している。
【００４０】係る構成を製造するには、基本的には第１
の実施の形態における製造工程と同様の手順に従って作
成できる。但し、第１の実施の形態では、貫通孔２１内
に金属突起が挿入され、底面が閉塞されていたが、本実
施の形態では係る金属突起は挿入されていないので、貫
通孔内に樹脂などを充填する場合には、貫通孔の一端を
何かしらの方法で閉塞する必要はある。
の実施の形態における製造工程と同様の手順に従って作
成できる。但し、第１の実施の形態では、貫通孔２１内
に金属突起が挿入され、底面が閉塞されていたが、本実
施の形態では係る金属突起は挿入されていないので、貫
通孔内に樹脂などを充填する場合には、貫通孔の一端を
何かしらの方法で閉塞する必要はある。
【００４１】そして、そのように形成したガラスキャッ
プ２０を、金属突起や半導体素子が実装されたガラス基
板１１に位置合わせをしつつ取り付ける。このとき、金
属突起と、信号層２８が導通するようにする。これによ
り、機械的な接合と電気的な接合が一度に行える。な
お、ガラスキャップ２０とガラス基板の接合は、異方性
導電材料や導電性樹脂並びにはんだなど各種の方法を使
用できる。
プ２０を、金属突起や半導体素子が実装されたガラス基
板１１に位置合わせをしつつ取り付ける。このとき、金
属突起と、信号層２８が導通するようにする。これによ
り、機械的な接合と電気的な接合が一度に行える。な
お、ガラスキャップ２０とガラス基板の接合は、異方性
導電材料や導電性樹脂並びにはんだなど各種の方法を使
用できる。
【００４２】
【発明の効果】以上のように、この発明では、電子部品
の信号ライン上の接合部分におけるインピーダンス不整
合の発生を抑制することができ、高周波特性、特にイン
サーションロスを必要とする半導体素子に適したものと
なる。
の信号ライン上の接合部分におけるインピーダンス不整
合の発生を抑制することができ、高周波特性、特にイン
サーションロスを必要とする半導体素子に適したものと
なる。
【図１】従来例を示す図である。
【図２】本発明の好適な第１の実施の形態を示す図であ
る。
る。
【図３】ガラス基板と半導体素子の関係を示す図であ
る。
る。
【図４】ガラスキャップを示す平面図である。
【図５】ガラスキャップの貫通孔部分を示す断面図であ
る。
る。
【図６】貫通孔部分の同軸構造の製造プロセスを示す図
である。
である。
【図７】本発明の好適な一実施の形態を示す断面図であ
る。
る。
【図８】本発明の好適な一実施の形態を示す断面図であ
る。
る。
【図９】本発明の好適な第２の実施の形態を示す断面図
である。
である。
【図１０】本発明の好適な第２の実施の形態を示す断面
図である。
図である。
【図１１】本発明の好適な第２の実施の形態を示す断面
図である。
図である。
【図１２】本発明の好適な第３の実施の形態の要部を示
す図である。
す図である。
１１ ガラス基板 １２ 半導体素子 １３ 信号用電極パッド １３ａ 信号用配線パターン １４ 素子駆動用電極パッド １４ａ 素子駆動用配線パターン １５ グランド用電極パッド １６ 金属突起 １７ 低融点ガラス ２０ ガラスキャップ ２１ 貫通孔 ２２ 金属層 ２３ 絶縁層 ２３ａ 第１絶縁層 ２３ｂ 第２絶縁層 ２４ 凹所 ２５ 信号層 ２６ 電極パッド ２７ 絶縁層 ２８ 信号層 ３０ キャピラリ ３１，３３ Ａｕボール ３２ ワイヤ
Claims (4)
- 【請求項１】 配線パターンとそれに続く電極パッドが
形成されたベース基板と、 前記ベース基板上に設置されるとともに、前記配線パタ
ーンに導通される電子部品と、 前記電子部品を覆うようにして前記ベース基板上に設置
される誘電体基板からなるキャップとを備え、 前記キャップには、厚さ方向に貫通する貫通孔を有し、
その貫通孔の内周面から中心に向かって同心状に、金属
層，絶縁層，信号層を形成し、 前記信号層と、前記電極パッドを導通させ、インピーダ
ンス整合をとるように構成したことを特徴とする電子部
品のパッケージ構造。 - 【請求項２】 前記電極パッド上に金属突起を設け、そ
の金属突起の上方部位が前記貫通孔内に挿入されるとと
もに、その貫通孔内にて前記信号層と導通するようにし
た請求項１に記載の電子部品のパッケージ構造。 - 【請求項３】 前記キャップの前記貫通孔内に前記金属
層，前記絶縁層，前記信号層を形成されたものを用意
し、 そのキャップを前記ベース基板に接合して前記電子部品
を封止するとともに、前記信号層と前記電極パッドとの
導通を図るようにしたことを特徴とする請求項１または
２に記載の電子部品のパッケージ構造。 - 【請求項４】 前記ベース基板を誘電体から構成され、 前記ベース基板並びに前記キャップの全面にグランド層
が形成されたことを特徴とする請求項１〜３のいずれか
１項に記載の電子部品のパッケージ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001059656A JP3601462B2 (ja) | 2001-03-05 | 2001-03-05 | 電子部品のパッケージ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001059656A JP3601462B2 (ja) | 2001-03-05 | 2001-03-05 | 電子部品のパッケージ構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002261188A true JP2002261188A (ja) | 2002-09-13 |
| JP3601462B2 JP3601462B2 (ja) | 2004-12-15 |
Family
ID=18919187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001059656A Expired - Lifetime JP3601462B2 (ja) | 2001-03-05 | 2001-03-05 | 電子部品のパッケージ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3601462B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100428447C (zh) * | 2003-10-16 | 2008-10-22 | 威盛电子股份有限公司 | 芯片封装的信号传输结构及基板 |
| JP2009506528A (ja) * | 2005-08-26 | 2009-02-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電気的に遮蔽されたウェハ貫通インターコネクト |
| JP2013033988A (ja) * | 2008-03-07 | 2013-02-14 | Sk Hynix Inc | 回路基板およびこれを利用した半導体パッケージ |
| JP2013187225A (ja) * | 2012-03-06 | 2013-09-19 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| TWI474452B (zh) * | 2011-09-22 | 2015-02-21 | 矽品精密工業股份有限公司 | 基板、半導體封裝件及其製法 |
| JP2017520929A (ja) * | 2014-07-11 | 2017-07-27 | クアルコム，インコーポレイテッド | 同軸配線を備える集積デバイス |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218279A (ja) * | 1992-02-05 | 1993-08-27 | Shinko Electric Ind Co Ltd | 高周波パッケージのリード取付構造 |
| JPH0982828A (ja) * | 1995-09-13 | 1997-03-28 | Murata Mfg Co Ltd | 真空封止デバイスおよびその製造方法 |
| JPH11312747A (ja) * | 1998-11-19 | 1999-11-09 | Nec Corp | Ｉｃパッケ―ジ及びその製造方法 |
| JP2000101348A (ja) * | 1998-09-17 | 2000-04-07 | Toyo Commun Equip Co Ltd | 電子部品用パッケージ |
-
2001
- 2001-03-05 JP JP2001059656A patent/JP3601462B2/ja not_active Expired - Lifetime
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| JP2017520929A (ja) * | 2014-07-11 | 2017-07-27 | クアルコム，インコーポレイテッド | 同軸配線を備える集積デバイス |
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|---|---|
| JP3601462B2 (ja) | 2004-12-15 |
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