JP5443594B2 - チップから導波管ポートへの変換器 - Google Patents

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Description

本発明は、チップの形式の第１の平面構造から導波管ポートへの変換器（transition）に関する。当該第１の平面構造は、第１の主面（main side）と第２の主面とを有する。当該第１の主面は、入力信号を受け取るように構成される少なくとも１つの入力ポートと、出力信号を出力するように構成される少なくとも１つの出力ポートと、少なくとも１つの電気的な機能性とを含む。
本発明は、複数の電気的な機能性を有するチップを含むパッケージにも関する。ボンドワイヤは、チップ接続部と、基盤構造に含まれる対応するパッケージ接続部とを接続する。基盤構造およびチップは、鋳物（moulding）の内部に少なくとも部分的に含まれ、上記パッケージ接続部を接続可能にする上記パッケージを形成する。
マイクロ波回路を設計する場合に、マイクロストリップ伝送線路が一般に使用される。マイクロストリップ伝送線路は、金属グラウンド層および導体を含む。ここで、誘電性キャリア材料が、金属グラウンド層と導体との間に配置される。この構成は、経済的であり、また比較的設計しやすい。
しかしながら、誘電性キャリア材料が失われることに起因して、マイクロストリップ伝送線路を使用できないことがある。例えばレイアウトの中にフィルタがある場合に、当該フィルタは導波管技術で実現されなければならないかもしれない。導波管は、通常、空気または他の低損失材料で満たされる。したがって、マイクロ波回路のマイクロストリップレイアウトの中にフィルタがある場合に、当該フィルタは、損失を低下させるために、導波管フィルタを用いて実現され得る。
マイクロストリップ伝送線路により搬送される信号がアンテナ等についての放射素子により放射されるよう意図される可能性もある。
例えばダイプレクサまたはトリプレクサが用いられる場合に、マイクロストリップ伝送線路が導波管インターフェースに変換されるいくつかの他の状況もある。
これらの場合に、マイクロストリップ信号は、導波管インターフェースに与えられる前に、まず、いわゆるチップを通常含む集積回路を通して与えられることが多い。例えば、チップは、ガリウムヒ素（ＧａＡｓ）に基づき、ＬＮＡ（低雑音増幅器）、または所望の電気的な機能性を有するいくつかの他の回路を含む。典型的な当該集積回路は、いくつかの入力リード線、出力リード線、グラウンドリード線、制御リード線、バイアスリード線を含むいわゆるＱＦＮ（Quad Flat No Lead）パッケージ内で実装される。
したがって、当該パッケージから導波管インターフェースへの変換器を得るという要望がある。最も一般的な手法は、例えば、適した種類の積層板から作られたＰＣＢ（プリント回路基盤）の形で、パッケージのリード線を誘電性キャリア材料にはんだ付けすることである。この場合に、パッケージは、プローブ（probe）に接続される出力リード線を有する。プローブは、導波管および／またはアンテナに与えるような手法で構成される。導波管は、表面実装型の導波管の形であってもよい。
当該表面実装型の導波管は、通常、３つの壁と１つの開放面とを有するように作成される。そして、導波管に面する誘電性キャリア材料の面にメタライゼーションが提供される。当該メタライゼーションは、導波管の残りの壁として機能し、したがって導波管が誘電性キャリア材料に適合する場合に導波管構造を閉じる。
しかしながら、使用される周波数が約６０−９０ＧＨｚにある場合に、損失が大きすぎる。その結果、満足のいく結果を達成することができない。上記ＱＦＮパッケージ、または今日利用可能な他の類似するパッケージは、この周波数間隔では満足のいく性能を提供しない。これは、チップそのものからパッケージのリード線への接続が通常ボンドワイヤでのワイヤ接合であるという事実に起因する。当該ワイヤ接合は、大きなインダクタンスを構成し、６０−９０ＧＨｚで大きな損失を引き起こす。
したがって、損失を最小化される、マイクロ波チップから導波管インターフェースへの変換器への要望がある。
損失が最小化される、マイクロ波チップから導波管インターフェースへの変換器を提供することが、本発明の目的である。
この目的は、チップの形式の第１の平面構造からら導波管ポートへの変換器を用いて達成される。上記第１の平面構造は、第１の主面と第２の主面とを有する。上記第１の主面は、入力信号を受け取るように構成される少なくとも１つの入力ポートと、出力信号を出力するように構成される少なくとも１つの出力ポートと、少なくとも１つの電気的な機能性とを含む。前記ポートのうちの１つのポートは、当該１つのポートから少なくとも部分的に前記導波管ポート上に伸びるように構成される導電性のプローブと電気的に接続されて、それにより前記１つのポートと前記導波管ポートとの間で信号が転送され得る。
実施形態の例によれば、前記第１の平面構造は、第１の基盤主面と第２の基盤主面とを有する基盤構造の当該第１の基盤主面に実装され、前記第２の主面は、前記第１の基盤主面に面するように構成される。前記導波管ポートは、前記基盤構造において前記第１の基盤主面から前記第２の基盤主面に及ぶように構成され、または、前記導波管ポートは、前記第１の平面構造および前記基盤構造において、前記第１の主面から前記第２の基盤主面に及ぶように構成される。
別の実施形態の例によれば、前記第１の平面構造は、複数の電気的な機能を有するチップであり、ボンドワイヤは、チップ接続部と、前記基盤構造に含まれる対応するパッケージ接続部とを接続する。前記基盤構造および前記チップは、鋳物の内部に少なくとも部分的に含まれ、前記パッケージ接続部を接続可能にするパッケージを形成する。前記パッケージは、ＱＦＮ（Quad Flat No Lead）型のパッケージであってもよい。
別の実施形態の例によれば、前記第１の平面構造は、第１のＰＣＢ主面（６４）と第２のＰＣＢ主面とを有するプリント回路基盤（ＰＣＢ）を形成する第２の平面構造に実装される。前記導波管ポートは、前記第２の平面構造において、前記第２の平面構造の前記第１のＰＣＢ主面から前記第２の平面構造の前記第２のＰＣＢ主面に及ぶように構成される。前記導電性のプローブは、積層板上に形成され、前記積層板は、第１の積層板面と第２の積層板面とを有する。前記プローブは、前記第２の積層板面上に形成され、前記第２の積層板面は、前記導波管ポートに面する。
別の実施形態の例によれば、導電性の筺体が前記導波管ポート上に配置されて、それにより導電性の壁を有する空洞が形成され、また、前記導電性のプローブが囲われる。前記空洞の大きさが適合されて、それにより、前記プローブは、前記導波管ポートへの出力信号を所望の手段で転送し得る。
上記目的は、また、複数の電気的な機能を有するチップを含むパッケージを用いて達成される。ボンドワイヤは、チップ接続部と、基盤構造に含まれる対応するパッケージ接続部とを接続する。前記基盤構造および前記チップは、鋳物の内部に少なくとも部分的に含まれ、前記パッケージ接続部を接続可能にする前記パッケージを形成する。前記パッケージは、前記チップから導波管ポートへの変換器を含む。前記チップは、第１の主面と第２の主面とを有する。前記第１の主面は、入力信号を受け取るように構成される少なくとも１つの入力ポートと、出力信号を出力するように構成される少なくとも１つの出力ポートと、少なくとも１つの電気的な機能性とを含む。前記ポートのうちの１つのポートは、当該１つのポートから少なくとも部分的に前記導波管ポート上に伸びるように構成される導電性のプローブと電気的に接続されて、それにより前記１つのポートと前記導波管ポートとの間で信号が転送され得る。
パッケージの実施形態の例によれば、前記チップは、第１の基盤主面と第２の基盤主面とを有する前記基盤構造の当該第１の基盤主面に実装され、前記第２の主面は、前記第１の基盤主面に面するように構成される。前記導波管ポートは、前記基盤構造において前記第１の基盤主面から前記第２の基盤主面に及ぶように構成され、または前記導波管ポートは、前記チップおよび前記基盤構造において、前記第１の主面から前記第２の基盤主面に及ぶように構成される。
前記パッケージは、ＱＦＮ（Quad Flat No Lead）型のパッケージであってもよい。
別のパッケージの実施形態の例によれば、導電性の筺体が前記導波管ポート上に配置されて、それにより導電性の壁を有する空洞が形成され、また、前記導電性のプローブが囲われる。前記空洞の大きさが適合されて、それにより、前記プローブは、前記導波管ポートへの信号、および／または前記導波管ポートからの信号を所望の手段で転送し得る。
他の好適な実施形態は、従属する請求項において開示される。
いくつかの利点が、本発明の手段により提供される。例えば、
−マイクロ波チップから導波管インターフェースへのロバストで低損失の変換器が得られること
−ピックアンドプレース（pick & place）での組立てが可能となる
−パッケージ標準を用いた製造が可能となる
本発明は、以下の添付の図面を参照してより詳細にここで説明される。
第１の実施形態に従ったパッケージ内のチップの上面図を示す。 第１の実施形態に従ったパッケージ内のチップの下面図を示す。 第１の実施形態に従ったパッケージ内のチップの断面図を示す。 第１の実施形態に従ったチップの上面図を示す。 第１の実施形態に従ったチップの下面図を示す。 リードフレームの上面図を示す。 リードフレームの断面図を示す。 第１の実施形態に従った筺体の下面図を示す。 第１の実施形態に従った筺体の断面図を示す。 第２の実施形態に従ったパッケージ内のチップの上面図を示す。 第２の実施形態に従ったパッケージ内のチップの下面図を示す。 第２の実施形態に従ったパッケージ内のチップの断面図を示す。 第２の実施形態に従った筺体の下面図を示す。 第２の実施形態に従った筺体の断面図を示す。 第３の実施形態に従ったプリント回路基盤に実装されたチップの上面図を示す。 第３の実施形態に従ったプリント回路基盤に実装されたチップの断面図を示す。
図１ａは、いわゆるパッケージ２内のチップ１の上面図を示す。また、図１ｂは、対応する下面図を示す。また、図１ｃは、対応する側面図を示す。チップ１は、第１の主面３と第２の主面４とを含む。第２の主面４は、いわゆるリードフレームのチップパッド６に取付けられる。
リードフレーム５の上面図および断面図をそれぞれ示す図２ａおよび図２ｂも参照すると、リードフレーム５は、導電性の材料において作成され、ここでは初期形状である。リードフレーム５は、チップパッド６を含む基盤を構成する。パッケージ２内で、チップ１がチップパッド６上に設置される。リードフレーム５は、パッケージ接続部７、８、９、１０、１１、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２、２３、２４、２５、２６をさらに含む。
この種類のパッケージ２を製造する場合に、リードフレーム５は、全てのパッケージ接続部７、８、９、１０、１１、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２、２３、２４、２５、２６を接続する外枠２７と共に初期に提供される（図を明確にするために、パッケージ接続部の参照番号は図１ａおよび図１ｂの中には示されていない）。外枠２７は、固定リード線（holding lead）２８、２９、３０、３１を用いてチップパッド６に接続される。このようにして、リードフレーム５の全ての部分が結び付けられる。チップおよびリードフレームは、リードフレーム内のパッケージ接続部が接続可能であるようなプラスチック製の鋳物３２で覆われる。当該鋳物３２は、図１ｃでは明確にするために透明で示されている。
チップ１およびリードフレーム５がプラスチック製の鋳物３２に覆われると、外枠２７は、例えばミリングにより取り除かれる。それにより、図１ａおよび図１ｂの中で示されるように、パッケージ接続部７、８、９、１０、１１、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２、２３、２４、２５、２６が、最終的なパッケージにおいて互いに電気的に分離される。固定リード線２８、２９、３０、３１は、パッケージ２内で診接続のままであり、もはや何の機能も有しない残存部分を構成する。
一般的に、リードフレーム５は、第１の基盤主面３３と第２の基盤主面３４とを有する基盤構造構成する。チップ１の第２の主面４は、チップパッド６に取付けられると、第１の基盤主面３３に面する。
図１ｄはチップ１の上面図を示し、図１ｅはチップ１の下面図を示す。図１ａから図１ｅを参照すると、第１の主面３は、いくつかのメタライゼーションパッドを含む。これらのパッドは、チップ１の回路に接続される。当該チップ１は、例えば、一般的に電気的な機能性を構成するＬＮＡ（低雑音増幅器）を含む。この例では、第１のパッド３５、第２のパッド３６、第３のパッド３７、第４のパッド３８、第５のパッド３９は、入力信号用の入力部として機能する。また、第６のパッド４０は、バイアス電圧用の入力部として機能し、第７のパッド４１は、グラウンドとして機能する。また、第８のパッド４２および第９のパッド４３は、制御信号用の入力部として機能する。また、第１０のパッド４４および第１１のパッド４５は、出力信号用の出力部として機能する。以下で検討されるように第１０のパッド４４を除いて、パッド３５、３６、３７、３８、３９、４０、４１、４２、４３、４５は、ボンドワイヤ４６を用いて、対応するパッケージ接続部２２、２３、２４、２５、２６、７、８、２０、１９、９に接続される（図を明確にするために、図１ａの中では１つだけのボンドワイヤが示されている）。いくつかのパッケージ接続部１０、１１、１２、１３、１４、１５、１６、１７、１８、２１は、利用されず、未接続である。パッド３５、３６、３７、３８、３９、４０、４１、４２、４３、４４、４５は、一般的にチップ接続部を構成する。
出力信号のうちの１つは、導波管ポートに与えられるよう意図される。
本発明によれば、導波管ポート４７は、チップ１およびリードフレームのチップパッド６の中に構成される。導波管ポート４７は、通路の形式でチップ１の中で、またチップパッド６の中で穴（opening）の形式で構成される。導波管ポート４７は、第１の主面３から第２の基盤主面３４に及ぶ。
導波管ポートに与えられるように意図される出力信号は、第１０のパッド４４に与えられる。そして、当該第１０のパッド４４は、導電性のプローブ４８に接続される。プローブ４８は、パッド４４から部分的に導波管ポート４８上に伸びるように構成される。このようにして、出力信号は、第１０のパッド４４から導波管ポート４７へ転送され得る。
導波管ポート４７への整合した変換器を得るために、導電性の筺体４９が、図１ａおよび図１ｃの中で示されるように導波管ポート上に配置され、それにより、導電性の壁を有する空洞５０が形成され、導電性のプローブ４８が囲われる。筺体４９は、下面図を示す図３ａおよび断面図を示す図３ｂの中でより詳細に示される。
空洞５０の大きさが適合されて、それにより、プローブ４８は、導波管ポート４７への出力信号を所望の手段で転送し得る。すなわち、通常、空洞５０の大きさが適合されて、それにより、導波管ポート４７への整合した変換器が得られる。
筺体４９は、第１の壁５１を含む。当該第１の壁５１は、チップの主面３および４に実質的に平行である主要な拡張平面を有する。また、筺体４９は、第２の壁５２、第３の壁５３、第４の壁５４、第５の壁５５を含む。後者の壁５２、５３、５４、５５は、第１の壁５１の主要な拡張平面に実質的に垂直である主要な拡張平面を有し、第１の主面３および導波管ポート４７に向かって伸びる。それにより、空洞５０は、上記壁５１、５２、５３、５４、５５により定められる。筺体４９は、チップ１の第１の主面３に実装されて、それにより、第２の壁５２、第３の壁５３、第４の壁５４、第５の壁５５は、第１の主面３に接触する。
第２の壁は、プローブ移行部（probe transition）５６を含む。第２の壁５２は第１の主面３に達する。プローブ移行部５６は、筺体との電気的な接触なしに空洞５０の中に入ることをプローブ４８に可能にする。プローブ移行部５６は、通常、第２の壁の下部の小さな穴の形式である。
第１０のパッド４４は、プローブ４８が固定されるパッドでなくてもよい。代わりに、プローブ４８および第１０のパッドは、同一の部分から形成されてもよい。ここで、第１０のパッドがプローブを通過するように伸びてもよい。このようにして、いずれの分離したプローブの部分も、製造されなくてもよく、チップ１に取り付けられなくてもよい。第１０のパッド４４およびプローブ４８は、異なる部分であるか、または同一の部分から形成されるかにかかわらず、互いに電気的に接続される。
図１ｄおよび図１ｅの中に示されるように、第１の主面上に、プローブ移行部５８を除いてチップ１内の導波管ポート４７の周りにフレーム５７を形成するメタライゼーションがある。第２の主面４は、チップ１内の導波管通路を除き、メタライゼーション５９によって覆われる。フレーム５７は、いくつかのビアホール（via hole）を含む。明確にするために１つのみが参照番号６０を伴い示されているが、当然ながら、示されている全てのビアは同じ種類のものである。ビア６０は、フレーム５７とメタライゼーション５９とを電気的に接続し、それにより、仮想的な導電性の壁が、チップ１の中の導波管通路内でチップの高さに沿って得られる。したがって、チップ１そのものの中にいずれの穴もなく、フレーム５７およびビア６０によって定められたチップ材料を通した通路のみがある。しかしながら、チップ１が実装されるチップパッド６内の穴はある。
第２の実施形態は、図４ａ、図４ｂおよび図４ｃを参照してここで説明される。これらの図は、図１ａ、図１ｂ、および図１ｃに対応し、同一の参照番号が、第１の実施形態から残る部分について用いられる。ここで、チップ１’は、チップパッド６のある領域６１を覆わない。導波管ポート４７’は、チップパッド６のみの中に構成される。筺体４９’は、チップ１’に実装されないが、チップ１’により覆われない領域６１で、リードフレーム５の第１の基盤主面３３に実装される。リードフレームは、ここでは、図２ａおよび図２ｂを参照して既に説明されたものと同じ種類のものである。
図３ａおよび３ｂに対応する図５ａおよび図５ｂも参照すると、筐体は、壁５１’、５２’、５３’、５４’、５５’により定められる空洞５０’を含む。プローブ４８’は、チップ１’から、空洞５０’の中に、第２の壁５２’の下部からある距離のところに伸びる。プローブ移行部５６’は、ここでは例えば、ガラス移行部または絶縁化合物を伴う鋳物の形式である。
第３の実施形態によると、本発明は、上面図および断面図をそれぞれ示す図６aおよび図６ｂの中に示されるように、あるパッケージの使用なしに適用される。代わりに、チップ６２は、ＰＣＢ（プリント回路基盤）６３に実装される。ＰＣＢ６３は、第１のＰＣＢ主面６４と第２のＰＣＢ主面６５とを有する。チップは、第１の主面６６と第２の主面６７とを有する。ＰＣＢ６３は、いくつかの異なる手法で形成され得る。この例では、ＰＣＢ６３は、下層６８と上層６９とを含む多層構造の形式である。下層６８は、第１の下層面６８’と第２の下層面とを含む。第２の下層面は、第２のＰＣＢ主面６５により構成される。上層６９は、第１の上層面と第２の上層面６９’とを含む。第１の上層面は、第１のＰＣＢ主面６４により構成される。
第２の上層面６９’は、第１のメタライゼーションＭ１を含む。また、第１の下層面６８’は、第２のメタライゼーションＭ２を含む。
下層面６８は、第１の材料において作成され、上層面６９は、第２の材料において作成される。下層面６８および上層面６９は、第１のメタライゼーションＭ１と第２のメタライゼーションＭ２との間に配置される粘着剤７０を用いて互いに実装される。粘着剤７０は、例えば、プリプレグとして知られる特定のエポキシ薄膜の形式である。例えば、下層６８は、ＦＲ４として知られる強化グラスファイバによって含まれ、また、上層６９は、ＰＴＦＥ（polytetrafluoroethylene）積層板により含まれる。
上層６９内に形成される空洞７１があり、それにより、チップ６２は、第１のメタライゼーションＭ１に実装される。例えば、第２のチップ主面６７は、チップメタライゼーション（図示せず）を含む。当該チップメタライゼーションは、はんだ付けまたはそれに類するものを用いて、第１のメタライゼーションＭ１に固定される。
誘電性のキャリア材料６３の代替物として、当該代替物は、１つの誘電性材料層のみを有するように作成され、導波管ポート７７から離れて面する誘電性材料層の面は、ハードカバー（図示せず）として知られる剛性金属層に取り付けられてもよい。この場合に、空洞は、チップ６２が剛性金属層に実装されるように誘電性材料層の中で形成される。剛性金属層は、例えば、銅または金において作成されてもよい。
チップ６２は、前の例におけるものと同じ種類のものである。チップ６２は、１１個のパッドを有する。第１０のパッド７２は、信号を出力するように構成されている。さらに接続される（参照番号で示されていない）他のチップパッドは、リードフレームに接合されないが、上層６９上の接続部に接合される。
第１０のパッドは、積層板７４上に形成される導電性のプローブ７３に接続される。プローブ７３は、明確にするために透明で示されている。積層板は、第１の積層板面７５と第２の積層板面７６とを有する。プローブ７３は、第２の積層板面７６上に形成される。ＰＣＢ６３上で、導波管ポート７７は、ＰＣＢ６３を通って第１のＰＣＢ主面６４から第２のＰＣＢ主面６５に及ぶ導波管穴により形成される。プローブ７３は、部分的に導波管ポート７７の中に伸び、第２の積層板面７６は、導波管ポート７７に面する。プローブ積層板７４は、例えば、液晶高分子であり、またはＰＴＥＦにおいて作成される。プローブ積層板７４は、第１の積層板面７５から第２の積層板面７６に及ぶ２つの金属めっきの（metal plated opening）穴７８、７９を伴って提供される。これらの金属メッキの穴７８、７９は、ＰＣＢ６３上のはんだパッド８０、８１に対応し、はんだ付けされてＰＣＢ６４に固定されることを積層板７４に可能にする。
チップ６２を覆い、前実施形態について説明された筐体に対応する整合する空洞を提供するために、導電性の蓋８２が、チップ６２およびその接続部上、並びに導波管ポート７７上に配置される。したがって、蓋８２は、２つの離れた空洞を有する。すなわち、蓋８２がチップ６２およびその接続部を覆う第１の空洞８３、および、蓋８２が導波管ポート７７を覆う第２の空洞８４である。したがって、蓋８２の中にこの第２の空洞８４が形成されて、それにより、プローブ７３は、説明された手段で出力信号を導波管ポート７７に転送し得る。すなわち、通常、第２の空洞８４の大きさが適合されて、それにより、導波管ポート７７への整合された変換器が得られる。したがって、第２の空洞８４は、既に説明された実施形態と同じように、壁により定められる。
蓋８２は、プローブ移行部を含む。当該プローブ移行部は、蓋８２との電気的な接触なしに第２の空洞８４の中に入ることをプローブ７３に可能にする。
第１のＰＣＢ主面６４上の上層６９の上に第１のメタライゼーション８５がある。当該第１のメタライゼーション８５は、導波管ポート７７の周りにフレームを形成する。また、第２のＰＣＢ主面６５を少なくとも部分的に覆う第２のメタライゼーション８６がある。さらに、第３のメタライゼーションがある。当該第３のメタライゼーションは、導波管ポートの内部を覆い、第１のメタライゼーション８５および第２のメタライゼーション８６に電気的に接続する。それにより、導電性の壁が、ＰＣＢ６３の中の導波管穴７７においてＰＣＢ６３の高さに沿って得られる。前実施形態のように、これもビアを用いて達成することができる。
蓋８２は、ＰＣＢ６３上に好適に表面実装される。
本発明を用いて、６０−９０ＧＨｚのような比較的高い周波数の出力信号についてボンドワイヤを使用することを避け得る。代わりに、チップ上の出力ポートからプローブへの直接的な接続が使用され、プローブは導波管への信号転送のために使用される。当然ながら、これは相互に機能する。それにより、この例では信号を出力するように構成された第１２のパッドが、代わりに、導波管ポートから与えられる入力信号を受け取るように構成されることが可能である。そして、代わりに、プローブは、入力ポートに接続され、導波管ポートからの入力信号を入力ポートに転送する。
本発明は、上記例に限定されないが、添付の特許請求の範囲の範囲内で自由に変化してもよい。例えば、本発明は、チップを形成するいずれかの適した平面構造とともに用いられてもよい。一般的に、チップは、第１の平面構造を形成し、１つ以上の電気的な機能性を含んでもよい。
プローブ４８、７３が第１０のパッド４４、７２に固定される上記検討された例において、これは、多くの手法で行われてもよい。例えば、これは、はんだ付けまたは熱圧縮を用いて、行われる。
チップ１、６２は、ＧａＡｓ（ガリウムヒ素）、ＳｉＧｅ（シリコンゲルマニウム）およびＣＭＯＳ（相補型金属酸化膜半導体）等の多くの適した材料において作成されてもよい。チップ１，６２は、ＭＭＩＣ（モノリシックマイクロ波集積回路）の形式であってもよい。使用されるリードフレーム５は、例えば、金またはベリリウム銅において作成されてもよい。
導波管ポートは、導波管および／またはアンテナに与え、または導波管および／またはアンテナによって与えられるように、好適に構成される。導波管は、表面実装型の導波管の形式であってもよい。
第３の実施形態で用いられる蓋は、代わりに、例えば２つの蓋のように、いくつかの蓋により構成されてもよい。この場合に、１つの蓋が第１の空洞を含み、別の蓋が第２の空洞を含む。上記蓋は、メタライゼーションの薄い層により覆われる、プラスチックのような非導電性材料において作成されてもよい。
第３の実施形態においてプローブを支える積層板における金属メッキの穴の数は、いずれかの適した数であってもよい。また、金属メッキの穴が全くなくてもよく、代わりに、積層板が、ＰＣＢに接着され、またはいずれかの他の適した手法で固定されてもよい。
リードフレーム内およびチップ上のパッドの数は、当然ながら、用いられる種類に応じて変化してもよい。また、使用されるパッドの数、およびどのパッドが使用されるかは、同様に変化する。
メタライゼーションがある場合に、金属材料は、銅または金等のいずれかの適した導体であってもよい。
プローブは、Ｔ字型を有するように示されたが、これはプローブの形の例にすぎない。本発明で用いられるプローブは、例えば直線で、面取りされ、先細にされ、連続的におよび／またはステップで幅の変化を伴う等の、いずれかの適した形を有してもよい。
ＰＣＢは、必要であればいくつかの層を含んでもよく、当該層は、異なる種類の回路を含んでもよい。当該層構造は、機械的な理由で必要であってもよい。一般的に、ＰＣＢは、第２の平面構造を形成する。
フレーム５７は、単一の列のビアホール６０を含むように示される。リーク抑制をさらに向上させるために、１つより多い列のビアホールが使用されてもよい。フレーム５７は、少なくとも２つの隣接する列のビアホールをその外周に含んでもよい。
用いられるプリプレグは、いずれかの種類の適した粘着剤であってもよい。
説明されたメタライゼーションＭ１、Ｍ２、８５、８６、８７は、例えば１７ｍまたは３５ｍの厚さを有する、比較的薄い金属フィルムにより作成され、例えば、銅または金において作成される。銅は、所望の金属によりめっきされてもよい。

Claims (13)

  1. チップの形式の第１の平面構造（１、１’、６２）から導波管ポート（４７、４７’、７７）への変換器であって、
    前記第１の平面構造（１、１’、６２）は第１の主面（３、３’、６６）と第２の主面（４、４’、６７）とを有し、
    前記第１の主面（３、３’、６６）は、入力信号を受け取るように構成される少なくとも１つの入力ポート（３５、３６、３７、３８、３９）と、出力信号を出力するように構成される少なくとも１つの出力ポート（４４、４５、７２）と、少なくとも１つの電気的な機能性とを含み、
    前記ポート（４４、４５、７２、３５、３６、３７、３８、３９）のうちの１つのポート（４４、７２）は、当該１つのポート（４４、７２）から少なくとも部分的に前記導波管ポート（４７、４７’、７７）上に伸びるように構成される導電性のプローブ（４８、４８’、７３）と直接的に接続されて、それにより前記１つのポート（４４、７２）と前記導波管ポート（４７、４７’、７７）との間で信号が転送され得、
    前記第１の平面構造（１、１’）は、第１の基盤主面（３３）と第２の基盤主面（３４）とを有する、リードフレームの形式の基盤構造（５）の、当該第１の基盤主面（３３）に実装され、
    前記第２の主面（４、４’）は、前記第１の基盤主面（３３）に面するように構成され、
    前記導波管ポート（４７、４７’）は、前記基盤構造（５）において前記第１の基盤主面（３３）から前記第２の基盤主面（３４）に及ぶように構成される、
    ことを特徴とする、変換器。
  2. 前記導波管ポート（４７）は、前記第１の平面構造（１）においても、前記第１の主面（３）から前記第２の基盤主面（３４）に及ぶように構成される、ことを特徴とする請求項１に記載の変換器。
  3. 前記第１の平面構造は、複数の電気的な機能を有するチップ（１、１’、６２）であり、
    ボンドワイヤ（４６）は、チップ接続部（３５、３６、３７、３８、３９、４０、４１、４２、４３、４５）と、前記基盤構造（５）に含まれる対応するパッケージ接続部（２２、２３、２４、２５、２６、７、８、２０、１９、９）とを接続し、
    前記基盤構造（５）および前記チップ（１、１’）は、鋳物（３２）の内部に少なくとも部分的に含まれ、前記パッケージ接続部（２２、２３、２４、２５、２６、７、８、２０、１９、９）を接続可能にするパッケージを形成する、
    ことを特徴とする請求項１又は２に記載の変換器。
  4. 前記パッケージは、ＱＦＮ（Quad Flat No Lead）型のパッケージである、ことを特徴とする請求項３に記載の変換器。
  5. 導電性の筺体（４９、４９’、８２）が前記導波管ポート（４７、４７’、７７）上に配置されて、それにより導電性の壁（５１、５２、５３、５４、５５、５１’、５２’、５３’、５４’、５５’）を有する空洞（５０、５０’、８４）が形成され、また、前記導電性のプローブ（４８、４８’、７３）が囲われ、
    前記空洞（５０、５０’、８４）の大きさが適合されて、それにより、前記プローブ（４８、４８’、７３）は、前記導波管ポート（４７、４７’、７７）への信号、および／または前記導波管ポート（４７、４７’、７７）からの信号を所望の手段で転送し得る、
    ことを特徴とする請求項１〜４のいずれか１項に記載の変換器。
  6. 前記筺体は、第１の壁（５１、５１’）を含み、当該第１の壁（５１、５１’）は、前記第１の平面構造（１、１’、６２）の前記主面（３、４、３’、４’）に実質的に平行である主要な拡張平面を有し、
    前記筺体は、第２の壁（５２、５２’）、第３の壁（５３、５３’）、第４の壁（５４、５４’）、および第５の壁（５５、５５’）を含み、これらの後者の壁（５２、５３、５４、５５、５２’、５３’、５４’、５５’）は、前記第１の壁（５１、５１’）の前記主要な拡張平面に実質的に垂直である主要な拡張平面を有し、前記導波管ポート（４７、４７’、７７）に向かって伸び、
    前記空洞（５０、５０’、８４）は、前記壁（５１、５２、５３、５４、５５、５１’、５２’、５３’、５４’、５５’）により定められる、
    ことを特徴とする請求項５に記載の変換器。
  7. 前記第２の壁（５２、５２’）は、前記筺体（４９、４９’、８２）との電気的な接触なしに前記空洞（５０、５０’、８４）の中に入ることを前記プローブ（４８、４８’、７３）に可能にするプローブ移行部（５６、５６’）を含む、ことを特徴とする請求項６に記載の変換器。
  8. 複数の電気的な機能を有するチップ（１、１’、６２）を含むパッケージであって、
    ボンドワイヤ（４６）は、チップ接続部（３５、３６、３７、３８、３９、４０、４１、４２、４３、４５）と、基盤構造（５）に含まれる対応するパッケージ接続部（２２、２３、２４、２５、２６、７、８、２０、１９、９）とを接続し、
    前記基盤構造（５）および前記チップ（１、１’）は、鋳物（３２）の内部に少なくとも部分的に含まれ、前記パッケージ接続部（２２、２３、２４、２５、２６、７、８、２０、１９、９）を接続可能にする前記パッケージを形成し、
    前記パッケージは、前記チップ（１、１’、６２）から導波管ポート（４７、４７’、７７）への変換器を含み、
    前記チップ（１、１’、６２）は、第１の主面（３、３’、６６）と第２の主面（４、４’、６７）とを有し、
    前記第１の主面（３、３’、６６）は、入力信号を受け取るように構成される少なくとも１つの入力ポート（３５、３６、３７、３８、３９）と、出力信号を出力するように構成される少なくとも１つの出力ポート（４４、４５、７２）と、少なくとも１つの電気的な機能性とを含み、
    前記ポート（４４、４５、７２、３５、３６、３７、３８、３９）のうちの１つのポート（４４、７２）は、当該１つのポート（４４、７２）から少なくとも部分的に前記導波管ポート（４７、４７’、７７）上に伸びるように構成される導電性のプローブ（４８、４８’、７３）と直接的に接続されて、それにより前記１つのポート（４４、７２）と前記導波管ポート（４７、４７’、７７）との間で信号が転送され得、
    前記チップ（１、１’）は、第１の基盤主面（３３）と第２の基盤主面（３４）とを有する、リードフレームの形式の前記基盤構造（５）の、当該第１の基盤主面（３３）に実装され、
    前記第２の主面（４、４’）は、前記第１の基盤主面（３３）に面するように構成され、
    前記導波管ポート（４７、４７’）は、前記基盤構造（５）において前記第１の基盤主面（３３）から前記第２の基盤主面（３４）に及ぶように構成される、
    ことを特徴とする、パッケージ。
  9. 前記導波管ポート（４７）は、前記チップ（１）においても、前記第１の主面（３）から前記第２の基盤主面（３４）に及ぶように構成される、ことを特徴とする請求項８に記載のパッケージ。
  10. 前記パッケージは、ＱＦＮ（Quad Flat No Lead）型のパッケージである、ことを特徴とする請求項８または９のいずれか１項に記載のパッケージ。
  11. 導電性の筺体（４９、４９’）が前記導波管ポート（４７、４７’）上に配置されて、それにより導電性の壁（５１、５２、５３、５４、５５、５１’、５２’、５３’、５４’、５５’）を有する空洞（５０、５０’）が形成され、また、前記導電性のプローブ（４８、４８’）が囲われ、
    前記空洞（５０、５０’）の大きさが適合されて、それにより、前記プローブ（４８、４８’）は、前記導波管ポート（４７、４７’）への信号、および／または前記導波管ポート（４７、４７’）からの信号を所望の手段で転送し得る、
    ことを特徴とする請求項８から１０のいずれか１項に記載のパッケージ。
  12. 前記筺体は、第１の壁（５１、５１’）を含み、当該第１の壁（５１、５１’）は、前記チップ（１、１’）の前記主面（３、４、３’、４’）に実質的に平行である主要な拡張平面を有し、
    前記筺体は、第２の壁（５２、５２’）、第３の壁（５３、５３’）、第４の壁（５４、５４’）、および第５の壁（５５、５５’）を含み、これらの後者の壁（５２、５３、５４、５５、５２’、５３’、５４’、５５’）は、前記第１の壁（５１、５１’）の前記主要な拡張平面に実質的に垂直である主要な拡張平面を有し、前記導波管ポート（４７、４７’）に向かって伸び、
    前記空洞（５０、５０’）は、前記壁（５１、５２、５３、５４、５５、５１’、５２’、５３’、５４’、５５’）により定められる、
    ことを特徴とする請求項１１に記載のパッケージ。
  13. 前記第２の壁（５２、５２’）は、前記筺体（４９、４９’）との電気的な接触なしに前記空洞（５０、５０’）の中に入ることを前記プローブ（４８、４８’）に可能にするプローブ移行部（５６、５６’）を含む、ことを特徴とする請求項１２に記載のパッケージ。
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