KR20150075347A - 반도체 패키지, 반도체 모듈 및 반도체 디바이스 - Google Patents
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Abstract
본 발명은, 경량이고 방열 특성이 높은, 백 쇼트 구조를 구비하는 반도체 패키지 등을 제공한다.
실시 형태에 의하면, 반도체 패키지는, 백 쇼트 구조의 일부가 형성된 제1 금속체와, 반도체 디바이스의 실장 영역을 구비하고, 제1 금속체에 적치된 제2 금속체와, 도파관과 실장 영역에 실장되는 반도체 디바이스를 연결하는 신호 전송 선로가 형성된 선로 기판과, 제2 금속체 및 선로 기판을 개재하여 제1 금속체와 대향하는 위치에 배치된 덮개를 구비한다. 덮개는 수지제이며, 제1 금속체에 형성된 백 쇼트 구조의 일부에 대응하는 구조가 형성되어 있다. 그 구조의 내벽면은 금속 코팅되어 있다.
실시 형태에 의하면, 반도체 패키지는, 백 쇼트 구조의 일부가 형성된 제1 금속체와, 반도체 디바이스의 실장 영역을 구비하고, 제1 금속체에 적치된 제2 금속체와, 도파관과 실장 영역에 실장되는 반도체 디바이스를 연결하는 신호 전송 선로가 형성된 선로 기판과, 제2 금속체 및 선로 기판을 개재하여 제1 금속체와 대향하는 위치에 배치된 덮개를 구비한다. 덮개는 수지제이며, 제1 금속체에 형성된 백 쇼트 구조의 일부에 대응하는 구조가 형성되어 있다. 그 구조의 내벽면은 금속 코팅되어 있다.
Description
본 발명의 실시 형태는 반도체 패키지, 반도체 모듈 및 반도체 디바이스에 관한 것이다.
본 출원은, 2013년 12월 25일에 출원된 일본 특허 출원 제2013-267761호 및 2013년 12월 25일에 출원된 일본 특허 출원 제2013-267824호에 기초한 우선권을 주장하는 것이다. 그 바탕으로 되는 특허 출원의 개시 내용은, 참조에 의하여 전체적으로 본 출원에 포함된다.
밀리파 대역의 신호 전송에 도파관을 사용하는 경우가 있다. 도파관에서 전송된 신호는, 마이크로스트립 선로 등의 신호 전송 선로를 통하여 반도체에 입력된다. 일반적으로 도파관과 신호 전송 선로의 접속 부분에는, 백 쇼트(backshort) 구조가 채용된다.
백 쇼트 구조를 구비하는 반도체 패키지에는, 신호 파워 증폭용 반도체 칩 등 발열량이 많은 반도체 디바이스가 실장되는 경우가 많다. 이 때문에, 백 쇼트 구조를 구비하는 반도체 패키지는 높은 방열 특성이 요구된다. 그러나, 종래의 반도체 패키지는 유전체 기판 상에 반도체 디바이스가 실장되는 구조이기 때문에, 충분한 방열 특성을 얻을 수 없다.
또한, 최종 제품의 중량을 작게 하기 위해서는, 반도체 패키지는 경량인 것이 바람직하다. 그러나 종래의 반도체 패키지는, 백 쇼트 구조가 금속제이기 때문에 중량이 크다.
본 발명이 해결하고자 하는 과제는, 경량이고 방열 특성이 높은, 백 쇼트 구조를 구비하는 반도체 패키지 및 반도체 모듈을 제공하는 것, 및 이 반도체 패키지에 탑재되는 반도체 디바이스를 제공하는 것이다.
실시 형태의 반도체 패키지는, 백 쇼트 구조의 일부가 형성된 제1 금속체와, 반도체 디바이스의 실장 영역을 구비하고, 상기 제1 금속체에 적치된 제2 금속체와, 도파관과 상기 실장 영역에 실장되는 반도체 디바이스를 연결하는 전송 선로가 형성된 선로 기판과, 상기 제2 금속체 및 상기 선로 기판을 개재하여 상기 제1 금속체와 대향하는 위치에 배치된 덮개를 구비한다. 상기 덮개는 수지제이며, 상기 제1 금속체에 형성된 백 쇼트 구조의 일부에 대응하는 구조가 형성되어 있다. 그 구조의 내벽면은 금속 코팅되어 있다.
도 1은, 본 실시 형태 1의 반도체 패키지의 분해 사시도.
도 2a는, 도 1에 예시한 반도체 패키지의 외관 사시도.
도 2b는, 덮개를 제거한 반도체 패키지의 사시도.
도 2c는, 도 1에 예시한 반도체 패키지를 하측에서 본 사시도.
도 3a는, 도 2a에 도시하는 A-A' 면의 단면도.
도 3b는, 관통 구멍과 선로 기판의 접속 부분의 확대도.
도 3c는, 도 2a에 도시하는 B-B' 면의 단면도.
도 3d는, 덮개와 선로 기판의 접속 부분의 확대도.
도 4는, 본 실시 형태 2의 반도체 패키지의 분해 사시도.
도 5는, 본 실시 형태 3의 반도체 패키지의 분해 사시도.
도 6은, 본 실시 형태 4의 반도체 패키지의 일례를 도시하는 분해 사시도.
도 7a는, 도 6에 예시한 반도체 패키지의 외관 사시도.
도 7b는, 덮개를 제거한 반도체 패키지의 사시도.
도 7c는, 도 6에 예시한 반도체 패키지를 하측에서 본 사시도.
도 7d는, 반도체 패키지가 구비하는 선로 기판을 하측에서 본 사시도.
도 8은, 도 7a에 도시하는 C-C' 면의 단면도.
도 9는, 도 8에 도시하는 변환부의 확대 단면도.
도 10a는, 도 7a에 도시하는 D-D' 면의 단면도.
도 10b는, 도 10a에 도시하는 출력측의 신호측 도체 주변의 확대 단면도.
도 11은, 기체(基體)에 설치된 반도체 패키지의 외관 사시도.
도 12는, 도 11에 도시하는 E-E' 면의 단면도.
도 2a는, 도 1에 예시한 반도체 패키지의 외관 사시도.
도 2b는, 덮개를 제거한 반도체 패키지의 사시도.
도 2c는, 도 1에 예시한 반도체 패키지를 하측에서 본 사시도.
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도 5는, 본 실시 형태 3의 반도체 패키지의 분해 사시도.
도 6은, 본 실시 형태 4의 반도체 패키지의 일례를 도시하는 분해 사시도.
도 7a는, 도 6에 예시한 반도체 패키지의 외관 사시도.
도 7b는, 덮개를 제거한 반도체 패키지의 사시도.
도 7c는, 도 6에 예시한 반도체 패키지를 하측에서 본 사시도.
도 7d는, 반도체 패키지가 구비하는 선로 기판을 하측에서 본 사시도.
도 8은, 도 7a에 도시하는 C-C' 면의 단면도.
도 9는, 도 8에 도시하는 변환부의 확대 단면도.
도 10a는, 도 7a에 도시하는 D-D' 면의 단면도.
도 10b는, 도 10a에 도시하는 출력측의 신호측 도체 주변의 확대 단면도.
도 11은, 기체(基體)에 설치된 반도체 패키지의 외관 사시도.
도 12는, 도 11에 도시하는 E-E' 면의 단면도.
이하, 본 실시 형태에 대하여 도면을 참조하면서 설명한다. 도면 중, 동일하거나 또는 동등한 부분에는 동일한 부호를 붙인다.
(실시 형태 1)
도 1 내지 도 3d는, 본 실시 형태 1의 반도체 패키지를 도시하는 도면이다. 어느 도면이나, 반도체 패키지 내에는 반도체 디바이스(13)가 수용되어 있다. 반도체 디바이스(13)는 반도체 칩을 포함한다. 예를 들어 반도체 디바이스(13)는, 복수의 능동 소자(예를 들어, 신호 증폭용 반도체 소자)를 포함하는 신호 파워 증폭용 반도체 칩을 포함한다. 또한 이하의 설명에서는, 반도체 디바이스가 실장되어 있지 않은 반도체 패키지 외에, 반도체 디바이스가 실장된 반도체 패키지도 "반도체 패키지"라고 칭한다. 반도체 디바이스가 실장된 반도체 패키지는 "반도체 모듈"이라고 바꾸어 말할 수도 있다.
도 1 내지 도 3d에 예시한 바와 같이, 반도체 패키지(1)는 제1 금속체로서의 도파관 인터페이스 금속 플레이트(11)와, 제2 금속체로서의 칩 마운트 금속 플레이트(12)와, 반도체 디바이스(13)와, 선로 기판(14)과, 덮개(15)를 포함한다.
도파관 인터페이스 금속 플레이트(11)는 평판형 금속판이다. 도파관 인터페이스 금속 플레이트(11)는, 예를 들어 구리, 알루미늄, 또는 그들을 포함하는 합금 등을 포함한다. 도파관 인터페이스 금속 플레이트(11)에는, 도 2c에 도시한 바와 같이 2개의 관통 구멍(11a)(11a(#1) 및 11a(#2))이 이격되어 형성되어 있다. 관통 구멍(11a)의 형상은, 반도체 패키지(1)에 접속되는 도파관의 단면 형상에 대응한 형상으로 되어 있다. 관통 구멍(11a)의 하측의 개구가, 반도체 패키지(1)와 외부의 접속 단부로 되는 부분이다. 관통 구멍(11a)의 하측의 개구에는, 예를 들어 신호 입출력을 위한 밀리파 대역용 도파관(도시 생략)이 접속된다. 도파관이 접속되었을 경우에는, 관통 구멍(11a)은 도파관의 관로의 일부로 된다.
도파관 인터페이스 금속 플레이트(11)의 상면, 또한 2개의 관통 구멍(11a) 사이에는, 도 3a에 도시한 바와 같이 칩 마운트 금속 플레이트(12)가 적치되어 있다. 칩 마운트 금속 플레이트(12)는 평판형 금속판이다. 칩 마운트 금속 플레이트(12)는 도파관 인터페이스 금속 플레이트(11)에 고정되어 있고, 그 하면은 도파관 인터페이스 금속 플레이트(11)의 상면에 밀착하고 있다. 칩 마운트 금속 플레이트(12)는 상면측에, 반도체 디바이스 등을 실장하기 위한 실장 영역을 구비하고 있다. 본 실시 형태에서는, 이 실장 영역에 반도체 디바이스(13)가 실장된다. 칩 마운트 금속 플레이트(12)는, 예를 들어 구리 등 양호한 열전도성을 갖는 금속을 포함한다. 그로 인하여 칩 마운트 금속 플레이트(12)는, 반도체 디바이스(13)의 열을 도파관 인터페이스 금속 플레이트(11)로 전도하는 양호한 방열 경로로 된다.
도파관 인터페이스 금속 플레이트(11)의 상면에는 선로 기판(14)이 적치되어 있다. 선로 기판(14)은, 2개의 관통 구멍(11a)을 덮도록 칩 마운트 금속 플레이트(12)의 인접 영역에 고정된다. 선로 기판(14)은 평판형 유전체 기판이다. 선로 기판(14)의 상면에는 신호측 도체(14a)가 형성되어 있고, 하면에는 접지측 도체(14b)가 형성되어 있다.
선로 기판(44)에는 반도체 디바이스(13)에 입출력되는 신호의 전송 선로가 형성되어 있다. 이 신호 전송 선로는 신호측 도체(14a)와 접지측 도체(14b)를 포함한다. 신호 전송 선로는, 반도체 패키지(1)의 입출력 신호 접속 단부로 되는 2개의 관통 구멍(11a) 각각과 반도체 디바이스(13)를 접속한다. 신호측 도체(14a)는 연신부(14d)를 갖고 있다. 연신부(14d)는 관통 구멍(11a)의 개구면과 중첩된 부분이다. 연신부(14d)의 길이는 신호의 선로 파장의 1/4이다. 연신부(14d)에 대해서는 후술한다.
또한 접지측 도체(14b)는, 그 전체가 면형상이어도 된다. 그리고 접지측 도체(14b)는, 면 전체가 도파관 인터페이스 금속 플레이트(11)에 접촉하도록, 도파관 인터페이스 금속 플레이트(11)에 고정되어 있어도 된다.
덮개(15)는, 측벽면의 높이가 일정한 상자형 덮개이다. 덮개(15)는, 관통 구멍(11a) 및 칩 마운트 금속 플레이트(12)를 상방으로부터 일체로 덮도록, 선로 기판(14) 상에 적치되어 있다.
덮개(15)의 하면측에는 백 쇼트 단부로 되는 오목부(도 3a에 도시하는 공간(15a(＃1) 및 15a(＃2))가 형성되어 있다. 백 쇼트 단부는, 단락면(백 쇼트)이 형성된 도파관의 단부이며, 백 쇼트 구조의 일부이다. 많은 경우, 백 쇼트 구조에서는 도파관의 단부에 백 쇼트가 설치된다. 그리고, 그 단부 부근에 마이크로스트립 선로 등의 신호 전송 선로의 일단부가 삽입된다. 일반적으로 신호 전송 선로와 백 쇼트까지의 거리는 전송 신호의 관내 파장의 1/4이며, 신호 전송 선로의 삽입 길이는 전송 신호의 선로 파장의 1/4이다.
공간(15a)은 관통 구멍(11a)의 개구면에 대응하는 위치에 배치되어 있다. 공간(15a)은 덮개(15)의 외벽과 덮개(15) 내부의 구획벽으로 구획된 공간이다. 공간(15a)은 관통 구멍(11a)의 개구면의 형상을 그대로 상방으로 연장한 형상으로 되어 있다. 신호측 도체(14a)에서 상벽면(15d)까지의 높이(도 3b에 나타내는 높이 H)는, 신호의 도파관 관내 파장의 1/4이다. 공간(15a)의 내벽면(15b)은, 전체면이 금속 코팅되어 있다. 금속 코팅이 실시됨으로써, 공간(15a)은 도파관의 백 쇼트 단부로서 기능한다.
덮개(15)의 하면측에는 공간(15a(＃1) 및 15a(＃2)) 외에, 도 3a에 도시한 바와 같이 공간(15c)이 형성되어 있다. 공간(15c)은 반도체 디바이스(13)나 선로 기판(14)의 일부 등을 수용하기 위한 공간이다.
덮개(15)의 재료는, 예를 들어 플라스틱 등 경량의 수지로 되어 있다. 그로 인하여 덮개(15)가 경량인 것은 물론, 반도체 패키지(1) 전체가 경량이다.
관통 구멍(11a), 공간(15a) 및 선로 기판(14)의 일부(관통 구멍(11a)과 공간(15a)에 끼워진 부분)가 신호의 변환 부분이다. 이 변환 부분에서, 도파관에서 전송되는 신호가 선로 기판(14)에서 전송되는 신호로, 및 선로 기판(14)에서 전송되는 신호가 도파관에서 전송되는 신호로 변환된다. 본 실시 형태의 반도체 패키지(1)는 2개의 변환 부분을 갖고 있다. 변환 부분은 2개 모두 마찬가지의 구조이다.
도 3b는, 도 3a에 도시하는 변환 부분의 하나를 확대한 도면이다. 구체적으로는 도 3b는, 관통 구멍(11a(#2))측(도 3a의 좌측)의 변환 부분을 확대한 도면이다. 도 3b의 예에서는, 도파관(도시 생략)은 관통 구멍(11a)의 개구 하측으로부터 접속된다. 관통 구멍(#2)의 상방에는, 개구면을 막도록 선로 기판(14)(#2)이 돌출되어 있다. 이 돌출된 부분에 연신부(14d)가 형성된다. 연신부(14d)는 신호측 도체(14a)의 단부이다. 구체적으로는, 연신부(14d)는 관통 구멍(11a)의 개구면과 중첩되도록 신호측 도체(14a)를 연신시킨 부분이다. 연신부(14d)의 길이 L은 신호의 선로 파장의 1/4이다. 연신부(14d)의 상방에는 공간(15a(#2))이 형성되어 있다. 연신부(14d)에서 공간(15a(#2))의 상벽면(15d(#2))까지의 높이 H는, 신호의 관내 파장의 1/4이다.
공간(15a)의 내벽면(15b)에는, 전체면에 금속 코팅이 실시되어 있다. 금속 코팅의 재료에는, 예를 들어 금 또는 은 등이 사용된다. 내벽면(15b)에 금속 코팅을 실시함으로써 공간(15a)의 내벽면은, 표면 조도(粗度)가 적은 평면으로 된다. 이에 따라, 변환 부분에 있어서의 신호의 손실은 적어진다. 상술한 변환 부분의 구조는 백 쇼트 구조라고 불리는 경우가 있다. 또한, 공간(15a)의 상벽면(15d)은 단락면, 또는 백 쇼트라고 칭해지는 경우가 있다.
본 실시 형태의 반도체 패키지(1)는, 도파관이 접속되는 인터페이스를 구비하고 있다. 그 때문에 반도체 패키지(1)에는, 예를 들어 신호 파워 증폭용 반도체 능동 소자 등을 포함한 반도체 디바이스 등, 비교적 발열량이 많은 반도체 디바이스가 수용되는 경우가 많다. 본 실시 형태의 경우, 반도체 디바이스는 칩 마운트 금속 플레이트(12)에 실장된다. 칩 마운트 금속 플레이트(12)는 양호한 열전도성을 갖는 금속을 포함하고 있으므로, 도파관 인터페이스 금속 플레이트(11)로의 양호한 방열 경로로서 기능한다. 따라서, 반도체 디바이스의 발열량이 많은 경우에도, 반도체 디바이스에 충분한 방열 특성을 갖게 할 수 있다.
또한, 덮개(15)는 관통 구멍(11a), 칩 마운트 금속 플레이트(12), 반도체 디바이스(13) 및 선로 기판(14)의 전체를 상방으로부터 일체로 덮음과 함께, 그 하면측에는 공간(15a(#1) 및 15a(#2))이 형성되어 있다. 이러한 형상·구조의 덮개(15)를, 예를 들어 금속 재료를 사용하여 주형에 의하여 제조하면, 덮개(15)는 무거워진다). 게다가, 내벽면(15b)의 표면 조도를 억제하는 것도 어려우므로, 도파관과 선로 기판(14) 사이의 변환 부분에 있어서의 신호의 손실은 커진다. 본 실시 형태에서는, 덮개(15)의 재료에 플라스틱 등의 수지가 사용되고 있으므로, 덮개(15)는 경량인 데다 주형에 의한 제작도 용이하다. 또한 공간(15a)의 내벽면(15b)에는 금속 코팅이 실시되어 있으므로, 내벽면(15b)은 표면 조도가 적은, 매끄러운 평면으로 된다. 이 결과, 변환 부분에 있어서의 신호 손실은 낮다.
이상 설명한 바와 같이 본 실시 형태에 의하면, 충분한 방열 특성을 갖고, 신호의 전송 손실이 낮으며, 소형이고 경량이며 제조도 용이한, 도파관 인터페이스를 갖는 반도체 패키지를 얻을 수 있다.
(실시 형태 2)
도 4는, 본 실시 형태 2의 반도체 패키지를 도시하는 분해 사시도이다. 주요부에 대해서는 투시적으로 도시하고 있다. 반도체 패키지 내에는 반도체 디바이스(23)가 수용되어 있다. 도 4에 예시한 바와 같이, 반도체 패키지(2)는 제1 금속체로서의 금속 블록(21)과, 제2 금속체로서의 칩 마운트 금속 플레이트(22)와, 반도체 디바이스(23)와, 선로 기판(24)과, 덮개로서의 덮개(25)를 포함한다.
금속 블록(21)은, 내부에 도파관로가 형성된 도파관 내장 금속 블록이다. 이 도파관로는 관통 구멍이며, 백 쇼트 구조의 일부이다. 금속 블록(21)은, 예를 들어 구리, 알루미늄, 또는 그들을 포함하는 합금 등을 포함한다. 금속 블록(21)의 외관 형상은 직육면체이다. 금속 블록(21)의 각 면은 평면이다. 금속 블록(21)의 내부에는, 2개의 독립적인 도파관로(21a)(21a(#1) 및 21a(#2))가 이격되어 형성되어 있다. 본 실시 형태의 경우, 도파관로(21a)가 도파관 인터페이스로 된다. 도파관로의 일단부(개구부(21b(#1) 및 21b(#2))는, 금속 블록(21)의 일면에 노출되어 있다. 또한, 개구부(21b(#1) 및 21b(#2))가 노출되어 있는 평면은, 동일한 평면(이하, 노출 평면(21c)이라고 함)이다.
노출 평면(21c) 상에는 평판형 칩 마운트 금속 플레이트(22)가 적치된다. 구체적으로는, 칩 마운트 금속 플레이트(22)는 개구부(21b(#1)) 및 개구부(21b(#2)) 사이에 적치된다. 칩 마운트 금속 플레이트(22)는, 그 하면이 노출 평면(21c)에 접착된 상태에서 금속 블록(21)에 고정된다. 칩 마운트 금속 플레이트(22)는, 상면측에 반도체 디바이스 등의 실장 영역(도시 생략)을 구비하고 있다. 도 4의 예에서는, 실장 영역에 반도체 디바이스(23)가 실장되어 있다. 칩 마운트 금속 플레이트(22)는 구리 등의 양호한 열전도성을 갖는 금속을 포함하고 있다. 그로 인하여 칩 마운트 금속 플레이트(22)는, 반도체 디바이스(23)의 열을 금속 블록(21)으로 전도하는 양호한 방열 경로로 된다.
노출 평면(21c) 상에는, 2개의 개구부(21b)를 막도록 선로 기판(24)이 적치된다. 선로 기판(24)에는, 칩 마운트 금속 플레이트(22)를 둘러싸도록 개구(24a)가 형성되어 있다. 또한, 선로 기판(24)에는 2개의 전송 선로(24b)가 형성되어 있다. 전송 선로(24b(#1))는 도파관로(21a(#1))와 반도체 디바이스(23)를 연결하는 신호 전송로이며, 전송 선로(24b(#2))는 도파관로(21a(#2))와 반도체 디바이스(23)를 연결하는 신호 전송 경로이다. 이들 전송 선로(24b)는 각각, 신호측 도체와 접지측 도체를 포함하고 있다. 신호측 도체는 선로 기판(24)의 상면측에 형성되어 있고, 접지 도체는 선로 기판(24)의 하면측에 형성되어 있다. 선로 기판(24)은 유전체 기판을 구비하고 있다. 신호측 도체와 접지측 도체 사이에는 유전체 기판이 위치하고 있다. 또한 본 실시 형태에서는, 접지 도체는 노출 평면(21c)에 접착되어 있다.
전송 선로(24b)의 신호측 도체는, 단부에 연신부(24d)(24d(#1) 및 24d(#2))를 갖고 있다. 연신부(24d)는, 부위(24c)(24c(#1) 및 24c(#2)) 상에 돌출되어 있다. 부위(24c)는, 2개의 도파관로의 개구부(21b)의 상면에 위치한다. 연신부(24d)의 길이는 신호의 선로 파장의 1/4이다. 연신부(24d)는 백 쇼트 구조의 일부이다. 접지측 도체는 개구부(21b)의 형상에 맞춰 제거되어 있다.
또한 선로 기판(24)에는, 선로 기판(24) 전체를 덮도록 수지제의 덮개(25)가 적치되어 있다. 덮개(25)는, 백 쇼트 단부가 형성된 백 쇼트 내장 덮개이다. 덮개(25)는 선로 기판(24)에 접착되어 있다. 본 실시 형태에서는, 덮개(25)의 외관 형상은 직육면체로 되어 있다.
덮개(25)의 하측에는, 백 쇼트 단부로 되는 오목부(도 4에 도시하는 공간(25a(＃1) 및 25a(＃2))가 형성되어 있다. 오목부는, 금속 블록(21)에 형성된 도파관로에 대응하는 구조이다. 공간(25a)은, 도파관로의 개구부(21b)에 대응한 위치, 즉 선로 기판 상의 부위(24c)에 대응한 위치에 배치되어 있다. 공간(25a)은, 개구부(21b)의 형상을 그대로 상방으로 연장한 형상으로 되어 있다. 연신부(24d)에서 상벽면(25b)까지의 높이는, 신호의 도파관 관내 파장의 1/4이다. 공간(25a)의 내벽면은, 전체면이 금속 코팅되어 있다. 이 금속 코팅에 의하여, 공간(25a)의 상벽면(25b)은 도파관의 백 쇼트로서 기능한다.
금속 코팅의 재료에는, 금 또는 은 등이 사용된다. 금속 코팅을 실시함으로써 공간(25a)의 내벽면은, 표면 조도가 적은 평면으로 된다. 이에 따라, 백 쇼트 구조 부분에서의 신호의 손실은 적어진다. 또한, 덮개(25)의 재료에 플라스틱 등의 경량의 수지가 사용되어 있으므로, 덮개(25)는 경량이다. 덮개(25)는 비교적 체적이 크므로, 반도체 패키지(2) 전체의 중량도 대폭 작아진다.
본 실시 형태에 있어서도, 반도체 디바이스는 칩 마운트 금속 플레이트(22)에 실장되어 있다. 칩 마운트 금속 플레이트(22)는 양호한 열전도성을 갖는 금속을 포함하고 있으므로, 금속 블록(21)으로의 양호한 방열 경로로서 기능한다. 따라서, 반도체 디바이스의 발열량이 많은 경우에도, 반도체 디바이스에 충분한 방열 특성을 갖게 할 수 있다. 또한, 덮개(25)의 재료에 플라스틱 등의 수지가 사용되어 있으므로, 덮개(25)는 경량인 데다 주형에 의한 제작도 용이하다. 또한, 공간(25a)의 내벽면에는 금속 코팅이 실시되어 있으므로, 공간(25a)의 내벽면은 표면 조도가 적은, 매끄러운 평면으로 된다. 이 결과, 변환 부분에서의 신호 손실은 낮다.
따라서, 본 실시 형태에 있어서도, 충분한 방열 특성을 갖고, 신호의 전송 손실이 낮으며, 소형이고 경량이며 제조도 용이한, 도파관 인터페이스를 갖는 반도체 패키지를 얻을 수 있다.
(실시 형태 3)
도 5는, 본 실시 형태 3의 반도체 패키지 도시하는 분해 사시도이다. 실시 형태 2의 반도체 패키지와 동일한 부분은, 동일한 부호를 붙이고 있다. 실시 형태 2에서는, 반도체 패키지의 최하층은 내부에 도파관이 형성된 금속 블록, 최상층은 백 쇼트 단부가 형성된 수지제의 덮개로 되어 있었지만, 실시 형태 3에서는, 반도체 패키지의 최하층은 백 쇼트 단부가 형성된 금속 블록, 최상층은 내부에 도파관로가 형성된 수지제의 덮개로 되어 있다. 이하, 본 실시 형태 3의 반도체 패키지(3)에 대하여 설명한다. 또한, 실시 형태 2과 중복되는 부분은 간략화하여 설명한다.
도 5에 있어서도, 주요부는 투시적으로 도시되어 있다. 반도체 패키지 내에는 반도체 디바이스(23)가 수용되어 있다. 도 5에 예시한 바와 같이, 반도체 패키지(3)는 제1 금속체로서의 금속 블록(31)과, 제2 금속체로서의 칩 마운트 금속 플레이트(22)와, 반도체 디바이스(23)와, 선로 기판(24)과, 덮개(35)를 포함한다.
금속 블록(31)은, 백 쇼트 단부가 형성된 백 쇼트 내장 금속 블록이다. 금속 블록(31)은, 예를 들어 구리, 알루미늄, 또는 그들을 포함하는 합금 등을 포함한다. 본 실시 형태에서는, 금속 블록(31)의 외관 형상은 직육면체로 되어 있다. 금속 블록(31)의 각 면은 평면이다. 금속 블록(31)의 일 평면에는, 도파관로의 개구 형상으로 파여진 2개의 오목부(31a)(31a(#1) 및 31a(#2))가 이격되어 형성되어 있다. 그리고, 이들 오목부(31a)의 저면(31b)까지의 깊이는, 신호의 도파관 관내 파장의 1/4 파장에 상당하는 깊이로 되어 있다. 저면(31b)을 포함하는 오목부(31a)의 내벽면에는, 금 또는 은 등을 재료로 한 금속 코팅이 실시되어 있다. 이에 따라, 오목부(31a)는 도파관의 백 쇼트 단부로서 기능한다. 이 경우, 오목부(31a)의 저면(31b)이 백 쇼트로 된다. 상술한 바와 같이, 백 쇼트 단부는 백 쇼트 구조의 일부이다.
오목부(31a)가 형성된 평면에는, 칩 마운트 금속 플레이트(22)가 적치되어 있다. 구체적으로는, 칩 마운트 금속 플레이트(22)는 2개의 오목부(31a) 사이에 고정되어 있다. 칩 마운트 금속 플레이트(22)는 상면측에 반도체 디바이스 등의 실장 영역(도시 생략)을 구비하고 있다. 도 5의 예에서는, 실장 영역에 반도체 디바이스(23)가 실장되어 있다. 칩 마운트 금속 플레이트(22)는 구리 등의 양호한 열전도성을 갖는 금속을 포함하고 있다. 그로 인하여, 칩 마운트 금속 플레이트(22)는 반도체 디바이스(23)의 열을 금속 블록(31)으로 전도하는 양호한 방열 경로로 된다.
또한, 오목부(31a)가 형성된 평면에는 선로 기판(24)이 적치되어 있다. 이 선로 기판(24)의 구조는, 실시 형태 2에서 설명한 선로 기판(24)의 구조와 마찬가지이다. 단, 이 선로 기판(24)의 부위(24c)는, 금속 블록(31)의 2개의 오목부(31a)에 대응한 장소에 위치하고 있다. 부위(24c)는 오목부(31a)와 일체로 되어, 신호 전송 선로와 도파관 사이의 신호 접속을 변환하는 백 쇼트 구조를 형성한다.
또한 선로 기판(24)에는, 선로 기판(24) 전체를 덮도록 수지제의 덮개(35)가 적치되어 있다. 덮개(35)는, 내부에 도파관로가 형성된 도파관로 내장 덮개이다. 이 도파관로는 관통 구멍이며, 백 쇼트 구조의 일부이다. 덮개(35)는 선로 기판(24)에 접착되어 있다. 본 실시 형태에서는, 덮개(35)의 외관 형상은 직육면체로 되어 있다. 이 덮개(35)의 내부에는, 2개의 도파관로(35a)(35a(#1) 및 35a(#2))가 형성되어 있다. 도파관로(35a)는, 금속 블록(31)에 형성된 백 쇼트 단에 대응하는 구조이다. 본 실시 형태의 경우, 도파관로(35a)가 도파관 인터페이스로 된다. 도파관로(35a)의 개구부의 일단부(35b(#1) 및 35b(#2))는, 선로 기판(24) 내의 부위(24c(#1) 및 24c(#2))에 대응한 장소에 위치하고 있다. 덮개(35)는 경량화를 위하여, 플라스틱 등의 경량의 수지로 구성되어 있다. 그 때문에, 도파관로(35a)의 내벽면은 모두 금, 은 등을 재료로 한 금속 코팅이 실시되어 있다. 이 금속 코팅에 의하여 내벽면은 표면 조도가 작은 평활한 면으로 된다. 이에 따라, 도파관로(35a)는 도파관으로서 기능할 수 있다.
본 실시 형태에 있어서도, 반도체 디바이스는 칩 마운트 금속 플레이트(22)에 실장된다. 칩 마운트 금속 플레이트(22)는 양호한 열전도성을 갖는 금속을 포함하고 있으므로, 덮개(35)로의 양호한 방열 경로로서 기능한다. 따라서, 반도체 디바이스의 발열량이 많은 경우에도, 반도체 디바이스에 충분한 방열 특성을 갖게 할 수 있다. 또한, 덮개(35)의 재료에 플라스틱 등의 수지가 사용되어 있으므로, 덮개(35)는 경량인 데다 주형에 의한 제작도 용이하다. 또한 오목부(31a)의 내벽면 및 도파관로(35a)의 내벽면에는 금속 코팅이 실시되어 있으므로, 내벽면은 표면 조도가 적은, 매끄러운 평면으로 된다. 이 결과, 변환 부분의 신호 손실은 낮다. 따라서, 본 실시 형태에 있어서도, 충분한 방열 특성을 갖고, 신호의 전송 손실이 낮으며, 소형이고 경량이며 제조도 용이한, 도파관 인터페이스를 갖는 반도체 패키지를 얻을 수 있다.
(실시 형태 4)
도파관 인터페이스를 채용한 반도체 패키지에는, 많은 경우, 신호 파워 증폭용 반도체 디바이스가 저장된다. 도파관은 큰 신호 파워의 신호를 취급할 수 있으므로, 반도체 패키지의 신호 출력측(후단부측)은 도파관 인터페이스로 되어 있는 것이 바람직하다. 한편, 반도체 패키지의 전단부측에는, 마이크로스트립 선로 등의 신호 전송 선로가 다용된, 신호 레벨이 작은 신호를 취급하는 장치가 설치되는 경우가 많다. 신호 변환 시의 신호 손실을 고려하면, 반도체 패키지는 전단부측에, 마이크로스트립 선로 등의 신호 전송 선로가 그대로 접속 가능한 신호 입력 인터페이스를 구비하는 것이 바람직하다.
따라서 실시 형태 4에서는, 후단부측(신호 출력측)에 도파관 인터페이스를 구비함과 함께, 전단부측에 마이크로스트립 선로 등의 신호 전송 선로가 접속 가능한 신호 입력 인터페이스를 구비한 반도체 패키지에 대하여 설명한다.
도 6은, 본 실시 형태 4의 반도체 패키지의 분해 사시도이며, 도 7a 내지 도 7d는, 반도체 패키지 전체 및 각 부마다의 사시도이다. 또한 도 8 및 도 9는, 도 7a 중의 C-C' 면의 단면도이며, 도 10a 내지 도 10b는, 도 7a 중의 D-D'면의 단면도이다. 또한 어느 도면이나, 반도체 패키지 내에는 반도체 디바이스(43)가 수용되어 있다.
도 6 내지 도 10b에 예시한 바와 같이, 반도체 패키지(4)는 제1 금속체로서의 도파관 인터페이스 금속 플레이트(41)와, 제2 금속체로서의 칩 마운트 금속 플레이트(42)와, 반도체 디바이스(43)와, 선로 기판(44)과, 덮개(45)를 포함한다.
도파관 인터페이스 금속 플레이트(41)는 평판형 금속판이다. 도파관 인터페이스 금속 플레이트(41)는, 예를 들어 구리, 알루미늄, 또는 그들을 포함하는 합금 등을 포함한다. 도파관 인터페이스 금속 플레이트(41)에는, 도 6에 도시한 바와 같이 관통 구멍(41a)이 형성되어 있다. 관통 구멍(41a)의 형상은, 반도체 패키지(4)에 접속되는 도파관의 단면 형상에 대응한 형상으로 되어 있다. 관통 구멍(11a)의 하측의 개구가, 반도체 패키지(4)와 외부의 접속 단부로 되는 부분이다. 관통 구멍(41a)의 하측의 개구에는, 예를 들어 신호 입출력을 위한 밀리파 대역용 도파관(도시 생략)이 접속된다. 도파관이 접속되었을 경우에는, 관통 구멍(41a)은 도파관의 관로의 일부로 된다.
도파관 인터페이스 금속 플레이트(41)의 상면에는, 도 8에 도시한 바와 같이 칩 마운트 금속 플레이트(42)가 적치되어 있다. 칩 마운트 금속 플레이트(42)는 평판형 금속판이다. 칩 마운트 금속 플레이트(42)는 도파관 인터페이스 금속 플레이트(41)에 고정되어 있고, 그 하면은 도파관 인터페이스 금속 플레이트(41)의 상면에 밀착하고 있다. 칩 마운트 금속 플레이트(42)는 상면측에, 반도체 디바이스 등을 실장하기 위한 실장 영역을 구비하고 있다. 본 실시 형태에서는, 이 실장 영역에 반도체 디바이스(43)가 실장된다. 칩 마운트 금속 플레이트(42)는, 예를 들어 구리 등 양호한 열전도성을 갖는 금속을 포함한다. 그로 인하여 칩 마운트 금속 플레이트(42)는, 반도체 디바이스(43)의 열을 도파관 인터페이스 금속 플레이트(41)로 전도하는 양호한 방열 경로로 된다.
도파관 인터페이스 금속 플레이트(41)의 상면에는 선로 기판(44)이 적치되어 있다. 선로 기판(44)은, 관통 구멍(41a)을 덮도록 칩 마운트 금속 플레이트(42)의 인접 영역에 고정된다. 본 실시 형태에서는, 선로 기판(44)은 1매의 선로 기판을 포함하고 있다. 그러나, 선로 기판(44)은 복수의 선로 기판을 포함하고 있어도 된다. 예를 들어, 선로 기판(44)은 입력측, 출력측 등의 복수의 선로 기판으로 나뉘어져 있어도 된다. 이 경우, 이들 선로 기판은, 실장 영역을 사이에 두고 대향하도록 배치되어 있어도 된다.
선로 기판(44)의 입력측에는, 반도체 디바이스(43)에 입력되는 신호의 전송 선로로 되는 마이크로스트립 선로(이하, 입력측 전송 선로라고 함)가 형성되어 있다. 입력측 전송 선로는 신호측 도체(44e)와 접지측 도체(44b)를 포함하고 있다. 신호측 도체(44e)의 일단부는 반도체 디바이스(43)에 접속되어 있고, 타단부는 덮개(45)의 측벽면을 관통하도록 덮개(45)로부터 돌출되어 있다. 이 돌출된 부분이, 신호 입력 인터페이스로 되는 부분이다. 신호측 도체(44e)는 선로 기판(44)의 상면측에 형성되어 있고, 접지측 도체(44b)는 선로 기판(44)의 하면측에 형성되어 있다. 선로 기판(44)은 평판형 유전체 기판(44c)을 구비하고 있다. 신호측 도체(44e)와 접지측 도체(44b) 사이에는 유전체 기판(44c)이 위치하고 있다. 또한, 접지측 도체(44b)는 면형상이어도 된다. 그리고 접지측 도체(44b)는, 면 전체가 칩 마운트 금속 플레이트(42)에 접촉하도록, 칩 마운트 금속 플레이트(42)에 고정되어 있어도 된다.
한편, 선로 기판(44)의 출력측에도, 반도체 디바이스(43)로부터 출력되는 신호의 전송 선로로 되는 마이크로스트립 선로(이하, 출력측 전송 선로라고 함)가 형성되어 있다. 출력측 전송 선로는 신호측 도체(44a)와 접지측 도체(44b)를 포함하고 있다. 선로 기판(44)은, 관통 구멍(41a)의 개구면을 덮도록 칩 마운트 금속 플레이트(42)의 상면에 적치되어 고정되어 있다. 선로 기판(44)은, 관통 구멍(41a)의 개구면에 돌출된 돌출부(44f)를 구비하고 있다. 신호측 도체(44a)의 일단부는 반도체 디바이스(43)에 접속되어 있다. 타단부는, 도 9에 도시한 바와 같이 연신부(44d)로 되어 있다. 연신부(44d)는 돌출부(44f)로 형성되어 있고, 관통 구멍(41a)의 개구면과 중첩되어 있다. 연신부(44d)의 길이 L은 신호의 선로 파장의 1/4이다. 연신부(44d) 주변의 구조에 대해서는 후술한다.
덮개(45)는 관통 구멍(41a), 칩 마운트 금속 플레이트(42) 및 선로 기판(44)을 상방으로부터 일체로 덮는 백 쇼트 내장 덮개이다. 덮개(45)는 도파관 인터페이스 금속 플레이트(41)에 적치되어 있다. 덮개(45)와 도파관 인터페이스 금속 플레이트(41) 사이로부터는, 입력측 전송 선로의 일단부가 노출되어 있다. 덮개(45)의 하면측에는, 백 쇼트 단부로 되는 오목부(도 8에 도시하는 공간(45a))가 형성되어 있다. 공간(45a)은 덮개(45)의 외벽과 덮개(45) 내부의 구획벽(45e)으로 구획된 공간이다. 공간(45a)은 관통 구멍(41a)의 개구면에 대응하는 위치에 배치되어 있다. 공간(45a)은 관통 구멍(41a)의 개구면의 형상을 그대로 상방으로 연장한 형상으로 되어 있다. 신호측 도체(44a)에서 상벽면(45d)까지의 높이(도 9에 나타내는 높이 H)는, 신호의 도파관 관내 파장의 1/4이다. 공간(45a)의 내벽면(45b)은, 전체면이 금속 코팅되어 있다. 금속 코팅이 실시됨으로써, 공간(45a)은 도파관의 백 쇼트 단부로서 기능한다.
덮개(45)의 하면측에는, 공간(45a) 외에 공간(45c)이 형성되어 있다. 공간(45c)은, 반도체 디바이스(43)나 선로 기판(44) 상의 신호 전송 선로 등을 수용하기 위한 공간이다. 공간(45c)의 내벽면(45f)은, 신호 선로에 가까운 부분을 제외하고 금속 코팅되어 있다. 금속 코팅은 선로 기판(44)을 통하여 접지되어 있다. 그로 인하여, 내벽면(45f)은 실드 효과를 가진다.
덮개(45)의 재료는, 예를 들어 플라스틱 등 경량의 수지로 되어 있다. 그로 인하여 덮개(45)가 경량인 것은 물론, 반도체 패키지(4) 전체가 경량이다.
관통 구멍(41a), 공간(45a) 및 선로 기판(44)의 일부(관통 구멍(41a)과 공간(45a)에 끼워진 부분)가, 신호의 변환 부분이다. 이 변환 부분에서, 선로 기판(44)에서 전송된 신호가 도파관에서 전송되는 신호로 변환된다.
도 9는, 도 8의 변환 부분을 확대한 도면이다. 도 9의 예에서는, 도파관(도시 생략)은 관통 구멍(41a)의 개구 하측으로부터 접속된다. 관통 구멍(41a)의 상방에는 선로 기판(44)의 돌출부(44f)가 위치하고 있다. 돌출부(44f)에는 연신부(44d)가 형성되어 있다. 연신부(44d)는 신호측 도체(44e)의 단부이다. 구체적으로는, 관통 구멍(41a)의 개구면과 중첩되도록 연신시킨 부분이다. 연신부(44d)의 길이 L은 신호의 선로 파장의 1/4이다. 연신부(44d)의 상방에는 공간(45a)이 형성되어 있다. 연신부(44d)에서 공간(45a)의 상벽면(45d)까지의 높이 H는, 신호의 관내 파장의 1/4이다.
공간(45a)의 내벽면(45b)에는, 전체면에 금속 코팅이 실시되어 있다. 금속 코팅의 재료에는, 예를 들어 금 또는 은 등이 사용된다. 내벽면(45b)에 금속 코팅을 실시함으로써, 공간(45a)의 내벽면은 표면 조도가 적은 평면으로 된다. 이에 따라, 변환 부분에 있어서의 신호의 손실은 작아진다. 이 변환 부분의 구조는 백 쇼트 구조라고 불리는 경우가 있다. 또한, 상벽면(45d)은 단락면, 또는 백 쇼트라고 칭해지는 경우가 있다.
이어서, 이와 같은 구성을 갖는 반도체 패키지(4)의 실장예를 설명한다. 도 11은, 당업자가 반도체 패키지(4)를 사용하여 신호 파워 증폭기 등을 구성할 때, 반도체 패키지(4)가 기체(50)에 설치된 모습을 도시하는 외관 사시도이다. 도 12는, 도 11 중의 E-E' 면의 단면도이다. 이 예에서는, 반도체 패키지(4) 내에는, 예를 들어 발열량이 많은, 신호 파워 증폭용 반도체 디바이스가 수용되어 있다.
기체(50)는, 예를 들어 구리, 알루미늄, 또는 그들을 포함하는 합금 등을 포함한다. 많은 경우, 신호 파워 증폭기의 입력측 신호 레벨은 낮다. 게다가, 반도체 패키지(4)의 전단부에는 고주파 기능 회로가 접속되는 경우가 많지만, 그 상호접속에는 마이크로스트립 선로가 사용되는 경우가 많다. 그 때문에, 기체(50)에는 반도체 패키지(4)에의 입력 신호의 전송로로서 마이크로스트립 선로(51)가 형성되어 있다. 한편, 반도체 패키지(4)에 수용되는 반도체 디바이스가 신호 파워 증폭용 반도체 디바이스인 경우, 반도체 패키지(4)로부터 출력되는 신호의 신호 레벨은 높다. 그 때문에, 기체(50)에는 출력 신호의 전송로로서 도파관로(52)가 형성되어 있다.
반도체 패키지(4)의 신호 입력 인터페이스는, 도파관 인터페이스가 아니라 마이크로스트립 선로로 되어 있다. 그 때문에, 입력측 선로 기판의 단부(44g)와 기체(50)측의 마이크로스트립 선로(51)는, 예를 들어 리드 단자(46)를 사용하여 접속할 수 있다. 또한, 반도체 패키지(4)는 신호 출력측에 도파관 인터페이스로서의 관통 구멍(41a)을 구비하고 있다. 그로 인하여, 당업자는 도파관로(52)를 반도체 패키지(4)에 직접 접속할 수 있다. 이와 같이, 반도체 패키지(4)는 입력 신호, 출력 신호, 각각에 적합한 인터페이스를 구비하고 있다. 그로 인하여, 반도체 패키지(4)를 기체(50)에 직접 접속할 수 있으므로, 전송로의 변환 등에 의한 불필요한 전송 손실을 억제할 수 있다.
본 실시 형태의 반도체 패키지(4)는 백 쇼트 구조를 구비하므로, 신호 파워 증폭용 반도체 디바이스 등, 발열량이 많은 반도체 디바이스가 실장되는 경우가 많다. 본 실시 형태에서는, 반도체 디바이스는 칩 마운트 금속 플레이트(12)에 실장된다. 칩 마운트 금속 플레이트(12)는 열전도성이 높은 금속을 포함하고 있으므로, 도파관 인터페이스 금속 플레이트(11)로의 양호한 방열 경로로 된다. 게다가 실시 형태 4에서는, 도파관 인터페이스 금속 플레이트(11)는 기체(50)와 접촉하고 있으므로, 도파관 인터페이스 금속 플레이트(11)에 전달된 열은 기체(50)로 바로 전달된다. 따라서, 반도체 디바이스의 발열량이 많은 경우에도, 반도체 디바이스에 충분한 방열 특성을 갖게 할 수 있다.
또한, 덮개(45)는 관통 구멍(41a), 칩 마운트 금속 플레이트(42), 반도체 디바이스(43) 및 선로 기판(44)의 전체를 상방으로부터 덮음과 함께, 그 하면측에는 공간(45a)이 형성되어 있다. 이러한 형상의 덮개(45)를 금속 재료를 사용하여 주형에 의하여 제조하면, 덮개(45)의 중량은 커진다. 게다가, 내벽면(45b)의 표면 조도를 억제하는 것도 어려우므로, 도파관과 선로 기판(44) 사이의 변환 부분에 있어서의 신호의 손실은 커진다. 본 실시 형태에서는, 덮개(45)의 재료에 플라스틱 등의 수지가 사용되고 있으므로, 덮개(45)의 중량은 작은 데다 주형에 의한 제작도 용이하다. 또한 공간(45a)의 내벽면(45b)에는 금속 코팅이 실시되어 있으므로, 내벽면(45b)은 표면 조도가 적은, 매끄러운 평면으로 된다. 이 결과, 변환 부분에 있어서의 신호 손실은 낮다.
이상 설명한 바와 같이, 본 실시 형태에 의하면, 충분한 방열 특성을 갖고, 신호의 전송 손실이 낮으며, 소형이고 경량이며 제조도 용이한, 도파관 인터페이스를 갖는 반도체 패키지를 얻을 수 있다.
또한, 몇 가지 실시 형태를 설명했지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는 그 외의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.
1, 2, 3, 4: 반도체 패키지
11, 41: 도파관 인터페이스 금속 플레이트
12, 22, 42: 칩 마운트 금속 플레이트
13, 23, 43: 반도체 디바이스
14, 24, 44: 선로 기판
15, 25, 35, 45: 덮개
21, 31: 금속 블록
46: 리드 단자
50: 기체
51: 마이크로스트립 선로
52: 도파관로
11a, 41a: 관통 구멍
14a, 44a, 44e: 신호측 도체
14b, 44b: 접지측 도체
14d, 24d, 44d: 연신부
15a, 15c, 25a, 45a, 45c: 공간
15b, 45b, 45f: 내벽면
15d, 25b, 45d: 상벽면
21a, 35a: 도파관로
21b: 개구부
21c: 노출 평면
31a: 오목부
31b: 저면
24a: 개구
24b: 전송 선로
24c: 부위
35b: 단부
45e: 벽
44c: 유전체 기판
44f: 돌출부
44g: 단부
11, 41: 도파관 인터페이스 금속 플레이트
12, 22, 42: 칩 마운트 금속 플레이트
13, 23, 43: 반도체 디바이스
14, 24, 44: 선로 기판
15, 25, 35, 45: 덮개
21, 31: 금속 블록
46: 리드 단자
50: 기체
51: 마이크로스트립 선로
52: 도파관로
11a, 41a: 관통 구멍
14a, 44a, 44e: 신호측 도체
14b, 44b: 접지측 도체
14d, 24d, 44d: 연신부
15a, 15c, 25a, 45a, 45c: 공간
15b, 45b, 45f: 내벽면
15d, 25b, 45d: 상벽면
21a, 35a: 도파관로
21b: 개구부
21c: 노출 평면
31a: 오목부
31b: 저면
24a: 개구
24b: 전송 선로
24c: 부위
35b: 단부
45e: 벽
44c: 유전체 기판
44f: 돌출부
44g: 단부
Claims (15)
- 백 쇼트(backshort) 구조의 일부가 형성된 제1 금속체와,
반도체 디바이스의 실장 영역을 구비하고, 상기 제1 금속체에 적치된 제2 금속체와,
도파관과 상기 실장 영역에 실장되는 반도체 디바이스를 연결하는 신호 전송 선로가 형성된 선로 기판과,
수지제이며, 상기 제1 금속체에 형성된 백 쇼트 구조의 일부에 대응하는 구조가 형성되고, 그 구조의 내벽면은 금속 코팅되어 있으며, 상기 제2 금속체 및 상기 선로 기판을 개재하여 상기 제1 금속체와 대향하는 위치에 배치된 덮개를 구비하는
반도체 패키지. - 제1항에 있어서,
상기 제1 금속체에는, 상기 도파관이 접속되는 관통 구멍이 형성되어 있고,
상기 덮개에는, 상기 제1 금속체의 상기 관통 구멍에 대응하는 위치에 상기 도파관의 백 쇼트 단부로 되는 오목부가 형성되어 있으며,
상기 오목부의 내벽면은 금속 코팅되어 있는
반도체 패키지. - 제2항에 있어서,
상기 제1 금속체에는, 상기 관통 구멍이 2개 형성되어 있고,
상기 덮개에는, 상기 제1 금속체의 상기 관통 구멍에 대응하는 위치에 상기 도파관의 백 쇼트 단부로 되는 오목부가 형성되어 있는
반도체 패키지. - 제3항에 있어서,
상기 제1 금속체는, 제1 평면과, 상기 제1 평면과 직교하는 제2 평면을 구비하고 있고,
상기 관통 구멍은, 상기 제1 금속체의 내부에 형성된 도파관로이며, 상기 관통 구멍의 한쪽 개구는 상기 오목부와 대향하고, 다른 쪽 개구는 상기 도파관과 접속되며,
2개의 상기 관통 구멍의 상기 오목부측의 개구는, 2개 모두 상기 제1 평면에 위치하고 있고, 다른 쪽 개구는, 적어도 1개가 상기 제2 평면에 위치하고 있는
반도체 패키지. - 제4항에 있어서,
상기 금속 코팅의 재료에는, 금 또는 은이 사용되고 있는
반도체 패키지. - 제2항에 있어서,
상기 선로 기판은,
상기 도파관과 상기 실장 영역에 실장되는 반도체 디바이스를 연결하고, 상기 실장 영역에 실장되는 반도체 디바이스로부터 출력된 신호를 상기 도파관에 방출하는 제1 신호 전송 선로와,
외부의 신호 전송 선로와 접속되어, 외부로부터 입력된 신호를 상기 반도체 디바이스에 입력하는 제2 신호 전송 선로를 구비하는
반도체 패키지. - 제6항에 있어서,
상기 금속 코팅의 재료에는, 금 또는 은이 사용되고 있는
반도체 패키지. - 제1항에 있어서,
상기 덮개에는, 상기 도파관이 접속되는 관통 구멍이 형성되어 있고,
상기 제1 금속체에는, 상기 덮개의 상기 관통 구멍에 대응하는 위치에 상기 도파관의 백 쇼트 단부로 되는 오목부가 형성되어 있으며,
상기 관통 구멍의 내벽면은 금속 코팅되어 있는
반도체 패키지. - 제8항에 있어서,
상기 덮개에는, 상기 관통 구멍이 2개 형성되어 있고,
상기 제1 금속체에는, 상기 덮개의 상기 관통 구멍에 대응하는 위치에 상기 도파관의 백 쇼트 단부로 되는 오목부가 형성되어 있는
반도체 패키지. - 제9항에 있어서,
상기 덮개는, 제1 평면과, 상기 제1 평면과 직교하는 제2 평면을 구비하고 있고,
상기 관통 구멍은, 상기 덮개의 내부에 형성된 도파관로이며, 상기 관통 구멍의 한쪽 개구는 상기 오목부와 대향하고, 다른 쪽 개구는 상기 도파관과 접속되며,
2개의 상기 관통 구멍의 상기 오목부측의 개구는, 2개 모두 상기 제1 평면에 위치하고 있고, 다른 쪽 개구는, 적어도 1개가 상기 제2 평면에 위치하고 있는
반도체 패키지. - 제10항에 있어서,
상기 금속 코팅의 재료에는, 금 또는 은이 사용되고 있는
반도체 패키지. - 제8항에 있어서,
상기 선로 기판은,
상기 도파관과 상기 실장 영역에 실장되는 반도체 디바이스를 연결하고, 상기 실장 영역에 실장되는 반도체 디바이스로부터 출력된 신호를 상기 도파관에 방출하는 제1 신호 전송 선로와,
외부의 신호 전송 선로와 접속되어, 외부로부터 입력된 신호를 상기 반도체 디바이스에 입력하는 제2 신호 전송 선로를 구비하는
반도체 패키지. - 제12항에 있어서,
상기 금속 코팅의 재료에는, 금 또는 은이 사용되고 있는
반도체 패키지. - 백 쇼트 구조의 일부가 형성된 제1 금속체와,
반도체 디바이스의 실장 영역을 구비하고, 상기 제1 금속체에 적치된 제2 금속체와,
도파관과 상기 실장 영역에 실장되는 반도체 디바이스를 연결하는 신호 전송 선로가 형성된 선로 기판과,
수지제이며, 상기 제1 금속체에 형성된 백 쇼트 구조의 일부에 대응하는 구조가 형성되고, 그 구조의 내벽면은 금속 코팅되어 있으며, 상기 제2 금속체 및 상기 선로 기판을 개재하여 상기 제1 금속체와 대향하는 위치에 배치된 덮개와,
상기 실장 영역에 실장된 반도체 디바이스를 구비하는
반도체 모듈. - 백 쇼트 구조의 일부가 형성된 제1 금속체와,
반도체 디바이스의 실장 영역을 구비하고, 상기 제1 금속체에 적치된 제2 금속체와,
도파관과 상기 실장 영역에 실장되는 반도체 디바이스를 연결하는 신호 전송 선로가 형성된 선로 기판과,
수지제이며, 상기 제1 금속체에 형성된 백 쇼트 구조의 일부에 대응하는 구조가 형성되고, 그 구조의 내벽면은 금속 코팅되어 있으며, 상기 제2 금속체 및 상기 선로 기판을 개재하여 상기 제1 금속체와 대향하는 위치에 배치된 덮개를 구비하는 반도체 패키지에 실장되는
반도체 디바이스.
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