JPH0629428A - 半導体装置 - Google Patents

半導体装置

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JPH0629428A
JPH0629428A JP4206106A JP20610692A JPH0629428A JP H0629428 A JPH0629428 A JP H0629428A JP 4206106 A JP4206106 A JP 4206106A JP 20610692 A JP20610692 A JP 20610692A JP H0629428 A JPH0629428 A JP H0629428A
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JP
Japan
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silicon substrate
semiconductor device
opening
ground
chip
Prior art date
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Pending
Application number
JP4206106A
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English (en)
Inventor
Yoshihiro Notani
佳弘 野谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US08/054,245 priority patent/US5426319A/en
Priority to EP93109729A priority patent/EP0578028B1/en
Priority to DE69317945T priority patent/DE69317945T2/de
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Abstract

(57)【要約】 【目的】 Ｓｉ基板上で高周波信号の伝送信号を実現す
る。またＧａＡｓチップの中空モールドを可能とする。 【構成】 シリコン基板１上に開口を有する下側絶縁フ
ィルム１０を装着し、この開口にＧａＡｓチップ６を収
納し、さらにこの上に高周波信号伝送用のマイクロスト
リップ構造のＴＡＢテープ１００を、その伝送線路４を
下に、グランド層８が上になる様に装着し、開口１００
ａをキャップ１５にて覆う。 【効果】 特殊なシリコン基板を用いることなく、また
樹脂封止を可能として製造コストを低減する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にシリコン基板上に高周波用ＧａＡｓチップを搭載した
所謂ＧａＡｓチップオンＳｉＩＣ上での高周波信号の伝
送線路に関するものである。
【０００２】
【従来の技術】図９は、従来の高周波用ＧａＡｓチップ
を、ＩＣパターンが形成されたシリコン基板上に搭載し
た半導体装置の一例を示す。ＧａＡｓ基板を用いて回路
を構成すると高速動作の点では有利であるが、ＧａＡｓ
基板は高価なものであるため製造コスト面では不利なも
のとなる。そこで高速動作を必要とする高周波回路のみ
をＧａＡｓ基板で作製し、その他の回路をシリコン基板
を用いて作製してこれらを組み合わせて用いるようにし
ている。すなわち、図９(a) に示されるように、１は例
えばメモリ回路や配線等のＩＣパターンが形成されたシ
リコン基板であり、該シリコン基板１の表面には、Ｇａ
Ａｓチップ６をダイボンディングした際にＧａＡｓチッ
プ６の表面部とシリコン基板１の表面部との高さが同一
になる様に、チップダイボンディング溝１１が形成され
ており、該ダイボンディング溝１１にＧａＡｓチップ６
を半田等によりダイボンドし、ワイヤボンディング２０
を用いて、シリコン基板１表面に形成された、高周波信
号を伝送する伝送線路１９に接続されている。以上のよ
うに基板１の凹部にＧａＡｓチップ６を実装することで
シリコン基板１側の伝送線路１９とＧａＡｓチップ６と
を接続するワイヤボンディング２０の長さを短縮して高
周波信号の反射の低減を図っている。
【０００３】また図９(b) は図９(a) のシリコン基板１
を長手方向に切ったときの断面の一部を示し、上記ダイ
ボンディング溝１１が形成された基板１の裏面側には接
地配線２１が形成され、該接地線路２１と上記ＧａＡｓ
チップ６の裏面側とは基板１に形成されたバイアホール
２２を介して電気的に接続されている。
【０００４】また上記シリコン基板１表面に形成される
伝送線路１９の特性インピーダンスは、基板１の比誘電
率εr 及び厚さｔ，伝送線路１９の幅Ｗ等のパラメータ
により決まる。
【０００５】以上のようにして、Ｓｉ基板１に形成され
たＩＣの機能と、ＧａＡｓチップ６の機能とが複合した
半導体装置（ＧａＡｓチップオンシリコンＩＣ）８０が
構成される。
【０００６】また、図１０に示されるように、ＧａＡｓ
チップ及びＧａＡｓチップオンＳｉ基板などの高周波領
域で使用される半導体装置の実装には、チップを封止す
る際に、チップのパターン上に誘電率を持った樹脂材が
付着すると高周波信号の波長が変化して設計値よりずれ
たり、誘電損失の増加が起こる等して高周波特性が劣化
するため、これを防止するために中空パッケージを使用
してチップを封止するようにされている。すなわち半導
体装置８０の形状に合わせて設計されたパッケージ本体
２３に半導体装置８０を収納し、半導体装置８０とパッ
ケージ外部との信号のやりとりを行うために、パッケー
ジ本体に取り付けられた外部リード２５と半導体装置８
０の電極とをワイヤ等により接続し、パッケージ本体２
３に蓋部材２４を固着して半導体装置８０を封止してい
る。
【０００７】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、高周波用ＩＣチップを
搭載するシリコン基板は、高周波信号伝送時の損失を低
減する為に絶縁性の高いものが要求され、その抵抗率を
数ＫΩ／cm以上としなければならず、一般のシリコンウ
エハ等よりも純度の高い高価なものを使用する必要があ
り、コストアップを招くこととなるという問題点があっ
た。
【０００８】また、高周波用ＩＣチップを実装する際に
用いられる中空パッケージは汎用的なものではなく、各
チップ毎に専用設計されるものであり、樹脂封止する場
合に比べて製造コストが極めて高くなるという問題点が
あった。
【０００９】この発明は上記のような問題点を解消する
ためになされたものであり、通常のシリコン基板を用い
て構成されたＩＣチップ上に高周波チップを搭載するこ
とができる半導体装置を得ることを目的とする。また、
高価な中空パッケージを用いることなく安価で、かつ高
周波特性が劣化しない封止構造を有する半導体装置を得
ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る半導体装
置は、絶縁フィルムの一主面に信号用線路を有し、他主
面上に接地層を備えたマイクロストリップ構造の薄膜テ
ープをシリコン基板上に装着し、該薄膜テープにより高
周波回路用チップとシリコン基板側の回路とを電気的に
接続するようにしたものである。
【００１１】また、上記薄膜テープとシリコン基板との
間に開口を有する絶縁層を設け、該開口に高周波回路用
チップを収納する、あるいはシリコン基板表面に凹部を
設けて高周波回路用チップを収納し、高周波回路用チッ
プ上方をキャップで覆うようにしたものである。
【００１２】
【作用】この発明においては、高周波信号を伝送する線
路に、ポリイミド等の絶縁フィルムの両面にそれぞれグ
ランド層，信号用線路を作製したマイクロストリップラ
イン構造のＴＡＢテープを用い、これをシリコン基板上
に装着するようにしたから、信号用線路のインピーダン
スと基板の誘電率とは無関係になる。
【００１３】また、上記薄膜テープとシリコン基板との
間に開口を有する絶縁層を設け、該開口に高周波回路用
チップを収納する、あるいはシリコン基板表面に凹部を
設けて高周波回路用チップを収納し、高周波回路用チッ
プ上方をキャップで覆うようにしたから、高周波用回路
チップ上方を中空状態にすることができ、樹脂封止が可
能となる。
【００１４】
【実施例】以下、本発明の一実施例による半導体装置を
図１に基づいて説明する。図１(a) において、図８と同
一符号は同一または相当部分を示し、１００はＴＡＢ
（Tape Automated Bonding）テープであり、該ＴＡＢテ
ープ１００は、下から、ＳｉＩＣパターンとの接続を行
うためのポリイミド等の材質からなる下側絶縁フィルム
１０，グランド層８，上側絶縁フィルム３，伝送線路４
を順次積層した構造を有し、グランド層８，上側絶縁フ
ィルム３，伝送線路４からなるマイクロストリップライ
ン構成の絶縁フィルム３をＴＡＢ技術を用いて熱圧着等
により下側絶縁フィルム１０に装着している。上記下側
絶縁フィルム１０はＧａＡｓチップ６とほぼ同一の層厚
を有し、また上記ＧａＡｓチップ６表面の図示しない電
源パッドは伝送線路４の延出部４ａと接続されて高周波
信号の伝送が行われるようになっている。さらにＧａＡ
ｓチップ６は半田等を用いて、シリコン基板１表面に形
成されたグランド用パッド１７と接続され固着されてい
る。
【００１５】また１５は上記ＴＡＢテープ１００の開口
１００ａを覆うキャップであり、グランド層８と接続す
る金属層１５ａと、開口１００ａ領域の金属層１５ａを
覆うように形成されたポリイミド等の絶縁部材１５ｂと
から構成され、このようにしてＧａＡｓチップ６上を中
空状態に保つとともに電気的にシールドしている。さら
に図１(b) に示すように、上記グランド層８はスルーホ
ール１８を介して、上記伝送線路４と同一面にて作製さ
れたグランド線路１６と電気的に接続されている。
【００１６】また図２は上記図１の構造を適用したＧａ
ＡｓチップオンＳｉＩＣの斜視図であり、ここではシリ
コン基板１上に、ＩＣパターン２が形成されたＩＣパタ
ーン領域２７，インダクタ７，ＧａＡｓチップからなる
ＧａＡｓアンプが構成されている。図に示されるよう
に、ＧａＡｓチップ６を配置する領域に開口を有する下
側絶縁フィルム１０がシリコン基板１の半面に設けら
れ、この上に、例えば厚さ３５μｍの銅に数μｍの金メ
ッキを施して形成された金属薄膜をエッチングして同一
面作製された伝送線路４，グランド線路１６，ＤＣバイ
アスライン１２を一主面に有し、他主面にグランド層８
を有するマイクロストリップ構造の上側絶縁フィルム３
が装着されている。最上層のグランド層８はスルーホー
ル１８，グランド線路１６を経てシリコン基板１表面の
グランド用パッド１７と接続されている。また、ＳｉＩ
Ｃパターン領域２７においては、下側絶縁フィルム１０
の裏面に形成された配線（図示せず）によりＩＣパター
ン２の素子間の接続が行われ、またＧａＡｓチップ６と
はアウターリードボンディング１３を介して接続されて
いる。さらにＧａＡｓチップ６とインダクタ７とはアウ
ターリードボンディング１３を介して接続されている。
なお２６はＩＣパターン２の外部接続用パッドを示す。
また上記グランド線路１６とグランド用パッド１７とを
接続する際に下側絶縁フィルム１０の層厚に相当する段
差が生じることとなるが、グランド用パッド１７をバン
プ形状にする等の工夫により軽減することができる。
【００１７】図３は、上記マイクロストリップラインを
構成するポリイミドテープ（上側絶縁フィルム）３近傍
の断面構成図を示し、伝送線路４の特性インピーダンス
を例えば５０Ωにするには、ポリイミドテープ３の比誘
電率が３．５，テープ３の厚みが５０μｍとすると、伝
送線路４の線路幅１４を９５μｍにすることで実現でき
る。
【００１８】さらに図１(c) は図１(b) のＧａＡｓチッ
プオンＳｉＩＣを樹脂封止したときのＤＣバイアスライ
ン１２もしくは伝送線路４近傍の断面図を示し、モール
ド樹脂２８によりチップを封止しても、ＧａＡｓチップ
６上はキャップ１５により覆われて中空状態となってい
るため高周波特性の劣化を招かない構造となっている。
またこのとき、キャップ１５の金属層１５ａの膜厚が薄
くても、絶縁部材１５ｂで開口１００ａ上が覆われてい
るため、モールド時の圧力により金属層１５ａが破壊さ
れてモールド樹脂２８がＧａＡｓチップ６に付着するよ
うなことはない。
【００１９】このように本実施例によれば、ＩＣパター
ンが形成されたシリコン基板１上にＴＡＢテープ１００
を設け、該ＴＡＢテープ１００の開口１００ａにＧａＡ
ｓチップ６を収納してチップ６裏面をグランド用パッド
１７と接続し、また上側絶縁フィルム３上面側に形成さ
れた伝送線路４によりチップ６表面の電極パッドと電気
的に接続を行うようにしたから、伝送線路４の特性イン
ピーダンスは、ポリイミドテープ３の誘電率及びその厚
さ，伝送線路４の幅等のパラメータにより決まり、シリ
コン基板１の比誘電率とは無関係となり、シリコン基板
１の材質等の制限を受けることがなくなり、コストダウ
ンを図ることができる。
【００２０】また、ＴＡＢテープ１００の開口１００ａ
にＧａＡｓチップ６を収納し、開口部１００ａをキャッ
プ１５で封止するようにしたから、専用設計された中空
パッケージを用いることなくＧａＡｓチップ６上方を中
空に保つことができ、一般的な樹脂封止によりパッケー
ジングを行うことが可能となり、製造コストを低減する
ことができる。
【００２１】次に本発明の第２の実施例による半導体装
置を図４に基づいて説明する。この実施例では、シリコ
ン基板１にＧａＡｓチップ６を収納するためのチップダ
イボンディング溝１１を形成するようにしたものであ
る。図４(a) に示すように、シリコン基板１表面にはＧ
ａＡｓチップ６の厚みとほぼ同一の深さを有するチップ
ダイボンディング溝１１が形成されており、この溝１１
内にＧａＡｓチップ６が収納され、溝１１底部に配置さ
れたグランド用パッド１７とチップ６裏面と電気的に接
続されている。
【００２２】そしてシリコン基板１上には、伝送線路
４，ポリイミド等の絶縁フィルム３，グランド層８を順
次積層して構成され、所定領域に開口１０１ａを有する
ＴＡＢテープ１０１が、上記伝送線路４を下側にして装
着され、伝送線路４の延出部４ａと図示しないＧａＡｓ
チップ６表面の電源パッドとが接続されている。また図
４(b) に示すように、上記グランド層８はスルーホール
１８を介して、上記伝送線路４と同一面にて作製された
グランド線路１６と電気的に接続されている。さらに１
５は上記ＴＡＢテープ１０１の開口１０１ａを覆うキャ
ップであり、その構成は上記第１の実施例と同様であ
り、このようにしてＧａＡｓチップ６上を中空状態に保
つとともに電気的にシールドしている。
【００２３】また図５は上記図４の構造を適用したＧａ
ＡｓチップオンＳｉＩＣの斜視図であり、図に示される
ように、シリコン基板１上に、ＧａＡｓチップ６を配置
する領域に開口１０１ａを有するポリイミドテープ３が
設けられ、該テープ下面に銅に金メッキ等を施した金属
薄膜をエッチングして伝送線路４，グランド線路１６，
ＤＣバイアスライン１２を同一面作製にて配置してい
る。ＩＣパターン２においては、上記伝送線路４，グラ
ンド線路１６，ＤＣバイアスライン１２と同一面作製さ
れ、かつこれらの配線とは電気的に分離された配線によ
り各素子間が接続されている。またポリイミドテープ３
上面にはグランド層８が形成され、スルーホール１８，
グランド線路１６を経てグランド用パッド１７と接続さ
れている。
【００２４】さらに図４(c) は、図４(b) のＧａＡｓチ
ップオンＳｉＩＣを樹脂封止したときのＤＣバイアスラ
イン１２もしくは伝送線路４近傍の断面図を示し、上記
第１の実施例と同様にモールド樹脂２８によりチップを
封止しても高周波特性の劣化を招かない構造となってい
る。
【００２５】以上のように構成することで、少ない構成
要素で上記第１の実施例と同様の効果を奏することがで
き、またグランド線路１６とグランド用パッド１７とを
接続する際の段差の軽減を図ることもできる。
【００２６】次に本発明の第３の実施例による半導体装
置を図６に基づいて説明する。この実施例では、マイク
ロストリップライン構造のＴＡＢテープを装着する際
に、ＴＡＢテープのグランド層をシリコン基板側に向け
て装着するようにしたものである。図において、１０２
はＴＡＢテープであり、ポリイミドテープ３の基板１側
にはグランド層８が形成され、該グランド層８は基板１
表面に形成されたグランド用パッド１７と圧着接続され
ている。またポリイミドテープ３の表面には伝送線路４
が設けられ、その延出部４ａと、ＴＡＢテープ１０２の
開口１０２ａに収納されたＧａＡｓチップ６表面の図示
しない電極パッドとが接続されている。なお、５は上記
グランド層８をグランド用パッド１７に圧着する際のボ
ンディングブレード等の工具（図示せず）を挿入するた
めのスルーホールである。
【００２７】図７は上記図６の構造を適用したＧａＡｓ
チップオンＳｉＩＣの斜視図であり、図に示されるよう
に、伝送線路４とＤＣバイアスライン１２とが同一面作
製されてポリイミドテープ３上に露出しており、グラン
ド層８はグランド線路を介すことなく直接グランド用パ
ッド１７に接続されている。またＩＣパターン２での素
子間は、グランド層８と同一面作製され、グランド層８
とは電気的に分離された配線を用いて接続されている。
【００２８】このような構成とすることで、グランド層
８をグランド線路を介さずにグランド用パッド１７と接
続することができ、配線パターンの簡略化を図ることが
でき、また複数箇所にてグランド層８とグランド用パッ
ド１７とを接続することで基板１とＴＡＢテープ１０２
との接着性を向上させることができる。なお、このよう
な構成とした場合、ＧａＡｓチップ６表面はＴＡＢテー
プ１０２の開口１０２ａから露出することになるため樹
脂封止には不向きなものとなり、従ってスルーホール５
を多めに形成してＴＡＢテープ１０２とシリコン基板１
との接着性を強化するのが好ましい。
【００２９】次に本発明の第４の実施例による半導体装
置を図８に基づいて説明する。この実施例では、マイク
ロストリップライン構造のＴＡＢテープのグランド層を
シリコン基板側に向けて装着する際に、基板とグランド
層との間に導電性樹脂層を介してグランド層とグランド
用パッドとを接続するようにしたものである。すなわち
図８に示すように、グランド層８を下側に向けたＴＡＢ
テープ１０２とシリコン基板１との間に、例えば銀粉を
混入したエポキシ樹脂等の導電性樹脂層９を設け、これ
により基板１表面のグランド用パッド１７とＴＡＢテー
プ１０２の導電層８とを接続するようにしたものであ
り、このようにすることでＴＡＢテープ１０２に圧着用
のスルーホールを形成する必要がなくなり、容易にグラ
ンド層８とグランド用パッド１７とを接続することがで
きる。なおこの場合も上記第３の実施例と同様、樹脂封
止による影響に注意する必要がある。またＩＣパターン
２が形成された領域に導電性樹脂層９を設ける際には素
子間の短絡等の電気的劣化を招かないように充分注意し
て行う必要がある。
【００３０】なお上記第１及び第２の実施例では、キャ
ップ１５を金属層１５ａと絶縁部材１５ｂとから構成し
たが、金属層１５ａに充分な強度がある場合には絶縁部
材を用いなくてもよい。
【００３１】
【発明の効果】以上のように、本発明に係る半導体装置
によれば、シリコン基板上での高周波信号を伝送する線
路として、ポリイミドテープの両面にそれぞれグランド
層，信号用線路を作製してマイクロストリップラインと
したＴＡＢテープを用い、これをシリコン基板上に装着
して電気的接続を行うようにしたから、信号用線路のイ
ンピーダンスはＴＡＢテープにより決まり、シリコン基
板の比誘電率とは無関係となるため、通常のシリコン基
板を用いることができ、製造コストの低減を図ることが
できるという効果がある。
【００３２】また、上記薄膜テープとシリコン基板との
間に開口を有する絶縁層を設け、該開口に高周波回路用
チップを収納する、あるいはシリコン基板表面に凹部を
設けて高周波回路用チップを収納し、高周波回路用チッ
プ上方をキャップで覆うようにしたから、高周波用回路
チップ上方を中空状態にすることができ、樹脂封止が可
能となり、高価な中空パッケージが不要となり、製造コ
ストを低減することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の断面
図。
【図２】上記実施例の構造を適用したＧａＡｓチップオ
ンＳｉＩＣの斜視図。
【図３】上記半導体装置のＴＡＢテープのインピーダン
スの設定を説明するための図。
【図４】本発明の第２の実施例による半導体装置の断面
図。
【図５】上記実施例の構造を適用したＧａＡｓチップオ
ンＳｉＩＣの斜視図。
【図６】本発明の第３の実施例による半導体装置の断面
図。
【図７】上記実施例の構造を適用したＧａＡｓチップオ
ンＳｉＩＣの斜視図。
【図８】本発明の第４の実施例による半導体装置の断面
図。
【図９】従来の半導体装置の斜視図及び一部断面図。
【図１０】従来の半導体装置をパッケージに収納した際
の断面図。
【符号の説明】
１ Ｓｉ基板 ２ ＳｉＩＣパターン ３ 上側絶縁フィルム ４ 伝送線路 ５ グランド用スルーホール ６ ＧａＡｓチップ ７ インダクタ ８ グランド層 ９ 導電性樹脂層 １０ 下側絶縁フィルム １１ チップダイボンディング溝 １２ ＤＣバイアスライン １３ アウターリードボンディング １４ 伝送線路幅 １５ キャップ １６ グランド線路 １７ グランド用パッド １８ スルーホール １９ 伝送線路 ２０ ワイヤボンディング ２１ 接地層 ２２ バイアホール ２３ 上部接地層 ２６ 外部接続用パッド ２７ ＳｉＩＣパターン領域 ２８ モールド樹脂 １００ ＴＡＢテープ １００ａ 開口 １０１ ＴＡＢテープ １０１ａ 開口 １０２ ＴＡＢテープ １０２ａ 開口
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】
【実施例】以下、本発明の一実施例による半導体装置を
図１に基づいて説明する。図１(a) において、図８と同
一符号は同一または相当部分を示し、１００はＴＡＢ
（Tape Automated Bonding）テープであり、該ＴＡＢテ
ープ１００は、下から、ＳｉＩＣパターンとの接続を行
うためのポリイミド等の材質からなる下側絶縁フィルム
１０，伝送線路４，上側絶縁フィルム３，グランド層８
を順次積層した構造を有し、グランド層８，上側絶縁フ
ィルム３，伝送線路４からなるマイクロストリップライ
ン構成の絶縁フィルム３をＴＡＢ技術を用いて熱圧着等
により下側絶縁フィルム１０に装着している。上記下側
絶縁フィルム１０はＧａＡｓチップ６とほぼ同一の層厚
を有し、また上記ＧａＡｓチップ６表面の図示しない電
極パッドは伝送線路４の延出部４ａと接続されて高周波
信号の伝送が行われるようになっている。さらにＧａＡ
ｓチップ６は半田等を用いて、シリコン基板１表面に形
成されたグランド用パッド１７と接続され固着されてい
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】また図２は上記図１の構造を適用したＧａ
ＡｓチップオンＳｉＩＣの斜視図であり、ここではシリ
コン基板１上に、ＩＣパターン２が形成されたＩＣパタ
ーン領域２７，インダクタ７，ＧａＡｓチップからなる
ＧａＡｓアンプが構成されている。図に示されるよう
に、ＧａＡｓチップ６を配置する領域に開口を有する下
側絶縁フィルム１０がシリコン基板１の半面に設けら
れ、この上に、例えば厚さ３５μｍの銅に数μｍの金メ
ッキを施して形成された金属薄膜をエッチングして同一
面作製された伝送線路４，グランド線路１６，ＤＣバイ
アスライン１２，アウターリードボンディング１３を一
主面に有し、他主面にグランド層８を有するマイクロス
トリップ構造の上側絶縁フィルム３が装着されている。
最上層のグランド層８はスルーホール１８，グランド線
路１６を経てシリコン基板１表面のグランド用パッド１
７と接続されている。また、ＳｉＩＣパターン領域２７
においては、下側絶縁フィルム１０の裏面に形成された
配線（図示せず）によりＩＣパターン２の素子間の接続
が行われ、またＧａＡｓチップ６とはアウターリードボ
ンディング１３を介して接続されている。さらにＧａＡ
ｓチップ６とインダクタ７とはアウターリードボンディ
ング１３を介して接続されている。なお２６はＩＣパタ
ーン２の外部接続用パッドを示す。また上記グランド線
路１６とグランド用パッド１７とを接続する際に下側絶
縁フィルム１０の層厚に相当する段差が生じることとな
るが、グランド用パッド１７をバンプ形状にする等の工
夫により軽減することができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】このように本実施例によれば、ＩＣパター
ンが形成されたシリコン基板１上にＴＡＢテープ１００
を設け、該ＴＡＢテープ１００の開口１００ａにＧａＡ
ｓチップ６を収納してチップ６裏面をグランド用パッド
１７と接続し、また上側絶縁フィルム３の一主面側に形
成された伝送線路４によりチップ６表面の電極パッドと
を電気的に接続を行なうようにしたから、伝送線路４の
特性インピーダンスは、ポリイミドテープ３の誘電率及
びその厚さ，伝送線路４の幅等のパラメータにより決ま
り、シリコン基板１の比誘電率とは無関係となり、シリ
コン基板１の材質等の制限を受けることがなくなり、コ
ストダウンを図ることができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】そしてシリコン基板１上には、伝送線路
４，ポリイミド等の絶縁フィルム３，グランド層８を順
次積層して構成され、所定領域に開口１０１ａを有する
ＴＡＢテープ１０１が、上記伝送線路４を下側にして装
着され、伝送線路４の延出部４ａと図示しないＧａＡｓ
チップ６表面の電極パッドとが接続されている。また図
４(b) に示すように、上記グランド層８はスルーホール
１８を介して、上記伝送線路４と同一面にて作製された
グランド線路１６と電気的に接続されている。さらに１
５は上記ＴＡＢテープ１０１の開口１０１ａを覆うキャ
ップであり、その構成は上記第１の実施例と同様であ
り、このようにしてＧａＡｓチップ６上を中空状態に保
つとともに電気的にシールドしている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】また図５は上記図４の構造を適用したＧａ
ＡｓチップオンＳｉＩＣの斜視図であり、図に示される
ように、シリコン基板１上に、ＧａＡｓチップ６を配置
する領域に開口１０１ａを有するポリイミドテープ３が
設けられ、該テープの一主面には銅に金メッキ等を施し
た金属薄膜をエッチングして伝送線路４，グランド線路
１６，ＤＣバイアスライン１２，アウターリードボンデ
ィング１３が同一面作製にて配置している。ＩＣパター
ン２においては、上記伝送線路４，グランド線路１６，
ＤＣバイアスライン１２と同一面作製され、かつこれら
の配線とは電気的に分離された配線により各素子間が接
続されている。またポリイミドテープ３の他主面にはグ
ランド層８が形成され、スルーホール１８，グランド線
路１６を経てグランド用パッド１７と接続されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】次に本発明の第３の実施例による半導体装
置を図６に基づいて説明する。この実施例では、マイク
ロストリップライン構造のＴＡＢテープを装着する際
に、ＴＡＢテープのグランド層をシリコン基板側に向け
て装着するようにしたものである。図において、１０２
はＴＡＢテープであり、ポリイミドテープ３の一主面側
にはグランド層８が形成され、該グランド層８は基板１
表面に形成されたグランド用パッド１７と圧着接続され
ている。またポリイミドテープ３の他主面には伝送線路
４が設けられ、その延出部４ａと、ＴＡＢテープ１０２
の開口１０２ａに収納されたＧａＡｓチップ６表面の図
示しない電極パッドとが接続されている。なお、５は上
記グランド層８をグランド用パッド１７に圧着する際の
ボンディングブレード等の工具（図示せず）を挿入する
ためのスルーホールである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】このような構成とすることで、グランド層
８をグランド線路を介さずにグランド用パッド１７と接
続して、配線パターンの簡略化を図ることができ、また
複数箇所にてグランド層８とグランド用パッド１７とを
接続することで基板１とＴＡＢテープ１０２との接着性
を向上させることができる。なお、このような構成とし
た場合、ＧａＡｓチップ６表面はＴＡＢテープ１０２の
開口１０２ａから露出することになるため樹脂封止には
不向きなものとなり、従ってスルーホール５を多めに形
成してＴＡＢテープ１０２とシリコン基板１との接着性
を強化するのが好ましい。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】次に本発明の第４の実施例による半導体装
置を図８に基づいて説明する。この実施例では、マイク
ロストリップライン構造のＴＡＢテープのグランド層を
シリコン基板側に向けて装着する際に、基板とグランド
層との間に導電性樹脂層を介してグランド層とグランド
用パッドとを接続するようにしたものである。すなわち
図８に示すように、グランド層８を下側に向けたＴＡＢ
テープ１０２とシリコン基板１との間に、例えば銀粉を
混入したエポキシ樹脂等の導電性樹脂層９を設け、これ
により基板１表面のグランド用パッド１７とＴＡＢテー
プ１０２のグランド層８とを接続するようにしたもので
あり、このようにすることでＴＡＢテープ１０２に圧着
用のスルーホールを形成する必要がなくなり、容易にグ
ランド層８とグランド用パッド１７とを接続することが
できる。なおこの場合も上記第３の実施例と同様、樹脂
封止による影響に注意する必要がある。またＩＣパター
ン２が形成された領域に導電性樹脂層９を設ける際には
素子間の短絡等の電気的劣化を招かないように充分注意
して行う必要がある。
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 その表面に所定の機能を有する回路が形
    成されたシリコン基板と、該シリコン基板上に搭載され
    高周波動作を行う高周波回路用チップとを備え、上記シ
    リコン基板側の機能と上記高周波回路用チップ側の機能
    とを組合わせて動作を行うようにした半導体装置におい
    て、 絶縁性フィルムの一主面上に信号用線路を有し、かつ他
    主面上に接地層を備えたマイクロストリップ構造の薄膜
    テープを上記シリコン基板上に装着し、上記シリコン基
    板と高周波回路用チップとを電気的に接続したことを特
    徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 所定領域に開口を有する絶縁層を上記薄膜テープと上記
    シリコン基板との間に設け、上記開口に上記高周波回路
    用チップを収納し、 上記薄膜テープを、その信号用線路を上記絶縁層側に向
    けて装着するとともに、上記絶縁層の開口に相当する領
    域に開口を設け、 上記薄膜テープの開口をキャップ部材で覆ったことを特
    徴とする半導体装置。
  3. 【請求項３】 請求項１記載の半導体装置において、 上記シリコン基板表面に凹部を設けて上記高周波回路用
    チップを収納し、 上記薄膜テープを、その信号用線路を上記シリコン基板
    側に向けて装着するとともに、上記シリコン基板の凹部
    に相当する領域に開口を設け、 上記開口をキャップ部材で覆ったことを特徴とする半導
    体装置。
  4. 【請求項４】 請求項２または３記載の半導体装置にお
    いて、 上記薄膜テープを構成する絶縁性フィルムにスルーホー
    ルを設け、上記薄膜テープの接地層を、上記信号用線路
    と同一面に形成された接地線に接続したことを特徴とす
    る半導体装置。
  5. 【請求項５】 請求項２または３記載の半導体装置にお
    いて、 上記キャップを備えたシリコン基板を樹脂封止したこと
    を特徴とする半導体装置。
  6. 【請求項６】 請求項１記載の半導体装置において、 上記薄膜テープに開口を設け、その接地層を上記シリコ
    ン基板側に向けて装着するとともに、上記開口に上記高
    周波回路用チップを収納したことを特徴とする半導体装
    置。
  7. 【請求項７】 請求項６記載の半導体装置において、 上記接地層と上記シリコン基板表面に配置された接地パ
    ッドとを、上記薄膜テープに圧着接続したことを特徴と
    する半導体装置。
  8. 【請求項８】 請求項６記載の半導体装置において、 上記接地層と上記シリコン基板表面に配置された接地パ
    ッドとを導電性樹脂層を介在させて接続したことを特徴
    とする半導体装置。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2288286A (en) * 1994-03-30 1995-10-11 Plessey Semiconductors Ltd Ball grid array arrangement
US5639683A (en) * 1994-12-01 1997-06-17 Motorola, Inc. Structure and method for intergrating microwave components on a substrate
US5952709A (en) * 1995-12-28 1999-09-14 Kyocera Corporation High-frequency semiconductor device and mounted structure thereof
US5773887A (en) * 1996-06-03 1998-06-30 Motorola, Inc. High frequency semiconductor component
US5783857A (en) * 1996-07-25 1998-07-21 The Whitaker Corporation Integrated circuit package
US6002375A (en) * 1997-09-02 1999-12-14 Motorola, Inc. Multi-substrate radio-frequency circuit
US6064286A (en) * 1998-07-31 2000-05-16 The Whitaker Corporation Millimeter wave module with an interconnect from an interior cavity
TW452953B (en) * 2000-05-22 2001-09-01 Via Tech Inc BGA chip package capable of decreasing its impedance when operating at high frequency
US6627992B2 (en) * 2001-05-21 2003-09-30 Xytrans, Inc. Millimeter wave (MMW) transceiver module with transmitter, receiver and local oscillator frequency multiplier surface mounted chip set
WO2004112136A1 (en) * 2003-06-12 2004-12-23 Koninklijke Philips Electronics N.V. Electronic device
JP2009224379A (ja) * 2008-03-13 2009-10-01 Renesas Technology Corp 半導体装置およびその製造方法
JP4798237B2 (ja) * 2009-03-09 2011-10-19 株式会社デンソー Ｉｃ搭載基板、及び多層プリント配線板
US8890318B2 (en) 2011-04-15 2014-11-18 International Business Machines Corporation Middle of line structures
US8900988B2 (en) 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
US8822137B2 (en) 2011-08-03 2014-09-02 International Business Machines Corporation Self-aligned fine pitch permanent on-chip interconnect structures and method of fabrication
US20130062732A1 (en) * 2011-09-08 2013-03-14 International Business Machines Corporation Interconnect structures with functional components and methods for fabrication
US9087753B2 (en) 2012-05-10 2015-07-21 International Business Machines Corporation Printed transistor and fabrication method

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6273758A (ja) * 1985-09-27 1987-04-04 Toshiba Corp マイクロ波モノリシツク集積回路
JPS62229860A (ja) * 1986-03-28 1987-10-08 Matsushita Electric Works Ltd Ｉｃの封止構造
JP2532039B2 (ja) * 1987-05-29 1996-09-11 新光電気工業株式会社 高周波用半導体装置
EP0337485A3 (en) * 1988-04-15 1991-04-03 Nippon Telegraph And Telephone Corporation Film carrier for rf ic
US4878991A (en) * 1988-12-12 1989-11-07 General Electric Company Simplified method for repair of high density interconnect circuits
JP2687152B2 (ja) * 1988-12-13 1997-12-08 新光電気工業株式会社 高周波半導体デバイス用のｔａｂテープ
JPH02198159A (ja) * 1989-01-27 1990-08-06 Toshiba Chem Corp 半導体装置
JP2754401B2 (ja) * 1989-06-01 1998-05-20 新光電気工業株式会社 電子部品用パッケージ
JPH0810744B2 (ja) * 1989-08-28 1996-01-31 三菱電機株式会社 半導体装置
JPH03201701A (ja) * 1989-12-28 1991-09-03 Sharp Corp マイクロ波装置
US5049978A (en) * 1990-09-10 1991-09-17 General Electric Company Conductively enclosed hybrid integrated circuit assembly using a silicon substrate
US5138436A (en) * 1990-11-16 1992-08-11 Ball Corporation Interconnect package having means for waveguide transmission of rf signals

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US5426319A (en) 1995-06-20
DE69317945D1 (de) 1998-05-20
EP0578028B1 (en) 1998-04-15
EP0578028A1 (en) 1994-01-12

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