JPH0810744B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0810744B2 JPH0810744B2 JP1218660A JP21866089A JPH0810744B2 JP H0810744 B2 JPH0810744 B2 JP H0810744B2 JP 1218660 A JP1218660 A JP 1218660A JP 21866089 A JP21866089 A JP 21866089A JP H0810744 B2 JPH0810744 B2 JP H0810744B2
- Authority
- JP
- Japan
- Prior art keywords
- conductor plate
- semiconductor device
- semiconductor element
- lead
- leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
- H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
- H01L23/4334—Auxiliary members in encapsulations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49589—Capacitor integral with or on the leadframe
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 [産業上の利用分野] この発明は半導体装置に係り、特に数百本以上のピン
数の、多Pin半導体装置の構造に関するものである。
数の、多Pin半導体装置の構造に関するものである。
[従来の技術] 安価な超多Pinパッケージとして、“TAB(tape autom
ated bonding)”と呼ばれるテープキャリア形の半導体
装置が使用されている。第4図および第5図には従来の
この種の半導体装置の構造を示した。第4図は樹脂によ
って形成される樹脂封止部であるパッケージ本体(7)
(第5図参照)のうちの半導体装置上部に形成される上
部樹脂部分(8)を透視して示した透視正面図、第5図
は第4図の線V−Vに沿った断面図である。半導体素子
(1)の表面上に形成された複数の電極(2)が、絶縁
テープ(3)上に形成されたリード(4)のインナリー
ド部(5)に電気的に接続され、リード(4)のアウタ
リード(6)がパッケージ本体(7)の外部に導出する
ように半導体素子(1)およびインナリード(5)が樹
脂からなるパッケージ本体(7)により封止されてい
る。
ated bonding)”と呼ばれるテープキャリア形の半導体
装置が使用されている。第4図および第5図には従来の
この種の半導体装置の構造を示した。第4図は樹脂によ
って形成される樹脂封止部であるパッケージ本体(7)
(第5図参照)のうちの半導体装置上部に形成される上
部樹脂部分(8)を透視して示した透視正面図、第5図
は第4図の線V−Vに沿った断面図である。半導体素子
(1)の表面上に形成された複数の電極(2)が、絶縁
テープ(3)上に形成されたリード(4)のインナリー
ド部(5)に電気的に接続され、リード(4)のアウタ
リード(6)がパッケージ本体(7)の外部に導出する
ように半導体素子(1)およびインナリード(5)が樹
脂からなるパッケージ本体(7)により封止されてい
る。
このような半導体装置の動作時には、半導体素子
(1)から熱が発生する。この熱はリード(4)および
パッケージ本体(7)を通して半導体装置外部へ拡散さ
れる。
(1)から熱が発生する。この熱はリード(4)および
パッケージ本体(7)を通して半導体装置外部へ拡散さ
れる。
[発明が解決しようとする課題] 従来の半導体装置は以上のように構成されていたが、
半導体素子の高集積度化に伴い発熱量は増大するが、パ
ッケージ本体を構成するエポキシ等の樹脂は熱伝導率が
低いので、半導体素子で発生した熱は効率よく半導体装
置の外部へ放出されずに半導体装置内に残ってしまう。
このため発熱量の大きい半導体素子を用いると半導体素
子が昇温して誤動作を起こす等、半導体装置の信頼度が
低下するという課題があった。さらに、多Pinパッケー
ジの場合、リードが長くなためにインダクタンスが大き
くなり、動作時の雑音や半導体装置の応答速度が遅くな
る等、電気特性が低下するという課題もあった。また、
樹脂よりも熱伝導性が優れているセラミック材で、多層
構造のパッケージ本体を形成すれば、半導体装置の放熱
性および応答速度を向上させうることができるが、セラ
ミック材は著しく高価なために、半導体装置の製造コス
トが高くなるという課題があった。
半導体素子の高集積度化に伴い発熱量は増大するが、パ
ッケージ本体を構成するエポキシ等の樹脂は熱伝導率が
低いので、半導体素子で発生した熱は効率よく半導体装
置の外部へ放出されずに半導体装置内に残ってしまう。
このため発熱量の大きい半導体素子を用いると半導体素
子が昇温して誤動作を起こす等、半導体装置の信頼度が
低下するという課題があった。さらに、多Pinパッケー
ジの場合、リードが長くなためにインダクタンスが大き
くなり、動作時の雑音や半導体装置の応答速度が遅くな
る等、電気特性が低下するという課題もあった。また、
樹脂よりも熱伝導性が優れているセラミック材で、多層
構造のパッケージ本体を形成すれば、半導体装置の放熱
性および応答速度を向上させうることができるが、セラ
ミック材は著しく高価なために、半導体装置の製造コス
トが高くなるという課題があった。
この発明は上記のような課題を解決するためになされ
たもので、放熱性および電気特性が優れていて、しかも
安価な半導体装置を得ることを目的とする。
たもので、放熱性および電気特性が優れていて、しかも
安価な半導体装置を得ることを目的とする。
[課題を解決するための手段] 上記の目的に鑑み、この発明は、半導体素子を樹脂封
止して形成された半導体装置であって、表面に複数の電
極を有する半導体素子と、この半導体素子の周囲に沿っ
て伸びる絶縁テープ上に固定された、内端側が複数の電
極の所定の電極にそれぞれ接続され外端側が半導体装置
外部に延びる、電源リードおよび接続リードを含む複数
本のリードと、半導体素子および複数本のリードの特定
のリードにそれぞれ電気的に接続された2枚の導体板、
およびこれらを絶縁するための2枚の絶縁層が順次交互
に積層されて、2枚の導体板がデカップリング・コンデ
ンサを形成する、上部に半導体素子および複数本のリー
ドを搭載する容量性回路手段と、この容量性回路手段の
下側に設けられた、半導体装置内部で発生する熱を半導
体装置外部に拡散させるための放熱層と、各リードの外
端側および放熱層の少なくとも一部を露出させて各部分
を封止する樹脂封止部と、を備えた半導体装置にある。
止して形成された半導体装置であって、表面に複数の電
極を有する半導体素子と、この半導体素子の周囲に沿っ
て伸びる絶縁テープ上に固定された、内端側が複数の電
極の所定の電極にそれぞれ接続され外端側が半導体装置
外部に延びる、電源リードおよび接続リードを含む複数
本のリードと、半導体素子および複数本のリードの特定
のリードにそれぞれ電気的に接続された2枚の導体板、
およびこれらを絶縁するための2枚の絶縁層が順次交互
に積層されて、2枚の導体板がデカップリング・コンデ
ンサを形成する、上部に半導体素子および複数本のリー
ドを搭載する容量性回路手段と、この容量性回路手段の
下側に設けられた、半導体装置内部で発生する熱を半導
体装置外部に拡散させるための放熱層と、各リードの外
端側および放熱層の少なくとも一部を露出させて各部分
を封止する樹脂封止部と、を備えた半導体装置にある。
[作用] この発明においては、半導体素子で発生した熱が半導
体素子から放熱層に伝導し、放熱層から半導体装置の外
部に放出される。また、導体板と絶縁層を交互に積層し
て形成されたデカップリング・コンデンサにより、半導
体装置の電源系あるいは特定の信号線リードの電気特性
を改善することができる。
体素子から放熱層に伝導し、放熱層から半導体装置の外
部に放出される。また、導体板と絶縁層を交互に積層し
て形成されたデカップリング・コンデンサにより、半導
体装置の電源系あるいは特定の信号線リードの電気特性
を改善することができる。
[実施例] 以下、この発明の一実施例を図について説明する。第
1図ないし第3図はこの発明の半導体装置の一実施例を
示す図であり、従来のものと同一符号で示された部分は
同一、もしくは相当部分を示す。第1図は樹脂によって
形成されるパッケージ本体(7)(第2図参照)のうち
の半導体装置上部に形成される上部樹脂部分(8)を透
視し、かつ絶縁テープ(3)の一部を破断して示した半
導体装置の透視正面図、第2図は第1図の線II−IIに沿
った断面図、第3図は第2導体板(12)から下の部分の
斜視図である。放熱体(9)は熱伝導性の高い材料、例
えば銅(Cu)材料からなり、その上にエポキシ系の樹脂
からなる第1絶縁材層(10a)、銅箔からなる第1導体
板(11)、エポキシ系の樹脂からなる第2絶縁材層(10
b)そして銅箔からなる第2導体板(12)が順に積層さ
れている。これらのそれぞれ2層からなる導体板(11)
(12)および絶縁層(10a)(10b)は交互に積層される
ことによって容量性回路手段を構成する。すなわち第1
および第2の導体板(11)(12)がデカップリング・コ
ンデンサを形成する。この第1導体板(11)上に、電極
(2)がそれぞれインナリード(5)に接合された半導
体素子(1)が導伝性樹脂(13)で固定されている。こ
れにより半導体素子(1)の底面が第1導体板(11)と
電気的に接続されていることになる。また、接地リード
(14)と第1導体板(11)および電源リード(15)と第
2導体板(12)が同様に、それぞれ導体性樹脂(13)で
固定されかつ電気的に接続されている。そして少なくと
も各リード(4)のアウタリード(6)および放熱体
(9)の下面が半導体装置の外部に露出するように、半
導体素子(1)、リード(4)およびその他の各層が、
エポキシ樹脂からなるパッケージ本体(7)により封止
されている。また、絶縁テープ(3)、第2導体板(1
2)および第2絶縁材層(10b)には、半導体素子(1)
を収納しかつ第1導体板(11)上に固定するための収納
貫通穴(20)(第3図参照)、および接地リード(14)
と第1導体板(11)、電源リード(15)と第2導体板
(12)をそれぞれ接続するための接続貫通穴(21)が形
成されている。これをもう少し詳しく説明する。第1図
において、接地リード(14)は図示された半導体装置の
左右両側に延びており、また電源リード(15)は半導体
装置の上下に延びている。従って、絶縁テープ(3)に
はその四方に貫通穴(3a)が形成されている。また、絶
縁テープ(3)の中央部は半導体素子(1)を設けるた
めに、切り抜かれている。絶縁テープ(3)の下の第2
導体板(12)および第絶縁材層(10b)には、第3図に
示すように収納貫通穴(20)および接地リード(14)用
の接続貫通穴(21)が形成されている。電源リード(1
5)は絶縁テープ(3)の貫通穴(3a)を介して導電性
樹脂(13)によって第2導体板(12)に接続される。一
方、接地リード(14)は絶縁テープ(3)の貫通穴(3
a)および第2導体板(12)と第2絶縁材層(10b)に形
成された接続貫通穴(21)を介して導電性樹脂(13)に
よって第1導体板(11)に接続される。そして半導体素
子(1)は収納貫通穴(20)に収納されるとともに、第
1導体板(11)上に導電性樹脂(13)によって固定され
る。なお第2導体板(12)の接続貫通穴(21)には、接
地リード(14)のための導電性樹脂との接続を避けるた
めに空隙部(12a)が形成されている。
1図ないし第3図はこの発明の半導体装置の一実施例を
示す図であり、従来のものと同一符号で示された部分は
同一、もしくは相当部分を示す。第1図は樹脂によって
形成されるパッケージ本体(7)(第2図参照)のうち
の半導体装置上部に形成される上部樹脂部分(8)を透
視し、かつ絶縁テープ(3)の一部を破断して示した半
導体装置の透視正面図、第2図は第1図の線II−IIに沿
った断面図、第3図は第2導体板(12)から下の部分の
斜視図である。放熱体(9)は熱伝導性の高い材料、例
えば銅(Cu)材料からなり、その上にエポキシ系の樹脂
からなる第1絶縁材層(10a)、銅箔からなる第1導体
板(11)、エポキシ系の樹脂からなる第2絶縁材層(10
b)そして銅箔からなる第2導体板(12)が順に積層さ
れている。これらのそれぞれ2層からなる導体板(11)
(12)および絶縁層(10a)(10b)は交互に積層される
ことによって容量性回路手段を構成する。すなわち第1
および第2の導体板(11)(12)がデカップリング・コ
ンデンサを形成する。この第1導体板(11)上に、電極
(2)がそれぞれインナリード(5)に接合された半導
体素子(1)が導伝性樹脂(13)で固定されている。こ
れにより半導体素子(1)の底面が第1導体板(11)と
電気的に接続されていることになる。また、接地リード
(14)と第1導体板(11)および電源リード(15)と第
2導体板(12)が同様に、それぞれ導体性樹脂(13)で
固定されかつ電気的に接続されている。そして少なくと
も各リード(4)のアウタリード(6)および放熱体
(9)の下面が半導体装置の外部に露出するように、半
導体素子(1)、リード(4)およびその他の各層が、
エポキシ樹脂からなるパッケージ本体(7)により封止
されている。また、絶縁テープ(3)、第2導体板(1
2)および第2絶縁材層(10b)には、半導体素子(1)
を収納しかつ第1導体板(11)上に固定するための収納
貫通穴(20)(第3図参照)、および接地リード(14)
と第1導体板(11)、電源リード(15)と第2導体板
(12)をそれぞれ接続するための接続貫通穴(21)が形
成されている。これをもう少し詳しく説明する。第1図
において、接地リード(14)は図示された半導体装置の
左右両側に延びており、また電源リード(15)は半導体
装置の上下に延びている。従って、絶縁テープ(3)に
はその四方に貫通穴(3a)が形成されている。また、絶
縁テープ(3)の中央部は半導体素子(1)を設けるた
めに、切り抜かれている。絶縁テープ(3)の下の第2
導体板(12)および第絶縁材層(10b)には、第3図に
示すように収納貫通穴(20)および接地リード(14)用
の接続貫通穴(21)が形成されている。電源リード(1
5)は絶縁テープ(3)の貫通穴(3a)を介して導電性
樹脂(13)によって第2導体板(12)に接続される。一
方、接地リード(14)は絶縁テープ(3)の貫通穴(3
a)および第2導体板(12)と第2絶縁材層(10b)に形
成された接続貫通穴(21)を介して導電性樹脂(13)に
よって第1導体板(11)に接続される。そして半導体素
子(1)は収納貫通穴(20)に収納されるとともに、第
1導体板(11)上に導電性樹脂(13)によって固定され
る。なお第2導体板(12)の接続貫通穴(21)には、接
地リード(14)のための導電性樹脂との接続を避けるた
めに空隙部(12a)が形成されている。
このような半導体装置の動作時においては、半導体素
子(1)で発生した熱が主として放熱性の大きい放熱体
(9)へ伝導され、半導体装置の外部へ放出される。放
熱体(9)と第1導体板(11)は第1絶縁材層(10a)
によって電気的に絶縁されているため、放熱体(9)に
は半導体素子(1)の裏面電位がかからない。このため
半導体装置を基板実装する際、放熱体(9)が他の部品
あるいは基板に接触しても、電気的短絡等の問題が発生
することはない。さらに、放熱体(9)の一部がパッケ
ージ本体(7)の外部に露出しているため、放熱体
(9)に外部放熱フィン(図示せず)を容易に取り付け
ることができるので、消費電力の極めて大きい半導体素
子(1)に適用することが可能である。また、電源層で
ある第2導体板(12)と接地層である第1導体板(11)
の面積が大きいため、電源から接地に通り抜ける半導体
装置内の電源系のインダクタンスを小さくできる。ま
た、第2導体板(12)と第1導体板(11)の間に第1絶
縁材層(10)が挟み込まれて小容量のコンデンサが形成
されるため、雑音を吸収することができる。さらに、第
2導体板(12)と第1導体板(11)の上に信号線となる
リード(16)が載っているので、信号線リード(16)は
低インダクタンスとなり信号遅延がなくなる。
子(1)で発生した熱が主として放熱性の大きい放熱体
(9)へ伝導され、半導体装置の外部へ放出される。放
熱体(9)と第1導体板(11)は第1絶縁材層(10a)
によって電気的に絶縁されているため、放熱体(9)に
は半導体素子(1)の裏面電位がかからない。このため
半導体装置を基板実装する際、放熱体(9)が他の部品
あるいは基板に接触しても、電気的短絡等の問題が発生
することはない。さらに、放熱体(9)の一部がパッケ
ージ本体(7)の外部に露出しているため、放熱体
(9)に外部放熱フィン(図示せず)を容易に取り付け
ることができるので、消費電力の極めて大きい半導体素
子(1)に適用することが可能である。また、電源層で
ある第2導体板(12)と接地層である第1導体板(11)
の面積が大きいため、電源から接地に通り抜ける半導体
装置内の電源系のインダクタンスを小さくできる。ま
た、第2導体板(12)と第1導体板(11)の間に第1絶
縁材層(10)が挟み込まれて小容量のコンデンサが形成
されるため、雑音を吸収することができる。さらに、第
2導体板(12)と第1導体板(11)の上に信号線となる
リード(16)が載っているので、信号線リード(16)は
低インダクタンスとなり信号遅延がなくなる。
なお、上記実施例のものは半導体素子の各電極とイン
ナリードの先端が直接接続されているが、各電極とイン
ナリードが金属細線で接続された半導体装置においても
この発明は適用可能である。
ナリードの先端が直接接続されているが、各電極とイン
ナリードが金属細線で接続された半導体装置においても
この発明は適用可能である。
[発明の効果] 以上のようにこの発明によれば、半導体素子で発生す
る熱を半導体装置外部に拡散させるための放熱体を設け
たこと、および一方が電源リード、他方が半導体素子の
一部分および接地リードに接続された2枚の導体板によ
って小容量のコンデンサを形成するよな積層構造を設け
たことにより、放熱性および電気特性の優れた半導体装
置が得られるという効果がある。
る熱を半導体装置外部に拡散させるための放熱体を設け
たこと、および一方が電源リード、他方が半導体素子の
一部分および接地リードに接続された2枚の導体板によ
って小容量のコンデンサを形成するよな積層構造を設け
たことにより、放熱性および電気特性の優れた半導体装
置が得られるという効果がある。
第1図はこの発明の一実施例による半導体装置の上部樹
脂部分を透視して示した透視正面図、第2図は第1図の
線II−IIに沿った断面図、第3図は第2導体板から下の
部分の斜視図、第4図は従来の半導体装置の上部樹脂部
分を透視して示した透視正面図、第5図は第4図の線V
−Vに沿った断面図である。 各図において、(1)は半導体素子、(2)は電極、
(3)は絶縁テープ、(3a)は貫通穴、(4)はリー
ド、(5)はインナリード、(6)はアウタリード、
(7)はパッケージ本体、(8)は上部樹脂部分、
(9)は放熱体、(10a)は第1絶縁材層、(10b)は第
2絶縁材層、(11)は第1導体板、(12)は第2導体
板、(12a)は空隙部、(13)は導電性樹脂、(14)は
接地リード、(15)は電源リード、(16)は信号線リー
ド、(20)は収納貫通穴、(21)は接続貫通穴である。 尚、図中、同一符号は同一又は相当部分を示す。
脂部分を透視して示した透視正面図、第2図は第1図の
線II−IIに沿った断面図、第3図は第2導体板から下の
部分の斜視図、第4図は従来の半導体装置の上部樹脂部
分を透視して示した透視正面図、第5図は第4図の線V
−Vに沿った断面図である。 各図において、(1)は半導体素子、(2)は電極、
(3)は絶縁テープ、(3a)は貫通穴、(4)はリー
ド、(5)はインナリード、(6)はアウタリード、
(7)はパッケージ本体、(8)は上部樹脂部分、
(9)は放熱体、(10a)は第1絶縁材層、(10b)は第
2絶縁材層、(11)は第1導体板、(12)は第2導体
板、(12a)は空隙部、(13)は導電性樹脂、(14)は
接地リード、(15)は電源リード、(16)は信号線リー
ド、(20)は収納貫通穴、(21)は接続貫通穴である。 尚、図中、同一符号は同一又は相当部分を示す。
Claims (3)
- 【請求項1】半導体素子を樹脂封止して形成された半導
体装置であって、 表面に複数の電極を有する半導体素子と、 この半導体素子の周囲に沿って伸びる絶縁テープ上に固
定された、内端側が上記複数の電極の所定の電極にそれ
ぞれ接続され外端側が半導体装置外部に延びる、電源リ
ードおよび接続リードを含む複数本のリードと、 上記半導体素子および複数本のリードの特定のリードに
それぞれ電気的に接続された2枚の導体板、およびこれ
らを絶縁するための2枚の絶縁層が順次交互に積層され
て、上記2枚の導体板がデカップリング・コンデンサを
形成する、上部に上記半導体素子および複数本のリード
を搭載する容量性回路手段と、 この容量性回路手段の下側に設けられた、半導体装置内
部で発生する熱を半導体装置外部に拡散させるための放
熱層と、 上記各リードの外端側および放熱層の少なくとも一部を
露出させて上記各部分を封止する樹脂封止部と、 を備えた半導体装置。 - 【請求項2】上記容量性回路手段の一方の導体板が上記
半導体素子の裏面および上記複数本のリードのなかの接
地リードに接続され、他方の導体板が上記電源リードに
接続されている特許請求の範囲第1項に記載の半導体装
置。 - 【請求項3】上記容量性回路手段が上記絶縁テープの裏
面側に上記第2導体板、第2絶縁層、第1導体板、第1
絶縁層が順次積層されてなり、さらに上記放熱層が積層
され、上記絶縁テープ、第2導体板および第2絶縁層が
上記半導体素子を収納しかつこれを上記第1導体板に電
気的に接続させるための収納貫通穴、および上記それぞ
れの特定のリードと各導体板を電気的に接続するための
接続貫通穴を有し、上記半導体素子が上記第1導体板上
に導電性樹脂によって固定接続され、また上記それぞれ
の特定のリードと導体板が上記接続貫通穴を介して導電
性樹脂によって固定接続されている特許請求の範囲第2
項に記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1218660A JPH0810744B2 (ja) | 1989-08-28 | 1989-08-28 | 半導体装置 |
FR9010653A FR2651373B1 (fr) | 1989-08-28 | 1990-08-24 | Dispositif a semi-conducteurs a boitier en resine. |
DE4027072A DE4027072C2 (de) | 1989-08-28 | 1990-08-27 | Halbleiteranordnung |
US07/675,040 US5067005A (en) | 1989-08-28 | 1991-03-26 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1218660A JPH0810744B2 (ja) | 1989-08-28 | 1989-08-28 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0383368A JPH0383368A (ja) | 1991-04-09 |
JPH0810744B2 true JPH0810744B2 (ja) | 1996-01-31 |
Family
ID=16723427
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1218660A Expired - Lifetime JPH0810744B2 (ja) | 1989-08-28 | 1989-08-28 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5067005A (ja) |
JP (1) | JPH0810744B2 (ja) |
DE (1) | DE4027072C2 (ja) |
FR (1) | FR2651373B1 (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5196725A (en) * | 1990-06-11 | 1993-03-23 | Hitachi Cable Limited | High pin count and multi-layer wiring lead frame |
JP2501950B2 (ja) * | 1990-11-06 | 1996-05-29 | 三菱電機株式会社 | 半導体装置 |
JPH0828394B2 (ja) * | 1990-11-28 | 1996-03-21 | 三菱電機株式会社 | 半導体装置 |
US5831836A (en) * | 1992-01-30 | 1998-11-03 | Lsi Logic | Power plane for semiconductor device |
EP0603158A3 (en) * | 1992-02-18 | 1994-07-13 | Sumitomo Electric Industries | Advanced multilayer molded plastic package using mesic technology. |
JPH0629428A (ja) * | 1992-07-07 | 1994-02-04 | Mitsubishi Electric Corp | 半導体装置 |
JPH06295962A (ja) * | 1992-10-20 | 1994-10-21 | Ibiden Co Ltd | 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置 |
US5311057A (en) * | 1992-11-27 | 1994-05-10 | Motorola Inc. | Lead-on-chip semiconductor device and method for making the same |
US5457340A (en) * | 1992-12-07 | 1995-10-10 | Integrated Device Technology, Inc. | Leadframe with power and ground planes |
JP2697547B2 (ja) * | 1993-03-11 | 1998-01-14 | 日本電気株式会社 | 半導体集積回路装置 |
US5371403A (en) * | 1993-09-24 | 1994-12-06 | Vlsi Technology, Inc. | High performance package using high dielectric constant materials for power/ground and low dielectric constant materials for signal lines |
JP3201187B2 (ja) * | 1994-12-08 | 2001-08-20 | 富士電機株式会社 | 半導体装置 |
US5848082A (en) * | 1995-08-11 | 1998-12-08 | Sdl, Inc. | Low stress heatsink and optical system |
US5770969A (en) * | 1995-08-22 | 1998-06-23 | International Business Machines Corporation | Controllable decoupling capacitor |
US5828259A (en) * | 1996-11-18 | 1998-10-27 | International Business Machines Corporation | Method and apparatus for reducing disturbances on an integrated circuit |
JP2933554B2 (ja) * | 1996-11-28 | 1999-08-16 | 九州日本電気株式会社 | 半導体装置およびその製造方法 |
US6075288A (en) | 1998-06-08 | 2000-06-13 | Micron Technology, Inc. | Semiconductor package having interlocking heat sinks and method of fabrication |
JP4502564B2 (ja) | 1999-12-24 | 2010-07-14 | 富士通株式会社 | フリップチップ実装された半導体ベアチップを有する半導体装置、及びフリップチップ実装された半導体ベアチップ用の薄膜構造コンデンサ付き基板部材 |
US6806568B2 (en) * | 2001-07-20 | 2004-10-19 | The Board Of Trustees Of The University Of Arkansas | Decoupling capacitor for integrated circuit package and electrical components using the decoupling capacitor and associated methods |
US7038305B1 (en) | 2003-07-15 | 2006-05-02 | Altera Corp. | Package for integrated circuit die |
KR100535181B1 (ko) * | 2003-11-18 | 2005-12-09 | 삼성전자주식회사 | 디커플링 커패시터를 갖는 반도체 칩 패키지와 그 제조 방법 |
US7741706B2 (en) * | 2006-09-29 | 2010-06-22 | Microsemi Corporation | Plastic surface mount large area power device |
CN201011655Y (zh) * | 2007-01-10 | 2008-01-23 | 上海凯虹科技电子有限公司 | 一种大功率半导体器件的框架 |
US8441774B2 (en) | 2007-03-08 | 2013-05-14 | Nec Corporation | Capacitance element, printed circuit board, semiconductor package, and semiconductor circuit |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5753947A (en) * | 1980-09-17 | 1982-03-31 | Hitachi Ltd | Transistor and electronic device containing it |
CA1188010A (en) * | 1981-05-06 | 1985-05-28 | Leonard W. Schaper | Package for a semiconductor chip |
US4680613A (en) * | 1983-12-01 | 1987-07-14 | Fairchild Semiconductor Corporation | Low impedance package for integrated circuit die |
CA1238959A (en) * | 1984-08-09 | 1988-07-05 | Robert R. Rohloff | Area-bonding tape |
JPS61108160A (ja) * | 1984-11-01 | 1986-05-26 | Nec Corp | コンデンサ内蔵型半導体装置及びその製造方法 |
EP0218796B1 (en) * | 1985-08-16 | 1990-10-31 | Dai-Ichi Seiko Co. Ltd. | Semiconductor device comprising a plug-in-type package |
US4835120A (en) * | 1987-01-12 | 1989-05-30 | Debendra Mallik | Method of making a multilayer molded plastic IC package |
JPH0758744B2 (ja) * | 1987-04-02 | 1995-06-21 | イビデン株式会社 | 半導体塔載用基板の製造方法 |
JPH0740600B2 (ja) * | 1987-04-30 | 1995-05-01 | 三菱電機株式会社 | 半導体装置 |
JPS63312661A (ja) * | 1987-06-15 | 1988-12-21 | Nec Ic Microcomput Syst Ltd | 半導体装置用パッケ−ジ |
JPH01132142A (ja) * | 1987-08-05 | 1989-05-24 | Mitsubishi Electric Corp | 半導体装置のパツケージ構造 |
JPH01208851A (ja) * | 1988-02-16 | 1989-08-22 | Nec Corp | 電子部品の実装構造 |
-
1989
- 1989-08-28 JP JP1218660A patent/JPH0810744B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-24 FR FR9010653A patent/FR2651373B1/fr not_active Expired - Fee Related
- 1990-08-27 DE DE4027072A patent/DE4027072C2/de not_active Expired - Fee Related
-
1991
- 1991-03-26 US US07/675,040 patent/US5067005A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5067005A (en) | 1991-11-19 |
DE4027072A1 (de) | 1991-03-21 |
DE4027072C2 (de) | 1998-09-24 |
JPH0383368A (ja) | 1991-04-09 |
FR2651373B1 (fr) | 1996-07-19 |
FR2651373A1 (fr) | 1991-03-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0810744B2 (ja) | 半導体装置 | |
US4965654A (en) | Semiconductor package with ground plane | |
US5646831A (en) | Electrically enhanced power quad flat pack arrangement | |
US5065281A (en) | Molded integrated circuit package incorporating heat sink | |
US4763188A (en) | Packaging system for multiple semiconductor devices | |
JP2909704B2 (ja) | 誘電体テープから形成されたディスクリートなチップキャリアを有する垂直なicチップ積層体 | |
JP2744685B2 (ja) | 半導体装置 | |
US5943213A (en) | Three-dimensional electronic module | |
JP2636777B2 (ja) | マイクロプロセッサ用半導体モジュール | |
JPH07169872A (ja) | 半導体装置及びその製造方法 | |
JP2790640B2 (ja) | 混成集積回路部品の構造 | |
KR100647090B1 (ko) | 다수의 반도체 칩을 포함하는 반도체 소자 | |
KR950005450B1 (ko) | 수지봉지형 반도체장치와 그 제조방법 | |
JP2000294723A (ja) | 積層型半導体装置およびその製造方法 | |
JPS6220707B2 (ja) | ||
US6057594A (en) | High power dissipating tape ball grid array package | |
JP3253154B2 (ja) | 半導体装置用パッケージ及び半導体装置 | |
JP3450477B2 (ja) | 半導体装置及びその製造方法 | |
JP4934915B2 (ja) | 半導体装置 | |
JPH02278856A (ja) | 半導体集積回路装置 | |
JP2501950B2 (ja) | 半導体装置 | |
JPS629222B2 (ja) | ||
JPH08172142A (ja) | 半導体パッケージ及びその製造方法並びに半導体装置 | |
JP3206545B2 (ja) | 積層可能な半導体装置およびモジュール | |
JP3203806B2 (ja) | 半導体装置の実装構造 |