JPS629222B2 - - Google Patents
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- JPS629222B2 JPS629222B2 JP15092781A JP15092781A JPS629222B2 JP S629222 B2 JPS629222 B2 JP S629222B2 JP 15092781 A JP15092781 A JP 15092781A JP 15092781 A JP15092781 A JP 15092781A JP S629222 B2 JPS629222 B2 JP S629222B2
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- Japan
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- circuit board
- multilayer circuit
- ceramic multilayer
- electrode pads
- sealed container
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- 238000004806 packaging method and process Methods 0.000 claims description 7
- 239000003507 refrigerant Substances 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims description 2
- 239000000969 carrier Substances 0.000 claims 1
- 239000000919 ceramic Substances 0.000 description 24
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- 238000005476 soldering Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は冷却効率を向上させることにより半導
体回路素子の高密度実装化をはかつた高密度実装
パツケージに関するものである。
体回路素子の高密度実装化をはかつた高密度実装
パツケージに関するものである。
半導体回路素子を液冷方式により冷却する場合
の従来の実装構造としては、半導体回路素子は基
板に水平に張り付けて実装されているため、両面
からの放熱が不可能で、しかも高密度実装が困難
であつた。
の従来の実装構造としては、半導体回路素子は基
板に水平に張り付けて実装されているため、両面
からの放熱が不可能で、しかも高密度実装が困難
であつた。
本発明は上述の問題を解決するためのもので、
冷却効率の優れた高密度実装パツケージを提供す
ることを目的としている。
冷却効率の優れた高密度実装パツケージを提供す
ることを目的としている。
以下、図面に関連して本発明の実施例を説明す
る。
る。
第１図は高密度実装パツケージを母基板に搭載
した状態を示す斜視図で、図中、１は母基板、２
は高密度実装パツケージである。
した状態を示す斜視図で、図中、１は母基板、２
は高密度実装パツケージである。
高密度実装パツケージ２は、円筒型セラミツク
多層回路基板３と、該セラミツク多層回路基板３
の外周に放射状に接続された複数個のLSIチツプ
（半導体回路素子）４と、これらを覆う密封容器
５とよりなり、該密封容器５内には不活性なフル
オロカーボン等の冷媒が封入されている。セラミ
ツク多層回路基板３は、第２図に詳細を示すよう
に、多数の円板状セラミツク回路基板６を積層し
てなる。各セラミツク回路基板６は、その外周部
に外部に露出させて所定の配置で設けられ回路パ
ターン７に接続される複数個の電極パツド８を備
えており、各セラミツク基板６の電極パツド８は
第３図に示すように円板の軸線方向に並んでい
る。セラミツク多層回路基板３の下面には複数個
の端子９が突設されており、この端子９は、密封
容器５の底板を気密を保つて貫通するとともに、
各セラミツク回路基板６の電極パツド８と回路パ
ターン７を介し接続されている。LSIチツプ４
は、第４図に示すように、一端にセラミツク多層
回路基板３の軸線方向に並ぶ電極パツド８に対応
する複数個の電極１０を備えており、該各電極１
０を該各電極１０に対応する電極パツド８に半田
等により接続してセラミツク多層回路基板３に放
射状に固定されている。なお、図示を省略した
が、各セラミツク回路基板６の外周の所定位置に
LSIチツプ嵌合用の複数個の溝を形成して該溝内
に電極パツドを形成すれば、LSIチツプ４の固定
をより確実に行うことが可能である。
多層回路基板３と、該セラミツク多層回路基板３
の外周に放射状に接続された複数個のLSIチツプ
（半導体回路素子）４と、これらを覆う密封容器
５とよりなり、該密封容器５内には不活性なフル
オロカーボン等の冷媒が封入されている。セラミ
ツク多層回路基板３は、第２図に詳細を示すよう
に、多数の円板状セラミツク回路基板６を積層し
てなる。各セラミツク回路基板６は、その外周部
に外部に露出させて所定の配置で設けられ回路パ
ターン７に接続される複数個の電極パツド８を備
えており、各セラミツク基板６の電極パツド８は
第３図に示すように円板の軸線方向に並んでい
る。セラミツク多層回路基板３の下面には複数個
の端子９が突設されており、この端子９は、密封
容器５の底板を気密を保つて貫通するとともに、
各セラミツク回路基板６の電極パツド８と回路パ
ターン７を介し接続されている。LSIチツプ４
は、第４図に示すように、一端にセラミツク多層
回路基板３の軸線方向に並ぶ電極パツド８に対応
する複数個の電極１０を備えており、該各電極１
０を該各電極１０に対応する電極パツド８に半田
等により接続してセラミツク多層回路基板３に放
射状に固定されている。なお、図示を省略した
が、各セラミツク回路基板６の外周の所定位置に
LSIチツプ嵌合用の複数個の溝を形成して該溝内
に電極パツドを形成すれば、LSIチツプ４の固定
をより確実に行うことが可能である。
このような構成の高密度実装パツケージ２は、
その下面から突出する端子９を母基板１のスルー
ホールに挿入し半田付けすることにより母基板１
に搭載される。各LSIチツプ４は、上述のように
セラミツク多層回路基板３の外周に放射状に接続
されているため、両面から冷媒により冷却されそ
の熱は密封容器５に効率よく伝達され、密封容器
５は周囲を空冷または液冷により冷却される。
その下面から突出する端子９を母基板１のスルー
ホールに挿入し半田付けすることにより母基板１
に搭載される。各LSIチツプ４は、上述のように
セラミツク多層回路基板３の外周に放射状に接続
されているため、両面から冷媒により冷却されそ
の熱は密封容器５に効率よく伝達され、密封容器
５は周囲を空冷または液冷により冷却される。
上述の説明では、各LSIチツプ４を直接セラミ
ツク多層回路基板３の外周に接続、固定する例に
ついて述べたが、各LSIチツプをフレーム型チツ
プキヤリアを介しセラミツク多層回路基板３に接
続、固定することも可能であり、その一例を第５
図乃至第７図に示す。
ツク多層回路基板３の外周に接続、固定する例に
ついて述べたが、各LSIチツプをフレーム型チツ
プキヤリアを介しセラミツク多層回路基板３に接
続、固定することも可能であり、その一例を第５
図乃至第７図に示す。
図中、１１はフレーム型チツプキヤリアで、セ
ラミツク多層回路基板の技術により形成された１
対のフレーム型キヤリア部材１２，１２′を張り
合せ形成され、、LSIチツプ４′はその周辺部をキ
ヤリア部材１２，１２′により挾圧保持されてい
る。LSIチツプ４′の周辺部には複数個のボンデ
イングパツド（電極パツド）１３が設けられてお
り、該各ボンデイングパツド１３はワイヤ１４に
よりそれぞれフレーム型チツプキヤリア１１の内
部導体層１５に接続されている。内部導体層１５
は、フレーム型チツプキヤリア１１に設けられた
複数個の内部導体層１６に回路パターンを介し接
続され、各内部導体層１６の一端１６ａはフレー
ム型チツプキヤリア１１の下面図である第７図に
示すようにフレーム型チツプキヤリア１１の底面
１１ａに露出している。各内部導体層１６の一端
１６ａは電極パツド８と同様に配置されている。
ラミツク多層回路基板の技術により形成された１
対のフレーム型キヤリア部材１２，１２′を張り
合せ形成され、、LSIチツプ４′はその周辺部をキ
ヤリア部材１２，１２′により挾圧保持されてい
る。LSIチツプ４′の周辺部には複数個のボンデ
イングパツド（電極パツド）１３が設けられてお
り、該各ボンデイングパツド１３はワイヤ１４に
よりそれぞれフレーム型チツプキヤリア１１の内
部導体層１５に接続されている。内部導体層１５
は、フレーム型チツプキヤリア１１に設けられた
複数個の内部導体層１６に回路パターンを介し接
続され、各内部導体層１６の一端１６ａはフレー
ム型チツプキヤリア１１の下面図である第７図に
示すようにフレーム型チツプキヤリア１１の底面
１１ａに露出している。各内部導体層１６の一端
１６ａは電極パツド８と同様に配置されている。
このようにLSIチツプ４′を搭載したフレーム
型チツプキヤリア１１のセラミツク多層回路基板
に対する接続は、フレーム型チツプキヤリア１１
の底面１１ａをセラミツク多層回路基板の外周に
押し当て、各内部導体層１６の一端１６ａを電極
パツド８に半田等により接続することにより行わ
れる。
型チツプキヤリア１１のセラミツク多層回路基板
に対する接続は、フレーム型チツプキヤリア１１
の底面１１ａをセラミツク多層回路基板の外周に
押し当て、各内部導体層１６の一端１６ａを電極
パツド８に半田等により接続することにより行わ
れる。
以上述べたように、本発明によれば、次に述べ
るような各種の優れた効果を奏することが可能で
ある。
るような各種の優れた効果を奏することが可能で
ある。
(1) LSIチツプ等の半導体回路素子はセラミツク
多層回路基板の外周に垂直状態で放射状に接続
されており両面から冷却されるため、冷却効率
は大幅に向上し高密度実装が可能である。
多層回路基板の外周に垂直状態で放射状に接続
されており両面から冷却されるため、冷却効率
は大幅に向上し高密度実装が可能である。
(2) 多セラミツク回路基板の周辺部に電極パツド
が形成されているため、基板内の回路パターン
が短かくてすみ素子間の配線長（信号伝搬経
路）が短縮され、冷却効率の向上と関連して高
速作動を実現できる。
が形成されているため、基板内の回路パターン
が短かくてすみ素子間の配線長（信号伝搬経
路）が短縮され、冷却効率の向上と関連して高
速作動を実現できる。
なお、上述の説明では、円筒型セラミツク多層
回路基板の場合について述べたが、セラミツク回
路基板の形状は立方体その他任意の形状としても
よい。この場合は、上記(2)項の効果が円筒状の場
合より多少劣るがその他の効果は同様である。
回路基板の場合について述べたが、セラミツク回
路基板の形状は立方体その他任意の形状としても
よい。この場合は、上記(2)項の効果が円筒状の場
合より多少劣るがその他の効果は同様である。
図面は本発明に係る高密度実装パツケージの実
施例を示すもので、第１図は高密度実装パツケー
ジを母基板に搭載した状態を示す斜視図、第２図
は円筒状セラミツク多層回路基板形成要領を示す
斜視図、第３図はセラミツク多層回路基板に対す
る半導体回路素子実装要領を示す斜視図、第４図
は半導体回路素子の電極形成要領を示す正面図、
第５図はフレーム型チツプキヤリアに半導体回路
素子を搭載した状態を示す斜視図、第６図は第５
図の―断面図、第７図はフレーム型チツプキ
ヤリアの下面図である。 図中、１は母基板、２は高密度実装パツケー
ジ、３は円筒型セラミツク多層回路基板、４，
４′はLSIチツプ（半導体回路素子）、５は密封容
器、６は円板状セラミツク回路基板、７は回路パ
ターン、８は電極パツド、９は電極、１０は端
子、１１はフレーム型チツプキヤリア、１３はボ
ンデイングパツド、１４はワイヤ、１５，１６は
内部導体層である。
施例を示すもので、第１図は高密度実装パツケー
ジを母基板に搭載した状態を示す斜視図、第２図
は円筒状セラミツク多層回路基板形成要領を示す
斜視図、第３図はセラミツク多層回路基板に対す
る半導体回路素子実装要領を示す斜視図、第４図
は半導体回路素子の電極形成要領を示す正面図、
第５図はフレーム型チツプキヤリアに半導体回路
素子を搭載した状態を示す斜視図、第６図は第５
図の―断面図、第７図はフレーム型チツプキ
ヤリアの下面図である。 図中、１は母基板、２は高密度実装パツケー
ジ、３は円筒型セラミツク多層回路基板、４，
４′はLSIチツプ（半導体回路素子）、５は密封容
器、６は円板状セラミツク回路基板、７は回路パ
ターン、８は電極パツド、９は電極、１０は端
子、１１はフレーム型チツプキヤリア、１３はボ
ンデイングパツド、１４はワイヤ、１５，１６は
内部導体層である。
Claims (1)
- １ 外周部に外部に露出する素子実装用の複数個
の電極パツドを備えるとともに表面に前記電極パ
ツドと接続される回路パターンを備えた複数板の
回路基板を積層してなる多層回路基板、前記多層
回路基板の外周に放射状に配置され所定の前記電
極パツドに直接またはチツプキヤリアを介し接
続、固定された複数個の半導体回路素子、前記多
層回路基板および前記各半導体回路素子を覆つて
設けられた密封容器、前記密封容器内に封入され
た冷媒より構成されたことを特徴とする高密度実
装パツケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15092781A JPS5852835A (ja) | 1981-09-24 | 1981-09-24 | 高密度実装パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15092781A JPS5852835A (ja) | 1981-09-24 | 1981-09-24 | 高密度実装パツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5852835A JPS5852835A (ja) | 1983-03-29 |
| JPS629222B2 true JPS629222B2 (ja) | 1987-02-27 |
Family
ID=15507445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15092781A Granted JPS5852835A (ja) | 1981-09-24 | 1981-09-24 | 高密度実装パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852835A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6456246U (ja) * | 1987-10-05 | 1989-04-07 | ||
| JPH01157751U (ja) * | 1988-04-22 | 1989-10-31 | ||
| US5113117A (en) * | 1989-09-08 | 1992-05-12 | Massachusetts Institute Of Technology | Miniature electrical and mechanical structures useful for constructing miniature robots |
| JPH0422951U (ja) * | 1990-06-19 | 1992-02-25 | ||
| JPH0629459A (ja) * | 1992-07-08 | 1994-02-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1981
- 1981-09-24 JP JP15092781A patent/JPS5852835A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5852835A (ja) | 1983-03-29 |
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