JPH06177501A - メモリモジュール - Google Patents
メモリモジュールInfo
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- JPH06177501A JPH06177501A JP5205023A JP20502393A JPH06177501A JP H06177501 A JPH06177501 A JP H06177501A JP 5205023 A JP5205023 A JP 5205023A JP 20502393 A JP20502393 A JP 20502393A JP H06177501 A JPH06177501 A JP H06177501A
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【目的】 一定の面積及び厚さを有する基板において、
より多くの半導体パッケージを実装して実装密度を向上
させ、製品を軽薄短小化できるメモリモジュールを提供
すること。 【構成】 金属配線が形成されているモジュール基板５
４とこのモジュール基板上に実装される多数個の半導体
パッケージとで構成されるメモリモジュールにおいて、
前記モジュール基板５４上に半導体パッケージが挿入さ
れるように一定の間隔で形成されている貫通孔５８と、
この貫通孔の内部に挿入され外部リード５６が前記貫通
孔の突起部分にかかるように実装される第１半導体パッ
ケージ５１と、この第１半導体パッケージの外部リード
５６上に実装される第２半導体パッケージ５２とを備え
る構成。
より多くの半導体パッケージを実装して実装密度を向上
させ、製品を軽薄短小化できるメモリモジュールを提供
すること。 【構成】 金属配線が形成されているモジュール基板５
４とこのモジュール基板上に実装される多数個の半導体
パッケージとで構成されるメモリモジュールにおいて、
前記モジュール基板５４上に半導体パッケージが挿入さ
れるように一定の間隔で形成されている貫通孔５８と、
この貫通孔の内部に挿入され外部リード５６が前記貫通
孔の突起部分にかかるように実装される第１半導体パッ
ケージ５１と、この第１半導体パッケージの外部リード
５６上に実装される第２半導体パッケージ５２とを備え
る構成。
Description
【０００１】
【産業上の利用分野】この発明は、メモリモジュールに
関し、さらに詳しくは、表面実装形の半導体パッケージ
をそのパッケージが挿入される貫通孔が形成されている
モジュール基板に積層実装して高実装密度を得ることの
できるメモリモジュールに関する。
関し、さらに詳しくは、表面実装形の半導体パッケージ
をそのパッケージが挿入される貫通孔が形成されている
モジュール基板に積層実装して高実装密度を得ることの
できるメモリモジュールに関する。
【０００２】
【従来の技術】一般に、印刷回路基板上に表面実装の方
式で実装される表面実装形の半導体パッケージは、外部
リードの形態により二種類に分類される。
式で実装される表面実装形の半導体パッケージは、外部
リードの形態により二種類に分類される。
【０００３】すなわち、その１つは、外部リードがパッ
ケージ体の外部へガルウイング形で折曲されているＳＯ
Ｐ（small out line package）形のものであり、もう１
つは、外部リードがパッケージ体の内部へＪ字の形象で
折曲されているＳＯＪ（small out line j form packag
e ）形のものである。
ケージ体の外部へガルウイング形で折曲されているＳＯ
Ｐ（small out line package）形のものであり、もう１
つは、外部リードがパッケージ体の内部へＪ字の形象で
折曲されているＳＯＪ（small out line j form packag
e ）形のものである。
【０００４】図３及び図４は、従来の技術によるメモリ
モジュール１０，２０の断面図を示すものであり、以下
にこれらのメモリモジュール１０，２０を互いに連関さ
せて説明する。
モジュール１０，２０の断面図を示すものであり、以下
にこれらのメモリモジュール１０，２０を互いに連関さ
せて説明する。
【０００５】図３は、ＳＯＰ形の半導体パッケージ１２
を実装したメモリモジュール１０、図４はＳＯＪ形の半
導体パッケージ２２を実装したメモリモジュール２０を
それぞれ示したものである。
を実装したメモリモジュール１０、図４はＳＯＪ形の半
導体パッケージ２２を実装したメモリモジュール２０を
それぞれ示したものである。
【０００６】単層または多層で金属配線（図示せず）が
形成されているモジュール基板１４，２４の上面に多数
個の半導体パッケージ１２，２２の外部リード１６，２
６が半田のリフロー方法で実装されている。前記メモリ
モジュール１０，２０は、半導体パッケージ１２，２２
が単純に水平にだけ配列されているので、与えられた基
板の面積内で実装密度が落ちる。
形成されているモジュール基板１４，２４の上面に多数
個の半導体パッケージ１２，２２の外部リード１６，２
６が半田のリフロー方法で実装されている。前記メモリ
モジュール１０，２０は、半導体パッケージ１２，２２
が単純に水平にだけ配列されているので、与えられた基
板の面積内で実装密度が落ちる。
【０００７】また、実装密度を増加させるために半導体
パッケージを積層配列する場合は、メモリモジュールの
厚さが増加してＩＣカードなどのように厚さが薄い製品
には使われないという問題点がある。
パッケージを積層配列する場合は、メモリモジュールの
厚さが増加してＩＣカードなどのように厚さが薄い製品
には使われないという問題点がある。
【０００８】前記のような問題点を解決するために本願
出願人が大韓民国特許庁に出願した特許出願番号第９１
−２４３９８号に開示されている内容を図５及び図６を
参照して説明すれば次の通りである。
出願人が大韓民国特許庁に出願した特許出願番号第９１
−２４３９８号に開示されている内容を図５及び図６を
参照して説明すれば次の通りである。
【０００９】金属配線（図示せず）が形成されているモ
ジュール基板３４，４４の一方の側に所定の間隙で溝３
８，４８が形成されており、これら溝３８，４８の内部
に、それぞれＳＯＰ形及びＳＯＪ形の第１半導体パッケ
ージ３１，４１が、それらの外部リード３６，４６の半
田付部を溝３８，４８の外側に向けるように実装されて
いる。このとき、前記ＳＯＪ形の第１半導体パッケージ
４１の外部リード４６との接触のために前記溝４８の内
側上部に別のパッド４９が備えられている。また、前記
溝３８，４８の内部に実装されている第１半導体パッケ
ージ３１，４１の露出されている外部リード３６，４６
の上に、同一のメモリ用の第２半導体パッケージ３２，
４２が実装されている。また、前記モジュール基板３
４，４４の表面には第３半導体パッケージ３３，４３が
実装されている。
ジュール基板３４，４４の一方の側に所定の間隙で溝３
８，４８が形成されており、これら溝３８，４８の内部
に、それぞれＳＯＰ形及びＳＯＪ形の第１半導体パッケ
ージ３１，４１が、それらの外部リード３６，４６の半
田付部を溝３８，４８の外側に向けるように実装されて
いる。このとき、前記ＳＯＪ形の第１半導体パッケージ
４１の外部リード４６との接触のために前記溝４８の内
側上部に別のパッド４９が備えられている。また、前記
溝３８，４８の内部に実装されている第１半導体パッケ
ージ３１，４１の露出されている外部リード３６，４６
の上に、同一のメモリ用の第２半導体パッケージ３２，
４２が実装されている。また、前記モジュール基板３
４，４４の表面には第３半導体パッケージ３３，４３が
実装されている。
【００１０】上述したごとく、モジュール基板に溝を形
成したあと、この溝に半導体パッケージを実装するメモ
リモジュールにおいては、モジュール基板の表面にだけ
半導体パッケージを実装するメモリモジュールに比し
て、同一の面積に約１．５倍の実装密度を持つ。
成したあと、この溝に半導体パッケージを実装するメモ
リモジュールにおいては、モジュール基板の表面にだけ
半導体パッケージを実装するメモリモジュールに比し
て、同一の面積に約１．５倍の実装密度を持つ。
【００１１】しかし、半導体パッケージの厚さがモジュ
ール基板の厚さより大きい場合には、メモリモジュール
の厚さが増加されて製品の軽薄短小化に難しい問題点が
ある。
ール基板の厚さより大きい場合には、メモリモジュール
の厚さが増加されて製品の軽薄短小化に難しい問題点が
ある。
【００１２】
【発明が解決しようとする課題】この発明の目的は、一
定の面積及び厚さを有する基板において、より多くの半
導体パッケージを実装して実装密度を向上させ、製品を
軽薄短小化できるメモリモジュールを提供することにあ
る。
定の面積及び厚さを有する基板において、より多くの半
導体パッケージを実装して実装密度を向上させ、製品を
軽薄短小化できるメモリモジュールを提供することにあ
る。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、この発明においては、金属配線が形成されているモ
ジュール基板とこのモジュール基板上に実装される多数
個の半導体パッケージとで構成されるメモリモジュール
において、前記モジュール基板上に半導体パッケージが
挿入されるように一定の間隔で形成されている貫通孔
と、この貫通孔の内部に挿入され外部リードが前記貫通
孔の突起部分にかかるように実装される第１半導体パッ
ケージと、この第１半導体パッケージの外部リード上に
実装される第２半導体パッケージとを備えることを特徴
とする。
に、この発明においては、金属配線が形成されているモ
ジュール基板とこのモジュール基板上に実装される多数
個の半導体パッケージとで構成されるメモリモジュール
において、前記モジュール基板上に半導体パッケージが
挿入されるように一定の間隔で形成されている貫通孔
と、この貫通孔の内部に挿入され外部リードが前記貫通
孔の突起部分にかかるように実装される第１半導体パッ
ケージと、この第１半導体パッケージの外部リード上に
実装される第２半導体パッケージとを備えることを特徴
とする。
【００１４】また、前記外部リードが接続される貫通孔
の突起部分に、金属配線と連結され、前記第１半導体パ
ッケージの外部リードと連結されるパッドを備えること
ができる。
の突起部分に、金属配線と連結され、前記第１半導体パ
ッケージの外部リードと連結されるパッドを備えること
ができる。
【００１５】
【作用】一定の間隔でモジュール基板上に形成されてい
る貫通孔の内部に外部リードが前記貫通孔の突起部分に
かかるように第１半導体パッケージを挿入して実装し、
この第１半導体パッケージの外部リード上に第２半導体
パッケージを実装することにより、一定の面積及び厚さ
を有する基板において、より多くの半導体パッケージを
実装でき、実装密度の向上と製品の軽薄短小化を図るこ
とができる。
る貫通孔の内部に外部リードが前記貫通孔の突起部分に
かかるように第１半導体パッケージを挿入して実装し、
この第１半導体パッケージの外部リード上に第２半導体
パッケージを実装することにより、一定の面積及び厚さ
を有する基板において、より多くの半導体パッケージを
実装でき、実装密度の向上と製品の軽薄短小化を図るこ
とができる。
【００１６】
【実施例】以下、添付した図面を参照してこの発明によ
る望ましい実施例を詳細に説明する。
る望ましい実施例を詳細に説明する。
【００１７】図１は、この発明によるメモリモジュール
５０の一実施例の断面図である。
５０の一実施例の断面図である。
【００１８】所定の金属配線（図示せず）が形成されて
いるモジュール基板５４の所定の部分に第１半導体パッ
ケージ５１が入ることのできる程の大きさに貫通孔５８
が形成されている。この貫通孔５８の内部に、ガルウイ
ング形の外部リード５６を持つＳＯＰ形の第１半導体パ
ッケージ５１が挿入されており、この第１半導体パッケ
ージ５１の外部リード５６は前記モジュール基板５４の
一方の側の表面に露出されていて金属配線と連結されて
いる。また、前記第１半導体パッケージ５１の外部リー
ド５６上に、第２半導体パッケージ５２が実装されてお
り、前記モジュール基板５４の他側に前記貫通孔５８を
覆う形象で第３半導体パッケージ５３が実装されてい
る。
いるモジュール基板５４の所定の部分に第１半導体パッ
ケージ５１が入ることのできる程の大きさに貫通孔５８
が形成されている。この貫通孔５８の内部に、ガルウイ
ング形の外部リード５６を持つＳＯＰ形の第１半導体パ
ッケージ５１が挿入されており、この第１半導体パッケ
ージ５１の外部リード５６は前記モジュール基板５４の
一方の側の表面に露出されていて金属配線と連結されて
いる。また、前記第１半導体パッケージ５１の外部リー
ド５６上に、第２半導体パッケージ５２が実装されてお
り、前記モジュール基板５４の他側に前記貫通孔５８を
覆う形象で第３半導体パッケージ５３が実装されてい
る。
【００１９】一方、前記モジュール基板５４の両側に
は、第１，第２及び第３半導体パッケージ５１，５２，
５３間の電気的連結ができるように金属配線が形成され
ており、前記第１，第２及び第３の半導体パッケージ５
１，５２，５３の外部リード５６が置かれる部分に前記
金属配線と連結されているパッド（図示せず）が形成さ
れている。
は、第１，第２及び第３半導体パッケージ５１，５２，
５３間の電気的連結ができるように金属配線が形成され
ており、前記第１，第２及び第３の半導体パッケージ５
１，５２，５３の外部リード５６が置かれる部分に前記
金属配線と連結されているパッド（図示せず）が形成さ
れている。
【００２０】このようなメモリモジュール５０の製造工
程を詳細に見れば次の通りである。
程を詳細に見れば次の通りである。
【００２１】前記モジュール基板５４の貫通孔５８内に
第１半導体パッケージ５１を逆に挿入して外部リード５
６の端部が前記貫通孔５８の突起部分に位置するパッド
上にかかるようにし、前記第１半導体パッケージ５１の
外部リード５６上に第２半導体パッケージ５２の外部リ
ード５６の端部が互いに一致するように積層配置する。
そして、２１５℃程の高温蒸気により半田を溶融接合す
るＶＰＳ方法や赤外線照射により半田を溶融接合するＩ
Ｒ方式で半田づけして実装完了する。
第１半導体パッケージ５１を逆に挿入して外部リード５
６の端部が前記貫通孔５８の突起部分に位置するパッド
上にかかるようにし、前記第１半導体パッケージ５１の
外部リード５６上に第２半導体パッケージ５２の外部リ
ード５６の端部が互いに一致するように積層配置する。
そして、２１５℃程の高温蒸気により半田を溶融接合す
るＶＰＳ方法や赤外線照射により半田を溶融接合するＩ
Ｒ方式で半田づけして実装完了する。
【００２２】前記したごとく、メモリモジュール５０
は、三つの半導体パッケージ５１，５２，５３が順次に
３層に積層され、第１半導体パッケージ５１が前記貫通
孔５８内に完全に挿入される構造である。
は、三つの半導体パッケージ５１，５２，５３が順次に
３層に積層され、第１半導体パッケージ５１が前記貫通
孔５８内に完全に挿入される構造である。
【００２３】図２は、図１に示したメモリモジュール５
０をソケット６０に挿入する状態の分離斜視図である。
０をソケット６０に挿入する状態の分離斜視図である。
【００２４】半導体装置（図示せず）の母基板上にソケ
ット６０が装着されており、多数個の半導体パッケージ
５２がモジュール基板５４上に実装されているメモリモ
ジュール５０は、一定の間隙で形成されている貫通孔
（図示せず）の内部にも半導体パッケージ５１，５３が
実装されている。前記モジュール基板５４の一方の側に
形成されている端子６９をソケット６０に挿入して補助
記憶装置として使われる。
ット６０が装着されており、多数個の半導体パッケージ
５２がモジュール基板５４上に実装されているメモリモ
ジュール５０は、一定の間隙で形成されている貫通孔
（図示せず）の内部にも半導体パッケージ５１，５３が
実装されている。前記モジュール基板５４の一方の側に
形成されている端子６９をソケット６０に挿入して補助
記憶装置として使われる。
【００２５】なお、上記実施例では、半導体パッケージ
を基板の上，下面のすべてに積層した構造に対してだけ
言及したが、使われるメモリモジュールの種類により上
面または下面にだけ積層することができる。
を基板の上，下面のすべてに積層した構造に対してだけ
言及したが、使われるメモリモジュールの種類により上
面または下面にだけ積層することができる。
【００２６】以上説明したように、この実施例によるメ
モリモジュールによれば、モジュール基板５４の所定の
部分に半導体パッケージが挿入できる程の大きさに貫通
孔５８を形成したあと、ガルウイング形の外部リード５
６を持つ第１半導体パッケージ５１を外部リード５６が
前記貫通孔５８の突起にかかるように前記貫通孔５８に
挿入した後、前記第１半導体パッケージ５１の外部リー
ド５６上に第２半導体パッケージ５２の外部リード５６
を上げておき、一度のリフロウ工程で半田づけ実装して
いるため、同一の面積内に実装密度を２倍乃至３倍向上
させることができ、メモリモジュールの厚さの変化な
く、半導体パッケージをより多く実装することができ、
半導体装置を軽薄短小化でできる効果がある。
モリモジュールによれば、モジュール基板５４の所定の
部分に半導体パッケージが挿入できる程の大きさに貫通
孔５８を形成したあと、ガルウイング形の外部リード５
６を持つ第１半導体パッケージ５１を外部リード５６が
前記貫通孔５８の突起にかかるように前記貫通孔５８に
挿入した後、前記第１半導体パッケージ５１の外部リー
ド５６上に第２半導体パッケージ５２の外部リード５６
を上げておき、一度のリフロウ工程で半田づけ実装して
いるため、同一の面積内に実装密度を２倍乃至３倍向上
させることができ、メモリモジュールの厚さの変化な
く、半導体パッケージをより多く実装することができ、
半導体装置を軽薄短小化でできる効果がある。
【００２７】
【発明の効果】一定の間隔でモジュール基板上に形成さ
れている貫通孔の内部に外部リードが前記貫通孔の突起
部分にかかるように第１半導体パッケージを挿入して実
装し、この第１半導体パッケージの外部リード上に第２
半導体パッケージを実装することにより、一定の面積及
び厚さを有する基板において、より多くの半導体パッケ
ージを実装でき、実装密度の向上と製品の軽薄短小化を
図ることができる。
れている貫通孔の内部に外部リードが前記貫通孔の突起
部分にかかるように第１半導体パッケージを挿入して実
装し、この第１半導体パッケージの外部リード上に第２
半導体パッケージを実装することにより、一定の面積及
び厚さを有する基板において、より多くの半導体パッケ
ージを実装でき、実装密度の向上と製品の軽薄短小化を
図ることができる。
【図１】この発明によるメモリモジュールの一実施例の
断面図である。
断面図である。
【図２】図１に示したメモリモジュールをソケットに挿
入する状態の分離斜視図である。
入する状態の分離斜視図である。
【図３】従来の技術によるメモリモジュールの一実施例
の断面図である。
の断面図である。
【図４】従来の技術によるメモリモジュールの他の実施
例の断面図である。
例の断面図である。
【図５】従来の技術によるメモリモジュールの又他の実
施例の断面図である。
施例の断面図である。
【図６】従来の技術によるメモリモジュールの又他の実
施例の断面図である。
施例の断面図である。
５１ 第１半導体パッケージ ５２ 第２半導体パッケージ ５４ モジュール基板 ５６ 外部リード ５８ 貫通孔
Claims (2)
- 【請求項１】 金属配線が形成されているモジュール基
板とこのモジュール基板上に実装される多数個の半導体
パッケージとで構成されるメモリモジュールにおいて、 前記モジュール基板上に半導体パッケージが挿入される
ように一定の間隔で形成されている貫通孔と、 前記貫通孔の内部に挿入され、外部のリードが前記貫通
孔の突起にかかるように実装されている第１半導体パッ
ケージと、 前記第１半導体パッケージの外部リード上に実装される
第２半導体パッケージとを備えることを特徴とするメモ
リモジュール。 - 【請求項２】 前記外部リードが接続される貫通孔の突
起に、金属配線と連結され前記第１半導体パッケージの
外部リードと連結されるパッドを備えることを特徴とす
る請求項１記載のメモリモジュール
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920015850A KR940008054A (ko) | 1992-09-01 | 1992-09-01 | 반도체 패키지의 실장구조 |
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